JP2667946B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2667946B2 JP5035054A JP3505493A JP2667946B2 JP 2667946 B2 JP2667946 B2 JP 2667946B2 JP 5035054 A JP5035054 A JP 5035054A JP 3505493 A JP3505493 A JP 3505493A JP 2667946 B2 JP2667946 B2 JP 2667946B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＳＲＡＭ（スタテッ
クランダムアクセスメモリ）等の半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、半導体記憶装置の一種であるＳＲ
ＡＭはＭＰＵ（マイクロプロセッサユニット）の高速化
に伴い、アクセスタイムの高速化が図られている。ま
た、同時にＭＰＵを中心としたシステムの多機能化に伴
い大容量化が進められる。
【０００３】図１１は従来のＳＲＡＭの一構成例を示す
回路構成図である。同図に示すように、同一列にあるメ
モリセル１１及び１２は、共通のビット線対ＢＬ，バー
ＢＬ間に形成される。互いに異なる行に配置されている
メモリセル１１及び１２は、それぞれ異なるワード線Ｗ
Ｌ１及びＷＬ２に接続される。なお、実際にはメモリセ
ルはマトリクス状に配置されているが、図１１では、メ
モリセル１１及び１２と、その周辺のみを図示してい
る。
【０００４】ワード線ＷＬ（ＷＬ１，ＷＬ２，…）はす
べて行デコータ１に接続される。行デコータ１は行アド
レスバッファ２を介して、外部より行アドレス信号ＲＡ
Ｄを取り込み、この行アドレス信号ＲＡＤを復合化し
て、ワード線ＷＬを選択的に活性状態にする。
【０００５】ビット線対ＢＬ，バーＢＬの一端は、ゲー
ト・ドレイン共通のＮチャネルトランジスタＴ１，Ｔ２
を介して、電源Ｖccに接続される。これらトランジスタ
Ｔ１，Ｔ２及び電源Ｖccよりビット線負荷回路が構成さ
れる。また、ビット線対ＢＬ，バーＢＬの他端は、Ｎチ
ャネルのトランスファゲートＴ３，Ｔ４を介してＩ／Ｏ
線対Ｉ／Ｏ，バーＩ／Ｏに接続される。
【０００６】トランスファゲートＴ３及びＴ４のゲート
は列デコーダ３の出力線に接続される。列デコーダ３は
列アドレスバッファ４を介して、外部より列アドレス信
号ＣＡＤを取り込み、この列アドレス信号ＣＡＤを複合
化して、その出力線を選択的に活性状態にする。
【０００７】Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏの一端は、
ゲート・ドレイン共通のＮチャネルトランジスタＴ５，
Ｔ６を介して、電源Ｖccに接続される。これらトランジ
スタＴ５，Ｔ６及び電源Ｖccにより、Ｉ／Ｏ線負荷回路
が構成される。また、Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏの
他端は、センスアンプ５に接続される。
【０００８】センスアンプ５はＩ／Ｏ線対Ｉ／Ｏ，バー
Ｉ／Ｏ間に生じる電位差を検出し、その増幅信号をセン
スアンプ出力信号ＳＡとして出力バッファ６に出力す
る。出力バッファ６はセンスアンプ出力信号ＳＡをさら
に増幅して出力信号ＯＵＴを外部に出力する。
【０００９】ＡＴＤ制御回路７は、行アドレス信号ＲＡ
Ｄ及び列アドレス信号ＣＡＤを受け、行アドレス信号Ｒ
ＡＤあるいは列アドレス信号ＣＡＤのアドレス変化を検
知すると、通常はＬレベルＡＴＤ制御信号Ｓ７を所定期
間Ｈレベルに立ち上げる。
【００１０】また、ビット線対ＢＬ，バーＢＬ間には、
イコライズ用のＮチャネルトランジスタＴ７が介挿さ
れ、このトランジスタＴ７のゲートにＡＴＤ制御回路７
のＡＴＤ制御信号Ｓ７が印加される。
【００１１】図１２は、メモリセル１１（１２）の内部
構成を示す回路図である。同図に示すように、メモリセ
ル１１は、高抵抗負荷型セル構造であり、４つのＮＭＯ
ＳトランジスタＱ１〜Ｑ４と２つの抵抗Ｒ１及びＲ２と
から構成される。電源Ｖcc，接地間に、負荷抵抗Ｒ１及
びドライバ用のトランジスタＱ１が直列に介挿され、同
じく電源Ｖcc，接地間に、負荷抵抗Ｒ２及びドライバ用
のトランジスタＱ２が直列に介挿される。そして、抵抗
Ｒ１，トランジスタＱ１間のノードＮ１がトランジスタ
Ｑ２のゲートに接続され、抵抗Ｒ２，トランジスタＱ２
間のノードＮ２がトランジスタＱ１のゲートに接続され
る。また、ノードＮ１，ビット線ＢＬ間にアクセス用の
トランジスタＱ３が介挿され、ノードＮ２，ビット線バ
ーＢＬ間にアクセス用のトランジスタＱ４が介挿され、
これらのトランジスタＱ３及びＱ４のゲートがワード線
ＷＬに接続される。
【００１２】図１３は、図１１及び図１２で示したＳＲ
ＡＭのＡＴＤ方式の読み出し動作を示す波形図である。
【００１３】以下、図１３を参照して、メモリセル１１
の格納データの読み出し動作を説明する。
【００１４】まず、メモリセル１１が接続されたワード
線ＷＬ及びビット線ＢＬの選択を指示する行アドレス信
号ＲＡＤ及び列アドレス信号ＣＡＤをそれぞれ、行アド
レスバッファ２及び列アドレスバッファ４を介して、行
デコータ１及び列デコーダ３に付与する。
【００１５】すると、行デコータ１は図１１のワード線
ＷＬ１のみを活性状態（Ｈレベル）にし、列デコーダ３
はメモリセル１１の接続されたビット線対ＢＬ，バーＢ
Ｌに接続されるトランスファゲートＴ３，Ｔ４のみをオ
ンさせ、メモリセル１１の接続されたビット線対ＢＬ，
バーＢＬとＩ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏとを電気的に
接続する。
【００１６】ここで、メモリセル１１のノードＮ１（図
１２参照）がＨレベルであり、ノードＮ２がＬレベルで
ある場合、メモリセル１１のトランジスタＱ１がオフ、
トランジスタＱ２がオンする。このとき、ワード線ＷＬ
１がＨレベルであるため、トランジスタＱ３及びＱ４は
共にオンする。
【００１７】したがって、トランジスタＴ２並びにメモ
リセル１１のアクセス用トランジスタＱ４及びドライバ
用トランジスタＱ２がオンするため、電源Ｖcc→トラン
ジスタＴ２→ビット線バーＢＬ→トランジスタＱ４→ト
ランジスタＱ２→接地レベルからなるビット線バーＢＬ
経路に直流電流が流れる。一方、メモリセル１１のトラ
ンジスタＱ３はオフするため、電源Ｖcc→トランジスタ
Ｔ１→ビット線ＢＬ→トランジスタＱ３→トランジスタ
Ｑ１→接地レベルからなるビット線ＢＬ経路に直流電流
は流れない。
【００１８】その結果、トランジスタＴ１及びＴ２の閾
値電圧をＶＴとすると、ビット線ＢＬ経路に直流電流の
流れないビット線ＢＬの電位は（Ｖcc−ＶＴ）となり、
ビット線バーＢＬ経路に直流電流の流れるビット線バー
ＢＬの電位は、トランジスタＴ２、Ｑ２及びＱ４それぞ
れのオン抵抗により、電源Ｖccが抵抗分割されることに
より、（Ｖcc−ＶＴ）からΔＶ（＞０）低下した（Ｖcc
−ＶＴ−ΔＶ）となる。このΔＶはビット線振幅と呼ば
れ、通常５０ｍＶ〜５００ｍＶ程度であり、ビット線負
荷の大きさにより調整される。このビット線振幅ΔＶ
は、トランスファゲートＴ３及びＴ４を介してＩ／Ｏ線
対Ｉ／Ｏ，バーＩ／Ｏ間に現れる。
【００１９】そして、センスアンプ５により、Ｉ／Ｏ線
対Ｉ／Ｏ，バーＩ／Ｏに現れるビット線振幅ΔＶが検
知、増幅されて、センスアンプ出力信号ＳＡとして出力
され、このセンスアンプ出力信号ＳＡが、出力バッファ
６によりさらに増幅されて、出力信号ＯＵＴして出力さ
れる。なお、ビット線対ＢＬ，バーＢＬのイコライズ電
位とセンスアンプ５のセンス中心電位は、図１３では異
なるレベルに示されたいるが、実際には共に同じ電位Ｖ
Ｃである。
【００２０】この読み出し動作中にＡＴＤ制御回路７は
行アドレス信号ＲＡＤあるいは列アドレス信号ＣＡＤの
アドレス変化を検出すると、図１３に示すように、ＡＴ
Ｄ制御信号Ｓ７を所定期間Ｈレベルに立ち上げ、ビット
線対ＢＬ，バーＢＬ間に介挿されたトランジスタＴ７を
オンさせることにより、ビット線対ＢＬ，バーＢＬの電
位をイコライズする。
【００２１】なお、図１３では、説明の都合上、ＡＴＤ
制御信号Ｓ７の立ち上がり時刻が、選択ワード線ＷＬの
確定時刻よりも遅いタイミングで図示しているが、実際
には、ほぼ同じタイミングである。
【００２２】アドレス変化を検出すると、ＡＴＤ制御信
号Ｓ７が所定期間Ｈレベルパルスを立ち上げ、ビット線
対ＢＬ，バーＢＬの電位をイコライズするのは、以下の
理由からである。
【００２３】例えば、メモリセル１１のノードＮ１がＨ
レベル、ノードＮ２がＬレベルであり、メモリセル１２
のノードＮ１がＬレベル、ノード２がＨレベルであると
仮定し、メモリセル１１、メモリセル１２の格納データ
を連続的に読み出す場合について説明する。
【００２４】まず、メモリセル１１の読み出し動作は、
前述したように、ワード線ＷＬ１及びメモリセル１１の
接続されたビット線ＢＬを選択することにより行われ
る。その結果、ビット線ＢＬの電位は（Ｖcc−ＶＴ）、
ビット線バーＢＬの電位は（Ｖcc−ＶＴ−ΔＶ）になっ
ている。
【００２５】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２及びメモリセル１２の接続された
ビット線ＢＬを選択する。
【００２６】このとき、ＡＴＤ制御回路７及びトランジ
スタＴ７によるイコライズ動作がないと、メモリセル１
２の駆動能力だけでビット線ＢＬの電位を（Ｖcc−Ｖ
Ｔ）→（Ｖcc−ＶＴ−ΔＶ）に低下させ、ビット線バー
ＢＬの電位を（Ｖcc−ＶＴ−ΔＶ）→（Ｖcc−ＶＴ）に
上昇させる必要が生じる。
【００２７】つまり、駆動能力の弱いメモリセル１２の
みにより、ビット線対ＢＬ，バーＢＬそれぞれにビット
線振幅ΔＶの電位変化を生じさせる必要があるため、時
間がかかり高速読み出しができないという問題が生じ
る。
【００２８】そこで、ＡＴＤ制御回路７及びトランジス
タＴ７によるイコライズ動作により、ビット線対ＢＬ，
バーＢＬの電位を中間電位ＶＣ（（Ｖcc−ＶＴ−ΔＶ）
＜ＶＣ＜（Ｖcc−ＶＴ））に高速にイコライズさせた
後、メモリセル１２の駆動能力だけでビット線ＢＬの電
位をＶＣ→（Ｖcc−ＶＴ−ΔＶ）に低下させ、ビット線
バーＢＬの電位をＶＣ→（Ｖcc−ＶＴ）に上昇させる。
【００２９】つまり、ビット線対ＢＬ，バーＢＬの電位
レベルを反転させる場合に、メモリセル１２のみの駆動
能力で生じさせるビット線対ＢＬ，バーＢＬそれぞれの
電位変化を、ビット線振幅ΔＶから約ΔＶ／２に減少さ
せている。その結果、メモリセルの格納データに基づき
ビット線対ＢＬ，バーＢＬ間にビット線振幅ΔＶの電位
変化を生じさせる時間の高速化を図り、高速読み出し動
作を実現している。
【００３０】
【発明が解決しようとする課題】ＳＲＡＭ等のＡＴＤ方
式の読み出し動作を行う従来の半導体記憶装置は以上の
ように構成されており、ＡＴＤ制御回路７により、アド
レス変化を検出する毎に、ビット線対ＢＬ，バーＢＬの
イコライズ動作を行っていた。
【００３１】しかしながら、近年、大容量化が進むにつ
れて、ビット線に接続されるメモリセルのアクセス用ト
ランジスタのゲートの負荷容量が大きくなり、ＡＴＤ方
式によるイコライズ時間が長くなり、高速読み出し処理
が困難になるという問題点があった。
【００３２】この発明は上記問題点を解決するためにな
されたもので、読み出し時動作を高速に行うことができ
る半導体記憶装置を得ることを目的とする。
【００３３】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体記憶装置は、第１のビット線と第２のビ
ット線からなるビット線対と、各々が第１及び第２の端
子を有し、前記第１の端子が前記第１のビット線に接続
され、前記第２の端子が前記第２のビット線に接続され
た複数のメモリセルとを備え、前記複数のメモリセルそ
れぞれは選択時に、格納データに基づき、前記第１及び
第２の端子のうち、一方の端子を第１の電位に、他方の
端子を前記第１の電位より低レベルの第２の電位になる
ように電位設定動作を行い、アドレス信号を付与するア
ドレス信号付与手段と、前記アドレス信号に基づき、前
記複数のメモリセルのいずれかを選択するメモリセル選
択手段と、前記ビット線対間に生じる電位差を検出し
て、該電位差に基づき読み出しデータを出力する読み出
しデータ出力手段と、前記アドレス信号の変化を検出す
ると、活性状態のアドレス遷移検出信号を所定期間出力
するアドレス遷移検出手段と、前記アドレス遷移検出信
号の活性状態期間中、前記第１のビット線及び前記第２
のビット線を電気的に接続するイコライズ手段と、前記
アドレス遷移検出信号の活性状態期間中、前記読み出し
データに基づき、現状の前記第１のビット線と前記第２
のビット線との電位レベルの高低を認識し、前記ビット
線対のうち、高電位側のビット線に低レベル電圧を印加
し、低電位側のビット線に高レベル電圧を印加する電圧
印加手段とをさらに備えて構成される。
【００３４】望ましくは、請求項２記載の半導体記憶装
置ように、前記電圧印加手段は、前記アドレス遷移検出
信号の活性状態期間中、前記読み出しデータに基づき、
現状の前記第１のビット線と前記第２のビット線との高
低を指示するビット線対電位差検出信号を出力する制御
部と、前記アドレス遷移検出信号の活性状態期間中、前
記ビット線対電位差検出信号に基づき、前記ビット線対
のうち、高電位側のビット線に低レベル電圧を印加し、
低電位側のビット線に高レベル電圧を印加する電圧印加
部とを備え、前記電圧印加部は、少なくとも前記高レベ
ル電圧及び前記低レベル電圧印加動作に関与する箇所
は、前記メモリセルと等価な構成である。
【００３５】望ましくは、請求項３記載の半導体記憶装
置ように、前記電圧印加手段は、少なくとも前記高レベ
ル電圧及び前記低レベル電圧印加動作に関与する箇所
は、前記メモリセルと等価な構成である。
【００３６】この発明にかかる請求項４記載の半導体記
憶装置は、マトリクス状に配置され、各々が第１及び第
２の端子を有し、選択時に格納データに基づき、前記第
１及び第２の端子のうち、一方の端子を第１の電位に、
他方の端子を前記第１の電位より低レベルの第２の電位
になるように電位設定動作を行う複数のメモリセルと、
各々が第１のビット線と第２のビット線とからなり、同
一列にある前記メモリセルと共通に接続される複数のビ
ット線対とを備え、前記複数のビット線対それぞれは、
前記第１のビット線に前記メモリセルの前記第１の端子
が接続され、前記第２のビット線に前記メモリセルの前
記第２の端子が接続され、各々が同一行にある前記メモ
リセルと共通に接続され、活性状態時に前記メモリセル
を選択状態にする複数のワード線と、行アドレス信号を
付与する行アドレス信号付与手段と、列アドレス信号を
付与する列アドレス信号付与手段と、前記行アドレス信
号に基づき、前記複数のワード線のいずれかを選択的に
活性状態にするワード線選択手段と、前記列アドレス信
号に基づき、前記複数のビット線対のいずれかを選択ビ
ット線対として選択するビット線対選択手段と、前記複
数のビット線対それぞれに対応して設けられ、前記ビッ
ト線対間に生じる電位差を検出して、該電位差に基づき
ビット線対間読み出しデータを出力する複数のビット線
対間読み出しデータ出力手段と、前記選択ビット線対間
に生じる電位差を検出して、該電位差に基づき外部出力
用読み出しデータを出力する外部出力用読み出しデータ
出力手段と、前記行アドレス信号あるいは前記列アドレ
ス信号のアドレス変化を検出すると、活性状態のアドレ
ス遷移検出信号を所定期間出力するアドレス遷移検出手
段と、前記複数のビット線対それぞれに対応して設けら
れ、前記アドレス遷移検出信号の活性状態期間中、対応
するビット線対の前記第１のビット線及び前記第２のビ
ット線を電気的に接続する複数のイコライズ手段と、前
記複数のビット線対それぞれに対応して設けられ、各々
が前記アドレス遷移検出信号の活性状態期間中、対応の
前記ビット線対間読み出しデータに基づき、対応するビ
ット線対における現状の前記第１のビット線と前記第２
のビット線との電位レベルの高低を認識し、前記ビット
線対のうち、高電位側のビット線に低レベル電圧を印加
し、低電位側のビット線に高レベル電圧を印加する複数
の電圧印加手段とをさらに備えて構成される。
【００３７】望ましくは、請求項５記載の半導体記憶装
置のように、前記複数の電圧印加手段はそれぞれ、前記
アドレス遷移検出信号の活性状態期間中、前記ビット線
対間読み出しデータに基づき、対応のビット線対におけ
る現状の前記第１のビット線と前記第２のビット線との
高低を指示するビット線対電位差検出信号を出力する制
御部と、前記アドレス遷移検出信号の活性状態期間中、
前記ビット線対電位差検出信号に基づき、前記ビット線
対のうち、高電位側のビット線に低レベル電圧を印加
し、低電位側のビット線に高レベル電圧を印加する電圧
印加部とを備え、前記電圧印加部は、少なくとも前記高
レベル電圧及び前記低レベル電圧印加動作に関与する箇
所は、前記メモリセルと等価な構成である。
【００３８】望ましくは、請求項６記載の半導体記憶装
置のように、前記複数の電圧印加手段はそれぞれ、少な
くとも前記高レベル電圧及び前記低レベル電圧印加動作
に関与する箇所は、前記メモリセルと等価な構成であ
る。
【００３９】
【作用】この発明における請求項１記載の半導体記憶装
置の電圧印加手段は、アドレス遷移検出信号の活性状態
期間中、読み出しデータに基づき、現状の第１のビット
線と第２のビット線との電位レベルの高低を認識し、ビ
ット線対のうち、高電位側のビット線に低レベル電圧を
印加し、低電位側のビット線に高レベル電圧を印加す
る。
【００４０】このため、イコライズ手段により第１のビ
ット線及び第２のビット線を電気的に接続する際、第１
のビット線と第２のビット線とが同一レベルになる時間
が短縮される。
【００４１】また、この発明における請求項４記載の半
導体記憶装置の複数の電圧印加手段は、アドレス遷移検
出信号の活性状態期間中、対応するビット線対間読み出
しデータに基づき、対応するビット線対における現状の
第１のビット線と第２のビット線との電位レベルの高低
を認識し、ビット線対のうち、高電位側のビット線に低
レベル電圧を印加し、低電位側のビット線に高レベル電
圧を印加する。
【００４２】このため、複数のイコライズ手段それぞれ
により、複数のビット線対それぞれの第１のビット線及
び第２のビット線を電気的に接続する際、第１のビット
線と第２のビット線とが同一レベルになる時間が短縮さ
れる。
【００４３】
【実施例】 ＜第１の実施例＞図１はこの発明の第１の実施例である
ＳＲＡＭの構成を示す回路構成図である。同図に示すよ
うに、直列に配置されたメモリセル１１及び１２は、１
組のビット線対ＢＬ，バーＢＬ間に形成される。そし
て、メモリセル１１及び１２は、それぞれ異なるワード
線ＷＬ１及びＷＬ２に接続される。なお、実際にはメモ
リセル１１及び１２以外にも他のメモリセルが直列に接
続されているが、説明の都合上、メモリセル１１及び１
２と、その周辺のみを図示している。
【００４４】ワード線ＷＬ（ＷＬ１，ＷＬ２，…）はす
べてデコータ１０１に接続される。デコータ１０１はア
ドレスバッファ１０２を介して、外部よりアドレス信号
ＡＤを取り込み、このアドレス信号ＡＤを復合化して、
ワード線ＷＬを選択的に活性状態にする。
【００４５】ビット線対ＢＬ，バーＢＬの一端は、ゲー
ト・ドレイン共通のＮチャネルトランジスタＴ１，Ｔ２
を介して、電源Ｖccに接続される。これらトランジスタ
Ｔ１，Ｔ２及び電源Ｖccよりビット線負荷回路が構成さ
れる。また、ビット線対ＢＬ，バーＢＬの他端はＩ／Ｏ
線対Ｉ／Ｏ，バーＩ／Ｏに接続される。
【００４６】Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏの一端は、
ゲート・ドレイン共通のＮチャネルトランジスタＴ５，
Ｔ６を介して、電源Ｖccに接続される。これらトランジ
スタＴ５，Ｔ６及び電源Ｖccにより、Ｉ／Ｏ線負荷回路
が構成される。また、Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏの
他端は、センスアンプ５に接続される。
【００４７】センスアンプ５はＩ／Ｏ線対Ｉ／Ｏ，バー
Ｉ／Ｏ間に生じる電位差を検出し、その増幅信号をセン
スアンプ出力信号ＳＡとして出力バッファ６に出力す
る。出力バッファ６はセンスアンプ出力信号ＳＡをさら
に増幅して出力信号ＯＵＴを外部に出力する。
【００４８】ＡＴＤ制御回路７は、アドレス信号ＡＤを
受け、アドレス信号ＡＤのアドレス変化を検知すると、
通常はＬレベルＡＴＤ制御信号Ｓ７を所定期間Ｈレベル
に立ち上げる。
【００４９】また、ビット線対ＢＬ，バーＢＬ間には、
イコライズ用のＮチャネルトランジスタＴ７が介挿さ
れ、このトランジスタＴ７のゲートにＡＴＤ制御回路７
のＡＴＤ制御信号Ｓ７が印加される。
【００５０】そして、電圧印加制御回路２１及び電圧印
加回路２２がさらに設けられる。電圧印加制御回路２１
はＡＴＤ制御回路７のＡＴＤ制御信号Ｓ７及び出力バッ
ファ６の出力信号ＯＵＴを取り込み、ＡＴＤ制御信号Ｓ
７のＨレベル期間中に、出力信号ＯＵＴに基づく制御信
号Ｓ２１を電圧印加回路２２に出力する。電圧印加回路
２２は、制御信号Ｓ２１に基づき、ビット線対ＢＬ，バ
ーＢＬがより短期間でイコライズされるように、ビット
線ＢＬ及びビット線バーＢＬそれぞれに電圧を印加す
る。なお、メモリセル１１及び１２の内部構成は、図１
２で示した従来例と同一構成である。
【００５１】図２は、図１の電圧印加制御回路２１の内
部構成を示す回路図である。同図に示すように、電圧印
加制御回路２１はインバータ３１、３２及びＡＮＤゲー
ト３３、３４から構成される。
【００５２】インバータ３１は出力信号ＯＵＴを入力と
し、インバータ３２はインバータ３１の出力を入力とす
る。ＡＮＤゲート３３はＡＴＤ制御信号Ｓ７を一方入力
とし、インバータ３２の出力を他方入力とし、その出力
が制御信号Ｓ２１の１つである制御信号Ｓ２１Ａとな
る。また、ＡＮＤゲート３４はＡＴＤ制御信号Ｓ７を一
方入力とし、インバータ３１の出力を他方入力とし、そ
の出力が制御信号Ｓ２１の他の１つである制御信号Ｓ２
１Ｂとなる。
【００５３】このような構成の電圧印加制御回路２１
は、ＡＴＤ制御信号Ｓ７がＬレベルときは、Ｌレベルの
制御信号Ｓ２１Ａ及びＬレベルの制御信号Ｓ２１Ｂを出
力する。そして、電圧印加制御回路２１は、ＡＴＤ制御
信号Ｓ７がＨレベルのとき、出力信号ＯＵＴのＨ／Ｌレ
ベルに基づき、Ｈ／Ｌレベルの制御信号Ｓ２１Ａ及びＬ
／Ｈレベルの制御信号Ｓ２１Ｂをそれぞれ出力する。
【００５４】図３は、図１の電圧印加回路２２の内部構
成を示す回路図である。同図に示すように、電圧印加回
路２２は４つのトランジスタＴ１１〜Ｔ１４から構成さ
れる。
【００５５】電源Ｖcc，接地レベル間にトランジスタＴ
１１及びＴ１２は直列に接続され、トランジスタＴ１
１，Ｔ１２間のノードＮ１１がビット線ＢＬに接続され
る。また、電源Ｖcc，接地レベル間にトランジスタＴ１
３及びＴ１４は直列に接続され、トランジスタＴ１３，
Ｔ１４間のノードＮ１２がビット線バーＢＬ接続され
る。そして、トランジスタＴ１２及びＴ１３のゲートに
共通に制御信号Ｓ２１Ａが印加され、トランジスタＴ１
１及びＴ１４のゲートに共通に制御信号Ｓ２１Ｂが印加
される。
【００５６】このような構成の電圧印加回路２２は、制
御信号Ｓ２１ＡがＨレベル（制御信号Ｓ２１ＢはＬレベ
ル）のとき、トランジスタＴ１２及びＴ１３がオンする
ため、ビット線ＢＬがトランジスタＴ１２を介して接地
レベルに接続され、ビット線バーＢＬがトランジスタＴ
１３を介して電源Ｖccに接続される。一方、制御信号Ｓ
２１ＢがＨレベル（制御信号Ｓ２１ＡはＬレベル）のと
き、トランジスタＴ１１及びＴ１４がオンするため、ビ
ット線ＢＬがトランジスタＴ１１を介して電源Ｖccに接
続され、ビット線バーＢＬがトランジスタＴ１４を介し
て接地レベルに接続される。
【００５７】図４は第１の実施例のＳＲＡＭの読み出し
動作を示す波形図である。同図の実線に示すように、そ
の読み出し動作は従来同様（図１３参照）に行われる
が、同図の破線に示すように、ＡＴＤ制御回路７による
ビット線対ＢＬ，バーＢＬのイコライズ動作以降が従来
動作と異なる。
【００５８】以下、メモリセル１１のノードＮ１がＨレ
ベル、ノードＮ２がＬレベルであり、メモリセル１２の
ノードＮ１がＬレベル、ノードＮ２がＨレベルであると
仮定し、メモリセル１１、メモリセル１２の格納データ
を連続的に読み出す場合を例に挙げてイコライズ動作の
説明をする。
【００５９】まず、メモリセル１１の読み出し動作は、
従来同様、ワード線ＷＬ１を選択することにより行われ
る。その結果、ビット線ＢＬの電位は（Ｖcc−ＶＴ）、
ビット線バーＢＬの電位は（Ｖcc−ＶＴ−ΔＶ）にな
り、出力信号ＯＵＴはＨレベルとなる。
【００６０】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２を選択する。
【００６１】このとき、アドレス変化を検知したＡＴＤ
制御回路７は、図４の破線に示すように、ＡＴＤ制御信
号Ｓ７を期間ｔw2の間Ｈレベルに立ち上げ、ビット線対
ＢＬ，バーＢＬ間に介挿されたトランジスタＴ７をオン
させることにより、ビット線対ＢＬ，バーＢＬの電位を
イコライズする。
【００６２】ＡＴＤ制御信号Ｓ７のＨレベルに立ち上が
りをトリガとして、電圧印加制御回路２１は、Ｈレベル
の出力信号ＯＵＴに基づき、制御信号Ｓ２１ＡをＨレベ
ルに立ち上げる（制御信号Ｓ２１ＢはＬレベルから変化
しない）。
【００６３】すると、電圧印加回路２２内のトランジス
タＴ１２及びＴ１３がオンするため、ビット線ＢＬは接
地レベルの電圧が印加され、ビット線バーＢＬには電源
電圧Ｖccが印加される。
【００６４】その結果、トランジスタＴ７がオンするこ
とによるイコライズ動作と共に、高電位側（Ｖcc−Ｖ
Ｔ）のビット線ＢＬへの接地レベル電圧の印加処理及び
低電位側（Ｖcc−ＶＴ−ΔＶ）のビット線バーＢＬへの
電源電圧Ｖcc印加処理が行われるため、ビット線対Ｂ
Ｌ，バーＢＬの電位が中間電位ＶＣに達する時間が従来
に比べ短縮する。
【００６５】次に、メモリセル１１のノードＮ１がＬレ
ベル、ノードＮ２がＨレベルであり、メモリセル１２の
ノードＮ１がＨレベル、ノードＮ２がＬレベルであると
仮定し、メモリセル１１、メモリセル１２の格納データ
を連続的に読み出す場合のイコライズ動作の説明をす
る。
【００６６】まず、メモリセル１１の読み出し動作は、
従来同様、ワード線ＷＬ１を選択することにより行われ
る。その結果、ビット線ＢＬの電位は（Ｖcc−ＶＴ−Δ
Ｖ）、ビット線バーＢＬの電位は（Ｖcc−ＶＴ）にな
り、出力信号ＯＵＴはＬレベルとなる。
【００６７】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２を選択する。
【００６８】このとき、アドレス変化を検知したＡＴＤ
制御回路７は、図４の破線に示すように、ＡＴＤ制御信
号Ｓ７を所定期間Ｈレベルに立ち上げ、ビット線対Ｂ
Ｌ，バーＢＬ間に介挿されたトランジスタＴ７をオンさ
せることにより、ビット線対ＢＬ，バーＢＬの電位をイ
コライズする。
【００６９】ＡＴＤ制御信号Ｓ７がＨレベルに立ち上が
ると、電圧印加制御回路２１は、Ｌレベルの出力信号Ｏ
ＵＴに基づき、制御信号Ｓ２１ＢをＨレベルに立ち上げ
る（制御信号Ｓ２１ＡはＬレベルから変化しない）。
【００７０】すると、電圧印加回路２２内のトランジス
タＴ１１及びＴ１４がオンするため、ビット線ＢＬには
電源電圧Ｖccが印加され、ビット線バーＢＬには接地レ
ベル電圧が印加される。
【００７１】その結果、トランジスタＴ７がオンするこ
とによるイコライズ動作と共に、高電位側（Ｖcc−Ｖ
Ｔ）のビット線バーＢＬへの接地レベル電圧の印加処理
及び低電位側（Ｖcc−ＶＴ−ΔＶ）のビット線ＢＬへの
電源電圧Ｖcc印加処理が行われるため、ビット線対Ｂ
Ｌ，バーＢＬの電位が中間電位ＶＣに達する時間が従来
に比べ短縮する。
【００７２】このように、第１の実施例のＳＲＡＭは、
ＡＴＤ制御回路７によるイコライズ処理時に、ビット線
対ＢＬ，バーＢＬのうち、高電位側のビット線ＢＬ（バ
ーＢＬ）に接地レベル電圧を印加し、低電位側のビット
線ＢＬ（バーＢＬ）に電源電圧Ｖccを印加するため、そ
のイコライズ時間が短縮する。
【００７３】したがって、図４に示すように、ＡＴＤ制
御信号Ｓ７のＨレベルパルス幅も、従来のｔw1からｔw2
に短縮することができ、ビット線対ＢＬ，バーＢＬが中
間電位ＶＣに到達する時刻も、従来の時刻ｔ41より早期
の時刻ｔ42に改善される。
【００７４】その結果、センスアンプ５によるセンスレ
ベル遷移時刻も、従来の時刻ｔ51から時刻ｔ52に改善さ
れ、出力バッファ６による出力信号ＯＵＴの遷移時刻
も、従来の時刻ｔ61から時刻ｔ62に改善され、高速読み
出しが可能となる。
【００７５】なお、第１の実施例では、電圧印加回路２
２をビット線対ＢＬ，バーＢＬ間に形成した例を示した
が、Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏ間に形成することも
考えられる。
【００７６】＜第２の実施例＞図５はこの発明の第２の
実施例であるＳＲＡＭの電圧印加回路２２′の内部構成
を示す回路図である。なお、全体構成は図１で示した第
１の実施例と同様であり、メモリセルの内部構成は図１
２で示した構成である。
【００７７】同図に示すように、電圧印加回路２２′
は、第１電圧印加回路２２Ａ及び第２電圧印加回路２２
Ｂから構成される。第１電圧印加回路２２Ａは、ＮＭＯ
ＳトランジスタＱ１２〜Ｑ１４と抵抗Ｒ１１，Ｒ１２と
から構成され、第２電圧印加回路２２ＢはＮＭＯＳトラ
ンジスタＱ２１、Ｑ２３及びＱ２４と抵抗Ｒ２１，Ｒ２
２とから構成される。
【００７８】第１電圧印加回路２２Ａは、電源Ｖccに抵
抗Ｒ１１の一端が接続され、電源Ｖcc，接地間に、抵抗
Ｒ１２及びトランジスタＱ１２が直列に介挿される。そ
して、抵抗Ｒ１１の他端のノードＮ３がトランジスタＱ
１２のゲートに接続される。また、ノードＮ３，ビット
線ＢＬ間にトランジスタＱ１３が介挿され、抵抗Ｒ１
２，トランジスタＱ１２間のノードＮ４と、ビット線バ
ーＢＬとの間にトランジスタＱ１４が介挿され、これら
のトランジスタＱ１３及びＱ１４のゲートに制御信号Ｓ
２１Ｂが印加される。
【００７９】第２電圧印加回路２２Ｂは、電源Ｖccに抵
抗Ｒ２２の一端が接続され、電源Ｖcc，接地間に、抵抗
Ｒ２１及びトランジスタＱ２１が介挿される。そして、
抵抗Ｒ２２の他端のノードＮ６がトランジスタＱ２１の
ゲートに接続される。また、ノードＮ５，ビット線ＢＬ
間にトランジスタＱ２３が介挿され、抵抗Ｒ２１とトラ
ンジスタＱ２１との間のノードＮ４とビット線バーＢＬ
との間にトランジスタＱ２４が介挿され、これらのトラ
ンジスタＱ２３及びＱ２４のゲートに制御信号Ｓ２１Ａ
が印加される。
【００８０】第１電圧印加回路２２Ａは、図１２で示し
たメモリセル１１の構成とほぼ等価であり、第１電圧印
加回路２２Ａはメモリセル１１のトランジスタＱ１がな
く、ワード線ＷＬが制御信号Ｓ２１Ｂの信号線に置き換
わった構成と等価である。そして、トランジスタＱ１２
〜Ｑ１４がそれぞれトランジスタＱ２〜Ｑ４と同一構成
であり、抵抗Ｒ１１及びＲ１２がそれぞれ抵抗Ｒ１及び
Ｒ２と同一構成である。すなわち、制御信号Ｓ２１Ｂが
Ｈレベルとなる時、ノードＮ３がＨレベル、ノードＮ４
がＬレベルとなる動作が、図１２で示したメモリセルと
等価になる。
【００８１】また、第２電圧印加回路２２Ｂもメモリセ
ル１１の構成とほぼ等価であり、第２電圧印加回路２２
Ｂはメモリセル１１のトランジスタＱ２がなく、ワード
線ＷＬが制御信号Ｓ２１Ａの信号線に置き換わった構成
と等価である。そして、トランジスタＱ２１，Ｑ２３及
びＱ２４がそれぞれトランジスタＱ１，Ｑ３及びＱ４と
同一構成であり、抵抗Ｒ２１及びＲ２２がそれぞれ抵抗
Ｒ１及びＲ２と同一構成である。すなわち、制御信号Ｓ
２１ＢがＨレベルとなる時、ノードＮ５がＬレベル、ノ
ードＮ４がＨレベルとなる動作が、図１２で示したメモ
リセルと等価になる。
【００８２】このような構成の電圧印加回路２２′は、
制御信号Ｓ２１ＡがＨレベル（制御信号Ｓ２１ＢはＬレ
ベル）のとき、トランジスタＱ２３及びＱ２４がオンす
るため、ビット線ＢＬがトランジスタＱ２３及びＱ２１
を介して接地レベルに接続され、ビット線バーＢＬがト
ランジスタＱ２４及び抵抗Ｒ２２を介して電源Ｖccに接
続される。一方、制御信号Ｓ２１ＢがＨレベル（制御信
号Ｓ２１ＡはＬレベル）のとき、トランジスタＱ１３及
びＱ１４がオンするため、ビット線ＢＬがトランジスタ
Ｑ１３及び抵抗Ｒ１１を介して電源Ｖccに接続され、ビ
ット線バーＢＬがトランジスタＱ１４及びＱ１２を介し
て接地レベルに接続される。
【００８３】以下、メモリセル１１のノードＮ１がＨレ
ベル、ノードＮ２がＬレベルであり、メモリセル１２の
ノードＮ１がＬレベル、ノードＮ２がＨレベルであると
仮定し、メモリセル１１、メモリセル１２の格納データ
を連続的に読み出す場合を例に挙げてイコライズ動作の
説明をする。
【００８４】まず、メモリセル１１の読み出し動作は、
ワード線ＷＬ１を選択することにより行われる。その結
果、ビット線ＢＬの電位は（Ｖcc−ＶＴ）、ビット線バ
ーＢＬの電位は（Ｖcc−ＶＴ−ΔＶ）になり、出力信号
ＯＵＴはＨレベルとなる。
【００８５】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２を選択する。
【００８６】このとき、アドレス変化を検知したＡＴＤ
制御回路７は、ＡＴＤ制御信号Ｓ７を所定期間Ｈレベル
に立ち上げ、ビット線対ＢＬ，バーＢＬ間に介挿された
トランジスタＴ７をオンさせることにより、ビット線対
ＢＬ，バーＢＬの電位をイコライズする。
【００８７】ＡＴＤ制御信号Ｓ７がＨレベルに立ち上が
ると、電圧印加制御回路２１は、Ｈレベルの出力信号Ｏ
ＵＴに基づき、制御信号Ｓ２１ＡをＨレベルに立ち上げ
る（制御信号Ｓ２１ＢはＬレベルから変化しない）。
【００８８】すると、電圧印加回路２２の第２電圧印加
回路２２Ｂ内のトランジスタＱ２３及びＱ２４がオンす
るため、ビット線ＢＬに接地レベルの電圧が印加され、
ビット線バーＢＬには電源電圧Ｖccが印加される。
【００８９】その結果、トランジスタＴ７がオンするこ
とによるイコライズ動作と共に、高電位側（Ｖcc−Ｖ
Ｔ）のビット線ＢＬへの接地レベル電圧の印加処理及び
低電位側（Ｖcc−ＶＴ−ΔＶ）のビット線バーＢＬへの
電源電圧Ｖcc印加処理が行われるため、第１の実施例同
様、ビット線対ＢＬ，バーＢＬの電位が中間電位ＶＣに
達する時間が従来に比べ短縮する。
【００９０】次に、メモリセル１１のノードＮ１がＬレ
ベル、ノードＮ２がＨレベルであり、メモリセル１２の
ノードＮ１がＨレベル、ノードＮ２がＬレベルであると
仮定し、メモリセル１１、メモリセル１２の格納データ
を連続的に読み出す場合のイコライズ動作の説明をす
る。
【００９１】まず、メモリセル１１の読み出し動作は、
ワード線ＷＬ１を選択することにより行われる。その結
果、ビット線ＢＬの電位は（Ｖcc−ＶＴ−ΔＶ）、ビッ
ト線バーＢＬの電位は（Ｖcc−ＶＴ）になり、出力信号
ＯＵＴはＬレベルとなる。
【００９２】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２を選択する。
【００９３】このとき、アドレス変化を検知したＡＴＤ
制御回路７は、ＡＴＤ制御信号Ｓ７を所定期間Ｈレベル
に立ち上げ、ビット線対ＢＬ，バーＢＬ間に介挿された
トランジスタＴ７をオンさせることにより、ビット線対
ＢＬ，バーＢＬの電位をイコライズする。
【００９４】ＡＴＤ制御信号Ｓ７がＨレベルに立ち上が
ると、電圧印加制御回路２１は、Ｌレベルの出力信号Ｏ
ＵＴに基づき、制御信号Ｓ２１ＢをＨレベルに立ち上げ
る（制御信号Ｓ２１ＡはＬレベルから変化しない）。
【００９５】すると、電圧印加回路２２の第１電圧印加
回路２２Ａ内のトランジスタＱ１３及びＱ１４がオンす
るため、ビット線ＢＬには電源電圧Ｖccが印加され、ビ
ット線バーＢＬには接地レベル電圧が印加される。
【００９６】その結果、トランジスタＴ７がオンするこ
とによるイコライズ動作と共に、高電位側（Ｖcc−Ｖ
Ｔ）のビット線バーＢＬへの接地レベル電圧の印加処理
及び低電位側（Ｖcc−ＶＴ−ΔＶ）のビット線ＢＬへの
電源電圧Ｖcc印加処理が行われるため、ビット線対Ｂ
Ｌ，バーＢＬの電位が中間電位ＶＣに達する時間が従来
に比べ短縮する。
【００９７】図６は、第２の実施例特有の効果を示すグ
ラフである。同図において、ＶB1及びＶB2がそれぞれビ
ット線対ＢＬ，バーＢＬの電位、ＶS1及びＶS2がそれぞ
れセンスアンプ５がデータをセンスするときのＨレベル
判定電位及びＬレベル判定電位である。センスアンプ５
は、ビット線対ＢＬ，バーＢＬの電位がＨレベル判定電
位ＶS1を上回ると、はじめてＨレベル増幅処理を開始
し、Ｌレベル判定電位ＶS2を下回ると、はじめてＬレベ
ル増幅処理を開始する。
【００９８】第１の実施例の電圧印加回路２２は、メモ
リセルと等価な構成でないため、そのＨレベル駆動能力
とＬレベル駆動能力との違いから、図６(b) に示すよう
に、ＡＴＤ制御回路７によるイコライズ処理により、ビ
ット線対ＢＬ，バーＢＬの中間電位ＶＣ２がＬレベル判
定電位ＶS2より低く設定されてしまう危険性がある。こ
の場合、メモリセル選択後、高電位側のビット線ＢＬ
（バーＢＬ）の電位がＨレベル判定電位を越えるまでの
比較的長い時間ｔ２経過後、はじめてセンスアンプ５は
そのＨレベルセンス動作を行うことになる。同様なこと
が、ビット線対ＢＬ，バーＢＬの中間電位がＨレベル判
定電位ＶS2より高く設定されてしまう場合にもあてはま
る。
【００９９】一方、第２の実施例の電圧印加回路２２′
は、メモリセルと等価な構成であるため、図６(a) に示
すように、ＡＴＤ制御回路７によるイコライズ処理によ
り、ビット線対ＢＬ，バーＢＬの電位ＶＣ１がＨレベル
判定電位ＶS1〜Ｌレベル判定電位ＶS2の間に必ず設定さ
れる。したがって、高電位側のビット線ＢＬ（バーＢ
Ｌ）の電位がＨレベル判定電位を越え、低電位側のビッ
ト線ＢＬ（バーＢＬ）の電位がＬレベル判定電位を下回
るまでの比較的短い時間ｔ１（＜ｔ２）経過後、速やか
にセンスアンプ５はその検知増幅動作を行うことができ
る。
【０１００】このように、第２の実施例は、電圧印加回
路２２′の構成をメモリセルと等価な構成にすることに
より、イコライズ時の中間電位ＶＣを、センスアンプ５
が短時間でセンスできる電位に必ず設定することができ
るため、第１の実施例の効果に加え、より確実に高速読
み出しができる効果を有する。
【０１０１】図７は、ＳＲＡＭの６トランジスタＣＭＯ
Ｓセル構成のメモリセルを示す回路図である。同図に示
すように、電源Ｖcc，接地間に、ＰＭＯＳトランジスタ
Ｑ５１及びＮＭＯＳトランジスタＱ５２が介挿される。
そして、同じく電源Ｖcc，接地間に、ＰＭＯＳトランジ
スタＱ５３及びＮＭＯＳトランジスタＱ５４が介挿され
る。そして、トランジスタＱ５１，Ｑ５２間のノードＮ
２１と、ビット線ＢＬとの間に、ＮＭＯＳトランジスタ
Ｑ５５が介挿され、トランジスタＱ５３，Ｑ５４間のノ
ードＮ２２と、ビット線バーＢＬとの間に、ＮＭＯＳト
ランジスタＱ５６が介挿され、トランジスタＱ５５及び
Ｑ５６のゲートがワード線ＷＬに接続される。また、ノ
ードＮ２１はトランジスタＱ５３及びＱ５４のゲートに
共通に接続され、ノードＮ２２はトランジスタＱ５１及
びＱ５２のゲートに共通に接続される。
【０１０２】図７で示した構成の６トランジスタＣＭＯ
Ｓセルを、図１のメモリセル１１（１２）として用いた
場合、第２の実施例のＳＲＡＭでは、電圧印加回路２
２′の構成も変更する必要がある。図８は、第２の実施
例のＳＲＡＭのメモリセルが図７の構成の場合におけ
る、電圧印加回路２２′の内部構成を示す回路図であ
る。
【０１０３】同図に示すように、電圧印加回路２２′
は、第１電圧印加回路２２Ａ及び第２電圧印加回路２２
Ｂから構成される。第１電圧印加回路２２Ａは、ＰＭＯ
ＳトランジスタＱ６１、ＮＭＯＳトランジスタＱ６４〜
Ｑ６６から構成され、第２電圧印加回路２２Ｂは、ＮＭ
ＯＳトランジスタＱ７２，Ｑ７５及びＱ７６並びにＰＭ
ＯＳトランジスタＱ７３から構成される。
【０１０４】第１電圧印加回路２２Ａは、電源Ｖcc，ビ
ット線ＢＬ間に、トランジスタＱ６１及びＱ６５が直列
に介挿され、トランジスタＱ６１のゲートは接地レベル
に接続され、トランジスタＱ６５のゲートには制御信号
Ｓ２１Ｂが印加される。また、接地レベル，ビット線バ
ーＢＬ間に、トランジスタＱ６４及びＱ６６が直列に介
挿され、トランジスタＱ６４のゲートは電源Ｖccに接続
され、トランジスタＱ６６のゲートには制御信号Ｓ２１
Ｂが印加される。
【０１０５】第２電圧印加回路２２Ｂは、接地レベル，
ビット線ＢＬ間に、トランジスタＱ７２及びＱ７５が直
列に介挿され、トランジスタＱ７２のゲートは電源Ｖcc
に接続され、トランジスタＱ７５のゲートには制御信号
Ｓ２１Ａが印加される。また、電源Ｖcc，ビット線バー
ＢＬ間に、トランジスタＱ７３及びＱ７６が直列に介挿
され、トランジスタＱ７３のゲートは接地レベルに接続
され、トランジスタＱ７６のゲートには制御信号Ｓ２１
Ａが印加される。
【０１０６】電圧印加回路２２Ａ及び第２電圧印加回路
２２Ｂは、それぞれ図７で示したメモリセルの構成とほ
ぼ等価であり、第１電圧印加回路２２Ａは、ワード線Ｗ
Ｌが制御信号Ｓ２１Ｂの信号線と置き換わり、ノードＮ
２１がＨレベルでノードＮ２２がＬレベルの場合と等価
な構成である。そして、トランジスタＱ６１、Ｑ６４、
Ｑ６５及びＱ６６がそれぞれトランジスタＱ５１、Ｑ５
４、Ｑ５５及びＱ５６と同一構成である。
【０１０７】また、第２電圧印加回路２２Ｂは、ワード
線ＷＬが制御信号Ｓ２１Ａの信号線と置き換わり、ノー
ドＮ２１がＬレベルでノードＮ２２がＨレベルの場合と
等価な構成である。そして、トランジスタＱ７２、Ｑ７
３、Ｑ７５及びＱ７６がそれぞれトランジスタＱ５２、
Ｑ５３、Ｑ５５及びＱ５６と同一構成である。
【０１０８】このような構成の電圧印加回路２２′は、
制御信号Ｓ２１ＡがＨレベル（制御信号Ｓ２１ＢがＬレ
ベル）のとき、トランジスタＱ７５及びＱ７６がオンす
るため、ビット線ＢＬがトランジスタＱ７２を介して接
地レベルに接続され、ビット線バーＢＬがトランジスタ
Ｑ７３を介して電源Ｖccに接続される。
【０１０９】一方、制御信号Ｓ２１ＢがＨレベル（制御
信号Ｓ２１ＡがＬレベル）のとき、トランジスタＱ６５
及びＱ６６がオンするため、ビット線ＢＬがトランジス
タＱ６１を介して電源Ｖccに接続され、ビット線バーＢ
ＬがトランジスタＱ７４を介して接地レベルに接続され
る。
【０１１０】したがって、イコライズ処理時に、トラン
ジスタＴ７がオンすることによるイコライズ動作と共
に、高電位側（Ｖcc−ＶＴ）のビット線バーＢＬへの接
地レベル電圧の印加処理及び低電位側（Ｖcc−ＶＴ−Δ
Ｖ）へのビット線ＢＬへの電源電圧Ｖcc印加処理が行わ
れるため、ビット線対ＢＬ，バーＢＬの電位が中間電位
ＶＣに達する時間が従来に比べ短縮する。
【０１１１】加えて、図８で示した電圧印加回路２２′
の構成は図７で示したメモリセルと等価な構成であるた
め、イコライズ時の中間電位ＶＣを、センスアンプ５が
短時間でセンスできる電位に必ず設定することができる
ため、第１の実施例の効果に加え、より確実に高速読み
出しができる効果を有する。
【０１１２】＜第３の実施例＞図９は、この発明の第３
の実施例であるＳＲＡＭの構成を示す回路構成図であ
る。同図に示すように、図１の電圧印加制御回路２１及
び電圧印加回路２２の代わりに、電圧印加回路２３が設
けられた。電圧印加回路２３は出力信号ＯＵＴを取り込
み、ＡＴＤ制御信号Ｓ７のＨレベル期間中に、ビット線
対ＢＬ，バーＢＬがより短期間でイコライズされるよう
に、ビット線ＢＬ及びビット線バーＢＬに電圧を印加す
る。なお、メモリセル１１（１２）の内部構成は図１２
で示した構成である。また、他の構成は図１で示した構
成と同様であるため、説明は省略する。
【０１１３】図１０は、図９の電圧印加回路２３の内部
構成を示す回路図である。同図に示すように、電圧印加
回路２３は、４つのトランジスタＱ３１〜Ｑ３４と２つ
の抵抗Ｒ３１及びＲ３２とから構成される。電源Ｖcc，
接地間に、抵抗Ｒ３１及びトランジスタＱ３１が直列に
介挿され、同じく電源Ｖcc，接地間に、抵抗Ｒ３２及び
トランジスタＱ３２が直列に介挿される。抵抗Ｒ３１，
トランジスタＱ３１間のノードＮ７が、トランジスタＱ
３３を介してビット線ＢＬに接続され、抵抗Ｒ３２，ト
ランジスタＱ３２間のノードＮ８が、トランジスタＱ３
４を介してビット線バーＢＬに接続される。これらのト
ランジスタＱ３３及びＱ３４のゲートにＡＴＤ制御信号
Ｓ７が印加される。
【０１１４】また、トランジスタＱ３１のゲートには出
力信号ＯＵＴ信号が印加され、トランジスタＱ３２のゲ
ートには出力信号ＯＵＴがインバータ３０を介して得ら
れる反転出力信号バーＯＵＴが印加される。
【０１１５】このような構成の電圧印加回路２３は、図
１２で示したメモリセル１１の構成とほぼ等価であり、
トランジスタＱ３１及びＱ３２のゲートにそれぞれ出力
信号ＯＵＴ及び反転出力信号バーＯＵＴが印加させる点
が異なる。トランジスタＱ３１〜Ｑ３４はトランジスタ
Ｑ１〜Ｑ４と同一構成であり、抵抗Ｒ３１及びＲ３２は
それぞれ抵抗Ｒ１及びＲ２と同一構成である。
【０１１６】以下、メモリセル１１のノードＮ１がＨレ
ベル、ノードＮ２がＬレベルであり、メモリセル１２の
ノードＮ１がＬレベル、ノードＮ２がＨレベルであると
仮定し、メモリセル１１、メモリセル１２の格納データ
を連続的に読み出す場合を例に挙げて第３の実施例のＳ
ＲＡＭのイコライズ動作の説明をする。
【０１１７】まず、メモリセル１１の読み出し動作は、
ワード線ＷＬ１を選択することにより行われる。その結
果、ビット線ＢＬの電位は（Ｖcc−ＶＴ）、ビット線バ
ーＢＬの電位は（Ｖcc−ＶＴ−ΔＶ）になり、出力信号
ＯＵＴはＨレベルとなる。
【０１１８】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２を選択する。
【０１１９】このとき、アドレス変化を検知したＡＴＤ
制御回路７は、ＡＴＤ制御信号Ｓ７を所定期間Ｈレベル
に立ち上げ、ビット線対ＢＬ，バーＢＬ間に介挿された
トランジスタＴ７をオンさせることにより、ビット線対
ＢＬ，バーＢＬの電位をイコライズする。
【０１２０】すると、電圧印加回路２３内のトランジス
タＱ３３及びＱ３４がオンすると共にトランジスタＱ３
１がオン、トランジスタＱ３２がオフするため、ビット
線ＢＬに接地レベルの電圧が印加され、ビット線バーＢ
Ｌには電源電圧Ｖccが印加される。
【０１２１】その結果、トランジスタＴ７がオンするこ
とによるイコライズ動作と共に、高電位側（Ｖcc−Ｖ
Ｔ）のビット線ＢＬへの接地レベル電圧の印加処理及び
低電位側（Ｖcc−ＶＴ−ΔＶ）へのビット線バーＢＬの
電源電圧Ｖcc印加処理が行われるため、ビット線対Ｂ
Ｌ，バーＢＬの電位が中間電位ＶＣに達する時間が従来
に比べ短縮する。
【０１２２】次に、メモリセル１１のノードＮ１がＬレ
ベル、ノードＮ２がＨレベルであり、メモリセル１２の
ノードＮ１がＨレベル、ノード２がＬレベルであると仮
定し、メモリセル１１、メモリセル１２の格納データを
連続的に読み出す場合のイコライズ動作の説明をする。
【０１２３】まず、メモリセル１１の読み出し動作は、
ワード線ＷＬ１を選択することにより行われる。その結
果、ビット線ＢＬの電位は（Ｖcc−ＶＴ−ΔＶ）、ビッ
ト線バーＢＬの電位は（Ｖcc−ＶＴ）になり、出力信号
ＯＵＴはＬレベルとなる。
【０１２４】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２を選択する。
【０１２５】このとき、アドレス変化を検知したＡＴＤ
制御回路７は、ＡＴＤ制御信号Ｓ７を所定期間Ｈレベル
に立ち上げ、ビット線対ＢＬ，バーＢＬ間に介挿された
トランジスタＴ７をオンさせることにより、ビット線対
ＢＬ，バーＢＬの電位をイコライズする。
【０１２６】すると、電圧印加回路２３内のトランジス
タＱ３３及びＱ３４がオンするとともに、トランジスタ
Ｑ３２がオンし、トランジスタＱ３１がオフするため、
ビット線ＢＬには電源電圧Ｖccが印加され、ビット線バ
ーＢＬには接地レベル電圧が印加される。
【０１２７】その結果、トランジスタＴ７がオンするこ
とによるイコライズ動作と共に、高電位側（Ｖcc−Ｖ
Ｔ）のビット線バーＢＬへの接地レベル電圧の印加処理
及び低電位側（Ｖcc−ＶＴ−ΔＶ）のビット線ＢＬへの
電源電圧Ｖcc印加処理が行われるため、ビット線対Ｂ
Ｌ，バーＢＬの電位が中間電位ＶＣに達する時間が従来
に比べ短縮し、高速読み出し動作が実現する。
【０１２８】加えて、電圧印加回路２３の構成は図１２
で示したメモリセルと等価な構成であるため、イコライ
ズ時の中間電位ＶＣを、センスアンプ５が短時間でセン
スできる電位に必ず設定することができるため、第２の
実施例と同様、より確実に高速読み出しができる効果を
有する。
【０１２９】さらに、第１及び第２の実施例の電圧印加
制御回路２１に相当する回路を省略し、メモリセル１１
とほぼ同一形成面積で、電圧印加回路２３を形成するだ
けで済む。その結果、第１及び第２の実施例に比べ構成
部品数を減らすとともに、電圧印加回路２３を、確実に
ビット線対ＢＬ，バーＢＬ間に形成することができ、従
来のＳＲＡＭとほぼ同一の形成面積で第３の実施例のＳ
ＲＡＭを形成することができる。
【０１３０】＜第４の実施例＞図１４はこの発明の第４
の実施例であるＳＲＡＭの構成を示す回路構成図であ
る。同図に示すように、直列に配置されたメモリセル１
１及び１２は、ビット線対ＢＬ，バーＢＬ間に形成され
る。そして、メモリセル１１及び１２は、それぞれ異な
るワード線ＷＬ１及びＷＬ２に接続される。なお、実際
にはメモリセルはマトリスク状に配置され、同一列にあ
るメモリセルに共通に接続される複数のビット線対と、
同一行にあるメモリセルに共通に接続される複数のワー
ド線が設けられるが、説明の都合上、メモリセル１１及
び１２と、その周辺のみを図示している。
【０１３１】ワード線ＷＬ（ＷＬ１，ＷＬ２，…）はす
べて行デコータ２に接続される。行デコータ２は行アド
レスバッファ１を介して、外部より行アドレス信号ＲＡ
Ｄを取り込み、この行アドレス信号ＲＡＤを復合化し
て、ワード線ＷＬを選択的に活性状態にする。
【０１３２】ビット線対ＢＬ，バーＢＬの一端は、ゲー
ト・ドレイン共通のＮチャネルトランジスタＴ１，Ｔ２
を介して、電源Ｖccに接続される。これらトランジスタ
Ｔ１，Ｔ２及び電源Ｖccよりビット線負荷回路が構成さ
れる。また、ビット線対ＢＬ，バーＢＬの他端は、Ｎチ
ャネルトランジスタＴ３，Ｔ４を介してＩ／Ｏ線対Ｉ／
Ｏ，バーＩ／Ｏに接続される。
【０１３３】トランジスタＴ３，Ｔ４のゲートには、列
デコーダ３の出力が接続される。列デコーダ３は、列ア
ドレスバッファ４を介して、外部より列アドレス信号Ｃ
ＡＤを取り込み、この列アドレス信号ＣＡＤを復合化し
て、その出力線を選択的に活性状態にする。
【０１３４】Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏの一端は、
ゲート・ドレイン共通のＮチャネルトランジスタＴ５，
Ｔ６を介して、電源Ｖccに接続される。これらトランジ
スタＴ５，Ｔ６及び電源Ｖccにより、Ｉ／Ｏ線負荷回路
が構成される。また、Ｉ／Ｏ線対Ｉ／Ｏ，バーＩ／Ｏの
他端は、センスアンプ５に接続される。
【０１３５】センスアンプ５はＩ／Ｏ線対Ｉ／Ｏ，バー
Ｉ／Ｏ間に生じる電位差を検出し、その増幅信号をセン
スアンプ出力信号ＳＡとして出力バッファ６に出力す
る。出力バッファ６はセンスアンプ出力信号ＳＡをさら
に増幅して出力信号ＯＵＴを外部に出力する。
【０１３６】ＡＴＤ制御回路７は、行アドレス信号ＲＡ
Ｄ及び列アドレスＣＡＤを受け、行アドレス信号ＲＡＤ
あるいは列アドレス信号ＣＡＤのアドレス変化を検知す
ると、通常はＬレベルＡＴＤ制御信号Ｓ７を所定期間Ｈ
レベルに立ち上げる。
【０１３７】また、ビット線対ＢＬ，バーＢＬ間には、
イコライズ用のＮチャネルトランジスタＴ７が介挿さ
れ、このトランジスタＴ７のゲートにＡＴＤ制御回路７
のＡＴＤ制御信号Ｓ７が印加される。
【０１３８】各ビット線対ＢＬ，バーＢＬ間にセンスア
ンプ２４、電圧印加制御回路２１及び電圧印加回路２２
がそれぞれ設けられる。
【０１３９】センスアンプ２４はビット線対ＢＬ，バー
ＢＬ間に生じる電位差を検出し、その増幅信号をセンス
アンプ出力信号Ｓ２４として電圧印加制御回路２１に出
力する。
【０１４０】電圧印加制御回路２１はＡＴＤ制御回路７
のＡＴＤ制御信号Ｓ７及びセンスアンプ２４のセンスア
ンプ出力信号Ｓ２４を取り込み、ＡＴＤ制御信号Ｓ７の
Ｈレベル期間中に、センスアンプ出力信号Ｓ２４に基づ
く制御信号Ｓ２１を電圧印加回路２２に出力する。
【０１４１】電圧印加回路２２は、制御信号Ｓ２１に基
づき、ビット線対ＢＬ，バーＢＬがより短期間でイコラ
イズされるように、ビット線ＢＬ及びビット線バーＢＬ
それぞれに電圧を印加する。なお、メモリセル１１及び
１２の内部構成は、図１２で示した従来例と同一構成で
ある。
【０１４２】なお、電圧印加制御回路２１の内部構成は
図２で示した構成と同様であり、電圧印加回路２２のの
内部構成は図３で示した構成と同様である。ただし、第
４の実施例の電圧印可制御回路２１は、出力信号ＯＵＴ
の代りにセンスアンプ出力信号Ｓ２４を入力する。
【０１４３】以下、メモリセル１１のノードＮ１がＨレ
ベル、ノードＮ２がＬレベルであり、メモリセル１２の
ノードＮ１がＬレベル、ノードＮ２がＨレベルであると
仮定し、メモリセル１１、メモリセル１２の格納データ
を連続的に読み出す場合を例に挙げて、第４の実施例の
ＳＲＡＭのイコライズ動作の説明をする。
【０１４４】まず、メモリセル１１の読み出し動作は、
従来同様、ワード線ＷＬ１を選択することにより行われ
る。その結果、ビット線ＢＬの電位は（Ｖcc−ＶＴ）、
ビット線バーＢＬの電位は（Ｖcc−ＶＴ−ΔＶ）にな
り、出力信号ＯＵＴ及びセンスアンプ出力信号Ｓ２４は
Ｈレベルとなる。
【０１４５】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２を選択する。
【０１４６】このとき、行アドレスＲＡＤあるいは列ア
ドレスＣＡＤのアドレス変化を検知したＡＴＤ制御回路
７は、図４の破線に示すように、ＡＴＤ制御信号Ｓ７を
期間ｔw2の間Ｈレベルに立ち上げ、ビット線対ＢＬ，バ
ーＢＬ間に介挿されたトランジスタＴ７をオンさせるこ
とにより、ビット線対ＢＬ，バーＢＬの電位をイコライ
ズする。
【０１４７】ＡＴＤ制御信号Ｓ７のＨレベルに立ち上が
りをトリガとして、電圧印加制御回路２１は、Ｈレベル
のセンスアンプ出力信号Ｓ２４に基づき、制御信号Ｓ２
１ＡをＨレベルに立ち上げる（制御信号Ｓ２１ＢはＬレ
ベルから変化しない）。
【０１４８】すると、電圧印加回路２２内のトランジス
タＴ１２及びＴ１３がオンするため、ビット線ＢＬは接
地レベルの電圧が印加され、ビット線バーＢＬには電源
電圧Ｖccが印加される。
【０１４９】その結果、トランジスタＴ７がオンするこ
とによるイコライズ動作と共に、高電位側（Ｖcc−Ｖ
Ｔ）のビット線ＢＬへの接地レベル電圧の印加処理及び
低電位側（Ｖcc−ＶＴ−ΔＶ）のビット線バーＢＬへの
電源電圧Ｖcc印加処理が行われるため、ビット線対Ｂ
Ｌ，バーＢＬの電位が中間電位ＶＣに達する時間が従来
に比べ短縮する。
【０１５０】次に、メモリセル１１のノードＮ１がＬレ
ベル、ノードＮ２がＨレベルであり、メモリセル１２の
ノードＮ１がＨレベル、ノードＮ２がＬレベルであると
仮定し、メモリセル１１、メモリセル１２の格納データ
を連続的に読み出す場合のイコライズ動作の説明をす
る。
【０１５１】まず、メモリセル１１の読み出し動作は、
従来同様、ワード線ＷＬ１を選択することにより行われ
る。その結果、ビット線ＢＬの電位は（Ｖcc−ＶＴ−Δ
Ｖ）、ビット線バーＢＬの電位は（Ｖcc−ＶＴ）にな
り、出力信号ＯＵＴ及びセンスアンプ出力信号Ｓ２４は
Ｌレベルとなる。
【０１５２】次に、メモリセル１２の読み出し動作に移
行し、ワード線ＷＬ２を選択する。
【０１５３】このとき、行アドレスＲＡＤあるいは列ア
ドレスＣＡＤのアドレス変化を検知したＡＴＤ制御回路
７は、図４の破線に示すように、ＡＴＤ制御信号Ｓ７を
所定期間Ｈレベルに立ち上げ、ビット線対ＢＬ，バーＢ
Ｌ間に介挿されたトランジスタＴ７をオンさせることに
より、ビット線対ＢＬ，バーＢＬの電位をイコライズす
る。
【０１５４】ＡＴＤ制御信号Ｓ７がＨレベルに立ち上が
ると、電圧印加制御回路２１は、Ｌレベルのセンスアン
プ出力信号Ｓ２４に基づき、制御信号Ｓ２１ＢをＨレベ
ルに立ち上げる（制御信号Ｓ２１ＡはＬレベルから変化
しない）。
【０１５５】すると、電圧印加回路２２内のトランジス
タＴ１１及びＴ１４がオンするため、ビット線ＢＬには
電源電圧Ｖccが印加され、ビット線バーＢＬには接地レ
ベル電圧が印加される。
【０１５６】その結果、トランジスタＴ７がオンするこ
とによるイコライズ動作と共に、高電位側（Ｖcc−Ｖ
Ｔ）のビット線バーＢＬへの接地レベル電圧の印加処理
及び低電位側（Ｖcc−ＶＴ−ΔＶ）のビット線ＢＬへの
電源電圧Ｖcc印加処理が行われるため、ビット線対Ｂ
Ｌ，バーＢＬの電位が中間電位ＶＣに達する時間が従来
に比べ短縮する。
【０１５７】このように、第４の実施例のＳＲＡＭは、
ＡＴＤ制御回路７によるイコライズ処理時に、ビット線
対ＢＬ，バーＢＬのうち、高電位側のビット線ＢＬ（バ
ーＢＬ）に接地レベル電圧を印加し、低電位側のビット
線ＢＬ（バーＢＬ）に電源電圧Ｖccを印加するため、そ
のイコライズ時間が短縮する。
【０１５８】したがって、図４に示すように、ＡＴＤ制
御信号Ｓ７のＨレベルパルス幅も、従来のｔw1からｔw2
に短縮することができ、ビット線対ＢＬ，バーＢＬが中
間電位ＶＣに到達する時刻も、従来の時刻ｔ41より早期
の時刻ｔ42に改善される。
【０１５９】その結果、センスアンプ５によるセンスレ
ベル遷移時刻も、従来の時刻ｔ51から時刻ｔ52に改善さ
れ、出力バッファ６による出力信号ＯＵＴの遷移時刻
も、従来の時刻ｔ61から時刻ｔ62に改善され、高速読み
出しが可能となる。
【０１６０】加えて、図１４に示すように、各ビット線
対ＢＬ，バーＢＬ間の電位差を検出できるセンスアンプ
２４を設け、このセンスアンプ２４のセンスアンプ出力
信号Ｓ２４により、電圧印加制御回路２１の動作をビッ
ト線対単位に独立して制御することができる。
【０１６１】このため、行アドレス信号ＲＡＤはもちろ
ん、列アドレス信号ＣＡＤが変化して、Ｉ／Ｏ線対Ｉ／
Ｏ，バーＩ／Ｏに接続されるビット線対ＢＬ，バーＢＬ
が切り換えられれた場合も、高速読み出しが可能とな
る。
【０１６２】＜第５の実施例＞第４の実施例のＳＲＡＭ
のメモリセルの内部構成が図１２で示した高抵抗負荷型
のセル構造である場合、第２の実施例同様、電圧印加回
路２２を図５で示した構成の電圧印加回路２２′に置き
換えた構成のＳＲＡＭとすることもできる。
【０１６３】この場合、第２の実施例同様、電圧印加回
路２２′の構成をメモリセルと等価な構成にしたため、
イコライズ時の中間電位ＶＣを、センスアンプ５が短時
間でセンスできる電位に必ず設定することができるた
め、第４の実施例の効果に加え、より確実に高速読み出
しができる効果を有する。
【０１６４】また、第４の実施例のメモリセルの内部構
成が図７で示した６トランジスタＣＭＯＳセル構造であ
る場合、電圧印加回路２２を図８で示した構成の電圧印
加回路２２′に置き換えた構成のＳＲＡＭとすることも
できる。
【０１６５】この場合も、第２の実施例同様、図８で示
した電圧印加回路２２′の構成は図７で示したメモリセ
ルと等価な構成であるため、イコライズ時の中間電位Ｖ
Ｃを、センスアンプ５が短時間でセンスできる電位に必
ず設定することができるため、第４の実施例の効果に加
え、より確実に高速読み出しができる効果を有する。
【０１６６】＜第６の実施例＞図１５は、この発明の第
６の実施例であるＳＲＡＭの構成を示す回路構成図であ
る。同図に示すように、図１４の電圧印加制御回路２１
及び電圧印加回路２２の代わりに、電圧印加回路２３が
設けられた。電圧印加回路２３はセンスアンプ出力信号
Ｓ２４を取り込み、ＡＴＤ制御信号Ｓ７のＨレベル期間
中に、ビット線対ＢＬ，バーＢＬがより短期間でイコラ
イズされるように、ビット線ＢＬ及びビット線バーＢＬ
に電圧を印加する。なお、メモリセル１１（１２）の内
部構成は図１２で示した構成である。また、他の構成は
図１４で示した構成と同様であるため、説明は省略す
る。また、電圧印加回路２３の内部構成は、図１０で示
した第３の実施例の電圧印加回路２３と同様であるた
め、説明は省略する。
【０１６７】第６の実施例のＳＲＡＭは、トランジスタ
Ｔ７がオンすることによるイコライズ動作と共に、高電
位側（Ｖcc−ＶＴ）のビット線バーＢＬへの接地レベル
電圧の印加処理及び低電位側（Ｖcc−ＶＴ−ΔＶ）のビ
ット線ＢＬへの電源電圧Ｖcc印加処理が行われるため、
ビット線対ＢＬ，バーＢＬの電位が中間電位ＶＣに達す
る時間が従来に比べ短縮し、高速読み出し動作が実現す
る。
【０１６８】加えて、電圧印加回路２３の構成は図１２
で示したメモリセルと等価な構成であるため、イコライ
ズ時の中間電位ＶＣを、センスアンプ５が短時間でセン
スできる電位に必ず設定することができるため、第５の
実施例と同様、より確実に高速読み出しができる効果を
有する。
【０１６９】その上、図１５に示すように、各ビット線
対ＢＬ，バーＢＬ間の電位差を検出できるセンスアンプ
２４を設け、このセンスアンプ２４のセンスアンプ出力
信号Ｓ２４により、電圧印加回路２３の動作をビット線
対単位に独立して制御することができる。
【０１７０】このため、行アドレス信号ＲＡＤはもちろ
ん、列アドレス信号ＣＡＤが変化して、Ｉ／Ｏ線対Ｉ／
Ｏ，バーＩ／Ｏに接続されるビット線対ＢＬ，バーＢＬ
が切り換えられれた場合も、高速読み出しが可能とな
る。
【０１７１】さらに、第４及び第５の実施例の電圧印加
制御回路２１に相当する回路を省略し、メモリセル１１
とほぼ同一形成面積で、電圧印加回路２３を形成するだ
けで済む。その結果、第４及び第５の実施例に比べ構成
部品数を減らすとともに、電圧印加回路２３を、確実に
ビット線対ＢＬ，バーＢＬ間に形成することができ、従
来のＳＲＡＭとほぼ同一の形成面積で第６の実施例のＳ
ＲＡＭを形成することができる。
【０１７２】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置は、電圧印加手段によ
り、アドレス遷移検出信号の活性状態期間中、読み出し
データに基づき、現状の第１のビット線と第２のビット
線との電位レベルの高低が認識され、ビット線対のう
ち、高電位側のビット線に低レベル電圧が印加され、低
電位側のビット線に高レベル電圧が印加される。
【０１７３】その結果、イコライズ手段による第１のビ
ット線及び第２のビット線を電気的に接続する際、第１
のビット線と第２のビット線とが同一レベル（イコライ
ズ電圧）になる時間が短縮されるため、その分、高速読
み出しを行うことができる。
【０１７４】また、請求項２記載の半導体記憶装置の電
圧印加部及び請求項３記載の半導体記憶装置の電圧印加
手段のように、少なくとも高レベル電圧及び低レベル電
圧印加動作に関与する箇所は、メモリセルと等価な構成
にすることにより、必ず読み出しデータ出力手段による
検出動作に適合したイコライズ電圧に設定することがで
きるため、より確実に高速読み出しを行うことができ
る。
【０１７５】また、この発明における請求項４記載の半
導体記憶装置は、複数の電圧印加手段それぞれにより、
アドレス遷移検出信号の活性状態期間中、対応するビッ
ト線対間読み出しデータに基づき、対応するビット線対
における現状の第１のビット線と第２のビット線との電
位レベルの高低が認識され、ビット線対のうち、高電位
側のビット線に低レベル電圧が印加され、低電位側のビ
ット線に高レベル電圧が印加される。
【０１７６】その結果、複数のイコライズ手段それぞれ
により、複数のビット線対それぞれの第１のビット線及
び第２のビット線を電気的に接続する際、第１のビット
線と第２のビット線とが同一レベル（イコライズ電圧）
になる時間が短縮されるため、その分、高速読み出しを
行うことができる。
【０１７７】加えて、複数のビット線対それぞれに対応
してビット線対間読み出しデータ出力手段が設けられて
いるため、ビット線対が切り換えれれて連続読み出しが
行われる場合においても、高速に読み出し動作を行うこ
とができる。
【０１７８】また、請求項５の半導体記憶装置の電圧印
加部及び請求項６記載の半導体記憶装置の電圧印加手段
のように、少なくとも高レベル電圧及び低レベル電圧印
加動作に関与する箇所は、メモリセルと等価な構成にす
ることにより、必ず外部出力用読み出しデータ出力手段
による検出動作に適合したイコライズ電圧に設定するこ
とができるため、より確実に高速読み出しを行うことが
できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるＳＲＡＭの構成
を示す回路構成図である。
【図２】図１の電圧印加制御回路の構成を示す回路図で
ある。
【図３】図１の電圧印加回路の構成を示す回路図であ
る。
【図４】第１の実施例のＳＲＡＭのＡＴＤ方式の読み出
し動作を示す波形図である。
【図５】この発明の第２の実施例のＳＲＡＭにおける電
圧印加回路の構成を示す回路図である。
【図６】第２の実施例のＳＲＡＭの効果を示す波形図で
ある。
【図７】この発明の第２の実施例のＳＲＡＭの他の態様
におけるメモリセルの構成を示す回路図である。
【図８】この発明の第２の実施例のＳＲＡＭの他の態様
における電圧印加回路の構成を示す回路図である。
【図９】この発明の第３の実施例であるＳＲＡＭの構成
を示す回路構成図である。
【図１０】図９の電圧印加回路の構成を示す回路図であ
る。
【図１１】従来のＳＲＡＭの構成を示す回路構成図であ
る。
【図１２】図１１のメモリセルの構成を示す回路図であ
る。
【図１３】従来のＳＲＡＭの読み出し動作を示す波形図
である。
【図１４】この発明の第４の実施例であるＳＲＡＭの構
成を示す回路構成図である。
【図１５】この発明の第６の実施例であるＳＲＡＭの構
成を示す回路構成図である。
【符号の説明】
１０１ デコータ ５ センスアンプ ６ 出力バッファ ７ ＡＴＤ制御回路 ２１ 電圧印加制御回路 ２２ 電圧印加回路 ２４ センスアンプ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１のビット線と第２のビット線からな
    るビット線対と、 各々が第１及び第２の端子を有し、前記第１の端子が前
    記第１のビット線に接続され、前記第２の端子が前記第
    ２のビット線に接続された複数のメモリセルとを備え、
    前記複数のメモリセルそれぞれは選択時に、格納データ
    に基づき、前記第１及び第２の端子のうち、一方の端子
    を第１の電位に、他方の端子を前記第１の電位より低レ
    ベルの第２の電位になるように電位設定動作を行い、 アドレス信号を付与するアドレス信号付与手段と、 前記アドレス信号に基づき、前記複数のメモリセルのい
    ずれかを選択するメモリセル選択手段と、 前記ビット線対間に生じる電位差を検出して、該電位差
    に基づき読み出しデータを出力する読み出しデータ出力
    手段と、 前記アドレス信号の変化を検出すると、活性状態のアド
    レス遷移検出信号を所定期間出力するアドレス遷移検出
    手段と、 前記アドレス遷移検出信号の活性状態期間中、前記第１
    のビット線及び前記第２のビット線を電気的に接続する
    イコライズ手段と、 前記アドレス遷移検出信号の活性状態期間中、前記読み
    出しデータに基づき、現状の前記第１のビット線と前記
    第２のビット線との電位レベルの高低を認識し、前記ビ
    ット線対のうち、高電位側のビット線に低レベル電圧を
    印加し、低電位側のビット線に高レベル電圧を印加する
    電圧印加手段とをさらに備えた半導体記憶装置。
  2. 【請求項２】 前記電圧印加手段は、 前記アドレス遷移検出信号の活性状態期間中、前記読み
    出しデータに基づき、現状の前記第１のビット線と前記
    第２のビット線との高低を指示するビット線対電位差検
    出信号を出力する制御部と、 前記アドレス遷移検出信号の活性状態期間中、前記ビッ
    ト線対電位差検出信号に基づき、前記ビット線対のう
    ち、高電位側のビット線に前記低レベル電圧を印加し、
    低電位側のビット線に前記高レベル電圧を印加する電圧
    印加部とを備え、前記電圧印加部は、少なくとも前記高
    レベル電圧及び前記低レベル電圧印加動作に関与する箇
    所は、前記メモリセルと等価な構成であることを特徴と
    する請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記電圧印加手段は、少なくとも前記高
    レベル電圧及び前記低レベル電圧印加動作に関与する箇
    所は、前記メモリセルと等価な構成であることを特徴と
    する請求項１記載の半導体記憶装置。
  4. 【請求項４】 マトリクス状に配置され、各々が第１及
    び第２の端子を有し、選択時に格納データに基づき、前
    記第１及び第２の端子のうち、一方の端子を第１の電位
    に、他方の端子を前記第１の電位より低レベルの第２の
    電位になるように電位設定動作を行う複数のメモリセル
    と、 各々が第１のビット線と第２のビット線とからなり、同
    一列にある前記メモリセルと共通に接続される複数のビ
    ット線対とを備え、前記複数のビット線対それぞれは、
    前記第１のビット線に前記メモリセルの前記第１の端子
    が接続され、前記第２のビット線に前記メモリセルの前
    記第２の端子が接続され、 各々が同一行にある前記メモリセルと共通に接続され、
    活性状態時に前記メモリセルを選択状態にする複数のワ
    ード線と、 行アドレス信号を付与する行アドレス信号付与手段と、 列アドレス信号を付与する列アドレス信号付与手段と、 前記行アドレス信号に基づき、前記複数のワード線のい
    ずれかを選択的に活性状態にするワード線選択手段と、 前記列アドレス信号に基づき、前記複数のビット線対の
    いずれかを選択ビット線対として選択するビット線対選
    択手段と、 前記複数のビット線対それぞれに対応して設けられ、前
    記ビット線対間に生じる電位差を検出して、該電位差に
    基づきビット線対間読み出しデータを出力する複数のビ
    ット線対間読み出しデータ出力手段と、 前記選択ビット線対間に生じる電位差を検出して、該電
    位差に基づき外部出力用読み出しデータを出力する外部
    出力用読み出しデータ出力手段と、 前記行アドレス信号あるいは前記列アドレス信号のアド
    レス変化を検出すると、活性状態のアドレス遷移検出信
    号を所定期間出力するアドレス遷移検出手段と、 前記複数のビット線対それぞれに対応して設けられ、前
    記アドレス遷移検出信号の活性状態期間中、対応するビ
    ット線対の前記第１のビット線及び前記第２のビット線
    を電気的に接続する複数のイコライズ手段と、 前記複数のビット線対それぞれに対応して設けられ、各
    々が前記アドレス遷移検出信号の活性状態期間中、対応
    の前記ビット線対間読み出しデータに基づき、対応する
    ビット線対における現状の前記第１のビット線と前記第
    ２のビット線との電位レベルの高低を認識し、前記ビッ
    ト線対のうち、高電位側のビット線に低レベル電圧を印
    加し、低電位側のビット線に高レベル電圧を印加する複
    数の電圧印加手段とをさらに備えた半導体記憶装置。
  5. 【請求項５】 前記複数の電圧印加手段はそれぞれ、 前記アドレス遷移検出信号の活性状態期間中、前記ビッ
    ト線対間読み出しデータに基づき、対応のビット線対に
    おける現状の前記第１のビット線と前記第２のビット線
    との高低を指示するビット線対電位差検出信号を出力す
    る制御部と、 前記アドレス遷移検出信号の活性状態期間中、前記ビッ
    ト線対電位差検出信号に基づき、前記ビット線対のう
    ち、高電位側のビット線に前記低レベル電圧を印加し、
    低電位側のビット線に前記高レベル電圧を印加する電圧
    印加部とを備え、前記電圧印加部は、少なくとも前記高
    レベル電圧及び前記低レベル電圧印加動作に関与する箇
    所は、前記メモリセルと等価な構成であることを特徴と
    する請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記複数の電圧印加手段はそれぞれ、少
    なくとも前記高レベル電圧及び前記低レベル電圧印加動
    作に関与する箇所は、前記メモリセルと等価な構成であ
    ることを特徴とする請求項４記載の半導体記憶装置。
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