JPS62212996A - メモリのビツト・ライン等化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、読出しの前にプリチャージされるビット・ラ
インを有するメモリに関するもので、特に、アドレス転
換に応答しプリチャージされるメモリに関する。

発明の背景 スタティック・ランダム・アクセス・メモリは、メモリ
が接続されるビット・ライン対が、ある所定電圧にプリ
チャージされる時に、より有効に読出されるメモリ・セ
ルを具える。このプリチャージを達成するためしばしば
用いられる技術は、アドレス転換に対応してビット・ラ
インの電圧の等化（ｅｑｕａ　Ｉ　ｉ　ｚｅ）すること
である。プリチャージ電圧として一般に選ばれる電圧は
、正の電源電圧より１個のＮチャネルしきい値電圧だけ
低い電圧に等しい。メモリ・セルの書込みの間は、ビッ
ト・ライン対のうちの１方のビット・ラインは正電源に
近い電圧であり、他方は接地電位である。書込みサイク
ルの後でビット・ラインをチャージするために、ビット
・ライン・キャパシタンスがメモリ・セルへの敏速なア
クセスに対して速やかにチャージされるのが必要である
からである。

ビット・ラインのチャージングは、したがって、その時
間は比較的に短期間であるが、比較的に大量の電流を必
要とする。したがって、ピーク電流要求は平均電流より
はるかに大きい。メモリ電源は、平均電流要求を処理出
来るだけでなく、ピーク電流要求もまた処理可能でなけ
ればならない。

ピーク電流要求が平均電流要求より著しるしく大きい場
合には、電源の主要な寸法及び価格は、ピーク電流要求
により制限される。さらに、高ピーク電流は、多くの他
のデバイスが、また接続される電源バスに電圧スパイク
を発生する。スパイクを起こすメモリの内部回路のほか
に他のデバイスに認められるように、スパイクは作動問
題を起こす雑音である。そこでビット・ラインの急速ブ
リチャージングが望ましいことは、最小ピーク電流の望
ましさと相いれない。

発明の要約 本発明の目的は、メモリにおいて、改良されたメモリ・
ビット・ライン等化技術を提供することである。

本発明の他の目的は、メモリにおいて、メモリ・ビット
・ラインを等化する場合、ピーク電流を減少することで
ある。

本発明のさらに他の目的は、アドレス転換に応答してメ
モリのビット・ラインを等化する場合ピーク電流を減少
することである。

これらの目的及び他の目的は、多くのメモリ・セル、行
デコーダ、及びビット・ライン等化回路を有するメモリ
において達成される。メモリは、データが選択ビット・
ライン対を介し選択メモリ・セルに書込まれる書込みモ
ードを持ち、また、データが選択ビット・ライン対より
読出される読出しモードを有する。多くのメモリ・セル
は、ワード・ライン及びビット・ライン対の交点におい
て接続（結合）される。各メモリ・セルが接続されるワ
ード・ラインがイネーブルである時に、メモリ・セルは
、それが接続されるビット・ライン対よりデータを受信
し、また、そこへデータを供給する。行デコーダはワー
ド・ラインに接続され、行アドレスにより決定される選
択ワード・ラインをイネーブルにする。ビット・ライン
等化回路はビット・ライン対に接続され、書込みモード
より読出しモードへの転換に応答し、少なくとも、第１
電圧にビット・ライン対をチャージし、行アドレス転換
に応答し、ビット・ラインを第２電圧にチャージする。

第２電圧は第１電圧より高い電位である。

発明の概要 メモリは、メモリ・セルをビット・ライン対とワード・
ラインの交点に配置する。メモリの書込みモードでは、
ビット・ラインは最大電圧分離の状態である。−）込み
につづき読出しがおきるためには、ビット・ラインは、
まづ等化されなければならない。書込みのあいだの電圧
分離の大きさのため、ビット・ラインの等化は大きいピ
ーク電流を電源より流出させる。このピーク電流は、書
込みより読出しへの転換に応答し部分的にチャージし、
それから、行アドレス転換に応答し最終等化電圧にビッ
ト・ラインをすることにより減少される。減少ピーク電
流を確保するため書込みより読出しへの転換が行アドレ
ス転換と同時におこる場合にも、部分チャージングが最
初におこなわれるのが保証される。

発明の説明 第１図に図示されるのはスタティック・ランダム・アク
セス・メモリ　（ＳＲＡＭ）１０であり、一般には、ア
レイ１１、行デごＩ−ダ１２、行アドレス・バッファ１
３、列デコーダ１４、ビット・ライン等化回路１５、デ
ータ・ライン１６、データ１１０回路１７、書込みイネ
ーブル・バッファ１８、書込みイネーブル転換検出器１
９、転換総和回路２１、転換総和回路２２、列アドレス
転換検出器２３、列アドレス・バッファ２４、及びチッ
プ選択バッファ２６よりなる。アレイ１１は、ワード・
ライン及びビット・ライン対の交点に置かれるＳＲＡＭ
セルからなる。ワード・ライン２７と２８、及び、ビッ
ト・ライン対２９と３０は、第１図に図示される。バッ
ファ２６は、チップ選択信号☆Ｃ８を受け、それに対応
して内部チップ選択信号☆Ｃ３Ｉを供給する。信号の前
の星印（台）は、信号が論理低で能動であることを表示
する。信号☆ＣＳの場合には、信号☆ＣＳが論理低のと
きにメモリ１ｏは選択され、信号☆ｃｓが論理高のとき
非選択である。データ１１０回路１７は、データ信号り
を受信し、あるいは供給する。

Ｘ１メモリの信号りは争−信号である。Ｘ４またはＸ８
メモリの信号りはそれ以」二であり得る。例えば、単一
列アドレスに対し、４または８ビツト・ライン対が選択
されうるので、データ信号りは、それぞれ４または８信
号でありうる。バッファ１８は書込みイネーブル信号６
ＷＥを受信し、ピッｌ−・ライン等化回路１５に内部書
込みイネーブル信号☆ＷＥＩを供給し、書込みイネーブ
ル信号☆Ｖ／Ｆ、に応答しデータｌ１０１７にいくらか
の他の書込みイネーブル誘導信号を与える。信号６ＷＥ
が論理高の時はメモリー０は読出しモードである。

信号☆Ｗｌ吃が論理低の時はメモリー０は書込みモード
である。メモリＩＯが読出しモードであれば、データ１
１０回路はデータ信号りを出力として供給し、メモリー
０が書込みモードであれば信号りを人力として受信する
。列デコーダ１４はアレイ１１のビット・ライン対に接
続される。データ・ライン１６は、４データ・ライン対
及びデータ・ライン対を等化するための回路からなる。

データ・ライン１６のデータ・ライン対は列デコーダ１
４に接続される。行デコーダ１２はアレイ１１のワード
・ラインに接続される。

転換検出器１９はバッファ１８に接続され、書込みイネ
ーブル信号☆ＷＥの論理低より論理高への転換に対応し
、論理低パルスとして信号☆ＷＥＴを供給する。転換検
出器２３はバッファ２４に接続され、列アドレス転換を
検出する。列アドレスは多くの列アドレス信号よりなる
。列アドレス信号ＣＯ，ＣＩ、及びＣＮは第１図に図示
される。

転換検出器２３は、列アドレスを含む各列アドレス信号
にたいし転換総和（加算）回路２２へ対応出力を供給す
る。列アドレス信号パルスは、論理状態を変えた列アド
レス信号に対応する転換検出器２３の出力に供給される
。したがって転換総和回路２２は、論理状態を変える各
列アドレス信号にたいするパルスを受信する。転換総和
回路２２は、また、パルス☆ＷＥＴを受信する。転換総
和同和２２は、列アドレス信号パルスまたはパルス☆Ｗ
ＥＴの受信に対応して、論理低パルスとして列総和信号
☆Ｃ３Ｔ及び論理高パルスとしてデータ・ライン等化信
号☆ＤＬＥＱを供給し、また、列アドレス信号パルス、
論理低の行アドレス転換総和信号台Ｒ３Ｐ、または、パ
ルス６ＷＥＴの受信に対応して、論理高パルスのデータ
・ライン等化信号☆Ｄ　Ｌ　Ｆ、　Ｑを供給する。信号
☆Ｒ３Ｐは、行アドレス転換に対応しビット・ライン等
化回路１５により、論理低パルスとして供給される。転
換総和回路２１は、パルス奇ｃｓｐ及び奇ＷＥＴを受信
する入力及び、パルスａｃｓｐまたは奇ｗＥＴ、または
、両方の発生に対応して論理低パルスとして列ディスエ
ーブル信号☆ＣＤＰを与える出力を有するＡＮＤゲート
として機能する。

アレイ１１に置かれるメモリ・セルは、それが接続され
るワード・ラインがイネーブルにされる時はイネーブル
である。行デコーダ１２は、ワード・ライン２７及び２
８のようなアレイ１１のワード・ラインに接続される。

イネーブルされるように選択されるワード・ラインは、
行アドレスにより選択される。行アドレス・バッファ１
３は、行アドレスを受信し、これをバッファ形式で行デ
コーダ１２に接続する。行デコーダ１２は受信行アドレ
スをデコードし、それにより選択されたワード・ライン
をイネーブルにする。同様に、列デコーダ１４は、選択
ビット・ライン対をデータ・ラインＩ６に接続する。本
実施例では列デコーダ１４は、４ビツト・ライン対をあ
る特定の列アドレスにたいするデータ・ライン１６の対
応データ・ライン対に接続する。各メモリ・セルは、Ｓ
ＲＡＭセルの特性として、データを書込ま廿ること又は
、データを読出させることも可能である。これは、メモ
リ・セルが接続されるビット・ライン対を介し達成され
る。メモリ・セルが接続されるワード・ラインがイネー
ブルにされると、メモリ内容は読出し、または、書込み
のため、ビット・ライン対に利用出来るようになる。読
出しモードではイネーブル・メモリ・セルは、接続され
るビット・ライン対の２つのビット・ラインの？ｉｔ圧
ヲ分離させる。ビット・ライン対が選択されると、この
電圧分離は、列デコーダ１４を介しデータ・ライン１６
のデータ・ライン対に接続され、データｌ１０１７にあ
るセンス・アップにより検知され、ついで、データ信号
りの１部分として出力される。書込みモードではイネー
ブル・メモリ・セルは、それが接続されるビット・ライ
ン対が選択されると、書込まれることが出来る。選択さ
れるとビット・ライン対の電圧は分極され、そこでデー
タはイネーブル・メモリ・セルに書込まれる。

書込みモードではデータ・ライン１６の４つのデータ・
ライン対は、受信データ信号１）にもとづきこの４つの
データ・ライン対に書込むデータ■１０１７により電圧
が分極される。選択ビット・ライン対は、列デコーダ１
４を介し分極データ・ラインン対の一方に接続されるこ
とにより書込まれる。ビット・ライン等化回路１５は行
アドレス変化に応答し、内部書込みイネーブル信号☆Ｗ
Ｅ＋に対応し、ビット・ラインの等化を与える。

列デコーダＩ４は、パルス６ＣＤＰが論理低の切換え（
ｓｗｉＬｃｈｉｎｇ）に応答し使用禁止（ｄｉｓａｂｌ
ｅ）にされる。パルス☆ＣＩ）　Ｐは、パルス☆ＷＥＴ
またはパルス☆Ｃ３Ｐに応答し、約１０＋１セカンドの
間、典型的に論理低を保つであろう。パルス☆Ｃ８Ｐは
、あらゆる、列アドレス変化または書込みモードより読
出しモードへの変化に応答し、論理低にパルスするであ
ろう。

書込みより読出しへの転換の際にはデータｒ１０は、デ
ータがバッファ及び書込みドライバ中にあることから、
センス・アンプ及びデータ・アウト・バッファにあるよ
うにスイッチしなければならない。この移行は、バッフ
ァ１８により与えられる信号に応答してなされる。論理
低より論理高にスイッチする信号☆ＷＥの変化にもとづ
き、データにかまわぬ書込み高（ｗｒｉｔｅ　　ｈｉｇ
ｈｔｏ　　ｄａｔａ　　ｄｏｎ’ｔ　　ｃａｒｅ）ＴＷ
ＨＤＸ）として知られる工業上の標準仕様は、信号りが
また、セルへの無効データの書込みのような不利な影響
はなにもなく変化するのが許されることを要求する。無
効データがメモリ・セルに書込まれるまでに、無効デー
タはまづ書込み回路を通り伝播しなければならない。書
込み回路の最終段は、典型的に書込みドライバと呼ばれ
る。信号☆ＷＥに応答し、バッファ１８により発生され
る信号の１つは、書込みドライバ・イネーブル信号ＷＤ
Ｅである。信号ＷＤＥは、メモリ１０が書込みモードで
ある時には論理高で発生され、メモリ１０が読出しモー
ドである時は論理低で発生される。信号ＷＤＥは論理高
で書込みドライバをイネーブルにし、論理低で書込みド
ライバをディスエーブル（ｄｉｓａｂｌｅ）にする。し
たがって、データＩ１０により受信された書込みドライ
バ・イネーブル信号が、無効データが書込みドライバに
到着する前に論理低にスイッチされると、無効データが
メモリ・セルに到達することは防止される。しかし、こ
れを確実にするには、書込み回路を通る伝播遅延は、少
なくとも信号ＷＤＥがデータ１１０１７の書込みドライ
バに達するのに十分な長さであることが保証されねばな
らない。

第１図に図示される一層良い技術は、パルス（パルス☆
Ｃ１’）Ｐ）を使用し、書込みモードより読出しモード
への転換に応答し列デコーダ１４をディスエーブルにす
る。勿論、書込みドライバは、検出が起こり得るように
、なおディスエーブルでなければならない。列デコーダ
をディスエーブルにすることは、データｌ１０１７の書
込み回路を通り書込みドライバへの伝播遅延より長い列
デコーダへの伝播遅延を利用する。

パルス☆ＣＤＰは最小遅延で極めて迅速に発生される。

転換総和回路２１は２つの信号を結合するのにすぎない
故に、殆んど伝播遅延はない。重要な転換は、信号台Ｗ
Ｅの論理低より論理高への転換である。転換検出回路は
、立上り縁または立下り縁にたいし、一般に最適にする
ことが可能である。転換検出器１９は、容易に信号☆Ｗ
Ｅの論理低より論理高への転換を急速に検出するように
つくられる。それ故に、パルスａｃｔ’）ｐは、信号Ｗ
ＤＥが論理高より論理低にスイッチされると、少なくと
も迅速に発生されることが可能である。

信号☆ＣＤＰは、信号ＷＤＥが書込みパスを切断する点
よりも大きい伝播遅延を有する書込みパスの点で、書込
みパスを切断する。これは、書込み回路からある遅延を
除去する機械を与えるものであり、書込み回路は、デー
タにかまわぬ仕様に書込み高を合致させることを確実に
するように従来は必要とされていた。結局、書込み回路
において必要な遅延が減少されるので、データｒ１０１
７は当然迅速に書込みが出来る。

迅速に列デコーダを使用禁止にする（ｄｉｓａｂｌｅ）
他の長所は、書込みの後でビット・ライン対が等化され
始める前に、ビット・ライン対がデータ・ライン１６か
ら分離されることである。

これは、データ・ライン１６がビット・ライン等化回路
１５に負荷を加えるのを阻止する。

第２図に図示するのは、アレイ１１の一部分、列デコー
ダ１４の１部分、データ・ライン１６の一部分、及びビ
ット・ライン等化回路１５の一部分である。第２図に図
示するデータ・ライン１６の部分は、データ・ライン３
７、データ・ライン３８、及び等化回路３９よりなる、
データ・ライン対３６である。等化回路３９は、Ｎチャ
ネル・トランジスタ７１及び７２、Ｐチャネル・トラン
ジスタ７３、及びＣＭＯＳインバータ７４よりなる。第
２図に図示される列デコーダ１４の部分は、結合トラン
ジスタ４１，４２，４３，４４，４５゜４６．４７．及
び４８よりなる。第２図に図示されるアレイ１１の部分
は、ワード・ライン２７及び２８、ビット・ライン対２
９及び３０、ワード・ライン２７及びビット・ライン対
２９に接続されるメモリ・セル５１．ワード・ライン２
７及びビット・ライン対３０に接続されるメモリ・セル
５２、ワード・ライン２８及びビット・ライン対２９に
接続されるメモリ・セル５３、ワード・ライン２Ｂ及び
ビット・ライン対３０に接続されるメモリ・セル５４、
ビット・ライン対２９に接続される等化回路５６、及び
ビット・ライン対３０に接続される等化回路５７よりな
る。ビット・ライン対２９はビ゛ント・ライン５８及び
５９よりなる。ビット・ライン対３０はビット・ライン
６０及び６１よりなる。等化回路５６は、Ｎチャネル・
トランジスタ６３及び６４、Ｐチャネル・トランジスタ
６５よりなる。等化回路５７は、Ｎチャネル・トランジ
スタ６６及び６７、Ｐチャネル・トランジスタ６８より
なる。このＮチャネル・トランジスタは、Ｎチャネル、
エンハンスメント・モードの絶縁ゲート形電界効果トラ
ンジスタである。Ｐチャネル・トランジスタは、Ｐチャ
ネル、エンハンスメント・モードの電界効果トランジス
夕である。Ｎチャネル・トランジスタのしきい値電圧は
約０．６ボルトで、Ｐチャネル・トランジスタのしきい
値電圧は約−０，６ボルトである。Ｎチャネル・−トラ
ンジスタの場合は既知の人体効果（ｂｏｄｙ　　ｅｆｆ
ｅｃｔ）によりソースが３−４ボルトに達すると、しき
い値電圧は約１．０ボルトに増加する。等化回路３９は
、Ｎチャネル・トランジスタ７Ｉ及び７２、■）チャネ
ル・トランジスタ７３、及びインバータ７４よりなる。

トランジスタ４２は、第１電流電極をデータ・ライン３
７に接続させ、第２電流電極をビット・ライン５８に接
続させ、列デコーダ出力信号ＣＤ１を受信するための制
御電極を有するＮチャネル・トランジスタである。トラ
ンジスタ４３は、第１電流電極をデータ・ライン３８に
接続させ、第２電壇電極をビット・ライン５９に接続さ
せ、列デコーダ出力信号Ｃｒ）Ｉを受信するための制御
電極を有するＮチャネル・トランジスタである。トラン
ジスタ４６は、第１電渣電極をデータ・ライン３７に接
続させ、第２電流電極をビット・ライン６０に接続させ
、列デコーダ出力信号ＣＤ２を受信するための制御電極
を有する、Ｎチャネル・トランジスタである。トランジ
スタ４７は、第１電流電極をデータ・ライン３８に接続
させ、第２電流電極をビット・ライン６１に接続させ、
列デコーダ出力信号ＣＤ２を受信するための制御電極を
有するＮチャネル・トランジスタである。トランジスタ
４１は、第１電流電極をデータ・ライン３７に接続させ
、第２電流電極をビット・ライン５８に接続させ、信号
ＣＤＩの補数である列デコーダ出力信号６Ｃｒ）１を受
信するための制御電極を有するＰチャネル・１−ランジ
スタである。１〜ランジスタ４４は、第１電流電極をデ
ータ・ライン３８に接続させ、第２電流電極をビット・
ライン５９に接続させ、列デコーダ出力信号☆ＣＤＩを
受信するための制御電極を有するＰチャネル・トランジ
スタである。トランジスタ４５は、第１電流電極をデー
タ・ライン３７に接続させ、第２電流電極をビット・ラ
イン６０に接続させ、信号ＣＤ　２の補数である列デコ
ーダ出力信号１ｃＤ２を受信するための制御電極を有す
るＰチャネル・トランジスタである。トランジスタ４８
は、第１電流電極をデータ・ライン３８に接続させ、第
２電流電極をビット・ライン６１に接続させ、列デコー
ダ出力信号☆ＣＤ２を受信するための制御電極を有する
Ｐチャネル・トランジスタである。トランジスタ６３は
、第１電流電極を例えば５ボルトを受けるため正電源端
子ＶＤｒ）に接続させ、第２電流電極をビット・ライン
５８に接続させ、等化プリチャージ信号ＩＥＱＰを受信
するための制御電極を有する。トランジスタ６４は、第
１電流電極をＶｌ）Ｄに接続させ、第２電流電極をビッ
ト・ライン５９に接続させ、信号ＥＱＰを受信するため
の制御電極を有する。トランジスタ６５は、第１電流電
極をビット・ライン５８に接続させ、第２電流電極をビ
ット・ライン５９に接続させ、ビット・ライン等化信号
６ＥＱを受信するための制御電極を有する。トランジス
タ６６は、第１電流電極を正電源端子ＶＤＤに接続させ
、第２電流電極をビット・ライン６０に接続させ、等化
ブリチャ−ジ信号Ｅ　Ｑ　Ｐを受信するための制御電極
を有する。トランジスタ６７は、第１電流電極をＶ　Ｄ
　ｒ）に接続させ、第２電流電極をビット・ライン６１
に接続させ、信号ＥＱＰを受信するための制御電極を有
する。トランジスタ６８は、第１電流電極をビット・ラ
イン６０に接続させ、第２電流電極をビット・ライン６
１に接続させ、ビット・ライン等化信号☆ＥＱを受信す
るための制御電極を有する。インバータ７４は、信号☆
ＤＬＥＱ受信のための入力を有し、かつ出力を有する。

トランジスタ７１は、第１電流電極をＶ　Ｄ　Ｄに接続
させ、第２電流電極をデータ・ライン３８に接続させ、
制御電極をインバータ７４出力に接続させる。トランジ
スタ７２は、第１電流電極をＶ　Ｄ　Ｉ）に接続させ、
第２電流電極をデータ・ライン３７に接続させ、制御電
極をインバータ７４の出力に接続させる。トランジスタ
７３は、第１電流電極をデータ・ライン３７に接続させ
、第２電流電極をデータ・ライン３８に接続させ、信号
ｉ　Ｉ〕Ｌ　ＩＺ　Ｑを受信するための制御電極を有す
る。

書込みモードにおいて、データ・ライン対３６は分極さ
れ、アレイＩＩのビット・ライン対の一方に接続される
。メモリ・セル５１が選択されると仮定すれば、信号Ｃ
ＤＩは論理高であるので、トランジスタ４１−４４は導
通であり、データ・ライン対３６はビット・ライン対２
９に結合される。ビット・ライン対２９がデータ・ライ
ン対３６に接続されると、ビット・ライン５８及び５９
の論理状態は、データ・ライン３７及び３８にそれぞれ
存在する論理状態と同一にされる。ワード・ライン２７
１まイネーブルであるので、メモリ・セル５１はビット
・ライン５８及び５９に存在する論理状態を受信する。

ビット・ラインが論理状態を反対にするように分極され
なければならない最小の時間量が存在し、他方、ワード
・ライン２７は、メモリ・セル５１が有効に書込まれる
ことを保証するようにイネーブル（使用可能）にされる
。読出しモードにおいてワード・ライン２７はイネーブ
ルにされ、これがメモリ・セル５１の内容をビット・ラ
イン５８及び５９に出力させる。

メモリ・セル５Ｉは、トランジスタ４１−４４を介しデ
ータ・ライン３７及び３８に接続されるビット・ライン
５８及び５９の間に、電位差をおこさせる。電位差はそ
こで検出され、論理高か論理低の何れかが判断され、そ
の様に出力される。

読出しモードの間、信号ＥＱＰはＶＤＤより１個のＮチ
ャネルしきい値電圧以下の電位に保たれる。ＶＤＤが５
．０ボルトであれば、信号ＥＱＰは約４．０ボルトであ
る。これは、ビット・ライン２９もビット・ライン５９
もＶＤｒ）より２個のＮチャネルしきい値電圧以下の電
位には下がらないことを確実にする。ＶＤＤより２個の
しきい値電圧が低いことは、人体効果を含み約３．０ボ
ルトである。読出しモードの間に行アドレス転換がある
ときには、信号ＥＱＰは信号☆ＥＱの論理低パルス幅の
間にＶＤ［）にパルスし、ビット・ライン対の両方のビ
ット・ラインをＶＤＤよりＩＮチャネルしきい値電圧低
くする。いかなる行アドレス転換にも応答して信号☆Ｅ
Ｑは論理低にパルスするが、さもなければ、書込みまた
は読出しの間は論理高である。列アドレス変換、行アド
レス変換、または、書込みより読出しモードへの変換に
応答して論理低にパルスする信号☆ＤＬＥＱに対応して
、回路３９はデータ・ライン３７及び３８を等化する。

信号☆ＤＬＥＱが論理低の時には、トランジスタ７３は
導通であり、インバータ７４は論理高出力をＶｌ’）Ｄ
に供給し、これは、データ・ライン３７及び３Ｂを、ビ
ット・ラインと同様にＶＤＤよりＩＮチャネルしきい値
電圧だけ低く等化させる。

第３図に図示されるのは、行アドレス・バッファ１３、
行デコーダ１２、及び信号☆ＥＱ及びＥＱＰを発生し、
制御パルス回路７６であるビット・ライン等化回路１５
の一部分である。制御パルス回路７６は、行アドレス転
換検出及び総和（加算）回路７７、バッファ回路７８、
遅延回路７９、インバータ８０、ＮＡＮＤゲート８１、
Ｐチャネル・トランジスタ８２、Ｐチャネル・トランジ
スタ８３、Ｎチャネル・トランジスタ８４、Ｎチャネル
・トランジスタ８５、ＮＯＲゲート８６、インバータ８
７よりなる。回路７７は行アドレス・バッファ１３に接
続され、いかなる行アドレスの変換にも応答し論理高パ
ルスとして行デコーダ・ディスエーブル信号ＲＤを供給
する。行デコーダ１２は信号ＲＤを受け、信号ＲＤの論
理高パルス幅の間ディスエーブル（使用禁止）にされる
。バッファ回路７８は、信号ＲＤ受信のための入力を有
し、遅延行アドレス転換信号ＤＲＴを与えるための出力
を有する。信号ＤＲＴさは、バッファ７８により約２＋
１セカンド遅延されるのを除けば、信号ＲＤと同様であ
る。インバータ８ｏは、信号ＤＲＴ受信のための入力を
有し、信号☆ＥＱ供給のための出力を有する。インバー
タ８７は、入力をインバータ８０の出力に接続させ、か
つ出力を有する。遅延回路７９は、入力をインバータ８
７の出力に接続させ、かつ出力を有する。ＮＡＮＤゲー
ト８１は、第１人力をインバータ８ｏの出力に接続させ
、第２人力を遅延回路７９の出力に接続させる。トラン
ジスタ８２は、制御電極をインバータ８０の出力に接続
させ、第１電流電極をＶＤｎに接続させ、第２電流電極
をノード８８に接続させる。信号ＥＱＰはノード８８で
発生される。

トランジスタ８３は、制御電極をＮＡＮＤゲート１の出
力に接続させ、第１デコーダ電極を接地に接続させ、第
２電流電極をノード８８に接続させる。トランジスタ８
４は、信号☆ＷＥＩ受信のための制御電極を有し、第１
電流電極をＶＤＤに接続させ、第２電流電極をノード８
８に接続させる。ＮＯＲゲート８６は、信号☆ＷＥＴ受
信のための第１人力を有し、第２人力を遅延バッファ７
８の出力に接続させ、かつ出力を有する。トランジスタ
８５は、制御電極をＮＯＲゲート８６の出力に接続させ
、第１電流電極を接地に接続させ、第２電流電極をノー
ド８８に接続させる。

信号☆ＷＥＩが論理高で読出しモードを示す場合、トラ
ンジスタ８４は導通する。信号☆ＷＥＴの論理高は、ま
た、ＮＯＲゲート８６に論理低を出力させ、これは、ト
ランジスタ８５を非導通にさせる。信号前ＷＥＩの論理
高は普通のＣＭＯＳの様式で供給されるので、これは、
ＶＤＤである。

ノード８８は、Ｖｒ）Ｄよりトランジスタ８４のしきい
値電圧を引いた電位にて駆動されるであろう。

トランジスタ８４は、そこで、ＶＤＤが約５．０ボルト
の場合には、ノード８８、即ち、ＥＱＰを約４．０ボル
トにするのであろう信号信号ＤＲＴは普通は論理低であ
り、行アドレス転換に応答し論理高にパルスするだけで
ある。信号ＤＲＴが論理低の時には、インバータ８０は
信号６ＥＱを論理高に与えるので、トランジスタ８２は
導通しない。

インバータ８７は遅延回路７９に論理低出力を供給する
ので、遅延回路は、つぎに、ＮＡＮＤゲート８１に論理
低出力を供給する。Ｎ　Ａ　Ｎ　Ｄゲート８１は、そこ
で論理高出力を供給し、これはトランジスタ８３を非導
通にする。トランジスタ８３は非導通であるから、ノー
ド８８からの電流ドレインはなく、信号ＲＱＰはＶＤＤ
よりＩＮチャネルしきい値電圧低い電位で供給される。

読出しモードにおける行アドレス転換に応答して、信号
ＲＤは約１０＋１セカンドの間論理高にスイッチする。

バッファ回路７８の遅延は約２＋１セカンドであるから
、信号ＲＤが論理高にスイッチする約２＋１セカンド後
に、信号ＤＲＴは論理高にスイッチし、信号ＲＤが論理
低にスイッチする約２−＋−１セカンド後に論理低にス
イッチする。

信号ＤＲＴを論理高へ切換える。（ｓｗｉｔｃｈｉｎｇ
）時、インバータ８０は、出力を論理低へ切換えること
により応動し、これはトランジスタ８２を導通させる。

インバータ８０によりＮＡＮＤゲート８１に供給される
論理低は、ＮＡＮＤゲート８１出力を論理高に保持する
ので、トランジスタ８３は非導通を維持する。そこで信
号ＥＱＰはＶＤＤに供給される。遅延回路７９の遅延時
間の後で、遅延回路７９の出力は論理高となる。信号Ｄ
ＲＴが論理低にもどった後は、インバータ８０は論理高
を出力し、これは、トランジスタ８２を非導通にさせ、
遅延回路７９の遅延の間ＮＡＮＤゲート８１が論理低出
力を供給するようにする。

トランジスタ８３は導通になることにより応動し、信号
ＥＱＰをＶＤＤより１しきい値電圧よりすこし低い電位
に下げる。遅延回路７９の遅延時間の後に遅延回路７９
の出力は論理低にスイッチし、これは、ＮＡＮＤゲート
８１が論理高出力を供給するようにし、トランジスタ８
３を非導通にさせる。信号ＤＲＴが論理低にスイッチし
た後は、ビット・ラインを解放（ｒｅｌｅａｓｅ）し、
イネーブルされたメモリ・セルにより分離されるのが望
ましい。これは、トランジスタ８３に信号ＥＱＰの電圧
を減少させることにより達成される。トン　ジスタ８３
は、遅延回路７９のほぼ遅延の間はン導通であり、これ
は、信号ＥＱＰを少なくともＶＤＩ’）よりＩＮチャネ
ルしきい値電圧低くするのに十分である。

書込みモードでは、信号☆ＷＥＩは論理低であり、これ
は、トランジスタ８４を非導通にし、ＮＯＲゲート８６
を信号ＤＲＴに応答させる。行アドレス転換がない場合
、信号ｒ）　ＲＴは論理低であるので、ＮＯＲゲートは
、論理高をトランジスタ８５に出力し、トランジスタ８
５を導通にする。

信号ＤＲＴが論理低の時には、信号前ＥＱは論理高であ
り、トランジスタ８２及び８３は非導通である。したが
って行アドレス転換がない場合、書込みモードの間はト
ランジスタ８５により、信号ＥＱＰは論理低に保たれる
。行アドレス転換に応答して、信号ＤＲＴは論理高でパ
ルスし、これは、信号☆ＥＱを論理低にスイッチさせ、
トランジスタ８２を導通にし、信号ＤＲＴの論理高パル
スと同じ期間ＮＯＲゲート８６が論理低パルスを出力す
るようにする。トランジスタ８５はこれと同−期間非導
通になることによって応動する。かくして信号ＥＱＰは
、信号ＤＲＴが論理高のあいだ論理高にパルスされる。

ＮＡＮＤゲート８１の出力は、論理低である信号６ＥＱ
により、パルス期間のあいだ論理高に保たれる。信号Ｄ
ＲＴが論理低にもどる時、信号ｉＥＱが論理高にもどり
、トランジスタ８２が非導通になり、’ＮｏＲゲート８
６が論理高を出力し、トランジスタ８５が導通になり、
信号ＥＱＰは論理低にスイッチする。ＮＡＮＤゲート８
１の出力は論理低にパルスするので、トランジスタ８３
は遅延回路７９の遅延の間は導通である。トランジスタ
８３が導通である時期と、が論理高の期間、信号ＥＱＰ
を接地の論理低がらＶＤＤの論理高ヘスイッチさせる。

信号☆ＷＥｒが、読出しモードへの切換えを示す論理高
にスイッチすると、トランジスタ８４は導通となり、ト
ランジスタ８５は非導通となる。

これは、信号Ｆ、ＱＰをＶＤＤよりＩＮチャネルしきい
値電圧低い電位に上昇させる。そこで信号ＥＱＰは、イ
ネーブルされたメモリ・セルを有するビット・ラインの
半分に、ＶＤｒ）より２Ｎチヤネルしきい値電圧低い電
位に向は充電（ｃｈａｒｇｅ）を開始させる。書込みモ
ードにおいては、論理低に書込まれた選択ビット・ライ
ン対は、少なくとも体質的に接地電位である。また書込
みモードにおいては、信号ＥＱＰは論理低であるので、
非選択ビット・ラインのうちの選択メモリ・セルは、ビ
ット・ライン対の一方を、読出しモードの間に可能であ
るよりも低くするであろう。したがって、メモリ・セル
をイネーブルにしたビット・ラインの半分は、書込みモ
ードより読出しモードに転換することに応答し、信号Ｅ
ＱＰがＶ　Ｄ　ＤよりＩＮチャネルしきい値電圧だけ低
い電位に到達するのに対応し、充電（ｃｈａｒｇｅ）さ
れるであろう。つづく行アドレス転換は、そこで、信号
Ｔ’、　Ｑ　ＰをＶＤＤに上昇させるであろう。Ｖ　Ｄ
　Ｄへの２段階（ｓｔｅｐ）上昇は、望ましい電位レベ
ルにビット・ラインを充電するためＶＤＤ電源より引出
されるピーク電流を減少する。ピーク電流は、電源及び
電流が引出される特定の事象によって発生されるグラン
ド・ノイズに、重大影響を与えるので重要である。ビッ
ト・ラインの所望の電位を得るのに必要な充電（ｃｈａ
ｒｇｅ）量は、ビット・ラインのキャパシタンスの関数
である。

ビット・ラインを所定レベルに充電するための所定の時
間の間、最適充電率は、一定としなければならない。最
低のピーク電流にとって、特定の充電期間を通じ電流は
同一であるのが望ましい。電流は、第２図４のトランジ
スタ６３のようにチャージング（充電）・トランジスタ
のゲート−ソースミ圧に関係する。信号ＥＱＰの２段階
上昇は、所望の一定電流に近似する。

第１段階は、信号ＥＱＰがＶＤＤよりＩＮチャネルしき
い値電圧だけ低い電位に到達することであり、これはビ
ット・ラインを部分的に充電させるので、第２段階で信
号ＥＱＰがＶＤＩ）に到達するとき、ゲート−ソース電
圧は、先行技術においてなされたように、信号ＩＥ　Ｑ
　Ｐが急速にそのピーク電圧にスイッチされた場合のよ
うに大きくはない。したがってピーク電流は、信号ＥＱ
Ｐの２段階上昇により減少される。

信号ＤＲＴは、本来信号☆ＷＥＩに関しては遅延するの
で、信号☆ＷＥが論理低がら論理高にスイッチするのと
同時に行アドレスが変化してさえも、２段階上昇が存在
することを保証する。ビット・ラインを実際に最終プリ
チャージ電圧にする信号ＥＱＰは、信号６ＷＥＩがスイ
ッチされる速度よりも本来遅い信号６ＥＱにより駆動さ
れる。

ビット・ラインを最終のプリチャージ電圧に充電する場
合に本質的に速度の不利益（ｐｅｎａｌｔｙ）は存在せ
ず、他方、減少したピーク電流の利益を受ける。第４図
に図示するのは、行アドレス転換及び書込みより読出し
への転換が同時におきる場合にたいするタイミング図で
ある。

ｔｏ時刻に、信号☆−Ｅは論理低より論理高にスイッチ
し、行アドレスは状態を変化する。信号☆ＷＥＴ及び信
号ＲＤは、はぼ同一期間に応動するので、ｔ１時刻に両
方とも論理にスイッチする。

信号ＥＱＰは上昇することにより信号☆ＷＥＩに応動し
、ｔ２２時刻ＶＤＤよりＩＮチャネルしきい値電圧だけ
低い電位に切換わる。信号ＤＲＴはｔ３３時刻信号ＲＤ
に対応し、論理高に上昇する。

時刻ｔ１及びｔ３の間の時間は、バッファ回路７８の時
間遅延である。信号☆ＥＱは信号ＤＲＴの論理高へのス
イッチングに対応し、ｔ４４時刻論理低にスイッチする
。信号ＥＱＰは信号査ＢＱの論理低へのスイッチングに
対応し、ｔ５５時刻ＶＤＤにスイッチする。

信号ＤＲＴのパルス幅は、信号ＲＤの幅と同一であり、
これは少なくとも所定時間、例えば、９＋１セカンドで
あるが、もしアドレスのスキュー（ｓｋｅｗ）があれば
、その厳しさく５ｅｖｅｒｉｃｙ）に依り長くすること
も可能である。アドレスキューは、１つ以上のアドレス
信号が状態を変化し、変化の間に時間的にある分離があ
る時におきる。アドレススキューは技術上既知である。

所定時間の後に、信号ＲＤはｔ６６時刻論理低にもどる
。信号ＤＲＴは、ｔ７７時刻信号Ｒｎにより論理低にも
どされ、これは、信号☆ＥＱをｔ８８時刻論理高にもど
す。信号☆ＥＱが論理高にスイッチすれば、ＮＡＮＤゲ
ート８１への再入力は論理高であるから、ＮＡＮＤゲー
ト８１はｔｏ時刻に論理低出力を与える。ＮＡＮＤゲー
ト８Ｉの論理低出力は、トランジスタ８３を導通にする
ので、信号ＥＱＰは約３ボルトに向って降下し始める。

遅延回路７９の遅延の後に、遅延回路７９の出力は、ｔ
ｌｏ時刻に論理高になり、ＮＡＮＤゲート８１出力をｔ
１１１１時刻理高を与えるようにさせ、これは信号ＥＱ
ＰをＶＤＤより１しきい値電圧だけ低い電位に上昇せる
。これは、検出がおきるＥＱＰのレベルである。

ＶＤＤにある信号ＥＱＰにより検出される前に、ビット
・ライン電圧はＶＤＤより１しきい値電圧だけ低（等化
される。検出の間は、ＥＱＰはＶＤＤより１しきい値電
圧だけ低く保たれるので、より低い電圧に引かれるビッ
ト・ラインは、ＶＤＤより約２Ｎチヤネルしきい値電圧
だけ低く保たれがちであろう。これは、つぎの読出しの
準備のため達成すべきブリチャージング量を減少する。

以下本発明の実施例の態様を記載する。

１、　その交点において、ワード・ラインとビット・ラ
イン対に結合され、それが結合されるワード・ラインが
イネーブルである時、結合されているビット・ラインか
らデータを受信し、データを与える複数のメモリ・セル
、 ワード・ラインに結合され、行アドレスにより決定され
るワード・ラインをイネーブルする行デコーダ、 データが選択ビット・ライン対を介して選択メモリ・セ
ルに書込まれる書込みモード、データが選択ビット・ラ
イン対から読出される読出しモード、を有するメモリに
おいて、書込みモードから読出しモードへの転換に応答
し、ビット・ライン対を少なくとも第１電圧に充電する
ステップ、 行アドレスの転換に応答してビット・ラインを第１電圧
より大きい大きさがある第２電圧に充電するステップ、 を具えるメモリのビット・ライン等化方法。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例にもとづ〈発明の構
成図である。 第２図は、本発明の好ましい実施例にもとづく第１図の
メモリの１部分の回路図である。 第３図は、本発明の好ましい実施例にもとづき組合せ構
成、論理、及び回路図である。 第４図は、第３図に図示するメモリの１部分の動作の理
解に使用されるタイミング図である。 第１図において、 ｌ２・・・行デニｌ−ダ １３．１Ｂ、２４．２６・・・バッファ１４・・・列デ
コーダ １５・・・ビット・ライン等化 １６・・・データ・ライン １７・・・データＴ１０ １９．２３・・・転換検出器 ２１．２２・・・転換総和 特許用１ｆｉ人　　モトローラ・インコ−ボレーテツド
代理人　弁理ト　　玉　蟲　久　五　部列 アドレス ＦＩＧ、　　１　　　　　　　　　（。。、。１−８゜
Ｎ）ＦＩＧ、２ ＦＩＧ、　　４ ．１４　　　　　　　　　箇

Claims (1)

1. 【特許請求の範囲】 １、選択ビット・ライン対を介しデータが選択メモリ・
   セルに書込まれる書込みモードを有し、かつ、選択ビッ
   ト・ライン対よりデータが読出される読出しモードを有
   するメモリにおいて、その交点において、ワード・ライ
   ンとビット・ライン対に結合され、結合されるワード・
   ラインがイネーブルにされる時、その各々が接続される
   ビット・ライン対からデータを受信し、またはそれにデ
   ータを与える複数のメモリ・セル、 ワード・ラインに接続され、行アドレスにより決定され
   る選択ワード・ラインをイネーブルにする行デコーダ、 ビット・ライン対に接続され、書込みモードより読出し
   モードへの転換に応答し少なくとも第１電圧にビット・
   ライン対を充電し、行アドレスの転換に応答し第２電圧
   にビット・ラインを充電し、該第２電圧は第１電圧より
   大きい量であるビット・ライン等化手段、を具えるメモ
   リのビット・ライン等化装置。 ２、ビット・ライン等化手段は、 その各々がビット・ライン対のそれぞれ１つに結合され
   、そこに結合されたビット・ライン対を、充電信号の電
   圧レベルに少なくとも比例する電圧に充電する複数のビ
   ット・ライン負荷手段、 書込み信号が第１論理状態にある時、第１電圧レベルに
   おいて、充電信号を発生し、書込みモードより読出しモ
   ードへの転換に応答し第２電圧レベルにおいて充電信号
   を発生し、行アドレス転換に応答し第３電圧レベルにお
   いて充電信号を発生し、前記第２電圧レベルは第１電圧
   レベルより大きい大きさであり、前記第３電圧レベルは
   第２電圧レベルより大きい大きさである信号発生手段、
   を具える前記特許請求の範囲第１項記載のメモリのビッ
   ト・ライン等化装置。