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Die vorliegende Erfindung bezieht
sich auf hochintegrierte EPROM-, FLASH-EPROM-, ROM- und DRAM-Speicher und genauer
auf eine verbesserte Architektur des Multiplexers für die Spaltenauswahl
(COLUMN MUX).
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Die Decodierungsschaltungsanordnung
erlaubt den Zugriff während
der Lese- oder Schreibphasen
auf die Zelle, die durch eine bestimmte Adresse, die den relativen
Eingängen
des Speichers zugeführt
werden, identifiziert wird. Während
einer Lesephase entspricht jedem Bit der Ausgangsdaten (Wort) eine
ausgewählte
Zelle. Gewöhnlich
wird bei einer Zeilenauswahl eine Zeile von Zellen eingeschaltet,
während
bei einer Spaltendecodierung gewählt
wird, welche Ausgangsbitleitung (Spalte) mit einem Biterfassungsknoten
gekoppelt wird.
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In hochintegrierten EPROM-, FLASH-EPROM-,
ROM- oder DRAM-Speichern oder dergleichen des Standes der Technik,
wo jede Elementarzelle eine Fläche
von wenigen Quadratmikrometern belegt, stellt die Decodierungsschaltungsanordnung
ein kritisches Element des Entwurfs dar, weil sie immer strengere
Anforderungen hinsichtlich Kompaktheit, Geschwindigkeit und niedrigem
Leistungsverbrauch erfüllen
muss.
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Es ist bekannt, dass bei der Verwirklichung eines
Spaltenmultiplexers in Vorrichtungen bei immer höherer Integration Schwierigkeiten
aufgrund der verringerten Abmessungen der Zellen auftreten. Jede
neue (technologische) Generation dieser Vorrichtungen vergrößert und
verstärkt
dieses Problem. Gewöhnlich
implizieren diese Schwierigkeiten folgendes:
- – Flächenanforderung
stets an der Implementierungsgrenze;
- – Betonung
zugeordneter parasitärer
elektrischer Parameter;
- – Wirkungsgradabnahme
in Bezug auf eine reduzierte Multiplexergeschwindigkeit;
- – unvermeidliche
Kritikalität
mancher Strukturen.
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Gemäß
EP 0 321 738 wird eine Isolation zwischen
N
+-diffundierten Bereichen, die zu benachbarten
aktiven Vorrichtungen einer integrierten Schaltung gehören, durch
Ausbilden eines Isolationstransistors, der die benachbarten N
+-Bereiche
gemeinsam nutzt, und mittels einer Gate-Elektrode aus Polysilicium
desselben Leitfähigkeitstyps
wie der darunterliegende Halbleiterbereich zwi schen den N
+-Bereichen, um die Schwellenspannung des
Isolationstransistors zu erhöhen
und ihn auf Massepotential vorzuspannen, geschaffen.
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Einer der Zwänge, die für die oben erwähnten Schwierigkeiten
beim Ermitteln der Fläche,
in der der Spaltenmultiplexer verwirklicht werden kann, am meisten
verantwortlich sind, ist die Erfüllung
des minimalen Isolationsabstandes zwischen benachbarten Diffusionen,
die in derzeitigen Fertigungsprozessen etwa 1,8 μm betragen können. Diese minimale Strecke
ist im Vergleich zu Matrixzellen-Abmessungen, die bei diesem Typ
von Prozessen 1,7 μm × 1,7 μm betragen
können,
verhältnismäßig groß.
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Der sich wiederholende elektrische
Schaltplan eines Spaltenmultiplexers ist in 1 dargestellt. Was die Zwänge eines
Fertigungsprozesses gemäß dem Stand
der Technik anbelangt, kann der minimale Trennabstand zwischen zwei
benachbarten Diffusionen der Vorrichtungen, die den Multiplexer bilden
(in Übereinstimmung
mit dem Schaltplan von 1)
in einer Draufsicht bzw. in einem Querschnitt wie in den 4 und 5 gezeigt dargestellt werden. Zur Veranschaulichung
ist in der Draufsicht von 4 der
erforderliche minimale Abstand, den eine Kontaktfläche zu der
Diffusionskante aufweisen muss und bei dieser Art von Prozessen
0,2 μm betragen
kann, hervorgehoben.
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Andererseits zwingt die relative
Kompaktheit einer Matrix mit einer Leitungsbreite von gerade etwa 1,7 μm im Hinblick
auf offensichtliche Abmessungsbeschränkungen zu einer Verringerung
der Tiefe der Diffusionen und proportional zu einer Erhöhung ihrer Länge, um
eine korrekte Funktion der integrierten Vorrichtung zu gewährleisten,
sowie zu einer Beschränkung
der Häufigkeit
(Anzahl) von Äquipotential-Kontakten.
Dies führt
zu der Verwirklichung einer besonders hochohmigen und hochkazaptiven
Spaltenmultiplexer-Struktur,
was bedeutet, dass geometrische Zwänge eine erhebliche Zunahme
der "parasitären" elektrischen Parameter,
die der integrierten Struktur des Multiplexers zugeordnet sind,
hervorrufen, was den Wirkungsgrad – ausgedrückt durch eine Zunahme der
Zeitkonstanten – senkt.
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Darüber hinaus neigt das Layout
dazu, wegen der Fragmentierung der aktiven Bereiche sehr "umständlich" zu werden, außerdem ist
es für
die begleitenden Probleme, die ein solches "umständliches" Layout bei der Verwirklichung
der elektrischen Pfade zu den Steueranschlüssen und bei ihrer "Multiplexierung" hervorruft, wegen
der Äquipotentialität "lästig".
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Angesichts dieser Nachteile und Zwänge ist nun
eine effizientere Spaltenmultiplexer-Architektur als die vergleichbaren
Architekturen, die heute verwendet werden, gefunden worden, die
den Gegenstand der vorliegenden Erfindung bildet. In der Praxis ermöglicht die
Architektur der Erfindung beim Entwurf des Layouts eines Spaltenmultiplexers
eine entscheidende Lockerung des Zwangs des minimalen Isolationsabstandes
zwischen benachbarten Diffusionen.
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Die Erfindung basiert primär auf der
Verwirklichung eines Isolationstransistors anstelle eines Zwischendiffusion-Trennraums,
der für
die Layouts bekannter Spaltenmultiplexer typisch ist.
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Stattdessen kann durch die Verwirklichung eines
Isolationstransistors oder in der Praxis eines Isolationsgates,
das mit Masse kurzgeschlossen ist, eine Abmessungseinsparung in
der Größenordnung von
1,05 μm
erhalten werden, was für
den in 2 dargestellten
Fall wegen des gesamten Trennabstandes zwischen zwei verwendeten
benachbarten Kontakten etwa 2,20 μm
ausmachen kann.
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Angesichts der Tatsache, dass die
Spaltenmultiplexierung gewöhnlich
durch verhältnismäßig kleine
Module geschaffen wird, d. h. durch Bündel mit einer verhältnismäßig kleinen
Anzahl von Bitleitungen, beispielsweise 16 Bitleitungen (Spalten)
plus einer Masseleitung (GND), wird gemäß einer besonders bevorzugten
Ausführungsform
des Multiplexers der Erfindung die einzige Multiplexerstruktur (Modul) in
dem Raum vor zwei Bündeln
anstatt gegenüber
einem einzigen, d. h. gegenüber
16 × 2
Bitleitungsabschlüssen
plus zwei Masseleitungen, verwirklicht.
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Darüber hinaus sind die Bitleitungen
in Bezug auf zwei benachbarte minimale Module aus jeweils 16 Bitleitungen
miteinander verschachtelt. Auf diese Weise ist der Multiplexer der
Erfindung im Hinblick auf das Layout auf zwei parallelen Streifen
verwirklicht, wobei die Multiplexerstruktur eines ersten minimalen
Moduls (Bündel)
aus 16 Bitleitungen auf einem ersten Streifen ver wirklicht ist,
während
die Multiplexerstruktur des anderen Bündels aus 16 Bitleitungen auf
dem anderen Streifen, der zu dem ersten parallel ist, verwirklicht
ist. Auf diese Weise ist die Multiplexerstruktur in Bezug auf ein
einziges minimales Bündel
oder Modul von Bitleitungen auf demselben Streifen in ununterbrochener
Weise und nicht in einer typischen Versatzweise aufgrund der räumlichen
Beschränkungen,
wie dies heutzutage normalerweise der Fall ist, verwirklicht. Diese
Betrachtungen werden im Folgenden genauer erläutert.
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Die verbesserte Spaltenmultiplexer-Architektur
der Erfindung erzielt neben einer Befreiung von den oben angegebenen
geometrischen Zwängen
außerdem
eine Anzahl deutlicher Vorteile, die folgendermaßen zusammengefasst werden
können:
- – sie
ermöglicht
eine nützliche
Zunahme der Diffusionsflächen
der Vorrichtungen, die den Spaltenmultiplexer bilden, wodurch die
Kontaktierungsfähigkeit
der verschiedenen Bereiche verbessert wird und die parasitären ohmschen
Widerstände reduziert
werden;
- – sie
ermöglicht
eine Verringerung der parasitären Kantenkapazitäten (reduzierte
Länge der
Grenze zum Feldoxid);
- – die
Kontinuität
der zwei aktiven Flächenbereiche vereinfacht
das Layout erheblich;
- – die
Architektur ist frei von Zwängen
herkömmlicher
geometrischer Beschränkungen
und macht sich selbst für
eine künftige
weitere "Skalierung" optimal;
- – die
Befreiung von Abmessungszwängen
bietet außerdem
die Möglichkeit
einer Erhöhung
der Größe der Transistoren,
die den Multiplexer aufbauen, was einen wichtigen Aspekt bei der
Verbesserung der Speicherleistungen während der Lese- und Programmierphasen
bildet.
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1,
die bereits oben erwähnt
wurde, ist ein sich wiederholender elektrischer Schaltplan eines typischen
Spaltenmultiplexers;
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2 hebt
die parasitären
Elemente (in Bezug auf den ohmschen Widerstand und die Kapazität) der integrierten
Architektur des Spaltenmultiplexers von 1 hervor, die von vorhandenen Abmessungszwängen betroffen
sind;
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3 ist
ein sich wiederholender elektrischer Schaltplan eines Moduls eines
Spaltenmultiplexers gemäß der Architektur
dieser Erfindung;
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4 und 5, die bereits oben erwähnt wurden,
veranschaulichen in einer Draufsicht bzw. in einem Querschnitt bestimmte
Layoutbeschränkungen zwischen
benachbarten integrierten Vorrichtungen eines Spaltenmultiplexers
gemäß dem in 1 gezeigten Schaltplan;
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6 und 7 heben die außergewöhnliche Befreiung
von Abmessungsbeschränkungen
im Vergleich zu der bekannten Architektur der 4 und 5 hervor;
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8 und 9 sind Teillayoutansichten,
die die Zwänge
und kritischen Fesseln eines bekannten Layouts mit jenen eines Layouts
der vorliegenden Erfindung vergleichen.
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Wie in den 1 und 2 gezeigt
ist, kann der grundlegende oder modulare elektrische Schaltplan eines
Spaltenmultiplexers so beschrieben werden, als ob er aus einer einzigen
Zeile von Auswahltransistoren M0, M1, M2, M3, ..., M14, M15, ...
bestünde. Jeder
Transistor besitzt seine eigenen Stromanschlüsse, die jeweils mit einer
Bitleitung (BL0, BL1, ..., BL14, BL15, ...) verbunden sind, und
einen gemeinsamen Ausgangsknoten OUT des Multiplexer-Moduls.
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Wenn die integrierte Struktur der
Multiplexerschaltung betrachtet wird, kann festgestellt werden, dass
zwischen benachbarten Diffusionen, die zu zwei verschiedenen Transistoren
zweier benachbarter Paare gehören,
d. h. zwischen den Kopplungsknoten jeweiliger Stromanschlüsse zweier
benachbarter Bitleitungen in einem normalen Speicherlayout, ein
bestimmter minimaler Trennabstand aufrechterhalten sein muss, um
eine geeignete Isolation zwischen den zwei Diffusionen zu gewährleisten,
die während
des Betriebs des Multiplexers völlig
unterschiedliche Potentiale (0 und VCC) annehmen können.
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Solche Zwänge eines minimalen Abstandes der
Zwischendiffusionstrennung kommen in der Draufsicht von 4 und im Querschnitt von 5 zur Geltung, wo A die
Diffusion eines Transistors und B die Diffusion eines benachbarten
Transistors, die zu einem unterschiedlichen Paar von Transistoren gehören, bezeichnen.
In 4 ist außerdem eine weitere
Abmessungsbeschränkung
hervorgehoben, die durch die Notwendigkeit einer Sicherstellung
eines minimalen Abstandes zwischen der Fläche eines Kontakts C (für die Verbindung
mit der jeweiligen Bitleitung) und der Diffusionskante gegeben ist.
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Diese Abmessungszwänge stehen
im Gegensatz zu dem begrenzten verfügbaren Raum, der durch die
Kompaktheit (Definition einer geringen Leitungsbreite) der modernen
Speicherzellenmatrizen bedingt ist, was zu einer Reduzierung der
Breite der Transistordiffusionen und zu ihrer proportionalen Verlängerung
in dem Ausmaß,
das für
die Sicherstellung einer ausreichenden Diffusionsfläche notwendig
ist, zwingt.
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In Speichern mit hohem Integrationsgrad
haben diese Layout-Zwänge
und Abmessungskompromisse aufgrund einer Erhöhung parasitärer, resistiver und
kapazitiver elektrischer Parameter, die in dem elektrischen Schaltplan
in 2 symbolisch dargestellt
sind, negative Auswirkungen.
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3 zeigt
den Schaltplan einer Spaltenmultiplexer-Schaltung, die gemäß der vorliegenden Erfindung
verwirklicht ist.
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Der Plan zeigt ein Multiplexer-Modul,
in dem 16 Bitleitungen (BL0, BL1, BL2, BL3, ..., BL14, BL15) vorhanden
sind.
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Bei dieser Architektur der Erfindung
ist die Isolation zwischen den Verbindungsknoten jeder Bitleitung
mit dem jeweiligen Auswahltransistor der Multiplexerschaltung durch
einen Isolationstransistor, nämlich
(Mi0, Mi1, Mi3, ..., Mi13, Mi14) sichergestellt.
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Die Integrationsweise der Architektur
der Erfindung, die mit einer Architektur des Standes der Technik
wie in den 4 und 5 gezeigt vergleichbar ist,
ist in den 6 und 7 dargestellt, die eine Draufsicht
bzw. eine Querschnittsansicht definieren.
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In der Praxis erzielt die Spaltenmultiplexerschaltung
der Erfindung für
jeden Isolationspunkt in Breitenrichtung, wie in den Querschnitten
der 5 und 7 hervorgehoben ist, eine
Verringerung um mehr als einen Mikrometer.
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Die Vorteile der Erfindung werden
deutlicher durch den Vergleich eines typischen Layouts gemäß einer üblichen
Anordnung eines Spaltenmultiplexers, die in 8 gezeigt ist, mit einem Layout, das
gemäß der vorliegenden
Erfindung verwirklicht und in 9 gezeigt
ist.
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In diesem wichtigen Beispiel einer
Ausführungsform
der Erfindung wird die erhöhte
Kompaktheit, die durch die Architektur der Erfindung geschaffen
wird, ausgenutzt, anstatt eine übermäßige Einsparung
von Siliciumfläche
zu verwirklichen, die in Abhängigkeit
von der besonderen Architektur der Speichermatrix keine grundsätzliche
Forderung an sich ist, weil Spaltenmultiplexer oftmals in Räumen verwirklicht
sind, die durch das allgemeine Layout der Architekturblöcke, die
die Matrix bilden, verfügbar werden,
vielmehr dient sie einer Befreiung von Forderungen eines bestimmten
minimalen Abstandes, um eine "verteilte" Kontaktierung" mit dem Ziel einer Verringerung
ohmscher Beiträge
zu begünstigen,
um kritische Aspekte des Prozesses zu eliminieren und um ein "stromlinienförmigeres" Layout, das weniger "umständlich" ist, zu schaffen.
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Wie in 8,
die ein Layout gemäß üblichen Fertigungstechniken
veranschaulicht, gezeigt ist, ist der Spaltenauswahlmultiplexer
für eine
bestimmte Anzahl oder für
ein bestimmtes Bündel
von (32) Bitleitungen BL_0<0-15> und BL_1<0-15> durch Bilden der notwendigen
8 + 8 Auswahltransistoren in zwei Zeilen oder Folgen organisiert,
was seinen Grund in einem allgemeinen Layout-Zwang hat, da die minimale "Schrittweite" (Trennabstand) zwischen
zwei benachbarten Auswahltransistoren mit der "Schrittweite" der Bitleitungen nicht verträglich wäre.
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Daher sind die Bitleitungen paarweise
abwechselnd durch den Raum zwischen zwei Auswahltransistoren einer
ersten oder vorderen Zeile oder Folge zu ent sprechenden Auswahltransistoren
der zweiten oder hinteren Zeile oder Folge von Transistoren verlängert.
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Diese Anordnung ist nicht frei von
kritischen Aspekten, die in 8 deutlich
herausgestellt sind. Ein weiteres Merkmal dieser Anordnung der Auswahltransistoren
ist die Fragmentierung in mehrere Diffusionsinseln sowie die Notwendigkeit
der Bildung von Polyleitungen (Gate-Strukturen der Auswahltransistoren)
in einem relativ umständlichen
Layout, um abwechselnd auf jeder Seite den notwendigen Raum für die Verwirklichung
der Kontakte zu erzeugen.
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9 zeigt
ein Layout gemäß der vorliegenden
Erfindung, die außerdem
den Vorteil einer zweiten Metallebene nutzt, was eine verschachtelte
Anordnung von Bitleitungen ermöglicht,
wie in dieser Figur klar gezeigt ist.
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Für
dasselbe Bündel
von 32 Bitleitungen ermöglicht
das Layout gemäß der vorliegenden
Erfindung zunächst,
kontinuierliche Diffusionen zu bilden, im Gegensatz zu den fragmentierten
Diffusionen des Layouts des Standes der Technik, außerdem ermöglicht es
eine viel freiere Bildung von Zwischenräumen, die Verwirklichung geradliniger
Polystreifen und eine Kontaktierung, die gleichmäßig längs der jeweiligen Diffusionen
verteilt sein kann, um ohmsche Widerstände minimal zu machen und dabei
die Kapazität
zum Körperbereich
zu reduzieren. Diese beiden letzteren Faktoren tragen entscheidend
zu einer Reduzierung der Zeitkonstanten und zu einer Erhöhung der
Betriebsgeschwindigkeit des Speichers bei.
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Wie in dem Schaltplan von 9 gezeigt ist, sind in jeder
Zeile oder Folge abwechselnd ein Auswahltransistor (Auswahl-Gate)
und ein Isolationstransistor (Isolations-Gate) verwirklicht, wie
in der Figur durch Nachziehen des Profils der Bitleitung BL_0<0-15> mit durchgezogenen
Linien (zweite Metallebene) und jenes der Bitleitung BL_1<0-15> mit "Strichlinien" (erste Metallebene)
dargestellt ist. Daher sind die Auswahltransistoren der ersten 16
Bitleitungen BL_0<0-15> längs der hinteren Zeile oder Folge
(an der Oberseite von 9)
verwirklicht, wobei ihr gemeinsamer Ausgang durch den OUT 0 Knoten
dargestellt ist; während
die Auswahltransistoren der zweiten 16 Bitleitungen BL_1<0-15> längs der vorderen Zeile oder
Folge verwirklicht sind, wobei ihr gemeinsamer Ausgang durch den
OUT_1-Knoten dargestellt ist.
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Um den Vergleich mit der Architektur
von 8 zu erleichtern,
heben die Texte oder Ebenen von 9 die
vorteilhaften Aspekte der Architektur der Erfindung hervor.