DE3833726A1

DE3833726A1 - Halbleiterspeichereinrichtung

Info

Publication number: DE3833726A1
Application number: DE3833726A
Authority: DE
Inventors: Tsuyoshi Toyama; Kenji Kohda; Nobuaki Andoh; Kenji Noguchi; Shinichi Kobayashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-21
Filing date: 1988-10-04
Publication date: 1989-05-03
Also published as: US4949305A; DE3833726C2; JPH01108778A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicherein richtung und insbesondere eine nicht-flüchtige, löschbare, programmierbare Nurlesespeichereinrichtung (im nachfolgenden als EPROM bezeichnet).

Fig. 1 ist ein Blockschaltbild, das den Aufbau eines UV-EPROM (Ultraviolett-EPROM) darstellt.

Gemäß Fig. 1 sind ein X-Adressen-Dekodierer 2 und ein Y- Gatter-Leseverstärker 3 zum Auswählen von Zeilen und Spalten von Speicherzellen mit einer Speichermatrix 1, die eine Mehr zahl von (später zu beschreibenden) in Zeilen und Spalten angeordneten Speichertransistoren aufweist, verbunden. Ein Y-Adressen-Dekodierer 4, der Spaltenauswahlinformationen lie fert, ist mit dem Y-Gatter-Leseverstärker 3 verbunden, und der X-Adressen-Dekodierer 2 und der Y-Adressen-Dekodierer 4 sind mit einem Adressenpuffer 5 verbunden, in dem Adreßin formationen vorübergehend gespeichert sind. Ein Eingangs-/Aus gangspuffer 7, der vorübergehend Eingangs-/Ausgangsdaten spei chert, ist mit dem Y-Gatter-Leseverstärker 3 verbunden. Der Adressenpuffer 5 und der Eingangs-/Ausgangspuffer 7 sind mit einer Steuerlogik 6, die den Betrieb des EPROM steuert, ver bunden. Die Steuerlogik 6 führt die Steuerung aufgrung eines Chip-Freigabesignals , eines Ausgangsfreigabesignals und eines Programmsignals aus.

Fig. 2 ist ein Schaltbild, das in teilweise perspektivischer Darstellung schematisch den Aufbau der in Fig. 1 gezeigten Speicherzellenmatrix 1 darstellt.

In Fig. 2 ist eine Mehrzahl von Wortleitungen WL 1, WL 2 bis WLi in Zeileneinrichtung angeordnet, und eine Mehrzahl von Bit leitungen BL 1, BL 2 bis BLi ist in Spaltenrichtung angeordnet, um sich mit den Wortleitungen rechtwinklig zu schneiden und dabei eine Matrix zu bilden. Speichertransistoren Q 11, Q 12 bis Qii, jeweils mit einem schwimmenden Gate (floating gate) sind an den jeweiligen Schnittpunkten der Wortleitungen und der Bitlei tungen angeordnet. Jeder Speichertransistor ist mit seinem Drain mit der entsprechenden Bitleitung, mit seinem Gate mit der entsprechenden Wortleitung und mit seiner Source mit der entsprechenden Masseleitung (S 1, S 2 usw.) verbunden. Wie in Fig. 2 dargestellt ist, sind die Sources der zur selben Zeile gehörenden Speichertransistoren miteinander und über einzeln erzeugte Verbindungswiderstände R mit den an beiden Seiten angeordneten Masseleitungen (S 1, S 2 usw.) verbunden.

Fig. 3 ist eine Draufsicht auf einen Abschnitt eines bestimm ten Aufbaus einer Speicherzellenmatrix, und die Fig. 4 und 5 sind Schnittansichten entlang der Linie IV-IV bzw. V-V von Fig. 3.

Nun wird der Aufbau der Speicherzellenmatrix anhand der Fig. 3 bis 5 beschrieben. Ein das Draingebiet eines Speicher transistors bildendes N⁺-Störstellengebiet 26 und ein das Source-Gebiet des Transistors bildendes N⁺-Störstellengebiet 28 werden auf einer Hauptoberfläche eines Halbleitersubstrats 18 gebildet. Ein schwimmendes Gate 14 wird auf einem Kanal gebiet, das zwischen den N⁺-Störstellengebieten 26 und 28 eingeschlossen ist, mit einem dazwischenliegenden ersten Gate oxidfilm 20 gebildet. Der erste Gateoxidfilm 20 ist von einem auf der Hauptoberfläche des Halbleitersubstrats 18 gebildeten dicken Oxidtrennfilm 19 eingeschlossen, wodurch das aktive Gebiet des Substrats gesichert ist. Ein Steuergate 15 a aus Polyzid ist auf dem schwimmenden Gate 14 mit einem zwei ten Gateoxidfilm 22 dazwischen gebildet, und die Steuergates 15 a der jeweiligen Transistoren sind in Zeilenrichtung mitein ander verbunden und bilden eine Wortleitung 15. Ein Zwischen schichtisolierfilm 24 ist auf der gesamten Hauptoberfläche des Halbleitersubstrats 18 gebildet und bedeckt die Wortlei tung 15. Der Zwischenschichtisolierfilm 24 weist zum Herstel len eines Kontakts mit jedem Störstellengebiet 26 Kontaktlö cher 12 auf. Bitleitungen 16 aus Aluminium sind in Spalten richtung auf dem gesamten Isolierfilm 24 einschließlich der Kontaktlöcher gebildet. Die Störstellengebiete 28 als Source gebiete sind miteinander in Zeilenrichtung verbunden und sind mit den sich in Spaltenrichtung erstreckenden Sourceleitungen 17 über die Kontaktlöcher 13 verbunden. In der Fig. nicht dargestellt ist, daß normalerweise für jeweils sechzehn Bit leitungen 16 eine Sourceleitung 17 (bezeichnet mit S 1, S 2 usw.) vorgesehen ist.

Nun wird mit Bezug auf die Fig. 1 bis 6 das Einschreiben in die Speichertransistoren in dem so aufgebauten EPROM be schrieben.

Adreßsignale A 0 bis Ai, die die X-Adreßsignale (Wortleitungs auswahlsignale) und Y-Adreßsignale (Bitleitungsauswahlsignale) darstellen, werden parallel in den Adressenpuffer 5 eingege ben, und diese Signale werden über den X-Adressen-Dekodierer 2 bzw. den Y-Adressen-Dekodierer 4 and den Y-Gatter-Lesever stärker 3 gegeben. Folglich werden eine Wortleitung und eine Bitleitung ausgewählt, und eine Hochspannung Vpp (etwa 12,5 V bei einem Integrationsmaßstab von 1 M-Bit) wird daran ange legt. Bei dieser Gelegenheit werden die nicht ausgewählten Wortleitungen WL und alle Sourceleitungen auf den Massepegel gebracht, und die nicht ausgewählten Bitleitungen BL werden in den schwimmenden Zustand gebracht.

Folglich ist die Hochspannung Vpp an das Draingebiet 26 und das Steuergate 15 a des Speichertransistors, mit dem die Wort leitung und die Bitleitung verbunden sind, angelegt, und da das Potential des Sourcegebietes 28 sich auf Massepegel befin det, fließt ein relativ großer Strom zum Kanal des Transi stors. Daher werden heiße Elektronen in den ersten Gateoxid film 20 nahe des Draingebiets 26 und aufgrund des elektrischen Feldes in diesem Oxidfilm 20 in das schwimmende Gate 14 inji ziert. Als Ergebnis werden Elektronen in dem schwimmenden Gate 14 gespeichert und verursachen einen Anstieg der Schwel lenspannung des Transistors. Mit anderen Worten ist der Schreibvorgang ausgeführt. Die im schwimmenden Gate 14 gespei cherten Elektronen bleiben selbst nach Anlegen der Hochspan nung Vpp erhalten, da das schwimmende Gate 14 und seine umlie genden Gebiete mit dem Isolierfilm bedeckt sind.

Im Gegensatz dazu wird der Löschvorgang in einer Weise ausge führt, bei der den im schwimmenden Gate 14 gespeicherten Elek tronen durch ultraviolette Strahlen Energie zugeführt wird, um die Elektronen zu veranlassen, zum Steuergate 15 a oder zum Halbleitersubstrat 18 zurückzukehren.

Fig. 6 ist eine Kennlinie, die eine Strom-/Spannungs-Kennlinie eines Speichertransistors in einem gelöschten Zustand und in einem eingeschriebenen Zustand darstellt.

Der eingeschriebene oder der gelöschte Zustand ergibt sich aus der Anwesenheit oder der Abwesenheit von Elektronen im schwimmenden Gate 14 des Transistors. Wie in Fig. 6 darge stellt ist, unterscheidet sich die Schwellenspannung des Speichertransistors im eingeschriebenen Zustand (bei dem "0" gespeichert ist) von der im gelöschten Zustand (bei dem "1" gespeichert ist). Damit kann nicht-flüchtige Information durch Setzen des Zwischenwertes als eine Lesegatterspannung V _R er halten werden. Insbesondere wird bei der in Fig. 6 gezeigten Lesegatterspannung V _R der Speichertransistor im eingeschriebe nen Zustand nicht-leitend, so daß kein Strom zur Bitleitung fließt. Andererseits wird der Speichertransistor im gelöschten Zustand leitend, so daß Strom zur Bitleitung fließt.

Nun wird der Lesebetrieb des Speichertransistors des EPROM mit Bezug auf die Fig. 1 bis 5 kurz beschrieben.

In der gleichen Weise wie beim oben beschriebenen Schreibbe trieb werden Adreßsignale A 0 bis Ai als X-Adreßsignale und als Y-Adreßsignale parallel in den Adressenpuffer 5 eingege ben, und je eine Wortleitung und eine Bit-Leitung werden aus gewählt. Es sei der Fall angenommen, bei dem zum Beispiel eine Wortleitung WL 2 und eine Bitleitung BL 2 ausgewählt sind. In diesem Fall wird die Anwesenheit oder die Abwesenheit von Information im Speichertransistor Q 22 gelesen. Eine Spannung V _R wird an die Wortleitung WL 2 angelegt, während eine vorbe stimmte Spannung an die Bitleitung BL 2 angelegt wird. Andere, nicht-ausgewählte Wortleitungen und alle Sourceleitungen werden auf den Massepegel gebracht, und andere, nicht-gewählte Bitleitungen werden in den schwimmenden Zustand gebracht. Folglich ist eine vorbestimmte Spannung an das Draingebiet des Transistors Q 22 angelegt, und da das Sourcegebiet sich auf Massepotential befindet, fließt der Drainstrom, wie in Fig. 7 gezeigt, zwischen dem Sourcegebiet und dem Draingebiet, wenn sich der Transistor Q 22 im gelöschten Zustand befindet. Das bedeutet, daß ein elektrischer Strom in der Bitleitung BL 2 fließt. Befindet sich der Transistor Q 22 dagegen im einge schriebenen Zustand, fließt kaum elektrischer Strom zwischen dem Sourcegebiet und dem Draingebiet, das heißt, in der Bit leitung BL 2. Der Stromfluß in der ausgewählten Bitleitung BL 2 bringt eine Änderung der an die Bitleitung BL 2 angelegten Spannung mit sich, und diese Änderung gegenüber einer Bezugs spannung wird vom Y-Gatter-Leseverstärker 3 erfaßt und ver stärkt. Das erfaßte und verstärkte Spannungssignal wird über den Eingangs-/Ausgangspuffer 7 als Information erhalten, und damit ist der Lesevorgang ausgeführt.

Im UV-EPROM ist es erforderlich, das Sourcepotential des Speichertransistors zum Einschreiben und zum Lesen wie oben beschrieben auf den Massepegel zu setzen. Folglich wird das Sourcegebiet 28 jedes Speichertransistors über das Kontaktloch 13 mit der Sourceleitung 17 mittels eines Störstellengebiets 11 verbunden, wie dies in den Fig. 2 und 3 dargestellt ist, um auf Massepotential gesetzt zu werden.

Das Sourcepotential des Speichertransistors zeigt jedoch wegen des Spannungsabfalls über die Widerstandselemente des Stör stellengebiets 11 einen geringfügig höheren Spannungswert als den Massepegel an.

Fig. 7 zeigt eine Ersatzschaltung eines Speichertransistors.

Gemäß Fig. 7 weist das Störstellengebiet 11 Widerstandskompo nenten R 1 und R 2 auf. Die Widerstandskomponente R 1 ist eine Widerstandskomponente von der Sourceleitung SL _L links vom Speichertransistor zum Sourcegebiet (das heißt, die Summe einer vorbestimmten Zahl von Verbindungswiderständen in Fig. 2), und die Widerstandskomponente R 2 ist eine Widerstandskom ponente von der Sourceleitung SL _R rechts vom Speichertransistor zum Sourcegebiet (das heißt, die Summe einer vorbestimmten Zahl von Verbindungswiderständen in Fig. 2).

Nun seien die Widerstandswerte der Widerstandskomponenten R 1 und R 2 berechnet. Wenn die Einrichtungen zur Erhöhung der Kapazität in der derzeitigen Verfahrenstechnologie hochinte griert sind, muß ein Wert von wenigstens 80 Ω/ für den Flä chenwiderstand des Störstellengebiets 11 berücksichtigt werden. Dementsprechend weist das Störstellengebiet 11 etwa 3 für jede Bitleitung BL und 0,5 zum Mittelpunkt des Kontaktloches der Sourceleitung SL auf. Bei einem typischen Aufbau mit 16 Bitleitungen BL zwischen den Sourceleitungen SL _L und SL _R sei beispielsweise ein Fall angenommen, bei dem der Speichertran sistor mit der achten Bitleitung BL von der linken Source leitung SL _L aus (d. h. mit der neunten Bitleitung BL von der rechten Sourceleitung SL _R aus) verbunden ist. Die Widerstands komponenten R 1 und R 2 sind in diesem Fall folgende:

R 1₈
= 80 × 3 × 8 + 40
	= 1960
	≒ 2 kΩ
R 2₈	= 80 × 3 × 9 + 40
	= 2200
	≒ 2 kΩ
RS₈	= 1/(1/R 1₈ + 1/R 2₈)

Damit beträgt der Gesamtwiderstand RS₈ dieser Widerstandskom ponente etwa 1 kΩ.

Da ein Stromwert beim Schreibbetrieb im Maximum etwa 0,5 mA beträgt, wird folglich das Sourcepotential des Speichertransistors unvermeidbar um maximal etwa 0,5 V erhöht. Angesichts dessen, daß ein unzulässiger Fehlerbereich der Hochspannung Vpp normalerweise etwa ±0,3 V beträgt, sind die Eigenschaften für Schreibbetrieb offensichtlich verschlechtert, woraus sich ein fehlerhafter Betrieb ergeben kann. Insbesondere im Falle des UV-EPROM mit großer Kapazität ist die Breite einer Source leitung aufgrund des hohen Integrationsgrades verringert. Als Ergebnis neigt der Flächenwiderstand dazu, erhöht zu werden, was das oben beschriebene Problem weiter erschwert. Außerdem werden die Eigenschaften für Lesebetrieb aus den gleichen Gründen ebenfalls verschlechtert.

Die Widerstandskomponenten R 1₁ und R 2₁ eines mit der ersten Bitleitungen BL von der linken Sourceleitung SL _L aus (das heißt, mit der 16. Bitleitung BL von der rechten Sourceleitung SL _R aus) verbundenen Speichertransistors sind folgende:

R 1₁
= 80 × 3 × 1 + 40
	= 280 (Ω)
R 2₁	= 80 × 3 × 16 + 40
	= 3880 (Ω)

Damit beträgt der Gesamtwiderstand RS der beiden Widerstands komponenten etwa 260 Ω. Dieser Wert unterscheidet sich erheb lich vom Wert (1 kΩ) des mit der achten Bitleitung BL von der Sourceleitung SL _L verbundenen Gesamtwiderstands RS₈. Das bedeutet, daß das Sourcepotential des Speichertransistors sich in Abhängigkeit von der mit ihm verbundenen Bitleitung BL ändert. Als Ergebnis variieren die Eigenschaften für Schreibbetrieb und jene für Lesebetrieb aufgrund des Unter schieds der mit dem Speichertransistor verbundenen Bitlei tungen, und Speichertransistoren mit gleichmäßigen elektri schen Eigenschaften können nicht gebildet werden.

Aufgabe der Erfindung ist es daher, eine Halbleiterspeicher einrichtung mit hoher Zuverlässigkeit zu schaffen.

Aufgabe der Erfindung ist es weiterhin, eine Halbleiterspei chereinrichtung zur Verfügung zu stellen, bei der die Be triebseigenschaften aller Speichertransistoren gleichmäßig sind.

Aufgabe der Erfindung ist es ebenfalls, eine Halbleiterspei chereinrichtung zur Verfügung zu stellen, bei der die Be triebseigenschaften nicht in Abhängigkeit vom Platz der Spei chertransistoren beeinflußt werden.

Aufgabe der Erfindung ist es außerdem, eine Halbleiterspei chereinrichtung mit hervorragenden Schreibeigenschaften zur Verfügung zu stellen.

Aufgabe der Erfindung ist es auch, eine Halbleiterspeichereinrichtung zur Verfügung zu stellen, bei der ein Potential eines schwimmenden Gates bei Schreibbetrieb weiter erhöht werden kann.

Aufgabe der Erfindung ist es weiterhin, eine für eine große Speicherkapazität geeignete Halbleiterspeichereinrichtung zur Verfügung zu stellen.

Aufgabe der Erfindung ist es darüber hinaus, eine Halbleiter speichereinrichtung zur Verfügung zu stellen, bei der eine Erhöhung eines Massepotentials jedes Speichertransistors un terdrückt werden kann.

Diese Aufgabe wird gelöst durch eine Halbleiterspeicherein richtung mit einer Mehrzahl von Speichertransistoren, einer Mehrzahl von Spannung anlegenden Einrichtungen, einer Mehrzahl von ersten Verbindungsleitungen und einer Mehrzahl von zweiten Verbindungsleitungen. Die Mehrzahl von Speichertransistoren ist in einer Matrix angeordnet. Jeder der Speichertransistoren weist eine erste Leitungselektrode, eine zweite Leitungselektrode und eine Steuerelektrode auf, speichert Information und ändert eine Schwellenspannung zum Steuern der Leitung zwischen der ersten und der zweiten Leitungselektrode aufgrund der gespeicherten Information. Die Mehrzahl von Spannung an legenden Einrichtungen legt eine vorbestimmte Spannung an die Steuerelektroden der Mehrzahl von Speichertransistoren. Die Mehrzahl von ersten Verbindungsleitungen ist mit den ent sprechenden ersten Leitungselektroden der Speichertransistoren verbunden. Die Mehrzahl von zweiten Verbindungsleitungen wird auf einem vorbestimmten Potential gehalten und ist mit den entsprechenden zweiten Leitungselektroden der Speichertransistoren verbunden, so daß deren Verbindungswiderstände alle gleichmäßig sind.

Die Aufgabe wird ebenfalls gelöst durch eine Halbleiterspe ichereinrichtung mit einer Mehrzahl von Speichertransistoren, einer Mehrzahl von Wortleitungen, einer Mehrzahl von Bitlei tungen und einer Mehrzahl von Masseleitungen. Die Mehrzahl von Speichertransistoren ist in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet und speichert Infor mation. Die Mehrzahl von Wortleitungen ist entsprechend jeder Zeile der Mehrzahl von Speichertransistoren vorgesehen und wird zur Auswahl von Speichertransistoren der entsprechenden Zeilen verwendet. Die Mehrzahl von Bitleitungen ist entspre chend jeder Spalte der Mehrzahl von Speichertransistoren vor gesehen und wird zum Einschreiben von Information in die Speichertransistoren der entsprechenden Spalten oder zum Aus lesen der in den Speichertransistoren der entsprechenden Spal ten gespeicherten Information verwendet. Die Mehrzahl von Masseleitungen ist entsprechend vorbestimmten Spalten der Mehrzahl von Speichertransistoren vorgesehen und an Masse gelegt und ist mit den entsprechenden Speichertransistoren verbunden, so daß deren Verbindungswiderstände für alle Spei chertransistoren gleichmäßig sind.

Die Aufgabe wird weiterhin gelöst durch eine Halbleiterspei chereinrichtung mit einem Halbleitersubstrat, einer Mehrzahl von Speichertransistoren und einer Mehrzahl von Masseleitungen. Die Mehrzahl von Speichertransistoren ist in einer Mehr zahl von Zeilen und in einer Mehrzahl von Spalten angeordnet, und jeder der Speichertransistoren weist eine erste und eine zweite Leitungselektrode und eine erste und eine zweite Steuerelektrode auf. Die erste und die zweite Leitungselektrode sind auf einer Hauptoberfläche des Halbleitersubstrats gebildet. Die erste Steuerelektrode ist auf einem oberen Ab schnitt der Hauptoberfläche des Halbleitersubstrats gebildet und steuert die Leitung zwischen der ersten und der zweiten Leitungselektrode aufgrund einer daran angelegten Spannung und einer Schwellenspannung. Die zwischen dem Halbleitersub strat und der ersten Steuerelektrode gebildete zweite Steuer elektrode ist in der Lage, elektrische Ladung zu speichern und den Wert der Schwellenspannung in Abhängigkeit von der Anwesenheit oder der Abwesenheit von gespeicherter Ladung zu verändern. Die Mehrzahl von Masseleitungen ist in der Spal tenrichtung entlang jeder Spalte von Speichertransistoren in einem Eins-zu-Eins-Verhältnis vorgesehen, und jede Masse leitung ist mit der zweiten Leitungselektrode des Speicher transistors der angrenzenden Spalte über ein auf der Haupt oberfläche des Halbleitersubstrats gebildetes Störstellenge biet verbunden. Die jeweiligen zweiten Steuerelektroden der Mehrzahl von Speichertransistoren sind zu Positionen hin ge bildet, die den an die jeweiligen Speichertransistoren an grenzenden Masseleitungen entsprechen.

Die wie vorstehend beschriebene Halbleiterspeichereinrichtung ermöglicht, daß die Verbindungswiderstände aller Speichertran sistoren gegenüber den Masseleitungen gleichmäßig sind und daß deren Betriebseigenschaften stabil werden und die Zuver lässigkeit erhöht wird. Weiterhin wird eine von jedem schwim menden Gate belegte Fläche erhöht, und dementsprechend kann das Potential beim Schriebbetrieb erhöht werden, wodurch es möglich wird, die Schreibeigenschaften zu verbessern.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Fig. zeigt

Fig. 1 ein Blockschaltbild, das einen Aufbau eines UV- EPROM darstellt und eine Anordnung einer Speicher zellenmatrix und ihre Umgebung zeigt;

Fig. 2 ein Schaltbild, das in teilweise perspektivischer Darstellung einen schematischen Aufbau der in Fig. 1 gezeigten Speicherzellenmatrix darstellt;

Fig. 3 eine Draufsicht auf einen Abschnitt eines bestimm ten Aufbaus einer Speicherzellenmatrix;

Fig. 4 eine Schnittansicht entlang der Linie IV-IV von Fig. 3, die einen Schnitt des Aufbaus einschließlich des schwimmenden Gates zeigt;

Fig. 5 eine Schnittansicht entlang der Linie V-V von Fig. 3, die Elemente eines Speichertransistors zeigt;

Fig. 6 Kennlinien, die die Strom-/Spannungseigenschaften eines Speichertransistors im gelöschten und im eingeschriebenen Zustand eines EPROM zeigen;

Fig. 7 ein Ersatzschaltbild eines in Fig. 3 gezeigten Speichertransistors;

Fig. 8 ein Schaltbild, das in teilweise perspektivischer Ansicht einen schematischen Aufbau einer Speicher zellenmatrix eines UV-EPROM in einer erfindungs gemäßen Ausführungsform darstellt;

Fig. 9 eine Draufsicht auf einen Abschnitt eines bestimm ten Aufbaus der Speicherzellenmatrix von Fig. 8;

Fig. 10 eine Schnittansicht entlang der Linie X-X von Fig. 9, die eine Anordnung zeigt, bei der ein Ende eines schwimmenden Gates sich bis unter eine angrenzende Sourceleitung erstreckt;

Fig. 11 ein Ersatzschaltbild eines Abschnitts eines Spei chertransistors einschließlich eines Steuergates und eines schwimmenden Gates;

Fig. 12 ein Schaltbild, das in einer teilweise perspekti vischen Darstellung einen schematischen Aufbau einer Speicherzellenmatrix eines UV-EPROM in einer weiteren erfindungsgemäßen Ausführungsform dar stellt;

Fig. 13 eine Draufsicht auf einen Abschnitt eines bestimm ten Aufbaus der Speicherzellenmatrix von Fig. 12;

Fig. 14 eine Schnittansicht entlang der Linie XIV-XIV von Fig. 13, die eine Anordnung darstellt, bei der beide Enden eines schwimmenden Gates sich bis unter die jeweilige angrenzende Sourceleitung erstrecken.

Fig. 8 ist ein Schaltbild, das in teilweise perspektivischer Darstellung einen schematischen Aufbau einer Speicherzellen matrix eines UV-EPROM in einer erfindungsgemäßen Ausführungs form zeigt. Fig. 9 ist eine Draufsicht auf einen Abschnitt eines bestimmten Aufbaus der Speicherzellenmatrix von Fig. 8, und Fig. 10 ist eine Schnittansicht entlang der Linie X-X von Fig. 9.

Der Aufbau um die Speicherzellenmatrix herum ist der gleiche wie der in den Fig. 1 und 2 gezeigte, und der Lese- und der Schreibbetrieb werden in der gleichen Weise wie oben be schrieben ausgeführt.

Im folgenden werden mit Bezug auf die Fig. 8 bis 10 der Aufbau und die technischen Eigenschaften der Speicherzellen matrix beschrieben. Je eine (mit S 1, S 2 usw. bezeichnete) Sourceleitung 17 ist jeweils nach zwei Bitleitungen 16 gebil det. Ein Ende eines schwimmenden Gates 14 erstreckt sich auf einem Oxidtrennfilm 19 entlang einer Wortleitung 15 bis zu einem Gebiet unter einer der betreffenden Bitleitung 16 be nachbarten Sourceleitung 17. Dementsprechend ist das schwim mende Gate 14 dem Kanalgebiet des Halbleitersubstrats 18 in einem zwischen dem Oxidtrennfilm 19 eingeschlossenen Gebiet entgegengerichtet, während das gesamte Gebiet des schwimmenden Gates 14 einem Steuergate 15 a der Wortleitung 15 entgegenge richtet ist. Daraus kann im Vergleich mit dem in Fig. 4 ge zeigten Aufbau gesehen werden, daß die Fläche, auf der sich das Steuergate 15 a und das schwimmende Gate 14 gegenüberste hen, vergrößert ist.

Im vorstehend beschriebenen Aufbau sei nun ein Widerstandswert RS zwischen einem Sourcegebiet 28 und einer Sourceleitung 17 eines Speichertransistors mit Bezug auf ein Störstellen gebiet 11 gemäß des Ersatzschaltbilds von Fig. 11 berechnet. Es sei angenommen, daß, wie in dem oben beschriebenen Fall, der Flächenwiderstand des Störstellengebiets 11 (mindestens) 80 Ω/ sei, daß für jede Bitleitung im Störstellenbereich 11 etwa 3 und zum Mittelpunkt des Kontaktlochs der Source leitung SL 0,5 erforderlich seien. Wenn der Speichertran sistor mit der ersten Bitleitung 16 (BL₁) von der linken Sourceleitung 17 (SL _L) aus verbunden ist, dann sind die Wider standswerte folgende:

R 1₁
= 80 × 3 × 1 (= R × 1) + 40 = 280 (Ω)
R 2₁	= 80 × 3 × 2 (= R × 2) + 40 = 520 (Ω)
RS₁	= 1/(1/R 1₁ + 1/R 2₁) = 182 (Ω)

Damit beträgt der Gesamtwiderstand RS₁ zwischen dem Source gebiet 28 und der Sourceleitung 17 des Speichertransistors in bezug auf das Störstellengebiet 11 182 Ω.

Wenn folglich bei Schreibbetrieb ein Schreibstrom von 0,5 mA im Maximum wie bei dem oben beschriebenen Beispiel angenommen wird, beträgt ein Sourcepotential des Speichertransistors etwa 0,1 V oder weniger. Dieser Wert liegt innerhalb des zu lässigen Fehlerbereichs (±0,3 V) der Hochspannung Vpp, und die Schreibeigenschaften sind im Vergleich zu jenen der ein gangs beschriebenen Einrichtung deutlich verbessert. Als Er gebnis können gute Schreibeigenschaften sichergestellt werden, selbst wenn der Flächenwiderstandswert infolge der Erhöhung der Speicherkapazität in gewissem Maße erhöht wird. Das Gleiche gilt für die Leseeigenschaften. Wenn der Speichertran sistor mit der ersten Bitleitung BL₂ von der rechten Source leitung aus verbunden ist, werden folgende Werte erhalten:

R 1₂
= 80 × 3 × 2 (= R × 2) + 40 = 520 (Ω)
R 2₂	= 80 × 3 × 1 (= R × 1) + 40 = 280 (Ω)
RS₂	= 182 (Ω)

Damit ist der Gesamtwiderstand RS₂ zwischen dem Sourcegebiet des Speichertransistors und der Sourceleitung SL gegenüber dem Störstellengebiet 11 ganz und gar der gleiche wie RS₁. Folglich gibt es keinen Unterschied im Sourcepotential des Speichertransistors bei einem Unterschied der damit verbundenen Bitleitungen BL. Mit anderen Worten sind die elektrischen Eigenschaften des Speichertransistors ungeachtet der Stelle, an der der Speichertransistor gebildet ist, immer konstant.

Fig. 11 ist ein Ersatzschaltbild eines Abschnittes einschließ lich eines schwimmenden Gates und eines Steuergates.

Gemäß Fig. 11 ist durch einen Isolierfilm ein Kondensator CA zwischen dem Steuergate 15 a, mit dem die Wortleiung WL verbunden ist, und dem schwimmenden Gate 14 gebildet. Ein Kondensator CB ist durch einen Isolierfilm zwischen dem schwimmenden Gate 14 und dem Halbleitersubstrat 18, mit dem die Sourceleitung SL verbunden ist, gebildet.

Unter der Annahme, daß die zwischen der Wortleitung WL und der Sourceleitung SL angelegte Spannung E 0 sei und daß die an die Kondensatoren CA und CB angelegten Spannungen E 1 bzw. E 2 seien, wird folgende Gleichung aufgestellt:

E 0 = E 1 + E 2

Wenn die Kapazitäten der Kondensatoren CA und CB durch C 1 bzw. C 2 angegeben werden, ergibt sich die zwischen dem schwim menden Gate 14 und dem Halbleitersubstrat 18 angelegte Span nung, das heißt, die an den Kondensator CB angelegte Spannung E 2, wie folgt:

Das bedeutet, daß die Spannung E 2 ein Wert ist, der durch Dividieren der Spannung E 0 durch ein Verhältnis der Kapazi täten C 1 und C 2 erhalten wird.

Je höher die angelegte Spannung E 2 ist, desto intensiver wer den Elektronen in einen Gateoxidfilm zwischen dem im Halblei tersubstrat 18 gebildeten Kanalgebiet und dem schwimmenden Gate gezogen. Dementsprechend werden die Schreibeigenschaften verbessert. WEnn die an das Steuergate angelegte Hochspannung konstant ist, wird folglich die angelegte Spannung E 2 erhöht und wird vorteilhaft, wenn die Kapazität C 1 des Kondensators CA erhöht werden kann.

Die Kapazität C eines Kondensators wird allgemein wie folgt ausgedrückt:

C ∼ A/T

wobei

A: Fläche jeder der den Kondensator bildenden Platten
T: Abstand zwischen den parallelen Platten.

Nach dieser Beziehung steigt die Kapazität C an, wenn der Abstand T kleiner wird, wenn die Fläche A konstant ist. Ge nauer gesagt wäre es lediglich erforderlich, die Dicke des Isolierfilms zwischen dem Steuergate 15 a und dem schwimmenden Gate 14 zu verringern. In solch einem Fall wird jedoch die Durchschlagsfestigkeit des Isolierfilms gesenkt, wenn auch die Kapazität C erhöht wird, wodurch ein Sinken der Zuverläs sigkeit des EPROM verursacht wird.

Unter diesen Umständen werden die Vorteile der vorliegenden Erfindung in der folgenden Beschreibung eines Ausführungsbeispiels deut licher.

Im vorliegenden Ausführungsbeispiel ist eine Sourceleitung SL immer auf einer Seite einer jeden Bitleitung BL vorgesehen; so ist zum Beispiel, wie in Fig. 9 dargestellt ist, die Sourceleitung 17 (SL _L) auf der linken Seite der Bitleitung 16 BL₁ vorgesehen, und die Sourceleitung 17 (SL _R) ist auf der rechten Seite der Bitleitung 16 (BL₂) vorgesehen. Dementsprechend können die schwimmenden Gates 14 aller Speichertransistoren, wie in Fig. 9 dargestellt ist, unter den entsprechenden Wort leitungen bis unter die jeweilige benachbarte Sourceleitung SL erstreckend gebildet werden. Als Ergebnis ist eine Kontakt fläche zwischen einem schwimmenden Gate 14 und einem Steuer gate 15 a (das heißt, eine Wortleitung 15) durch einen Isolier film etwa zweimal breiter als im Fall nach Fig. 2. Damit dann die Kapazität C 1 zwischen dem Steuergate und dem schwimmenden Gate doppelt so groß gemacht werden wie die in der Einrichtung nach Fig. 2, ohne eine Maßnahme wie etwa das Verringern der Dicke des Isolierfilms zwischen dem Steuergate und dem schwimmenden Gate vorzunehmen, was die Durchschlagsfestigkeit verringern würde. Die Erhöhung der Kapazität C 1 trägt viel zur Verbesserung der Leseeigen schaften des EPROM bei, wie oben beschrieben ist.

Wenn mit einer Kapazität C _CF, die ungefähr gleich jener in der Einrichtung nach Fig. 2 ist, zufriedenstellende Schreibeigenschaften erhalten werden können, kann außerdem der Isolierfilm zwischen dem Steuergate und dem schwimmenden Gate so gebildet werden, daß er eine gegenüber jener der ge nannten Einrichtung doppelt so große Dicke aufweist, wodurch es möglich ist, den Herstellungsprozeß des Isolierfilms zu vereinfachen.

Fig. 12 ist ein Schaltbild, das in teilweise perspektivischer Darstellung einen schematischen Aufbau einer Speicherzellen matrix einer UV-EPROM in einer weiteren erfindungsgemäßen Ausführungsform darstellt.

Fig. 13 ist eine Draufsicht auf einen Abschnitt eines bestimmten Aufbaus der in Fig. 12 gezeigten Speicherzellenmatrix. Fig. 14 ist eine Schnittansicht entlang der Linie XIV-XIV von Fig. 13.

Gemäß den Fig. 12 bis 14 sind Sourceleitungen 17 und Bit leitungen 16 abwechselnd gebildet. Außerdem sind, wie in Fig. 14 gezeigt ist, beide Enden des schwimmenden Gates 14 unter der Wortleitung 15 bis unter die entsprechenden benachbarten Sourceleitungen 17 erstreckend gebildet. Der übrige Aufbau ist der gleiche wie der der in Fig. 2 gezeigten Einrichtung, und es werden die gleichen Funktionen ausgeführt.

Bei dem vorstehend beschriebenen Aufbau der Ausfüh rungsform beträgt ein mit Bezug auf die Diffusionsschicht 11 ermittelter Gesamtwiderstand RS des Widerstands des Source gebiets des Speichertransistors und der Sourceleitungen SL 140 Ω, und die Kapazität C 1 zwischen dem Steuergate und dem schwimmenden Gate kann ungefähr dreimal größer gemacht werden als jene in der in Fig. 2 gezeigten Einrichtung. Dementsprechend können Verbesserungen nicht nur hinsichtlich der Gleich mäßigkeit der Speichertransistoren, sondern auch hinsichtlich der Schreibeigenschaften und der Leseeigenschaften gemacht werden.

Obwohl in den vorstehenden Ausführungsformen UV-EPROMs verwen det werden, kann die vorliegende Erfindung auch auf andere Halbleiterspeichereinrichtung mit Speichereinrichtungen vom Typ mit schwimmenden Gates, wie zum Beispiel einem E²PROM (electrically erasable and programmable ROM), einem E²PROM mit gleichzeitiger Löschung und einem NVRAM (nicht-flüchtiger RAM), angewendet werden. Außerdem ist die vorliegende Erfin dung auch auf Halbleiterspeichereinrichtungen mit flüchtigen Speichereinrichtungen, wie etwa einem RAM, anwendbar, wenn Speichertransistoren in einer Matrix gebildet sind und wenn die Sourcepotentiale der Speichertransistoren bei Niedrig pegel konstant gehalten werden.

Wie vorstehend in Verbindung mit den jeweiligen Ausführungs formen beschrieben ist, ermöglicht die vorliegende Erfindung, eine Halbleiterspeichereinrichtung mit verbesserten Lese- und Schreibeigenschaften und hoher Zuverlässigkeit zur Ver fügung zu stellen, die für eine große Speicherkapazität ge eignet ist, da die Verbindungen der Sourcegebiete und der Masseleitungen für alle Speichertransistoren identische und niedrige Widerstandswerte aufweisen. Da außerdem eine von jedem schwimmenden Gate belegte Fläche vergrößert werden kann, wird das Potential jedes schwimmenden Gates im Schreibbetrieb vergrößert, was die Schreibeigenschaften weiter verbessert.

Claims

1. Halbleiterspeichereinrichtung mit
einer Mehrzahl von in einer Matrix angeordneten Speichertransistoren (Q 11 bis Qii), wobei jeder Speichertransistor eine erste Leitungselektrode, eine zweite Leitungselektrode und eine erste Steuerelektrode zum Speichern von Information und zum Ändern einer Schwellenspannung zum Steuern der Leitungs fähigkeit zwischen der ersten und der zweiten Leitungselektro de aufgrund der gespeicherten Information aufweist,
einer Mehrzahl von ersten eine Spannung anlegenden Einrichtun gen (2) zum Anlegen einer ersten Spannung an die jeweiligen ersten Steuerelektroden der Mehrzahl von Speichertransistoren,
einer Mehrzahl von mit den ersten Leitungselektroden der Mehr zahl von Speichertransistoren verbundenen ersten Verbindungs leitungen (BL 1 bis BLi) und
einer Mehrzahl von zweiten Verbindungsleitungen (S 1 bis Si), die auf einem vorbestimmten Potential gehalten sind und ver bunden sind mit den entsprechenden zweiten Leitungselektroden der Mehrzahl von Speichertransistoren, wodurch bewirkt wird, daß Verbindungswiderstände alle gleich sind.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Mehrzahl von Speichertransistor (Q 11 bis Qii) in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet ist, daß die Mehrzahl von ersten eine Spannung anlegenden Einrichtungen (2) entsprechend jeder Zeile der Mehrzahl von Speichertransistoren (Q 11 bis Qii) vorgesehen ist und daß die Mehrzahl von ersten Verbin dungsleitungen (BL 1 bis BLi) entsprechend jeder Spalte der Mehrzahl von Speichertransistoren (Q 11 bis Qii) vorgesehen ist, wobei eine zweite vorbestimmte Spannung an die Mehrzahl von ersten Verbindungsleitungen (BL 1 bis BLi) angelegt wird.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede der Verbindungsleitungen der Mehrzahl der zweiten Verbindungsleitungen (S 1 bis Si) für vorbestimmte Spalten der Mehrzahl von Speichertransistoren (Q 11 bis Qii) vorgesehen ist.

4. Halbleiterspeichereinrichtung mit
einer Mehrzahl von in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordneten Speichertransistoren (Q 11 bis Qii) zum Speichern von Information,
einer Mehrzahl von Wortleitungen (WL 1 bis WLi), die entspre chend den jeweiligen Zeilen der Mehrzahl von Speichertransistoren (Q 11 bis Qii) vorgesehen ist und zum Auswählen von Speichertransistoren der entsprechenden Zeilen verwendet wird,
einer Mehrzahl von Bitleitungen (BL 1 bis BLi), die entspre chend den jeweiligen Spalten der Mehrzahl von Speichertransistoren (Q 11 bis Qii) vorgesehen ist und zum Einschreiben von Information in die Speichertransistoren der entsprechenden Spalten oder zum Lesen der in den Speichertransistoren der entsprechenden Spalten gespeicherten Information verwendet wird, und
einer Mehrzahl von Masseleitungen (S 1 und Si), die für jede vorbestimmte Spalte der Mehrzahl von Speichertransistoren (Q 11 bis Qii) vorgesehen und an Masse gelegt ist und mit den entsprechenden Speichertransistoren verbunden ist und bewirkt, daß Verbindungswiderstände für alle Speichertransistoren kon stant sind.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jeweils eine Masseleitung für eine Spalte der Speichertransistoren vorgesehen ist.

6. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jeweils eine Masseleitung für zwei Spalten der Speichertransistoren vorgesehen ist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß jeder Speichertransistor eine mit der entsprechenden Wortleitung verbundene erste Steuer elektrode, eine mit der entsprechenden Bitleitung verbundene erste Leitungselektrode und eine mit der entsprechenden Masse leitung verbundene zweite Leitungselektrode aufweist und eine Schwellenspannung zum Steuern der Leitungsfähigkeit zwischen der ersten und der zweiten Leitungselektrode aufgrund der gespeicherten Information ändert.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß jeder Speichertransistor eine zum Speichern elektrischer Ladung geeignete zweite Steuerelektrode aufweist und daß die zweite Steuerelektrode die Schwel lenspannung in Abhängigkeit davon, ob die elektrische Ladung gespeichert ist oder nicht, ändert.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch
eine erste Auswähleinrichtung (2) zum Auswählen einer beliebigen Wortleitung aus der Mehrzahl von Wortleitungen (WL 1 bis WLi),
eine erste eine Spannung anlegende Einrichtung (2) zum Anlegen einer ersten vorbestimmten Spannung an die von der ersten Auswähleinrichtung (2) ausgewählte Wortleitung,
eine zweite Auswähleinrichtung (3) zum Auswählen einer belie bigen Bitleitung aus der Mehrzahl von Bitleitungen (BL 1 bis BLi),
eine zweite eine Spannung anlegende Einrichtung (3) zum An legen einer zweiten vorbestimmten Spannung an die von der zweiten Auswähleinrichtung (3) ausgewählte Bitleitung und
eine für jede der Bitleitungen vorgesehene Erfassungseinrich tung (3) zum Erfassen der Anwesenheit bzw. Abwesenheit von elektrischem Strom in der von der zweiten Auswähleinrichtung (3) ausgewählten Bitleitung.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch ein Halbleitersubstrat (18) mit einer Hauptoberfläche, wobei
die erste und die zweite Leitungselektrode des Speichertransistors auf der Hauptoberfläche des Halbleitersubstrats (18) gebildet sind, die erste Steuerelektrode in einem oberen Ab schnitt eines Kanalgebiets des Halbleitersubstrats (18) zwi schen der ersten und der zweiten Leitungselektrode gebildet ist und die zweite Steuerelektrode zwischen dem Halbleitersub strat (18) und der ersten Steuerelektrode gebildet ist, wobei die Mehrzahl von Masseleitungen (S 1 bis Si) in der Spalten richtung an die entsprechenden Spalten der Mehrzahl von Spei cherzellen (Q 11 bis Qii) angrenzend vorgesehen ist und jede Masseleitung mit der zweiten Leitungselektrode der Speicher zelle der angrenzenden Spalte über ein auf der Hauptoberfläche des Halbleitersubstrats (18) gebildetes Störstellengebiet (11) verbunden ist und wobei die zweite Steuerelektrode jedes Speichertransistors bis zu einer der an den Speichertransistor angrenzenden Masseleitung entsprechenden Position erstreckend gebildet ist.

11. Halbleiterspeichereinrichtung mit
einem eine Hauptoberfläche aufweisenden Halbleitersubstrat (18),
einer Mehrzahl von in einer Mehrzahl von Zellen und einer Mehrzahl von Spalten angeordneten Speichertransistoren (Q 11 bis Qii) mit auf der Hauptoberfläche des Halbleitersubstrats (18) gebildeten ersten und zweiten Leitungselektroden, einer auf der Hauptoberfläche des Halbleitersubstrats (18) gebildeten ersten Steuerelektrode zum Steuern der Leitungsfähigkeit zwischen der ersten und der zweiten Leitungselektrode aufgrund einer daran angelegten Spannung und einer Schwellenspannung und einer zwischen dem Halbleitersubstrat (18) und der ersten Steuerelektrode gebildeten, zum Speichern von elektrischer Ladung geeigneten und die Schwellenspannung in Abhängigkeit von der Anwesenheit bzw. Abwesenheit der gespeicherten elek trischen Ladung ändernden zweiten Steuerelektrode und einer Mehrzahl von Masseleitungen (S 1 bis Si), die in der Spalten richtung an die entsprechenden Spalten der Mehrzahl von Spei chertransistoren (Q 11 bis Qii) angrenzend vorgesehen ist und von der jede Masseleitung mit der zweiten Leitungselektrode des Speichertransistors der angrenzenden Spalte über ein auf der Hauptoberfläche des Halbleitersubstrats (18) gebildetes Störstellengebiet (11) verbunden ist,
wobei die zweite Steuerelektrode jedes Speichertransistors bis zu einer der an den Speichertransistor angrenzenden Masse leitung entsprechenden Position erstreckend gebildet ist.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Hauptoberfläche des Halblei tersubstrats (18) zusammen mit der ersten und der zweiten Leitungselektrode mit einem Zwischenschichtisolierfilm (24) bedeckt ist.

13. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß jede Masseleitung auf dem Zwi schenschichtisolierfilm (24) gebildet und mit dem Störstellen gebiet (11) über ein im Zwischenschichtisolierfilm (24) vor gesehenes Kontaktloch (13) verbunden ist.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß jeweils eine Masseleitung für eine Spalte der Speichertransistoren (Q 11 bis Qii) vorgesehen ist und daß die zweite Steuerelektrode jedes Speichertransistors bis zu Positionen zwischen der Hauptoberfläche des Halb leitersubstrats (18) und den entsprechenden Masseleitungen beiderseits des Speichertransistors hin erstreckend gebildet ist.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß jeweils eine Masseleitung für zwei Spalten der Speichertransistoren (Q 11 bis Qii) vorgesehen ist und daß die zweite Steuerelektrode jedes Speichertransistors bis zu einer Position zwischen der Masseleitung auf der einen Seite des Speichertransistors und der Hauptoberfläche des Halbleitersubstrats (18) hin erstreckend gebildet ist.

16. Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß ein Transistorgebiet mit in den entsprechenden Spalten angeordneten ersten und zweiten Lei tungselektroden und dem zwischen den ersten und zweiten Lei tungselektroden eingeschlossenen Kanalgebiet des Halbleiter substrats (18) von einem Transistorgebiet eines in einer anderen, hieran angrenzenden Spalte angeordneten Speichertransistors mittel eines auf der Hauptoberfläche des Halbleitersubstrats (18) gebildeten Oxidtrennfilms (19) getrennt ist.

17. Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, daß eine dem Kanalgebiet gegenüberlie gende Fläche der zweiten Steuerelektrode kleiner ist als die Fläche der der zweiten Steuerelektrode gegenüberliegenden ersten Steuerelektrode und daß zwischen dem Kanalgebiet und der zweiten Steuerelektrode und zwischen der zweiten Steuer elektrode und der ersten Steuerelektrode jeweils ein erster bzw. zweiter Gateoxidfilm (20, 22) gebildet ist.

18. Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis 17, dadurch gekennzeichnet, daß die erste Leitungselektrode, das Kanalgebiet und die zweite Leitungselektrode jedes Speicher transistors in der Spaltenrichtung gebildet sind und daß die erste Steuerelektrode mit der ersten Steuerelektrode des Spei chertransistors derselben Zeile und der hieran angrenzenden Spalte verbunden ist.

19. Halbleiterspeichereinrichtung nach einem der Ansprüche 8 bis 18, dadurch gekennzeichnet, daß die zweite Steuerelektrode ein schwimmendes Gate (14) aufweist.

20. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ein EPROM aufweist.