JPH01108778A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01108778A
JPH01108778A JP62267184A JP26718487A JPH01108778A JP H01108778 A JPH01108778 A JP H01108778A JP 62267184 A JP62267184 A JP 62267184A JP 26718487 A JP26718487 A JP 26718487A JP H01108778 A JPH01108778 A JP H01108778A
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JP
Japan
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memory
source line
memory transistor
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Pending
Application number
JP62267184A
Other languages
English (en)
Inventor
Takeshi Toyama
毅 外山
Kenji Koda
香田　憲次
Nobuaki Ando
安藤　伸朗
Kenji Noguchi
健二 野口
Shinichi Kobayashi
真一 小林
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マトリクス状に配置されたメモリトランジ
スタを有する半導体装置に関し、特に紫外線照射消去可
能電気的プログラム可能読出し専用記憶装置（以下ｒＵ
Ｖ−ＥＰＲＯＭＪという。）等の不揮発性記憶￥ｔｉｌ
ｔの人容聞化、高性能化に関する。
（従来の技術） 第３図は従来のＬＩＶ−ＥＰＲＯＭのメモリ・マトリク
ス構成の一部を示す上面図である。同図に示すように行
方向には、行方向のメモリトランジスタのコントロール
ゲートを連結したポリサイドからなるワード線ＷＬ、同
じく行方向のメモリトランジスタのソース領域を接続し
た拡散層１が設けられている。
一方、列方向には、列方向のメモリトランジスタのドレ
イン領域をコンタクトホール２を介して接続したＡＩ配
線からなるビット線ＢＬ１拡散層１とコンタクトホール
３を介して接続されるＡｊ！配線からなるソース線ＳＬ
が設けられており、図では明示してないが、通常１６本
のビット線ＢＬミとに１本のソース線ＳＬが設けられる
。なお、同図中斜線で示した４はワード線ＷＬ下に絶縁
膜を介して形成されているフローティングゲートである
。
上記した構成のＵＶ−ＥＰＲＯＭのメモリトランジスタ
への１込みは以下のようにして行われる。
図示しない行デコーダ、列デコーダにより選択されたワ
ード線ＷＬ及びビット線ＢＬを高電圧ｖＰＰ（１Ｍビッ
トクラスの集積度で１２．５Ｖ程度）に立上げ、非選択
のワード線ＷＬ及び全ソース線ＳＬを接地レベルに、非
選択のビット線ＢＬをフローティング状態に設定する。
このように設定すると、選択されたワード線ＷＬ、ビッ
ト線ＢＬ双方が接続されたメモリトランジスタのドレイ
ン、コントロールゲート共に高電圧ＶＰＰが印加され、
このメモリトランジスタのチャネルには比較的大きな電
流が流れ、ホットエレクトロンがドレイン領域近傍のゲ
ート酸化膜に注入され、さらにこの酸化膜中の電界によ
りフローティングゲートに注入される。その結果、フロ
ーティングゲートは電子の蓄積状態となり、閾値電圧が
高くなることで書込みが行われる。このフローティング
ゲートに蓄積された電子は、フローティングゲートの周
囲が絶縁膜で覆われているため、高電圧Ｖ１．の印加終
了後においても逃げださない。
一方、消去は紫外線照射によってフローティングゲート
内に蓄積された電子にエネルギーを与え、コントロール
ゲート又は半導体基板に戻すことにより行う。
第４図は、消去・書込み状態のメモリトランジスタの電
流電圧特性を示すグラフである。同図に示すように書込
み時（“０”を記憶）、消去時（１４１＃＃を記憶）に
おいて、メモリトランジスタの閾値電圧が異なり、その
中間値を読出しゲート電圧■、にすることで不揮発な情
報を得ることができる。つまり、図示した読出しゲート
電圧ｖＲでは、メモリトランジスタは書込み時には非導
通となりビット線には電流は流れず、消去時には導通し
、ビット線に電流が流れる。この違いをセンスアンプ等
で検知・増幅することでメモリトランジスタの情報を得
ることができるのである。なお、この時、非選択ワード
線ＷＬ及び全ソース線は接地レベル、非選択ビット線は
フローティングゲートに設定している。
〔発明が解決しようとする問題点〕
従来のＵＶ−ＥＰＲＯＭは以上説明したように、占込み
時及び読出し時にメモリトランジスタのソース電位を接
地レベルに設定する必要があり、このため、第３図に示
したように各メモリトランジスタのソース領域は拡散１
１１よりコンタクトホール３を介したソース線ＳＬに接
続されることにより接地レベルに設定されている。
しかしながら、拡散層１の抵抗成分による電圧降下によ
りメモリトランジスタのソース電位は接地レベルより若
干高い電圧値を示す。第５図はメモリトランジスタの等
価回路である。同図におけるＲ１．Ｒ２は拡散１ｉＷ１
の抵抗成分を示し、Ｒ１はメモリトランジスタの左側の
ソース線ＳＬ、からソース領域までの抵抗成分、Ｒ２は
メモリトランジスタの右側のソース線ＳＬＲからソース
領域までの抵抗成分を示している。
ここで、抵抗成分Ｒ１とＲ２の抵抗値を求めてみる。拡
散層１は現在のプロセス技術において大容量化のため集
積化されると、そのシート抵抗値は最悪８０Ω１０は考
慮しなければならない。従って、１本ビット線ＢＬを介
するごとに３０程度、ソース線ＳＬのコンタクトホール
３中心まで０゜５０の拡散層１を要することから、ソー
ス線ＳＬ、、ＳＬＲ間に１６本のビット線ＢＬある構成
では、メモリトランジスタが左側のソース線ＳＬ。
から８木目（右側のソース線ＳＬＲから９木目）のビッ
ト線ＢＬに接続されてい養場合、Ｒ１８−８０ｘ３ｘ８
＋４０ ＃２にΩ Ｒ２８＝８０ｘ３ｘ９＋４０ ＝２２００ ＃２にΩ となり、その合成抵抗Ｒ８８は約１にΩとなる・従って
、占込み時の電流値は最大０．５ｍＡ程度であるので、
メモリトランジスタソース電位は最大０．５ｖ程度に上
昇してしまう。通常、高電圧ｖ３．の許容誤差が±０．
３ｖ程度であることを考えれば、明らかに書込み特性を
低下させており、誤動作の可能性ら生じてしまう問題点
があった。
特に大容量のＬＪＶ−ＥＰＲＯＭは集積化のためシート
抵抗値は大きくなる傾向があるため、この問題はますま
す深刻化している。また、読出し時においても、同様の
理由によりその特性を低下させてしまう問題点があった
。
また、左側のソース線ＳＬ、から１木目（右側のソース
線ＳＬＲから１６本目）のビット線ＢＬの接続されたメ
モリトランジスタにおける抵抗成分Ｒ１、Ｒ２１は Ｒ１１＝８０Ｘ３Ｘ１＋４０ ＝２８０　（Ω） Ｒ２１＝８０ｘ３ｘ１６＋４０ ＝３８８０　（Ω） となり、その合成抵抗Ｒ８１は約２６０Ω程度となり、
ソース線ＳＬ、から８木目のビット線ＢＬに接続された
合成抵抗Ｒ８８とかなりの差が生じている。このことは
、接続されるビット線ＢＬの違いにより、メモリトラン
ジスタのソース電位に差が生じることを示している。そ
の結果、婁込み特性、読出し特性にも接続されるビット
線の違いにより差が生じてしまい、均一な電気的特性の
メモリトランジスタを構成できていないどう問題を引き
起こしている。
この発明は、上記のような問題点を解決するためになさ
れたもので、書込み特性、読出し特性を向上させ、しか
もメモリトランジスタの物理的位置の違いによらず、同
等の書込み特性、読出し特性を得ることができる大容量
化に対応した半導体記憶装置を提供することを目的とす
る。
〔問題点を解決するための手段〕
この発明にかかる半導体記憶装置は、マトリクス状に配
置されたメモリトランジスタを有し、各列ごとに列方向
に設けられ対応列の前記メモリトランジスタのドレイン
領域と共通に接続されたビット線と、列方向に設けられ
行方向の前記メモリトランジスタのソース領域と行方向
の拡散層を介して共通に接続されたソース線とを備え、
２本又は１本の前記ビット線ごとに１本の前記ソース線
を形成している。
〔作用〕
この発明におけるビット線は、ソース線間に２本又は１
本の割合で形成されるため、比較的短い長さの拡散層を
介してメモリトランジスタのソース領域をソース線に接
続することができる。しかも各メモリトランジスタのソ
ース領域とソース線間の拡散層の抵抗成分は全て同一の
抵抗値を示す。
〔実施例〕
第１図はこの発明の一実施例であるＵＶ−ＥＦＲＯＭの
メモリ・マトリクス構成の一部を示す上面図である。同
図に示すように、２本のビット線Ｂしごとに１本のソー
ス線ＳＬを形成した構成となっている。また、フローテ
ィングゲート４の一端が、ワード線ＷＬ下において隣り
に設けられたソース線ＳＬ下まで延長して形成されてい
る。以上が従来と異なる点である。
上記した構成で、第５図の等価回路図を用いて拡散層１
によるメモリトランジスタのソース領域、。
ソース線８１間の抵抗値Ｒ８を求めてみる。拡散層１の
シート抵抗値を従来と同じく抵抗率８０Ω／口（最悪）
、拡散１１１を１本のビット線を介するごとに３０程度
要し、ソース線ＳＬのコンタクトホール３中心まで０．
５０要するとすると、メモリトランジスタの左側のソー
ス線ＳＬ、から１木目のビット線ＢＬ１に接続されてい
る場合、Ｒ１１−８０ｘ３ｘ１＋４０＝２８０　（Ω）
Ｒ２１−８０ｘ３Ｘ２＋４０−５２０　（Ω）Ｒ８１−
１８２（Ω） となり拡散層１によるメモリトランジスタのソース領域
、ソース線８１間の合成抵抗Ｒ８１は１８２Ωと２００
Ω弱となる。
従って書込み時において、書込み電流を従来と同じく最
大０．５ｍＡとすると、メモリトランジスタのソース電
位は最大０．１Ｖ弱程度におさまリ、十分に高電圧■Ｐ
Ｐの許容誤差（±０．３Ｖ）内であり、書込み特性は従
来に比べ大幅に向上する。その結果、大容量化に伴いシ
ート抵抗値が多少大きくなっても十分な書込み特性が維
持できる。
このことは勿論、読出し特性にも当てはまる。
また、メモリトランジスタの右側のソース線ＳＬ、から
１木目のビット線ＢＬ２に接続されている場合も、 Ｒ１２＝８０ｘ３ｘ２＋４０＝５２０　（Ω）Ｒ２２＝
８０ｘ３ｘｌ＋４０＝２８０　（Ω）Ｒ８２−１８２（
Ω） となり拡散Ｊ１１によるメモリトランジスタのソース領
域、ソース線３１間の合成抵抗Ｒ８，２はＲ８１と全く
同じになる。従って接続されるビット線ＢＬの違いによ
るメモリトランジスタのソース電位に差は生じない。つ
まり、メモリトランジスタの形成される物理的位置の違
いによらず、メモリトランジスタの電気的特性は一定で
あると言える。
さらに、ビット線ＢＬ　　にはソース線ＳＬ、、ビット
線ＢＬ　　にはソース線ＳＬＲとビット線ＢＬの一方側
には、必ずソース線ＳＬが設けられているため、全ての
メモリトランジスタのフローティングゲート４をワード
線ＷＬ下において、ソース線ＳＬ下まで延長して形成す
ることができる。
従って、絶縁膜を介したフローティングゲート４とコン
トロールゲート（ワード線ＷＬ）の接触面積が従来に比
べ２倍程度になり、コントロールゲート、フローティン
グゲート間の容ＩＣ６Ｆを、絶縁耐圧を低下させるとい
う欠点を伴うコントロールゲート、フローティングゲー
ト間、の絶縁膜の薄膜化等の処理を施すことな〈従来に
比べ２倍にできる。
書込み時においてこの容ＩＣＦとフローティングゲート
、チャネル間の容量との容量比により書込み時における
コントロールゲートに印加された高電圧■ＰＰが分圧さ
れてフローティングゲートに誘起される。その結果、同
じ高電圧ＶＰＰをコントロールゲートに印加してもフロ
ーティングゲートの電位を従来よりも高い値に設定でき
チャネル。
フローティングゲート間の酸化膜中の電子を強く引張る
ことで１込み特性をより一層向上させることができる。
また、従来と同程度の容ＩＣ６Ｆで十分な書込み特性を
得られるのであれば、コントロールゲート。
フローティング間の絶縁膜を従来の２倍程度の厚さで形
成して゛もよく、絶縁ｌ！製造工程に対する負担を軽減
することができる。
第２図は、この発明の他の実施例であるＵＶ−ＥＦＲＯ
Ｍのメモリマトリクス構成の一部を示す上面図である。
同図に示すようにソース線ＳＬとビット線ＢＬを交互に
形成した構成となっている。
また、フローティングゲート４の両端がワード線ＷＬ下
において、隣りに設けられたソース線ＳＬ下まで、延ば
して形成されている。
このように構成すると、拡散層１によるメモリトランジ
スタのソース領域、ソース線５ＬＩｉｌの合成容ＩＲ３
は１４０Ωとなり、またコントロールゲート、フローテ
ィングゲート間の容ＩＣ８，も３倍程度にすることがで
きるため、各メモリトラン特性を向上させることができ
る。
なお、これらの実施例では、ＵＶ−ＥＰＲＯＭについて
述べたが、Ｅ２ＦＲＯＭ、−括消去型ＥＦＲＯＭ及びＮ
ＶＲＡＭ等のフローティングゲート型メモリ素子を用い
た半導体記憶装置であってもこの発明を適用することが
でき、さらにメモリトランジスタのソース電位の低レベ
ル−電化においては、ＲＡＭ等の揮発性メモリ素子を用
いた半導体記憶装置であっても、メモリトランジスタが
マトリクス状に形成されていればこの発明を適用するこ
とができる。
〔発明の効果〕
以上説明したように、この発明によれば、ビット線をソ
ース線間に２本または１本の割合で形成するため、メモ
リトランジスタのソース領域、ソース線間の拡散層の抵
抗成分は同一で低い抵抗値を示すため、メモリトランジ
スタの物理的位置の違いによらず均一に書込み特性、読
出し特性の向上が図れ、大容量化にも対応することがで
きる。
第１図はこの発明の一実施例であるＵＶ−ＥＰＲＯＭの
メモリマトリクス構成を示す上面図、第２図はこの発明
の他の実施例であるｔＪＶ−ＥＰＲＯＭのメモリマトリ
クス構成を示す上面図、第３図は従来のＵＶ−ＥＰＲＯ
Ｍのメモリマトリクス構成の一部を示す上面図、第４図
はＵＶ−ＥＰＲＯＭの読出し動作の説明用グラフ、第５
図はＵｖ−ＥＦＲＯＭのメモリトランジスタの等価回路
図である。
図において、１は拡散層、４はフローティングゲート、
ＢＬはピット線、ＳＬはソース線、ＷＬはワード線であ
る。
なお、各図中同一符号は同一または相当部分を示す。
代理人　　　大　　岩　　増　　雄 第４図 第５図

Claims (2)

    【特許請求の範囲】
  1. （１）マトリクス状に配置されたメモリトランジスタを
    有する半導体記憶装置であつて、各別ごとに列方向に設
    けられ対応列の前記メモリトランジスタのドレイン領域
    と共通に接続されたビット線と、列方向に設けられ行方
    向の前記メモリトランジスタのソース領域と行方向の拡
    散層を介して共通に接続されたソース線とを備え、２本
    又は１本の前記ビット線ごとに１本の前記ソース線を形
    成するようにした半導体記憶装置。
  2. （２）前記メモリトランジスタは、行方向のコントロー
    ルゲートライン下に絶縁膜を介したフローティングゲー
    トを有しており、このフローティングゲートは前記ソー
    ス線下まで延長されて形成されている特許請求の範囲第
    １項記載の半導体記憶装置。
JP62267184A 1987-10-21 1987-10-21 半導体記憶装置 Pending JPH01108778A (ja)

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US07/254,232 US4949305A (en) 1987-10-21 1988-10-06 Erasable read-only semiconductor memory device

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