JP2569895B2 - 不揮発性半導体記憶装置及びその消去及び書き込み方法 - Google Patents
不揮発性半導体記憶装置及びその消去及び書き込み方法Info
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- JP2569895B2 JP2569895B2 JP2119395A JP11939590A JP2569895B2 JP 2569895 B2 JP2569895 B2 JP 2569895B2 JP 2119395 A JP2119395 A JP 2119395A JP 11939590 A JP11939590 A JP 11939590A JP 2569895 B2 JP2569895 B2 JP 2569895B2
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- memory transistors
- transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フローティングゲートを有し電気的書き
込み消去可能な複数のメモリトランジスタを含んだ不揮
発性半導体記憶装置及びその消去及び書き込み方法に関
するものである。
込み消去可能な複数のメモリトランジスタを含んだ不揮
発性半導体記憶装置及びその消去及び書き込み方法に関
するものである。
第５図はIEEE Journal of Solid−State Circuits.Vo
l.24,pp.1238−1243（1989）に開示された従来のNAND型
EEPROMのメモリトランジスタ群を示す断面図、第６図は
その等価回路図である。第５図において、１はＰ型半導
体基板であり、２はＮ型の拡散領域である。これらＮ拡
散領域2,2間のＰ型半導体基板１の表面部をチャネル領
域とした選択トランジスタQ1、メモリトランジスタM1〜
M8及び選択トランジスタQ2が直列に接続されている。第
５図及び第６図に示すように、選択トランジスタQ1及び
Q2は１層ゲートであり、一方、メモリトランジスタM1〜
M8はフローティングゲートFGとコントロールゲートCGか
ら成る２層ゲート構造である。そして、フローティング
ゲートFG下のゲート酸化膜（トンネル酸化膜）はトンネ
ル現象が生じる程度の膜厚に設定されている。
l.24,pp.1238−1243（1989）に開示された従来のNAND型
EEPROMのメモリトランジスタ群を示す断面図、第６図は
その等価回路図である。第５図において、１はＰ型半導
体基板であり、２はＮ型の拡散領域である。これらＮ拡
散領域2,2間のＰ型半導体基板１の表面部をチャネル領
域とした選択トランジスタQ1、メモリトランジスタM1〜
M8及び選択トランジスタQ2が直列に接続されている。第
５図及び第６図に示すように、選択トランジスタQ1及び
Q2は１層ゲートであり、一方、メモリトランジスタM1〜
M8はフローティングゲートFGとコントロールゲートCGか
ら成る２層ゲート構造である。そして、フローティング
ゲートFG下のゲート酸化膜（トンネル酸化膜）はトンネ
ル現象が生じる程度の膜厚に設定されている。
また、第６図に示すように、選択トランジスタQ1のＮ
拡散領域（ドレイン領域）２がビット線BLに接続され、
選択トランジスタQ2のＮ拡散領域（ソース領域）２がソ
ース線SLに接続されており、選択トランジスタQ1及びQ2
のゲートには制御信号SG1及びSG2が印加され、メモリト
ランジスタM1〜M8のコントロールゲートCGにはそれぞれ
制御信号CG1〜CG8が印加される。
拡散領域（ドレイン領域）２がビット線BLに接続され、
選択トランジスタQ2のＮ拡散領域（ソース領域）２がソ
ース線SLに接続されており、選択トランジスタQ1及びQ2
のゲートには制御信号SG1及びSG2が印加され、メモリト
ランジスタM1〜M8のコントロールゲートCGにはそれぞれ
制御信号CG1〜CG8が印加される。
このような構成において、メモリトランジスタM1〜M8
の消去は全メモリトランジスタM1〜M8に対し一括して行
っており、ビット線BL及びソース線SLをそれぞれ接地
し、制御信号SG1,CG1〜CG8を17Vに設定し、制御信号SG2
を5Vに設定する。
の消去は全メモリトランジスタM1〜M8に対し一括して行
っており、ビット線BL及びソース線SLをそれぞれ接地
し、制御信号SG1,CG1〜CG8を17Vに設定し、制御信号SG2
を5Vに設定する。
このように設定すると、フローティングゲートFG下の
トンネル酸化膜に高電界がかかりトンネル現象によりフ
ローティングゲートFGに電子が蓄積されることにより、
メモリトランジスタM1〜M8すべての閾値が高くなり、2V
程度（“1"書き込み）になる。
トンネル酸化膜に高電界がかかりトンネル現象によりフ
ローティングゲートFGに電子が蓄積されることにより、
メモリトランジスタM1〜M8すべての閾値が高くなり、2V
程度（“1"書き込み）になる。
一方、不揮発な書き込みはソース線SL側のメモリトラ
ンジスタM8からM1にかけて順次行っている。以下、メモ
リトランジスタM8に書き込む例を説明する。制御信号SG
1,CG1〜CG7を22Vに設定し、制御信号SG2と書き込み対象
のメモリトランジスタM8の制御信号CG8を接地する。そ
して、書き込みデータが“1"の場合ビット線BLに11Vを
印加する。
ンジスタM8からM1にかけて順次行っている。以下、メモ
リトランジスタM8に書き込む例を説明する。制御信号SG
1,CG1〜CG7を22Vに設定し、制御信号SG2と書き込み対象
のメモリトランジスタM8の制御信号CG8を接地する。そ
して、書き込みデータが“1"の場合ビット線BLに11Vを
印加する。
このように設定すると、全メモリトランジスタM1〜M8
すべてのコントロールゲート・ドレイン間の電位差が11
Vとなり、フローティングゲート・ドレイン間のトンネ
ル酸化膜に誘起される電界はトンネル現象を引き起こす
には充分でなく、フローティングゲートFGに蓄積された
電荷量は変化しない。
すべてのコントロールゲート・ドレイン間の電位差が11
Vとなり、フローティングゲート・ドレイン間のトンネ
ル酸化膜に誘起される電界はトンネル現象を引き起こす
には充分でなく、フローティングゲートFGに蓄積された
電荷量は変化しない。
一方、書き込みデータが“0"の場合ビット線BLに22V
を印加する。このように設定すると、書き込み対象でな
いメモリトランジスタM1〜M7のコントロールゲート・ド
レイン間の電位差が0Vとなり、フローティングゲート・
ドレイン間のトンネル酸化膜に誘起される電界は０であ
り、トンネル現象を引き起こさず、フローティングゲー
トFGに蓄積された電荷量は変化しない。逆に、書き込み
対象のメモリトランジスタM8のコントロールゲート・ド
レイン間の電位差が22Vとなり、フローティングゲート
・ドレイン間のトンネル酸化膜に誘起される電界はトン
ネル現象を引き起こし、フローティングゲートFGに蓄積
された電荷がドレイン側に引き抜かれ閾値が低くなり、
−3V程度（“0"書き込み）になる。
を印加する。このように設定すると、書き込み対象でな
いメモリトランジスタM1〜M7のコントロールゲート・ド
レイン間の電位差が0Vとなり、フローティングゲート・
ドレイン間のトンネル酸化膜に誘起される電界は０であ
り、トンネル現象を引き起こさず、フローティングゲー
トFGに蓄積された電荷量は変化しない。逆に、書き込み
対象のメモリトランジスタM8のコントロールゲート・ド
レイン間の電位差が22Vとなり、フローティングゲート
・ドレイン間のトンネル酸化膜に誘起される電界はトン
ネル現象を引き起こし、フローティングゲートFGに蓄積
された電荷がドレイン側に引き抜かれ閾値が低くなり、
−3V程度（“0"書き込み）になる。
なお、他のメモリトランジスタMi（ｉ＝１〜７）への
書き込みは、CG1〜CG（ｉ−１）を22Vに設定し、制御信
号CGi〜CG8を接地し他は上記したメモリトランジスタM8
に書き込む例と同様に行う。このようにしてメモリトラ
ンジスタM8〜M1の書き込みが順次行われる。
書き込みは、CG1〜CG（ｉ−１）を22Vに設定し、制御信
号CGi〜CG8を接地し他は上記したメモリトランジスタM8
に書き込む例と同様に行う。このようにしてメモリトラ
ンジスタM8〜M1の書き込みが順次行われる。
また、メモリトランジスタM8の記憶内容を読み出す場
合は、制御信号SG1、SG2及び読み出し対象でないメモリ
トランジスタM1〜M7の制御信号CG1〜CG7を5Vに設定し、
読み出し対象のメモリトランジスタM8の制御信号CG8を
接地して行う。このように設定すると、選択トランジス
タQ1,Q2及びメモリトランジスタM1〜M7はオンする。そ
して、読み出し対象のメモリトランジスタM8が“1"を記
憶しておれば閾値は2Vであるためオフし、“0"を記憶し
ておれば閾値は−3Vであるためオンする。この読み出し
対象のメモリトランジスタM8のオン、オフにより全メモ
リトランジスタM1〜M8を介して、ビット線BLからソース
線SLにかけて電流が流れるか否かを図示しないセンスア
ンプにより検出することにより、メモリトランジスタM8
の記憶内容を読み出す。
合は、制御信号SG1、SG2及び読み出し対象でないメモリ
トランジスタM1〜M7の制御信号CG1〜CG7を5Vに設定し、
読み出し対象のメモリトランジスタM8の制御信号CG8を
接地して行う。このように設定すると、選択トランジス
タQ1,Q2及びメモリトランジスタM1〜M7はオンする。そ
して、読み出し対象のメモリトランジスタM8が“1"を記
憶しておれば閾値は2Vであるためオフし、“0"を記憶し
ておれば閾値は−3Vであるためオンする。この読み出し
対象のメモリトランジスタM8のオン、オフにより全メモ
リトランジスタM1〜M8を介して、ビット線BLからソース
線SLにかけて電流が流れるか否かを図示しないセンスア
ンプにより検出することにより、メモリトランジスタM8
の記憶内容を読み出す。
なお、他のメモリトランジスタMi（ｉ＝１〜７）への
読み出しは、制御信号CGiを接地し、制御信号CGi以外の
制御信号CG1〜CG8を5Vに設定してメモリトランジスタM8
の記憶内容を読み出す場合と同様に行う。このようにし
てメモリトランジスタM1〜M8の読み出しが順次行われ
る。
読み出しは、制御信号CGiを接地し、制御信号CGi以外の
制御信号CG1〜CG8を5Vに設定してメモリトランジスタM8
の記憶内容を読み出す場合と同様に行う。このようにし
てメモリトランジスタM1〜M8の読み出しが順次行われ
る。
従来のNAND型EEPROMは以上のように構成されており、
１ビットのデータが１つのメモリタランジスタで記憶さ
れ、かつ、ビット線BLと直接電気的接続を図るべきＮ拡
散領域２が少なくて済むため、高集積化が可能という優
れた特徴を有している。
１ビットのデータが１つのメモリタランジスタで記憶さ
れ、かつ、ビット線BLと直接電気的接続を図るべきＮ拡
散領域２が少なくて済むため、高集積化が可能という優
れた特徴を有している。
しかしながら、８個のメモリトランジスタM1〜M8が直
列に接続されており、読み出し時におけるビット線BLか
らソース線SLへの電流経路に８個のメモリトランジスタ
M1〜M8のすべてを介することになるため、ビット線BLか
らソース線SLに流れる電流量は少なくなり、読み出しに
時間がかかってしまうという問題点があった。
列に接続されており、読み出し時におけるビット線BLか
らソース線SLへの電流経路に８個のメモリトランジスタ
M1〜M8のすべてを介することになるため、ビット線BLか
らソース線SLに流れる電流量は少なくなり、読み出しに
時間がかかってしまうという問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、高集積度を維持しつつ、高速読み出しを行
うことができる電気的書込，消去可能な不揮発性半導体
記憶装置及びその消去及び書き込み方法を得ることを目
的とする。
れたもので、高集積度を維持しつつ、高速読み出しを行
うことができる電気的書込，消去可能な不揮発性半導体
記憶装置及びその消去及び書き込み方法を得ることを目
的とする。
この発明にかかる不揮発性半導体記憶装置は、半導体
基板上に形成された複数のメモリトランジスタと選択ト
ランジスタとを備え、前記複数のメモリトランジスタの
各々は、前記半導体基板上に形成されたソース領域及び
ドレイン領域と、当該ソース領域と当該ドレイン領域と
の間の前記半導体基板上に絶縁膜を介して形成されたフ
ローティングゲートと、前記フローティングゲート上に
絶縁膜を介して形成されたコントロールゲートとを備
え、前記選択トランジスタは、前記半導体基板上に形成
されたソース領域及びドレイン領域と、当該ソース領域
と当該ドレイン領域との間の前記半導体基板上に絶縁膜
を介して形成されたゲートとを備え、前記複数のメモリ
トランジスタの各ドレイン領域に共通に接続されると共
に、一端が前記選択トランジスタのソース領域に接続さ
れ、かつ前記コントロールゲートの上層に形成される副
ビット線と、前記選択トランジスタのドレイン領域に接
続されかつ前記副ビット線の上層に形成される主ビット
線と、前記複数のメモリトランジスタの各ソース領域に
共通に接続されたソース線とをさらに備えている。
基板上に形成された複数のメモリトランジスタと選択ト
ランジスタとを備え、前記複数のメモリトランジスタの
各々は、前記半導体基板上に形成されたソース領域及び
ドレイン領域と、当該ソース領域と当該ドレイン領域と
の間の前記半導体基板上に絶縁膜を介して形成されたフ
ローティングゲートと、前記フローティングゲート上に
絶縁膜を介して形成されたコントロールゲートとを備
え、前記選択トランジスタは、前記半導体基板上に形成
されたソース領域及びドレイン領域と、当該ソース領域
と当該ドレイン領域との間の前記半導体基板上に絶縁膜
を介して形成されたゲートとを備え、前記複数のメモリ
トランジスタの各ドレイン領域に共通に接続されると共
に、一端が前記選択トランジスタのソース領域に接続さ
れ、かつ前記コントロールゲートの上層に形成される副
ビット線と、前記選択トランジスタのドレイン領域に接
続されかつ前記副ビット線の上層に形成される主ビット
線と、前記複数のメモリトランジスタの各ソース領域に
共通に接続されたソース線とをさらに備えている。
また、この発明にかかる不揮発性半導体記憶装置の消
去及び書き込み方法は、フローティングゲート及びコン
トロールゲートを有し電気的書き込み消去可能な複数の
メモリトランジスタと、前記複数のメモリトランジスタ
のドレインに共通に接続されたビット線と、前記複数の
メモリトランジスタのソースに共通に接続されたソース
線と、前記複数のメモリトランジスタのコントロールゲ
ートにそれぞれ接続された複数のワード線とを備えたも
のにおいて、消去時において、前記ビット線，ソース
線，複数のワード線に所定電位を印加することにより、
前記複数のメモリトランジスタの全ての閾値を第１の閾
値に設定し、書き込み時において、前記ビット線，ソー
ス線，複数のワード線に所定電位を印加することによ
り、前記複数のメモリトランジスタの選択されたメモリ
トランジスタの閾値を前記第１の閾値より低く、かつエ
ンハンスメント型として機能する第２の閾値に設定する
ことを特徴としている。
去及び書き込み方法は、フローティングゲート及びコン
トロールゲートを有し電気的書き込み消去可能な複数の
メモリトランジスタと、前記複数のメモリトランジスタ
のドレインに共通に接続されたビット線と、前記複数の
メモリトランジスタのソースに共通に接続されたソース
線と、前記複数のメモリトランジスタのコントロールゲ
ートにそれぞれ接続された複数のワード線とを備えたも
のにおいて、消去時において、前記ビット線，ソース
線，複数のワード線に所定電位を印加することにより、
前記複数のメモリトランジスタの全ての閾値を第１の閾
値に設定し、書き込み時において、前記ビット線，ソー
ス線，複数のワード線に所定電位を印加することによ
り、前記複数のメモリトランジスタの選択されたメモリ
トランジスタの閾値を前記第１の閾値より低く、かつエ
ンハンスメント型として機能する第２の閾値に設定する
ことを特徴としている。
この発明における不揮発性半導体記憶装置において
は、読み出し時に電流経路となるメモリトランジスタは
読み出し対象のメモリトランジスタのみである。また、
副ビット線はコントロールゲートの上層、主ビット線は
副ビット線の上層と、多層構造で主ビット線及び副ビッ
ト線が形成される。
は、読み出し時に電流経路となるメモリトランジスタは
読み出し対象のメモリトランジスタのみである。また、
副ビット線はコントロールゲートの上層、主ビット線は
副ビット線の上層と、多層構造で主ビット線及び副ビッ
ト線が形成される。
一方、この発明における不揮発性半導体記憶装置の消
去及び書き込み方法においては、消去時においては全メ
モリトランジスタの閾値を第１の閾値に設定し、書き込
み時においては選択されたメモリトランジスタの閾値を
第１の閾値より低くかつエンハンスメント型として機能
する第２の閾値に設定するので、デプレッション型の閾
値を用いる必要がない。
去及び書き込み方法においては、消去時においては全メ
モリトランジスタの閾値を第１の閾値に設定し、書き込
み時においては選択されたメモリトランジスタの閾値を
第１の閾値より低くかつエンハンスメント型として機能
する第２の閾値に設定するので、デプレッション型の閾
値を用いる必要がない。
第１図はこの発明の一実施例であるEEPROMのメモリト
ランジスタ群を示す断面図、第２図はその等価回路図で
ある。第１図において、１はＰ型半導体基板であり、2a
は後述するメモリトランジスタのＮ型ドレイン拡散領域
（一部、後述する選択トランジスタのＮ型ソース領域を
兼ねる）であり、2bはメモリトランジスタのＮ型ソース
拡散領域であり、2cは選択トランジスタのＮ型ドレイン
領域である。これらドレイン、ソース拡散領域2a,2b間
のＰ型半導体基板１の表面部をチャネル領域としてメモ
リトランジスタMQ1〜MQ5が形成され、ドレイン、ソース
拡散領域2c,2a間のＰ型半導体基板１の表面部をチャネ
ル領域として選択トランジスタSQが形成される。第１図
及び第２図に示すように、選択トランジスタSQは１層ゲ
ート構造であり、メモリトランジスタMQ1〜MQ5はフロー
ティングゲートFGとコントロールゲートCGから成る２層
ゲート構造である。そして、フローティングゲートFG下
のゲート酸化膜（トンネル酸化膜）はトンネル現象が生
じる程度の膜厚に設定されている。
ランジスタ群を示す断面図、第２図はその等価回路図で
ある。第１図において、１はＰ型半導体基板であり、2a
は後述するメモリトランジスタのＮ型ドレイン拡散領域
（一部、後述する選択トランジスタのＮ型ソース領域を
兼ねる）であり、2bはメモリトランジスタのＮ型ソース
拡散領域であり、2cは選択トランジスタのＮ型ドレイン
領域である。これらドレイン、ソース拡散領域2a,2b間
のＰ型半導体基板１の表面部をチャネル領域としてメモ
リトランジスタMQ1〜MQ5が形成され、ドレイン、ソース
拡散領域2c,2a間のＰ型半導体基板１の表面部をチャネ
ル領域として選択トランジスタSQが形成される。第１図
及び第２図に示すように、選択トランジスタSQは１層ゲ
ート構造であり、メモリトランジスタMQ1〜MQ5はフロー
ティングゲートFGとコントロールゲートCGから成る２層
ゲート構造である。そして、フローティングゲートFG下
のゲート酸化膜（トンネル酸化膜）はトンネル現象が生
じる程度の膜厚に設定されている。
また、第１図及び第２図に示すように、メモリトラン
ジスタMQ1〜MQ5のドレイン拡散領域2aが共通にサブビッ
ト線SBLに接続されている。このサブビット線SBLはポリ
シリコン、シリサイド、ポリシリコンとシリサイドの２
層あるいはタングステン等の高融点金属から構成されて
おり、ドレイン拡散領域2aに直接接触しつつコントロー
ルゲートCGの上層部に、絶縁膜を介する等によりコント
ロールゲートCGに接触することなく形成されている。そ
して、選択トランジスタSQのドレイン拡散領域2cがパッ
ド部３を介してメインビット線MBLに接続されている。
パッド部３はサブビット線SBLと同じ素材が用いられて
おり、サブビット線SBLと同時に形成される。メインビ
ット線MBLはドレイン拡散領域2c上を除きサブビット線S
BLより上層部に形成され、絶縁膜等を介すことによりサ
ブビット線SBLと電気的接触を避けている。
ジスタMQ1〜MQ5のドレイン拡散領域2aが共通にサブビッ
ト線SBLに接続されている。このサブビット線SBLはポリ
シリコン、シリサイド、ポリシリコンとシリサイドの２
層あるいはタングステン等の高融点金属から構成されて
おり、ドレイン拡散領域2aに直接接触しつつコントロー
ルゲートCGの上層部に、絶縁膜を介する等によりコント
ロールゲートCGに接触することなく形成されている。そ
して、選択トランジスタSQのドレイン拡散領域2cがパッ
ド部３を介してメインビット線MBLに接続されている。
パッド部３はサブビット線SBLと同じ素材が用いられて
おり、サブビット線SBLと同時に形成される。メインビ
ット線MBLはドレイン拡散領域2c上を除きサブビット線S
BLより上層部に形成され、絶縁膜等を介すことによりサ
ブビット線SBLと電気的接触を避けている。
一方、第２図に示すように、メモリトランジスタMQ1
〜MQ5のソース拡散領域2bが共通にソース線SLに接続さ
れている。そして、選択トランジスタSQのゲートには制
御信号線SGLが接続され、メモリトランジスタMQ1〜MQ5
のコントロールゲートCGにはそれぞれワード線WL1〜WL5
が接続されている。
〜MQ5のソース拡散領域2bが共通にソース線SLに接続さ
れている。そして、選択トランジスタSQのゲートには制
御信号線SGLが接続され、メモリトランジスタMQ1〜MQ5
のコントロールゲートCGにはそれぞれワード線WL1〜WL5
が接続されている。
このような構成において、メモリトランジスタMQ1〜M
Q5の消去は全メモリトランジスタMQ1〜MQ5に対し一括し
て行っており、メインビット線MBL及びソース線SLをそ
れぞれ接地し、制御信号線SGL,ワード線WL1〜WL5の電位
を、従来の消去時に用いた17Vを上回る22V程度の高電圧
VPに設定する。
Q5の消去は全メモリトランジスタMQ1〜MQ5に対し一括し
て行っており、メインビット線MBL及びソース線SLをそ
れぞれ接地し、制御信号線SGL,ワード線WL1〜WL5の電位
を、従来の消去時に用いた17Vを上回る22V程度の高電圧
VPに設定する。
このように設定すると、フローティングゲートFG下の
トンネル酸化膜に従来の消去時より高電界がかかりトン
ネル現象によりフローティングゲートFGに電子が蓄積さ
れることにより、メモリトランジスタMQ1〜MQ5すべての
閾値が高くなり、6V程度（“1"書き込み）になる。
トンネル酸化膜に従来の消去時より高電界がかかりトン
ネル現象によりフローティングゲートFGに電子が蓄積さ
れることにより、メモリトランジスタMQ1〜MQ5すべての
閾値が高くなり、6V程度（“1"書き込み）になる。
一方、不揮発な書き込みはメモリトランジスタMQ1か
らMQ5にかけて順次行われる。以下、メモリトランジス
タMQ1に書き込む例を説明する。制御信号線SGLの電位を
高電圧VPに設定し、書き込み対象のワード線WL1の電位
を接地し、それ以外のワード線WL2〜WL5の電位をVP/2に
設定する。そして、書き込みデータが“1"の場合メイン
ビット線BLにVP/2を印加する。
らMQ5にかけて順次行われる。以下、メモリトランジス
タMQ1に書き込む例を説明する。制御信号線SGLの電位を
高電圧VPに設定し、書き込み対象のワード線WL1の電位
を接地し、それ以外のワード線WL2〜WL5の電位をVP/2に
設定する。そして、書き込みデータが“1"の場合メイン
ビット線BLにVP/2を印加する。
このように設定すると、全メモリトランジスタMQ1〜M
Q5すべてのコントロールゲート・ドレイン間の電位差が
VP/2又は０となり、フローティングゲート・ドレイン間
のトンネル酸化膜に誘起される電界はトンネル現象を引
き起こすには充分でなく、フローティングゲートFGに蓄
積された電荷量は変化しない。
Q5すべてのコントロールゲート・ドレイン間の電位差が
VP/2又は０となり、フローティングゲート・ドレイン間
のトンネル酸化膜に誘起される電界はトンネル現象を引
き起こすには充分でなく、フローティングゲートFGに蓄
積された電荷量は変化しない。
一方、書き込みデータが“0"の場合メインビット線BL
に高電圧VPを印加する。このように設定すると、書き込
み対象でない選択メモリトランジスタMQ2〜MQ5のコント
ロールゲート・ドレイン間の電位差がVP/2Vとなり、フ
ローティングゲート・ドレイン間のトンネル酸化膜に誘
起される電界は不十分であり、トンネル現象を引き起こ
さず、フローティングゲートFGに蓄積された電荷量は変
化しない。逆に、書き込み対象のメモリトランジスタMQ
1のコントロールゲート・ドレイン間の電位差がVPとな
り、フローティングゲート・ドレイン間のトンネル酸化
膜に誘起される電界はトンネル現象を引き起こし、フロ
ーティングゲートFGに蓄積された電荷がドレイン側に引
き抜かれ閾値が低くなり、1V程度（“0"書き込み）にな
る。
に高電圧VPを印加する。このように設定すると、書き込
み対象でない選択メモリトランジスタMQ2〜MQ5のコント
ロールゲート・ドレイン間の電位差がVP/2Vとなり、フ
ローティングゲート・ドレイン間のトンネル酸化膜に誘
起される電界は不十分であり、トンネル現象を引き起こ
さず、フローティングゲートFGに蓄積された電荷量は変
化しない。逆に、書き込み対象のメモリトランジスタMQ
1のコントロールゲート・ドレイン間の電位差がVPとな
り、フローティングゲート・ドレイン間のトンネル酸化
膜に誘起される電界はトンネル現象を引き起こし、フロ
ーティングゲートFGに蓄積された電荷がドレイン側に引
き抜かれ閾値が低くなり、1V程度（“0"書き込み）にな
る。
なお、他のメモリトランジスタMQi（ｉ＝２〜５）へ
の書き込みは、書き込み対象のメモリトランジスタMQ1
に接続されたワード線WLiを設置し、他のワード線をVP/
2に設定し上記したメモリトランジスタMQ1に書き込む例
と同様に行う。このようにしてメモリトランジスタMQ1
〜MQ5の書き込みが順次行われる。
の書き込みは、書き込み対象のメモリトランジスタMQ1
に接続されたワード線WLiを設置し、他のワード線をVP/
2に設定し上記したメモリトランジスタMQ1に書き込む例
と同様に行う。このようにしてメモリトランジスタMQ1
〜MQ5の書き込みが順次行われる。
また、メモリトランジスタMQ1の記憶内容を読み出す
場合は、制御信号線SGLを5Vに設定し、読み出し対象の
メモリトランジスタMQ1に接続されたワード線WL1を３〜
5Vに設定し、他のワード線PWL2〜WL5を接地して行う。
このように設定すると、選択トランジスタSQはオンする
が読み出し対象でないメモリトランジスタMQ2〜MQ5は全
てオフする。そして、読み出し対象のメモリトランジス
タMQ1が“1"を記憶しておれば閾値は6Vであるためオフ
し、“0"を記憶しておれば閾値は1Vであるためオンす
る。この読み出し対象のメモリトランジスタMQ1のオ
ン、オフにより、サブビット線SBL及び読み出し対象の
メモリトランジスタMQ1を介してビット線MBLからソース
線SLにかけて電流が流れるか否かを図示しないセンスア
ンプにより検出することにより、メモリトランジスタMQ
1の記憶内容を読み出す。
場合は、制御信号線SGLを5Vに設定し、読み出し対象の
メモリトランジスタMQ1に接続されたワード線WL1を３〜
5Vに設定し、他のワード線PWL2〜WL5を接地して行う。
このように設定すると、選択トランジスタSQはオンする
が読み出し対象でないメモリトランジスタMQ2〜MQ5は全
てオフする。そして、読み出し対象のメモリトランジス
タMQ1が“1"を記憶しておれば閾値は6Vであるためオフ
し、“0"を記憶しておれば閾値は1Vであるためオンす
る。この読み出し対象のメモリトランジスタMQ1のオ
ン、オフにより、サブビット線SBL及び読み出し対象の
メモリトランジスタMQ1を介してビット線MBLからソース
線SLにかけて電流が流れるか否かを図示しないセンスア
ンプにより検出することにより、メモリトランジスタMQ
1の記憶内容を読み出す。
なお、他のメモリトランジスタMQi（ｉ＝２〜５）の
読み出しは、読み出し対象のメモリトタンジスタMQiに
接続されたワード線WLiを３〜5Vに設定し、それ以外の
ワード線を接地してメモリトランジスタMQ1の記憶内容
を読み出す場合と同様に行う。このようにしてメモリト
ランジスタMQ1〜MQ5の読み出しが順次行われる。
読み出しは、読み出し対象のメモリトタンジスタMQiに
接続されたワード線WLiを３〜5Vに設定し、それ以外の
ワード線を接地してメモリトランジスタMQ1の記憶内容
を読み出す場合と同様に行う。このようにしてメモリト
ランジスタMQ1〜MQ5の読み出しが順次行われる。
また、上記した消去、書き込み、読み出しにおける制
御信号線SGL、メインビット線MBL、ワード線WL及びソー
ス線SLの電位設定は図示しない制御回路の管理下で行わ
れる。
御信号線SGL、メインビット線MBL、ワード線WL及びソー
ス線SLの電位設定は図示しない制御回路の管理下で行わ
れる。
このように、選択トランジスタSQを介してメインビッ
ト線MBLと接続されたサブビット線SBLにより、各メモリ
トランジスタMQ1〜MQ5のドレイン拡散領域2aを共通接続
することにより、メインビット線MBLからソース線SLへ
の電流経路上においてメモリトランジスタMQ1〜MQ5のOR
接続を実現している。その結果、読み出し時におけるメ
インビット線MBLからソース線SLへの電流経路に読み出
し対象のメモリトランジスタが使用されるだけで済み、
従来のNAND型EEPROMのように読み出し対象以外のメモリ
トランジスタが使用されることはなくなるため、該電流
経路に充分な電流を供給でき高速読み出しが可能とな
る。
ト線MBLと接続されたサブビット線SBLにより、各メモリ
トランジスタMQ1〜MQ5のドレイン拡散領域2aを共通接続
することにより、メインビット線MBLからソース線SLへ
の電流経路上においてメモリトランジスタMQ1〜MQ5のOR
接続を実現している。その結果、読み出し時におけるメ
インビット線MBLからソース線SLへの電流経路に読み出
し対象のメモリトランジスタが使用されるだけで済み、
従来のNAND型EEPROMのように読み出し対象以外のメモリ
トランジスタが使用されることはなくなるため、該電流
経路に充分な電流を供給でき高速読み出しが可能とな
る。
また、メモリトランジスタMQ1〜MQ5のOR接続に用いる
サブビット線SBLとメインビット線MBLの構成を第１図で
示すように多層構造で実現しているため、サブビット線
SBLの形成により高集積書が損なわれることもない。ま
た、このサブビット線SBLの形成と同時に選択トランジ
スタSQのドレイン拡散領域2c上にパッド部３を設け、こ
のパッド部３を介してメインビット線MBLとドレイン拡
散領域2cとの接続を行うことにより、メインビット線MB
Lとドレイン拡散領域2cとの間に良好な電気的接続をも
たらす効果もある。
サブビット線SBLとメインビット線MBLの構成を第１図で
示すように多層構造で実現しているため、サブビット線
SBLの形成により高集積書が損なわれることもない。ま
た、このサブビット線SBLの形成と同時に選択トランジ
スタSQのドレイン拡散領域2c上にパッド部３を設け、こ
のパッド部３を介してメインビット線MBLとドレイン拡
散領域2cとの接続を行うことにより、メインビット線MB
Lとドレイン拡散領域2cとの間に良好な電気的接続をも
たらす効果もある。
第３図はこの発明の他の実施例で用いられるEEPROMの
メモリトランジスタを示す断面図、第４図は第３図で示
したメモリトランジスタを用いたEEPROMの回路図であ
る。第３図で示すように、Ｐ型半導体基板20表面のＮ型
ドレイン拡散領域21の一部上に凹部を有したフローティ
ングゲート24が絶縁膜23を介して形成されており、該凹
部下がトンネル酸化膜23aとなる。そして、このフロー
ティングゲート24上においてフローティングゲート24の
形状を反映したコントロールゲート26が絶縁膜25を介し
て形成されている。このコントロールゲート26はフロー
ティングゲート24が形成されていないＮ型ソース拡散領
域22上の端部からドレイン、ソース拡散領域21,22間上
において、フローティングゲート24と同じ高さに絶縁膜
23を介して形成されている。
メモリトランジスタを示す断面図、第４図は第３図で示
したメモリトランジスタを用いたEEPROMの回路図であ
る。第３図で示すように、Ｐ型半導体基板20表面のＮ型
ドレイン拡散領域21の一部上に凹部を有したフローティ
ングゲート24が絶縁膜23を介して形成されており、該凹
部下がトンネル酸化膜23aとなる。そして、このフロー
ティングゲート24上においてフローティングゲート24の
形状を反映したコントロールゲート26が絶縁膜25を介し
て形成されている。このコントロールゲート26はフロー
ティングゲート24が形成されていないＮ型ソース拡散領
域22上の端部からドレイン、ソース拡散領域21,22間上
において、フローティングゲート24と同じ高さに絶縁膜
23を介して形成されている。
このようなメモリトランジスタMQ1′〜MQ4′を用い
て、第４図に示すように、第１図及び第２図で示したEE
PROMと等価なEEPROMを実現することもできる。この実施
例のEEPROMにおいても第１図及び第２図で示したEEPROM
と同様の効果を奏することができる。加えて、第３図に
示すように、メモリトランジスタの一部にコントロール
ゲートCGのみから成る１層ゲート構造を実現することに
より、消去時における過消去を防止できる効果がある。
て、第４図に示すように、第１図及び第２図で示したEE
PROMと等価なEEPROMを実現することもできる。この実施
例のEEPROMにおいても第１図及び第２図で示したEEPROM
と同様の効果を奏することができる。加えて、第３図に
示すように、メモリトランジスタの一部にコントロール
ゲートCGのみから成る１層ゲート構造を実現することに
より、消去時における過消去を防止できる効果がある。
なお、これらの実施例では、説明の都合上、サブビッ
ト線SBLにドレインが共通接続されるメモリトランジス
タの数が５個あるいは４個のEEPROMを示したがこれに限
定されるものではない。
ト線SBLにドレインが共通接続されるメモリトランジス
タの数が５個あるいは４個のEEPROMを示したがこれに限
定されるものではない。
以上説明したように、この発明の不揮発性半導体記憶
装置によれば、読み出し時において電流経路となるメモ
リトランジスタは読み出し対象のメモリトランジスタの
みとなり、読み出し時にビット線からソース線にかけて
充分な電流を供給でき高速読み出しが可能となる。
装置によれば、読み出し時において電流経路となるメモ
リトランジスタは読み出し対象のメモリトランジスタの
みとなり、読み出し時にビット線からソース線にかけて
充分な電流を供給でき高速読み出しが可能となる。
また、副ビット線はコントロールゲートの上層、主ビ
ット線は副ビット線の上層と、多層構造で主ビット線及
び副ビット線が形成されているため、副ビット線を形成
することにより集積化が損なわれることはない。
ット線は副ビット線の上層と、多層構造で主ビット線及
び副ビット線が形成されているため、副ビット線を形成
することにより集積化が損なわれることはない。
一方、この発明の不揮発性半導体記憶装置の消去及び
書き込み方法によれば、消去時のメモリトランジスタの
閾値を第１の閾値、書き込み時のメモリトランジスタの
閾値を第１の閾値より低くかつエンハンスメント型とし
て機能する第２の閾値とするので、デブレッション型の
閾値を用いずに済む。
書き込み方法によれば、消去時のメモリトランジスタの
閾値を第１の閾値、書き込み時のメモリトランジスタの
閾値を第１の閾値より低くかつエンハンスメント型とし
て機能する第２の閾値とするので、デブレッション型の
閾値を用いずに済む。
第１図はこの発明の一実施例であるEEPROMの一部を示す
断面図、第２図はその等価回路図、第３図はこの発明の
他の実施例であるEEPROMのメモリトランジスタを示す断
面図、第４図は第３図で示したメモリトランジスタを用
いたこの発明の他の実施例であるEEPROMの一部を示す回
路図、第５図は従来のNAND型EEPROMの一部を示す断面
図、第６図はその等価回路図である。 図において、MQ1〜MQ5はメモリトランジスタ、SQは選択
トランジスタ、2aはドレイン拡散領域、2bはソース拡散
領域、FGはフローティングゲート、CGはコントロールゲ
ート、MBLはメインビット線、SBLはサブビット線であ
る。 なお、各図中同一符号は同一または相当部分を示す。
断面図、第２図はその等価回路図、第３図はこの発明の
他の実施例であるEEPROMのメモリトランジスタを示す断
面図、第４図は第３図で示したメモリトランジスタを用
いたこの発明の他の実施例であるEEPROMの一部を示す回
路図、第５図は従来のNAND型EEPROMの一部を示す断面
図、第６図はその等価回路図である。 図において、MQ1〜MQ5はメモリトランジスタ、SQは選択
トランジスタ、2aはドレイン拡散領域、2bはソース拡散
領域、FGはフローティングゲート、CGはコントロールゲ
ート、MBLはメインビット線、SBLはサブビット線であ
る。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平３−14272（ＪＰ，Ａ)
Claims (9)
- 【請求項１】半導体基板上に形成された複数のメモリト
ランジスタと選択トランジスタとを備え、 前記複数のメモリトランジスタの各々は、 前記半導体基板上に形成されたソース領域及びドレイン
領域と、 当該ソース領域と当該ドレイン領域との間の前記半導体
基板上に絶縁膜を介して形成されたフローティングゲー
トと、 前記フローティングゲート上に絶縁膜を介して形成され
たコントロールゲートとを備え、 前記選択トランジスタは、 前記半導体基板上に形成されたソース領域及びドレイン
領域と、 当該ソース領域と当該ドレイン領域との間の前記半導体
基板上に絶縁膜を介して形成されたゲートとを備え、 前記複数のメモリトランジスタの各ドレイン領域に共通
に接続されると共に、一端が前記選択トランジスタのソ
ース領域に接続され、かつ前記コントロールゲートの上
層に形成される副ビット線と、 前記選択トランジスタのドレイン領域に接続されかつ前
記副ビット線の上層に形成される主ビット線と、 前記複数のメモリトランジスタの各ソース領域に共通に
接続されたソース線とをさらに備える不揮発性半導体記
憶装置。 - 【請求項２】前記複数のメモリトランジスタにおいて、
隣接したメモリトランジスタのドレイン領域は共通であ
る、請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】前記複数のメモリトランジスタにおいて、
隣接したメモリトランジスタのソース領域は共通であ
る、請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】前記複数のメモリトランジスタ及び前記選
択トランジスタは直線状に配列され、隣接したメモリト
ランジスタで共通のドレイン領域とソース領域とが前記
半導体基板上に交互に配置され、前記選択トランジスタ
のソース領域と前記メモリトランジスタのドレイン領域
とが共通領域とされる、請求項１記載の不揮発性半導体
記憶装置。 - 【請求項５】前記選択トランジスタのドレイン領域上に
形成され前記主ビット線に接続されるパット部をさらに
備え、 前記パッド部は前記副ビット線を形成する導電体層と同
じ導電体層にて形成される、請求項１記載の不揮発性半
導体記憶装置。 - 【請求項６】フローティングゲート及びコントロールゲ
ートを有し電気的書き込み消去可能な複数のメモリトラ
ンジスタと、 前記複数のメモリトランジスタのドレインに共通に接続
されたビット線と、 前記複数のメモリトランジスタのソースに共通に接続さ
れたソース線と、 前記複数のメモリトランジスタのコントロールゲートに
それぞれ接続された複数のワード線とを備えたものにお
いて、 消去時において、前記ビット線，ソース線，複数のワー
ド線に所定電位を印加することにより、前記複数のメモ
リトランジスタの全ての閾値を第１の閾値に設定し、 書き込み時において、前記ビット線，ソース線，複数の
ワード線に所定電位を印加することにより、前記複数の
メモリトランジスタの選択されたメモリトランジスタの
閾値を前記第１の閾値より低く、かつエンハンスメント
型として機能する第２の閾値に設定することを特徴とす
る不揮発性半導体記憶装置の消去及び書き込み方法。 - 【請求項７】フローティングゲート及びコントロールゲ
ートを有し、第１及び第２の論理値のいずれか一方の論
理値を記憶し、一括消去される複数の電気的に書き込み
及び消去可能なメモリトランジスタと、 前記複数のメモリトランジスタのドレインに電気的に接
続されるビット線と、 前記複数のメモリトランジスタのソースに電気的に接続
されるソース線と、 前記複数のメモリトランジスタのコントロールゲートそ
れぞれに接続される複数のワード線とを備えたものにお
いて、 消去時は、前記ビット線及び前記ソース線を接地電位に
するとともに、前記複数のワード線全てに正の電位であ
る第１の電位を印加して前記複数のメモリトランジスタ
全ての閾値を正の値からなる第１の閾値として前記複数
のメモリトランジスタ全ての論理値を第１の論理値と
し、 選択されたメモリトランジスタへの第２の論理値の書き
込み時は、選択された書き込み対象のメモリトランジス
タが接続されるワード線を接地し、それ以外の複数のワ
ード線に前記第１の電位と接地電位との間の電位である
第２の電位を印加し、前記ビット線に前記第１の電位を
印加して選択された書き込み対象のメモリトランジスタ
の閾値を前記第１の閾値と接地電位との間の正の値から
なる第２の閾値とすることを特徴とする不揮発性半導体
記憶装置の消去及び書き込み方法。 - 【請求項８】選択トランジスタと、この選択トランジス
タを介して前記ビット線に接続される主ビット線とをさ
らに備え、 前記ビット線の電位設定を前記選択トランジスタを介し
て前記主ビット線より行うことを特徴とする、請求項６
または７に記載の不揮発性半導体記憶装置の消去及び書
き込み方法。 - 【請求項９】半導体基板の一主面に一直線状に配設さ
れ、一端から数えた奇数番目がドレイン領域として機能
し、一端から数えた偶数番目がソース領域として機能す
る複数の拡散領域と、これら複数の拡散領域の間に位置
し、前記半導体基板の一主面上にゲート酸化膜を介して
形成された複数のフローティングゲートと、これら複数
のフローティングゲートそれぞれに絶縁膜を介して形成
された複数のコントロールゲートとを有し、フローティ
ングゲートとコントロールゲートとフローティングゲー
トの両側に位置する２つの拡散領域とによって電気的に
消去及び書き込み可能なメモリトランジスタを複数構成
しているメモリトランジスタ群、 このメモリトランジスタ群の一端に位置するメモリトラ
ンジスタのドレイン領域として機能する拡散領域をソー
ス領域として、このソース領域から離隔して前記半導体
基板の一主面に形成されたドレイン領域と、これらソー
ス領域とドレイン領域との間にゲート酸化膜を介して形
成されたゲート電極とを有するMOSトランジスタからな
る選択トランジスタと、 前記メモリトランジスタ群の各メモリトランジスタのド
レイン領域として機能する複数の拡散領域と電気的に接
続された副ビット線と、 前記選択トランジスタのドレイン領域に電気的に接続さ
れ、前記副ビット線を形成する導電体層と同じ導電体層
にて前記副ビット線とは電気的に絶縁されて形成される
パッド部と、 前記副ビット線を形成する導電体層の上の導電層にて形
成され、前記パッド部に電気的に接続される主ビット線
を備えた不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119395A JP2569895B2 (ja) | 1990-05-08 | 1990-05-08 | 不揮発性半導体記憶装置及びその消去及び書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119395A JP2569895B2 (ja) | 1990-05-08 | 1990-05-08 | 不揮発性半導体記憶装置及びその消去及び書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414871A JPH0414871A (ja) | 1992-01-20 |
| JP2569895B2 true JP2569895B2 (ja) | 1997-01-08 |
Family
ID=14760438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2119395A Expired - Lifetime JP2569895B2 (ja) | 1990-05-08 | 1990-05-08 | 不揮発性半導体記憶装置及びその消去及び書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569895B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430859A (en) | 1991-07-26 | 1995-07-04 | Sundisk Corporation | Solid state memory system including plural memory chips and a serialized bus |
| DE4311358C2 (de) * | 1992-04-07 | 1999-07-22 | Mitsubishi Electric Corp | Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung |
| US5592415A (en) | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| JP2869695B2 (ja) * | 1993-12-08 | 1999-03-10 | ニチアス株式会社 | 軽量有機発泡体の製造方法 |
| JP3990485B2 (ja) | 1997-12-26 | 2007-10-10 | 株式会社ルネサステクノロジ | 半導体不揮発性記憶装置 |
-
1990
- 1990-05-08 JP JP2119395A patent/JP2569895B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414871A (ja) | 1992-01-20 |
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