JP3023330B2

JP3023330B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3023330B2
Application number: JP9152516A
Authority: JP
Inventors: 野正通浅
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-06-10
Filing date: 1997-06-10
Publication date: 2000-03-21
Anticipated expiration: 2015-03-21
Also published as: JPH1056091A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関する。

【０００２】

【従来の技術】電気的に記憶内容を消去し、かつ書換え
ることができるＲＯＭはＥＥＰＲＯＭ（エレクトリカリ
ー・イレーサブル・プログラマブルＲＯＭ）として知ら
れている。このＥＥＰＲＯＭは、紫外線消去型のＥＰＲ
ＯＭと比べ、ボード上に実装した状態で電気信号により
データの消去を行なうことができる。このため、ＥＥＰ
ＲＯＭは、各種制御用やメモリカードとして多く用いら
れている。

【０００３】図１５はこのＥＥＰＲＯＭ中の代表的なメ
モリセルの素子構造を示す断面図であり、図１６はその
等価回路図である。図１５において、例えばＰ型の基板
８０上にはＮ型拡散領域９１，９２及び９３が設けられ
ている。基板８０上の拡散領域９１，９２間には、絶縁
酸化膜９４を介して、第１層目の多結晶シリコン層から
形成された浮遊ゲート電極９５が設けられている。この
浮遊ゲート電極９５は、上記絶縁酸化膜９４の薄膜部９
４Ａを介して、上記Ｎ型拡散領域９２と重なっている。
上記浮遊ゲート電極９５上には、絶縁酸化膜９６を介し
て、第２層目の多結晶シリコン層から形成されたゲート
電極９７が設けられている。また、基板８０上の拡散領
域９２，９３間には、絶縁酸化膜９８を介して第１層目
の多結晶シリコン層から形成されたゲート電極９９が設
けられている。

【０００４】この図１５のメモリセルは２つのトランジ
スタ１，２を有する。即ち、１つは、Ｎ型拡散領域９１
をソース、Ｎ型拡散領域９２をドレイン、浮遊ゲート電
極９５を浮遊ゲート、ゲート電極９７を制御ゲートとす
る不揮発性メモリ素子としての浮遊ゲートトランジスタ
２である。他の１つは、Ｎ型拡散領域９２をソース、Ｎ
型拡散領域９３をドレイン、ゲート電極９９をゲートと
するエンハンスメント型の選択トランジスタ１である。
これらのトランジスタ１，２は直列に接続されている。
そして、図１６の等価回路に示されるように、トランジ
スタ１のドレイン及びゲートはデータ線ＤＬ及びワード
線ＷＬとして使用される。浮遊ゲートトランジスタ２の
浮遊ゲート及び制御ゲートは浮遊ゲートＦＧ及び制御ゲ
ートＣＧとして、ソースはソースＳとしてそれぞれ使用
される。なお、この図１５のメモリセルは１ビットのデ
ータを記憶する１ビットデータ記憶ユニット（記憶体）
を構成している。

【０００５】第１表動作モードＶ_WL Ｖ_CG Ｖ_S Ｖ_DL Ｖ_FG 浮遊ゲートの状態消去ＨＨ０Ｖ０ＶＨドレインから浮遊（“１”）ゲートへ電子注入書き込みＨ０ＶＨＨＬ浮遊ゲートからド（“０”）レインへ電子放出書き込みＨ０ＶＨ０ＶＬ電子の移動はない（“１”）読み出し５Ｖ０Ｖ０Ｖ１Ｖ − −

【０００６】第１表は上記図１６の等価回路で示される
メモリセルの動作モードを示すものである。このメモリ
セルでは、消去、“０”書き込み、“１”書き込
み、読み出しの４つの動作モードがある。以下、これらの
動作モードについて説明する。

【０００７】消去モードワード線ＷＬ及び制御ゲートＣＧが選択状態となり、電
位Ｖ_WL，Ｖ_CGとしてそれぞれ高電位Ｈ（例えば２０Ｖ）
が印加され、データ線ＤＬには０Ｖが印加される。この
とき、浮遊ゲートＦＧの電位Ｖ_FGは制御ゲートＣＧとの
間の容量結合により、高電位Ｈ（例えば１２Ｖ程度）に
なる。また、選択トランジスタ１がオンしており、浮遊
ゲートトランジスタ２のドレイン電位が０Ｖになってい
るので、図１１中の薄膜部９４Ａを介して、ファウラー
・ノルトハイム（Fowler- Noldheim）のトンネル効果に
より、浮遊ゲートトランジスタ２のドレインから浮遊ゲ
ートＦＧに電子が注入される。この動作をデータ消去動
作と称する。消去後のデータを“１”レベルとする。

【０００８】，データ“０”，“１”の書き込みモ
ード両モードとも、ワード線ＷＬの電位Ｖ_WLは高電位Ｈに、
制御ゲートＣＧの電位Ｖ_CGは０Ｖに、ソースＳの電位Ｖ
_Sは高電位Ｈ（例えば５Ｖ）にされる。さらに、“０”
書き込みモードのときには、データ線ＤＬの電位Ｖ_DLが
高電位Ｈ（データ入力“０”）にされる。浮遊ゲートＦ
Ｇは、制御ゲートＣＧとの容量結合により、低電位Ｌと
なる。この場合にはファウラー・ノルトハイムのトンネ
ル効果により、前記薄膜部９４Ａを介して、浮遊ゲート
トランジスタ２の浮遊ゲートＦＧからドレインに電子が
放出される。この動作をデータ“０”の書き込み動作と
称している。

【０００９】他方、“１”書込みモードのときには、デ
ータ線ＤＬの電位Ｖ_DLを０Ｖ（データ入力“１”）とす
る。一方、浮遊ゲートＦＧは制御ゲートＣＧと電位差が
ほとんどなく、０Ｖになる。この場合には電子の移動が
ない。よって、もし以前に浮遊ゲートＦＧに電子が注入
されて、データ“１”となっている場合には、その状態
を保つ。この動作をデータ“１”の書き込み動作と称し
ている。

【００１０】データの読み出しモードワード線ＷＬの電位Ｖ_WLを５Ｖにし、データ線ＤＬの電
位Ｖ_DLを約１Ｖ程度にし、制御ゲートＣＧの電位Ｖ_CGを
０Ｖにする。これにより、浮遊ゲートＦＧ中への蓄積電
荷の種類（電子もしくは正孔）に応じて、浮遊ゲートト
ランジスタ２のオン、オフが決定される。例えば、浮遊
ゲートＦＧに電子が蓄積されている状態（記憶データが
“０”レベル）では、浮遊ゲートトランジスタ２はオフ
状態になる。このときセル電流は流れない。他方、浮遊
ゲートＦＧに正孔が蓄積されている状態（記憶データが
“１”レベル）では、浮遊ゲートトランジスタ２はオン
状態になり、セル電流が流れる。このようなデータ読み
出しは、セル電流の有無に応じて動作するセンスアンプ
回路で行われる。

【００１１】上記のような浮遊ゲートトランジスタを用
いたメモリセルでは、データ消去を行なわない限り、一
度書き込まれたデータは理想的には半永久的に保持され
る。ところが、実際のメモリセルでは、データの消去も
しくは書き込みを行なった後は時間の経過に伴って浮遊
ゲート内の電荷が放出され、記憶されたデータが消失す
る。特に絶縁酸化膜等に欠陥があるセルでは電荷消失が
著しい。場合によっては、使用時に不良となることもあ
る。

【００１２】一般に、記憶データの保持特性を評価する
手法として、高温状態にして不良発生の時間を加速する
方法がある。これを高温放置テストと称している。図１
７は、この高温放置テストを３００℃で行なった際の、
浮遊ゲートトランジスタの閾値電圧（Ｖ_TH）の変化を示
す特性曲線図である。初期状態における閾値電圧は破線
で示すように約１Ｖである。

【００１３】先ず、浮遊ゲートから電子が放出され、
“０”レベルのデータを記憶している場合について述べ
る。このときには、その浮遊ゲートトランジスタの閾値
電圧は実質的に負の値、例えば−５Ｖとなる。このた
め、制御ゲートの電位が０Ｖでも電流が流れる。

【００１４】次に、浮遊ゲートに電子が注入され、
“１”レベルのデータを記憶している場合について述べ
る。その浮遊ゲートトランジスタの閾値電圧は、実質的
に高い値、例えば＋１０Ｖとなる。

【００１５】データの読み出し時には制御ゲート電位は
０Ｖに設定される。そして、メモリセルに記憶されたデ
ータが“０”であるか、あるいは“１”であるかの判定
は、センスアンプ回路の動作点、すなわち感知電位を、
メモリセルに適当な電流が流れるように設定することに
より行われる。この感知電位は図中の一点鎖線で示され
るように約−１Ｖに設定される。

【００１６】図１７において、“１”データのセルで
は、時間経過と共に浮遊ゲート内の電子が放出される。
これにより、その閾値電圧は時間経過と共に低下して、
初期の閾値電圧である１Ｖに近付いていく。他方、
“０”データのセルでは、時間経過と共に浮遊ゲート内
に電子が注入される。これにより、その閾値電圧は時間
経過と共に上昇して１Ｖに近付いていく。その途中の時
刻ｔ_Nに、センスアンプ回路の感知電位である−１Ｖを
通過する。

【００１７】図１８は、“０”レベルデータを記憶して
いるメモリセルの、高温放置テスト時のセル電流（Ｉ c
ell ）の変化を示す。時間の経過に伴ってセル電流が減
少する。電流値センスアンプ回路における感知レベル電
流Ｉ_S以下になると、センスアンプ回路は、本来は
“０”レベルであったデータを“１”と誤判定する。こ
のように誤ってデータが検出されるおそれがあるのは、
“０”レベルデータを記憶しているメモリセルのみであ
る。そして、この誤ったデータが検出される時刻をｔ_N
とする。この時刻ｔ_Nに達するまでの時間は、正常なメ
モリセルの場合には十分に長く、実使用上問題はない。
ところが、欠陥のあるメモリセルでは時刻ｔ_Nに至るま
での時間が小さい。そのため、製品の使用中に不良を起
こすこともある。特に、消去、書き込みを頻繁に繰返し
て行なうと絶縁酸化膜が著しく劣化し、不良が発生し易
くなる。

【００１８】図１９は、前記図１６の等価回路で示され
るメモリセルを使用してセルアレイを構成した、従来の
代表的なＥＥＰＲＯＭの回路図である。各メモリセルＭ
Ｃ−１１〜ＭＣ−ｍｎの浮遊ゲートトランジスタ２の制
御ゲートは、制御ゲート選択トランジスタ６を介して、
列デコーダ５−１〜５−ｎで選択される制御ゲート選択
線ＣＧＬ１〜ＣＧＬｎに接続されている。また、同一の
メモリセルにおける上記制御ゲート選択トランジスタ６
のゲートと選択トランジスタ１のゲートとは共に、行デ
コーダ４で選択される行線ＷＬ１〜ＷＬｍの１つに接続
されている。各メモリセル内の選択トランジスタ１のド
レインは列線ＤＬ１〜ＤＬｎに接続されている。上記列
線ＤＬ１〜ＤＬｎは、それぞれ、列選択トランジスタ７
を介してバス線８に接続されている。トランジスタ７の
ゲートは列選択線ＣＬ１〜ＤＬｎを介して列デコーダ５
に接続されている。上記バス線８には、データ入力回路
９及びセンスアンプ回路１０が接続されている。データ
入力回路９は、外部から入力される書き込み用データ信
号Ｄinに応じて、“０”もしくは“１”レベルのデータ
を出力する。センスアンプ回路１０は、選択されたメモ
リセルＭＣ中の記憶データのレベルを、“０”又は
“１”として検出する。その検出時に、センスアンプ回
路１０は、データ読み出しに必要なバイアス電圧をデー
タ線ＤＬに加える。つまり、センスアンプ回路１０はバ
イアス回路を含む。

【００１９】そして、上記センスアンプ回路１０での検
出データは、データ出力回路１２に入力される。読み出
しデータはこのデータ出力回路１２から外部に出力され
る。

【００２０】このような構成のＥＥＰＲＯＭでは、前記
のような欠陥等による、ランダムなビット性のセル不良
が発生する確率は、６４Ｋビット規模の記憶容量の装置
で１０³回程度の消去、書き込みを行なった場合におい
て、およそ０．１％〜０．２％位と多い。このため、実
用上の用途が限られてしまうという欠点があった。

【００２１】図２０は上記の不良率を大幅に改善した従
来のＥＥＰＲＯＭの一例の回路図である。前記のよう
に、メモリセルの不良は、“０”レベルのデータを記憶
しているものにつてのみランダムに発生する。このた
め、図２０のＥＥＰＲＯＭでは、同一のデータを２つの
メモリセルに記憶しておく。そして、一方のメモリセル
の“０”データが不良となっても、他方の“０”データ
が正常であれば、正常なデータが読み出されるようにし
ている。

【００２２】すなわち、このＥＥＰＲＯＭは次のように
構成される。２個の直列回路３Ａ，３Ｂで、１つのデー
タを記憶する１ビット分のメモリセル（１ビットデータ
記憶体）ＭＣを構成する。直列回路３Ａ，３Ｂは、選択
トランジスタ１Ａ，１Ｂと浮遊ゲートトランジスタ２
Ａ，２Ｂとを有する。メモリセル内の選択トランジスタ
１Ａ，１Ｂのドレインは列線ＤＬｉＡ，ＤＬｉＢ（ｉ＝
１〜ｎ）にそれぞれ接続されている。上記列線ＤＬｉ
Ａ，ＤＬｉＢは列選択トランジスタ７Ａ，７Ｂを介して
バス線８Ａ，８Ｂに接続されている。上記バス線８Ａ，
８Ｂは共に同一のデータ入力回路９に接続され、かつそ
れぞれセンスアンプ回路１０Ａ，１０Ｂに接続されてい
る。両センスアンプ回路１０Ａ，１０Ｂの出力はアンド
論理回路１１に入力される。この論理回路１１の出力は
データ出力回路１２に入力されている。

【００２３】このような構成のＥＥＰＲＯＭでは、１個
のメモリセルの選択時には、その中の２個の直列回路３
Ａ，３Ｂが同時に選択される。このため、正常動作の可
能性が高まる。即ち、いずれか一方の直列回路が“０”
不良となったとする。これにより、センスアンプ回路１
０Ａ，１０Ｂのどちらか一方の出力が“１”レベルにな
る。しかしながら他方の出力が正常な“０”レベルにな
っているとする。このときには、論理回路１１の出力は
“０”レベルとなる。これにより、正常な動作が行なわ
れることになる。

【００２４】前記のようなランダムな不良の通常のメモ
リセルとしての２個の直列回路３Ａ，３Ｂに同時に発生
する確立は非常に小さい。このため、このような２つの
直列回路を設ける方式では、不良発生率を図１９のもの
よりも２〜３桁改善できる。これにより、高信頼性のＥ
ＥＰＲＯＭを実現することができる。

【００２５】しかしながら、２個の直列回路で１ビット
のデータを記憶するため、記憶容量は通常の１／２とな
る。そのため、大容量化は困難である。また、センスア
ンプや周辺回路等も複雑となる。

【００２６】

【発明が解決しようとする課題】以上のように、従来の
不揮発性半導体記憶装置には、高信頼性が得られず、高
信頼性を得ようとすると１ビット分のメモリセルが大き
くなり、大容量化に向かないという問題があった。

【００２７】本発明は、このような事情を考慮してなさ
れたものであり、その目的は、高信頼性の得られる不揮
発性半導体記憶装置を、大容量化可能な構成を有するも
のとして提供することにある。

【００２８】

【課題を解決するための手段】本発明の第１の不揮発性
半導体記憶装置は、浮遊ゲートと制御ゲートを有する第
１および第２の不揮発性メモリセルと、前記第１および
第２の不揮発性メモリセルのドレイン端子にそれぞれ一
端が接続される第１および第２の選択トランジスタと、
前記第１および第２の選択トランジスタの他端とが接続
されてなる第１のノードと、前記第１のノードと接続さ
れるデータ線と、前記第１および第２の選択トランジス
タのゲートと接続されるワード線とを具備し、前記不揮
発性メモリセルは、半導体基板の表面にチャネル領域を
挟んで形成されたドレイン拡散層及びソース拡散層と、
そのチャネル領域上方のソース側拡散層側に形成される
第１の導電層よりなる浮遊ゲートと、第２の導電層より
なる制御ゲートより形成され、前記選択トランジスタ
は、前記チャネル領域上方のドレイン側拡散層側に形成
される第３の導電層より形成され、前記不揮発性メモリ
セルと前記選択トランジスタとの間には拡散層が形成さ
れないようにしたものとして構成される。本発明の第２
の不揮発性半導体記憶装置は、前記第１の装置におい
て、前記選択トランジスタにおける前記第３の導電層に
よる前記選択ゲートは、その一部が、前記不揮発性メモ
リセルにおける前記第２の導電層による前記選択ゲート
の上方にはオーバーラップする、オーバーラップ部分と
なっているものとして構成される。

【００２９】本発明の第３の不揮発性半導体記憶装置
は、浮遊ゲートトランジスタから構成した行列状に並ん
だ複数の不揮発性メモリセルと、各行に沿って並んだ複
数の前記メモリセルをそれぞれ活性化するための複数の
ワード線と、前記メモリセルとの間でデータを送受する
複数のデータ線と、前記データ線を選択する列デコーダ
と、前記ワード線を選択する行デコーダと、を有し、前
記各メモリセルに直列に、それぞれ、前記ワード線の対
応するものでオン、オフさせられる選択トランジスタが
接続されて直列ユニットを構成しており、行方向に並ぶ
これらの直列ユニットの一対が順次互いにそれぞれ並列
に接続されてデータ記憶体を構成しており、各列方向に
並ぶ複数の前記データ記憶体における前記一対の選択ト
ランジスタ側がそれらに対応する各１本の前記データ線
に接続され、前記複数のデータ記憶体における前記一対
のメモリセル側がそれぞれ共通ソースとして一括して互
いに接続されており、前記メモリセルは、半導体基板の
表面にチャネル領域を挟んで形成されたドレイン側拡散
層及びソース側拡散層と、そのチャネル領域上方のうち
のソース側拡散層寄りに形成した第１多結晶シリコン層
による浮遊ゲート及び第２多結晶シリコン層による制御
ゲートとにより構成され、前記選択トランジスタは、前
記チャネル領域上方のうちのドレイン側拡散層寄りに第
３多結晶シリコン層による選択ゲートを形成することに
より構成され、前記メモリセルと前記選択トランジスタ
との間には拡散層が形成されないようにしたものとして
構成される。

【００３０】本発明の第４の不揮発性半導体記憶装置
は、前記第３の装置において、前記選択トランジスタに
おける前記第３多結晶シリコン層による前記選択ゲート
は、その一部が、前記メモリセルにおける前記第２多結
晶シリコン層による前記選択ゲートの上方にオーバーラ
ップする、オーバーラップ部分となっているものとして
構成される。

【００３１】本発明の第５の不揮発性半導体記憶装置
は、不揮発性メモリセルとしての行列状に並んだ複数の
浮遊ゲートトランジスタと、前記メモリセルとの間でデ
ータを送受する複数のデータ線と、前記メモリセルの各
行方向に並ぶものをそれぞれ選択する複数のワード線
と、前記データ線を選択する列デコーダと、前記ワード
線を選択する行デコーダと、を有し、行方向に並ぶ隣り
合う一対の前記メモリセルの一端同士が順次互いにそれ
ぞれ接続されてセルのペアを作っており、これらの各ペ
アは、それぞれ、前記ワード線の対応するものによって
オン、オフさせられる選択トランジスタを介して前記デ
ータ線に直列に接続されてデータ記憶体を作っており、
前記各データ記憶体における前記一対のメモリセルのチ
ャネルの長さの方向がデータ線に平行ではなく互いにあ
る角度をなすものとなし、これによって２つのメモリセ
ルのそれぞれのチャネルを横切る方向にそれらの上方向
に形成されるゲート同士がワード線方向に一致せずに横
並びしないようにして、２つのメモリセルのワード線を
近づけ得るものに構成し、且つ２つのメモリセルのソー
スを互いに独立なものとして共通接続しないようにした
ものとして構成される。

【００３２】メモリセルと選択トランジスタとを直接隣
り合うように構成して、両者間に拡散層が存しないよう
にすれば、より小形化が図られる。

【００３３】１ビットデータ記憶体中の２つのメモリセ
ルは、マトリクス状に配列されたメモリセルのうちの行
方向に並ぶ２つのものあるいは列方向に並ぶ２つのもの
を採用することができる。前者の場合においては、隣り
合う２つのメモリセル間を分離するフィールド部分を設
けることなく、ある拡散層を隣り合う一方のメモリセル
のドレインとして用いると共に、他方のメモリセルのソ
ースとして用いることができる。これにより、行方向の
寸法がより小形化される。

【００３４】１ビットデータ記憶体が２つのメモリセル
で構成される第１の部分と１つのメモリセルで構成され
る第２の部分とを作ることにより、セル面積のむやみな
増大を防ぎつつ、高信頼性を得ることが可能となる。こ
の場合において、第１及び第２の部分を同一メモリセル
アレイ内に存するものとして両者でビット線を共通にす
ることもできる。また、両者を異なるメモリセルアレイ
に存するものとすれば、両者のビット線は当然別々のも
のとなる。

【００３５】

【発明の実施の形態】先ず、本発明の実施例が得られる
までの経過について述べる。

【００３６】図２１（ａ），（ｂ）は、各メモリセルを
より微細化可能なものとした、本発明者の考えたＥＥＰ
ＲＯＭの一部（１つのセル、１ビットデータ記憶体）を
示す。図２１（ａ）は、実際の配列状態を示す平面図で
ある。ここにおいて、一点鎖線ａ，ｂ，ｃ，ｄで囲まれ
た部分が１つのメモリセルを示す。図２１（ｂ）は、同
図（ａ）のＡ−Ａ線断面図である。図２１が図１５と異
なる点は、図２１では浮遊ゲートトランジスタ２の絶縁
酸化膜９４を約１００Ａの薄膜とし、さらに図２１では
トンネル電流を流す図１５の薄膜部９４Ａを省略した点
にある。図２１（ａ），（ｂ）において、図１５と同様
の部分には図１５と同一符号を付している。

【００３７】このような構成にしたので、浮遊ゲートト
ランジスタ２の厚さ方向の寸法を大幅に小さくすること
ができる。しかしながら、横方向の寸法は、図２１
（ａ）からわかるように、コンタクト部９０によって決
められる。すなわち、コンタクト９０の寸法ｌ₁、コン
タクトとドレインｎ⁺拡散層９０との余裕ｌ₂および隣
接するドレインｎ⁺拡散層との分離用フィールド部の寸
法ｌ₃でセルの大きさが決められる。これらの寸法は決
められた製造プロセスにおいては決められている。この
ため、上記各寸法を任意に小さくするのは事実上困難で
ある。よって、図１７のメモリセルを２つ用いて、前記
の高信頼性不揮発性半導体メモリ（１ビットデータ記憶
体）を構成しようとすると、やはり、チップが大きくな
ってしまい、大容量化は困難と考えられる。

【００３８】図１（ａ）は、図２１をふまえてなされた
ものである。図１（ａ）が図２１（ａ）と異なるところ
は、トランジスタ１Ａ，２Ａを有するセルおよびトラン
ジスタ１Ｂ，２Ｂを有するセルの２つのＮＡＮＤ構成の
セルに対して、１つのコンタクト９０を共通に形成した
点にある。その等価回路を図１（ｃ）に示す。このよう
にコンタクト９０を１つとすると、メモリセルの横方向
の寸法は、コンタクト部９０では決まらず、浮遊ゲート
９５の幅ｗ₁と浮遊ゲート９５，９５間の距離ｗ₂とに
よって決まる。すなわち、浮遊ゲート９５の最小加工基
準によってセルの横方向寸法が決まるので、装置全体の
寸法は大幅に小さくなる。実際のメモリセルでの大きさ
を比較すると、図２１に示されるメモリセルを２つ用い
て構成した場合にくらべて、図１の鎖線ａ，ｂ，ｃ，ｄ
で囲まれたメモリセル（１ビットデータ記憶体）の面積
は約７０％に縮小される。図１（ａ）のＡ−Ａ線断面図
は、同図（ｂ）に示される。

【００３９】次に、この図１のメモリセルの動作を説明
する。

【００４０】図１（ｃ）の等価回路において、消去およ
び書き込み動作は図１６のメモリセルと同様に行なわれ
る。読み出しモードのときは、ワード線ＷＬを５Ｖ、デ
ータ線ＤＬを約１Ｖ、制御ゲートＣＧを０Ｖにする。も
し、メモリセルにデータ“１”が記憶されているとす
る。すなわち、２つのトランジスタ２Ａ，２Ｂの浮遊ゲ
ート９５，９５にそれぞれ電子が注入されており、これ
らのトランジスタ２Ａ，２Ｂのしきい値が１０Ｖになっ
ているとする。すると、読み出し時に２つのトランジス
タ２Ａ，２Ｂには共に電流が流れない。

【００４１】又、データ“０”が記憶されているとす
る。すなわち、２つのトランジスタ２Ａ，２Ｂの浮遊ゲ
ート９５，９５に正孔が注入されていれば、浮遊ゲート
トランジスタ２Ａ，２Ｂのしきい値は例えば−５Ｖとな
る。これにより、読み出し時に２つのトランジスタ２
Ａ，２Ｂは共にオンし、データ線ＤＬを通してトランジ
スタ１Ａ，２Ａ；１Ｂ，２Ｂに電流が流れる。

【００４２】今、一方のトランジスタ２Ａの酸化膜９４
等に欠陥があって浮遊ゲート９５内の正孔は負の電荷が
放出されてしまうとする。このとき、記憶データが
“１”であれば、浮遊ゲート９５からは電子が放出さ
れ、トランジスタ２Ａのしきい値は初期値である１Ｖと
なる。しかしながら、制御ゲートＣＧが０Ｖであるた
め、トランジスタ２Ａはオフ状態を保つ。このため誤動
作は起こらない。逆に、記憶データが“０”であれば、
浮遊ゲート９５からは正孔が放出され、やはりしきい値
は−５Ｖから１Ｖに変わり、トランジスタ２Ａはオフと
なる。しかしながら、他方の正常なトランジスタ２Ｂの
しきい値はあい変わらず−５Ｖである。このため、この
トランジスタ２Ｂを介してデータ線ＤＬに電流が流れる
ので、誤動作は起こらない。

【００４３】以上のように、たとえ２つのトランジスタ
のうちの一方、例えばトランジスタ２Ａが不良となって
も、他のトランジスタ２Ｂが正常であれば、メモリセル
全体としては正常動作を行なう。

【００４４】図２は１ビットタイプのものについて回路
構成図を示したが、多ビットタイプに構成することもで
きる。図３は、４ビットタイプのものを示し、図２の破
線で囲んだ部分に相当する部分を示す。このように構成
することにより、４ビットデータの入出力が行われる。

【００４５】図４には本発明に関連する別の装置例を示
す。図４（ａ）は、図１（ａ）の破線ａ，ｂ，ｃ，ｄで
囲まれた部分に相当する部分（１ビットデータ記憶体）
を示す。図４が図１と異なる点は、選択ゲートトランジ
スタ１を１つとした点にある。このような構成にする
と、図４（ａ）に示すように、データ線ＤＬにつながる
Ｎ型拡散層領域９３の面積を小さくすることができる。
これにより、拡散層９３の寄生容量を小さくして、デー
タ線ＤＬの充放電を速くして、高速動作を達成できる。
図４（ａ）の場合のメモリセルサイズは、図１（ａ）の
ものと同じとなる。図４（ｂ）は、同図（ａ）のＡ−Ａ
線断面図である。図４（ｃ）は同図（ａ）の等価回路で
あり、図５はＥＥＰＲＯＭの回路構成図である。

【００４６】図６は、本発明の実施例である。この実施
例は、微細化に好適な例を示す。図６の実施例が図４の
例と異なる点は、２つの浮遊ゲートトランジスタ２Ａ，
２Ｂのソースを分離して、ソースＳ_A，Ｓ_Bとした点に
ある。２つのソースＳ_A，Ｓ_Bのソース配線（Ａｌ）は
図面のレイアウト上２本となる。しかしながら、ソース
Ｓ_A，Ｓ_Bを同一のソース線に接続しても良い。このよ
うな図３の構成にすると、メモリセルサイズは、図２１
のものにくらべて、６３％になり、大幅に小さくでき
る。

【００４７】図８（ａ）、（ｂ）には、本発明の実施例
を示す。この例は、第３層目の多結晶シリコン層を用い
ることによりさらにメモリセルサイズの小形化を可能と
したものである。即ち、特に同図（ｂ）からわかるよう
に、第１層目の多結晶シリコンにより浮遊ゲート９５を
形成し、第２層目の多結晶シリコンにより制御ゲート９
７を形成する。この後、絶縁膜１０２を形成し、その後
ワード線となる選択ゲート１０３を第３層目の多結晶シ
リコンで形成する。このような構成にすることにより、
図２１における浮遊ゲートトランジスタ２と選択トラン
ジスタ１の間の拡散層９２をなくすことができる。この
拡散層９２をなくすことができる分、セルサイズをより
小さくできる。即ち、メモリセルサイズを図２１のもの
にくらべて、５６％とできる。さらに、図８（ｂ）から
わかるように、浮遊ゲート９５とコントロールゲート９
７の間にＮ層９６Ａを設けて、絶縁膜をＯ−Ｎ−Ｏ（Ox
ide-Nitride-Oxide ）の３層構造としている。このよう
な３層構造にすることにより、２つのゲート９５、９７
間の絶縁膜を薄膜化しても、絶縁耐圧を高く設定でき
る。図８（ａ）の等価回路は、同図（ｃ）に示される。

【００４８】図７は、図８の変形例を、図８（ｂ）と同
一断面で示す。図８（ｂ）において、浮遊ゲート９５
は、制御ゲート９７の形成時に、そのゲート９７の成形
に続けてゲート９７をマスクにしてエッチングされ、ゲ
ート９７とほぼ同一寸法に形成される。この後第３層目
の選択ゲート１０３を形成すると、選択ゲート１０３と
浮遊ゲート９５とが直接的に対向するため、場合によっ
ては、浮遊ゲート９５と選択ゲート１０３との間の耐圧
が悪くなることが懸念される。図７はこれを改善したも
のである。先ず浮遊ゲート９５を形成しておき、その後
制御ゲート９７をこの浮遊ゲート９５を十分に覆うよう
に形成する。図中、９１Ａ，９２ＡはＮ型の拡散層であ
り、拡散層９１、９３よりは多少濃度がうすくても良
い。このような構成にすると、浮遊ゲート９５は完全に
Ｏ−Ｎ−Ｏの絶縁膜に覆われることになる。これによ
り、浮遊ゲート９５と選択ゲート１０３との耐圧が向上
し、信頼性も向上する。

【００４９】以上に説明した不良モードは、浮遊ゲート
９５と半導体基板８０との間の絶縁酸化膜等の劣化、欠
陥が原因の電流リークにより浮遊ゲート中の電荷が消失
してしまうモードである。しかしながら、劣化がひどい
場合には、Ｗ／Ｅ（ライト／リード）をくり返すことに
より、完全に破壊してしまうこともある。この完全破壊
時には、浮遊ゲート９５とドレイン９２が完全にショー
トしてしまう。これにより、浮遊ゲート９５の電位は制
御ゲート９７の電位によらず、ドレイン９２の電位と等
しくなる。このような不良が生じても、読み出し時のド
レイン９２の電圧を１Ｖ以下に設定しておけば本発明の
効果には変わりがない。即ち、破壊したセルの初期しき
い値は１Ｖである。このため、読み出し時のドレイン電
圧を１Ｖ以下にしておけば、破壊したセルは読み出し時
常にオフした状態となる。このため、本発明のメモリセ
ルの効果が発揮できる。

【００５０】図９は、１ビットデータ記憶体を１トラン
ジスタで構成でき、且つ微細化に適する装置例（ＥＥＰ
ＲＯＭ）の一部を示す。この図９のものは、図２１にお
ける選択トランジスタ１を省略したものと同等で、トラ
ンジスタとしては浮遊ゲートトランジスタ２のみを有す
る。図９（ｂ）は同図（ａ）のＡ−Ａ線断面図、同図
（ｃ）は同図（ａ）の等価回路である。

【００５１】次にこれらの動作を説明する。

【００５２】書き込み時には、ドレインＤに高電圧（例
えば７Ｖ）、ソースＳに０Ｖ、制御ゲートＣＧに高電圧
（例えば１２Ｖ）を印加する。これにより、ホットエレ
クトロン効果により電子が発生する。それらの電子が浮
遊ゲートに注入される。これによりこのトランジスタの
しきい値は正の方向へシフトし、例えば８Ｖとなる。

【００５３】消去時には、ドレインＤを浮遊状態にし、
制御ゲートＣＧを低電位（例えば０Ｖ）、ソースＳに高
電圧（例えば１２Ｖ）を印加する。このようにすると、
ファウラー・ノルトハイムのトンネル効果により、浮遊
ゲート中の電子がソースＳに放出される。これにより、
このトランジスタのしきい値は負の方向へシフトする。
この場合において、消去し過ぎるとしきい値が負となっ
てしまう。このため、適度なところで消去を止める必要
がある。通常は、消去後のしきい値を０〜５Ｖの間に設
定する。好ましくは、１〜２Ｖ位にする。通常、このタ
イプのメモリでは、ソースを共通に接続するので、複数
のメモリセルが一括消去される。

【００５４】読み出し時には、ドレインＤに約１Ｖ、ソ
ースＳに０Ｖ、制御ゲートＣＧに５Ｖを印加する。この
とき、セルが書き込み状態にあればこのトランジスタは
オフして電流は流れない。一方、セルが消去状態であれ
ば、オンして電流が流れる。これをセンスアンプにより
感知して記憶データを読み出す。

【００５５】このようなメモリセルは微細化に好適であ
るものの、消去時には複数のメモリセル（場合によって
はチップのすべてのメモリセル）を一括して消去し、そ
のしきい値を一定の値に制御する必要がある。しかる
に、消去時に酸化膜中をトンネル電流が流れると、酸化
膜中の欠陥等に電子がトラップされ、書き込み、消去
（Ｗ／Ｅ）をくり返すことにより、消去特性が劣化する
という不良が生じてくる。このような不良は偶発的にあ
る確率で起こることが多い。例えばＷ／Ｅを１万回程度
行った初期の段階では、１Ｍビットメモリの場合１〜数
ビット位が消去不良を起こす。

【００５６】図１０は、図９（ａ）〜（ｃ）のセルを用
いて、消去不良を改善したＥＥＰＲＯＭの全体を示す。
この例では、各１ビットを、破線４０からわかるよう
に、２つのメモリセル３０Ａ，３０Ｂで構成するように
している。このようにすると、偶発的に一方のメモリセ
ルが消去不良を起こしても、他方のメモリセルが正常に
消去される。このため、チップ全体を一括消去する際に
も、全メモリセルが均一に消去される。この図１０の例
では、共通ソースＶＳ＊は全セル共通に設けている。し
かしながら、このメモリセルアレイを複数のブロックに
分割し、各々のブロックに共通ソースを設けてブロック
毎に消去を行なっても良い。

【００５７】図１１は、図１０の具体例としての平面パ
ターン図を示し、同図（ａ）の部分７ｂに対応する。図
１１と図１０とにおいて同一の部材には同一の符号を付
している。また、図１１のａｂｃｄは、図９のａｂｃｄ
に対応する。

【００５８】図１２には、図１０を変形した装置例を示
す。

【００５９】この装置例では、メモリセルアレイを、ワ
ード線ＷＬ１〜ＷＬｋにつながる第１の部分と、ワード
線ＷＬ（ｋ＋１）〜ＷＬｍにつながる第２の部分に分け
ている。ワード線ＷＬ１〜ＷＬｋを選択する第１の行デ
コーダ３２−１と、ワード線ＷＬ（ｋ＋１）〜ＷＬｍを
選択する第２の行デコーダ３２−２を別々に設けてい
る。そして、第１の部分においては、図１０の例と同様
に、１ビットデータ記憶体を２つのセルで構成して高信
頼性のメモリ領域としている。第２の部分は、１ビット
データ記憶体を１つのセルで構成した通常のメモリ領域
である。このような構成は、特にＷ／Ｅの高信頼を要求
される領域にのみ２セル／ビット構成を適用したものと
いえる。このため、信頼性を高めつつチップ面積の増加
を最小限に押えることができる。

【００６０】この例では、共通ソースをＶＳ＊１とＶＳ
＊２とに分離したが、これらを共通としても良い。さら
に、この例では、データ線は共通とした。しかしなが
ら、メモリセルとして、例えば図１〜図６，図８に示し
たメモリセルを用いる場合には、第１の部分と第２の部
分のメモリセルの横方向のピッチが互いに異なる。この
ため、アレイを第１及び第２の部分で完全に分離し、そ
れぞれに行デコーダと列デコーダを別々に設けても良
い。

【００６１】図１３にはさらに別の例を示す。図１３で
は、行方向に並ぶメモリセルを左右にすべて接続し、破
線４０に示すように、左右にとなり合った１対のメモリ
セルを１ビットデータ記憶体とする。

【００６２】即ち、図１３において、行方向に並ぶメモ
リセルを順次直列に接続している。即ち、あるメモリセ
ル３０−１のドレインＤとその左側のメモリセル３０−
２のドレインＤを接続し、あるメモリセル３０−１のソ
ースＳとその右側のメモリセル３０−３のソースＳとを
接続している。つまり、ある隣り合う２つのメモリセル
についてみれば、あるセルのドレインと他のセルのドレ
インとが互いに接続され、他の隣り合う２つのメモリセ
ルについてみればあるセルのソースと他のセルのソース
とが互いに接続されている。そして、各メモリセルのド
レインＤにはデータ線ＤＬ１〜ＤＬｎが接続され、ソー
スＳには共通ソースＳ＊１〜Ｓ＊（ｎ＋１）が接続され
ている。これらの共通ソースＳ＊１〜Ｓ＊（ｎ＋１）は
さらに共通ソースＶＳ＊に接続されている。これによ
り、同図に破線４０で囲んで例示するように、左右１対
のメモリセル３０−１，３０−２が１ビットのメモリセ
ルを構成する。

【００６３】図１３の例の実際のレイアウトの一例を図
１４（ａ）〜（ｃ）に示す。特に、同図（ｂ）からわか
るように、ワード線方向にはソースＳとドレインＤの拡
散層が交互に設けられている。これらの拡散層は隣接す
る２つのトランジスタについて共用される。即ち、例え
ば、メモリセル３０−１，３０−２について着目すれ
ば、これらの間に存するドレインＤ１は、上記２つのメ
モリセル３０−１，３０−２のドレインＤ，Ｄとして共
用される。また、メモリセル３０−１，３０−３の間に
存するソースＳ１は、これらの２つのメモリセルのソー
スＳ，Ｓとして共用される。つまり、各メモリセル間に
は分離用のフィールド酸化膜は必要なく、現に存しな
い。このため、ワード線方向の微細化が達成される。

【００６４】特に、図１４（ａ）からわかるように、デ
ータ線ＤＬ１，ＤＬ２，…及び共通ソース（ソース配
線）Ｓ＊１，Ｓ＊２，…が図において上下方向にＡｌ配
線によって形成されている。これらのデータ線及びソー
ス配線は、所定の間隔でコンタクト９０，９０，…によ
って拡散層（ソース、ドレイン）に接続されている。コ
ンタクトの間隔は、ドイレンあるいはソースの拡散層の
抵抗が特性に影響を及ぼさない程度にする。

【００６５】以上に説明した各例は、そのほとんどが１
ビットタイプのものである。しかしながら、図３のよう
に多ビットタイプのものとできるのは当然である。

【００６６】図１〜図６では、セルの選択トランジスタ
１，１Ａ，１Ｂのゲートは第２層目の導電層（例えばポ
リシリコン）で構成された例を示したが、例えば、浮遊
ゲートを形成している第１層目の導電層（例えばポリシ
リコン）と第２層目の導電層との２層構造とし、この１
層目と２層目の導電層の間の絶縁膜をエッチングしてシ
ョートして構成しても良い。このようにすれば、浮遊ゲ
ートトランジスタ２を形成するのと同じ工程で選択トラ
ンジスタ１，１Ａ，１Ｂが形成できるので、加工マージ
ンが向上する。

【００６７】

【発明の効果】本発明によれば、メモリセルと選択トラ
ンジスタの間に拡散層を作らないようにしたので、この
分だけセルサイズを小さくすることができる。実際に
は、メモリセルと選択トランジスタの組の両側にソース
／ドレインとしての拡散層を形成するには、メモリセル
の浮遊ゲート、制御ゲート、さらに選択トランジスタの
選択ゲートを作った後にイオン打込み等によって作る
が、選択ゲートにオーバーラップ部分を設けてメモリセ
ルに重なるようにしたので、選択ゲートがすれても、２
つのトランジスタ間に隙間が出来ることはなく、２つの
トランジスタ間に拡散層が形成されない構造のものを提
供できる。

【００６８】さらに、本発明によれば、１本のワード線
を分岐させ、分岐させた各ワード線でそれぞれメモリセ
ルを選択するようにしたので、ポリシリコンで作られる
ゆえに一般的に断線等のおそれの考えられるワード線の
一方の欠陥があっても、それを他方のワード線でカバー
することが可能であり、製品の歩留りを上げることがで
きる。

【００６９】さらに、本発明によれば、１ビットデータ
記憶体を、高信頼性の要求される部分のみ１ビット／２
セルとして、その要求の低い部分については１ビット／
１セルとでき、これにより製品全体としての信頼性を高
めつつ不用意に製品全体が大形化するのを防ぐことがで
きる。

【００７０】さらに、本発明によれば、ワード線方向に
並ぶメモリセル間のアインレーションをなくすようにし
たので、製品全体を小形化できる。

【００７１】さらに、本発明によれば、あるワード線に
並ぶメモリセルにおける共通ドレイン及び共通ソース
を、それと隣り合うワード線に並ぶメモリセルの共通ド
レイン及び共通ソースを、それと隣り合うコード線に並
ぶメモリセルの共通ドレイン及び共通ソースを、データ
線方向に走る各１本の拡散層でそれぞれ一体化するよう
にしたので、共通ドレインからデータをデータ線に取り
出すコンタクトを共通ドレイン毎のものから、所定数の
共通ドレイン毎のものにして、コンタクト数を減らし、
小形化することができる。

【００７２】さらに、本発明によれば、１ビットデータ
記憶体としての２つのメモリセルの向きを、ワード線に
沿った真横に平行に並んだものではなく、データ線に対
して多少角度をつけて、２つのメモリセルのチャネルが
平行にならず、それらのゲートが一直線上に横並びしな
いようにしたので、２つのメモリセルの間隔を狭めて、
製品を小形化することができる。

【図面の簡単な説明】

【図１】本発明に関連する装置例の部分平面パターン
図、そのＡ−Ａ線断面図、その等価回路図。

【図２】その１ビットタイプの全体回路図。

【図３】その４ビットタイプの全体回路図。

【図４】別の装置例の部分平面パターン図、Ａ−Ａ線断
面図、その等価回路図。

【図５】その全体回路図。

【図６】本発明の部分平面パターン図及びその等価回路
図。

【図７】別の装置例の部分断面図。

【図８】別の実施例の部分平面パターン図、そのＡ−Ａ
線断面図及びその等価回路図。

【図９】別の装置例の部分平面パターン図、そのＡ−Ａ
線断面図及びその等価回路図。

【図１０】別の例の全体回路図。

【図１１】その平面パターン図。

【図１２】別の例の全体回路図。

【図１３】別の例の全体回路図。

【図１４】図９に基づいて構成した実際の装置の一部の
平面パターン図、Ａ−Ａ線断面図及びＢ−Ｂ線断面図。

【図１５】従来例のメモリセルの断面図。

【図１６】その等価回路図。

【図１７】その特性図。

【図１８】その特性図。

【図１９】従来の装置の全体回路図。

【図２０】従来の装置の異なる例の全体回路図。

【図２１】本発明者の創作に係るメモリセルの平面パタ
ーン図及びそのＡ−Ａ線断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/792 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 16/04 G11C 16/06 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】浮遊ゲートと制御ゲートを有する第１およ
び第２の不揮発性メモリセルと、前記第１および第２の不揮発性メモリセルのドレイン端
子にそれぞれ一端が接続される第１および第２の選択ト
ランジスタと、前記第１および第２の選択トランジスタの他端が接続さ
れるデータ線と、前記第１および第２の不揮発性メモリセルの他端が接続
されるソースと、前記第１および第２の選択トランジスタのゲートと接続
されるワード線とを具備し、前記不揮発性メモリセルは、半導体基板の表面にチャネ
ル領域を挟んで形成されたドレイン拡散層及びソース拡
散層と、そのチャネル領域上方のソース側拡散層側に形
成される第１の導電層よりなる浮遊ゲートと、第２の導
電層よりなる制御ゲートより形成され、前記選択トラン
ジスタは、前記チャネル領域上方のドレイン側拡散層側
に形成される第３の導電層より形成され、前記不揮発性
メモリセルと前記選択トランジスタとの間には拡散層が
形成されないようにしたことを特徴とする不揮発性半導
体記憶装置。
【請求項２】前記選択トランジスタにおける前記第３の
導電層による前記選択ゲートは、その一部が、前記不揮
発性メモリセルにおける前記第２の導電層による前記選
択ゲートの上方にはオーバーラップする、オーバーラッ
プ部分となっている、請求項１記載の不揮発性半導体記
憶装置。
【請求項３】浮遊ゲートトランジスタから構成した行列
状に並んだ複数の不揮発性メモリセルと、各行に沿って並んだ複数の前記メモリセルをそれぞれ活
性化するための複数のワード線と、前記メモリセルとの間でデータを送受する複数のデータ
線と、前記データ線を選択する列デコーダと、前記ワード線を選択する行デコーダと、を有し、前記各メモリセルに直列に、それぞれ、前記ワード線の
対応するものでオン、オフさせられる選択トランジスタ
が接続されて直列ユニットを構成しており、行方向に並
ぶこれらの直列ユニットの一対が順次互いにそれぞれ並
列に接続されてデータ記憶体を構成しており、各列方向に並ぶ複数の前記データ記憶体における前記一
対の選択トランジスタ側がそれらに対応する各１本の前
記データ線に接続され、前記複数のデータ記憶体におけ
る前記一対のメモリセル側がそれぞれ共通ソースとして
一括して互いに接続されており、前記メモリセルは、半導体基板の表面にチャネル領域を
挟んで形成されたドレイン側拡散層及びソース側拡散層
と、そのチャネル領域上方のうちのソース側拡散層寄り
に形成した第１多結晶シリコン層による浮遊ゲート及び
第２多結晶シリコン層による制御ゲートとにより構成さ
れ、前記選択トランジスタは、前記チャネル領域上方のうち
のドレイン側拡散層寄りに第３多結晶シリコン層による
選択ゲートを形成することにより構成され、前記メモリ
セルと前記選択トランジスタとの間には拡散層が形成さ
れないようにした、不揮発性半導体記憶装置。
【請求項４】前記選択トランジスタにおける前記第３多
結晶シリコン層による前記選択ゲートは、その一部が、
前記メモリセルにおける前記第２多結晶シリコン層によ
る前記選択ゲートの上方にオーバーラップする、オーバ
ーラップ部分となっている、請求項３の不揮発性半導体
記憶装置。
【請求項５】不揮発性メモリセルとしての行列状に並ん
だ複数の浮遊ゲートトランジスタと、前記メモリセルとの間でデータを送受する複数のデータ
線と、前記メモリセルの各行方向に並ぶものをそれぞれ選択す
る複数のワード線と、前記データ線を選択する列デコーダと、前記ワード線を選択する行デコーダと、を有し、行方向に並ぶ隣り合う一対の前記メモリセルの一端同士
が順次互いにそれぞれ接続されてセルのペアを作ってお
り、これらの各ペアは、それぞれ、前記ワード線の対応
するものによってオン、オフさせられる選択トランジス
タを介して前記データ線に直列に接続されてデータ記憶
体を作っており、前記各データ記憶体における前記一対のメモリセルのチ
ャネルの長さの方向がデータ線に平行ではなく互いにあ
る角度をなすものとなし、これによって２つのメモリセ
ルのそれぞれのチャネルを横切る方向にそれらの上方向
に形成されるゲート同士がワード線方向に一致せずに横
並びしないようにして、２つのメモリセルのワード線を
近づけ得るものに構成し、且つ２つのメモリセルのソー
スを互いに独立なものとして共通接続しないようにし
た、不揮発性半導体記憶装置。