JP4966472B2 - 小ページサイズの書込みと消去を有する電気的消去可能プログラマブル読出し専用メモリ - Google Patents

Description

【０００１】
発明の背景
発明の分野
本発明は、小ページサイズの消去と書込みを有するフラッシュ電気的消去可能なプログラマブル読出し専用メモリ（「フラッシュＥＥＰＲＯＭ」）セルのアレイに関する。より詳細には、本発明は、スマートカード用途の埋込みマイクロプロセッサ内の現在の技術水準のＥＥＰＲＯＭに代わる小ページサイズのフラッシュＥＥＰＲＯＭの使用に関する。
【０００２】
関連技術の説明
従来のマイクロプロセッサスマートカード集積回路（「ＩＣ」）は、それぞれコードとデータ記憶用にそれぞれマスクＲＯＭとＥＥＰＲＯＭを使用してきた。コード記憶用のマスクＲＯＭの使用は、特にスマートカードがきわめてソフトウェア集約的となるため、ソフトウェアの変更に関連するコスト及び製品化までの時間において重大な欠点を有する。具体的には、かかる欠点の一つは、マスクＲＯＭの長期に渡る開発時間とそれ固有の柔軟性の欠如である。そのため、設計とそのソフトウェアを新規ＩＣに組み込むのが大きな仕事となるのである。
【０００３】
従来のＥＥＰＲＯＭ技術がマスクＲＯＭと同じメモリサイズを実装するのにダイ領域の６倍を占有する場合があるため、ダイサイズのかかる増大に伴うコストを考慮すると、マスクＲＯＭをこれらのＥＥＰＲＯＭ技術で置換することができなかった。さらに、ダイサイズのますますの大型化とともに、ＥＥＰＲＯＭセルの大きなサイズがシリコンのコストを高めてきた。
【０００４】
フラッシュＥＥＰＲＯＭ技術は多くの用途でＥＥＰＲＯＭ技術の実行可能な代用技術と考えられているが、その機能は、ＥＥＰＲＯＭ技術のそれと同一ではない。バイト単位で消去又は書込みできるＥＥＰＲＯＭとは異なり、フラッシュＥＥＰＲＯＭは大きな多バイトサイズブロックの消去及び書込みを行う。特に、フラッシュＥＥＰＲＯＭでは、ブロックサイズより小さいデータの部分の書き込みは、１つのブロックのセルをレジスタに読み出すことから始まる。レジスタ内の個別セルに所望のプログラム変更が加えられる。次に、フラッシュＥＥＰＲＯＭ配列内のブロックが消去され、書き換えられたレジスタ内容がそのブロックに書き込まれる。
【０００５】
フラッシュＥＥＰＲＯＭにおけるこの消去及び書込みプロセスにはいくつかの問題が発生する。第一に、フラッシュＥＥＰＲＯＭ内のメモリのブロックを消去又は書込みするには、そのブロックの大きさのレジスタが必要となる。消去可能なブロックが大きければ大きいほど、レジスタが大きくなり、またそれがチップ上に占有する領域も大きくなる。第二に、ブロックサイズが大きければ大きいほど、マイクロプロセッサが取り扱うデータも多くなる。その結果、マイクロプロセッサはより大きくより複雑なものとなり、処理時間もずっと多くなる。マイクロプロセッサからすると、ひとつひとつのデータが小さければ小さいほど取り扱いやすいのである。第三に、フラッシュＥＥＰＲＯＭの耐久性が低下する。スマートカードなどの多くの用途では、一度に書き込む新規データのバイト数は小さい。消去ブロックは比較的大きいため、同一ブロック内の多くのバイトはデータを変更する必要性がないにもかかわらず、同一消去ブロックに含まれる全バイトを同時に消去しなければならないために消去されてしまう。かかるバイトはまず読み取られてから消去され、それまで保持されていた同じデータで上書きされる。その結果、多くのバイトは、その消去ブロックが小さければ不要であったはずの不要な消去と書込みのサイクルを経験することになる。単一ビットがエラーなしにデータを記憶しながら消去及び書込みを行うことのできる回数は有限であり、これは耐久性と呼ばれる。総耐久性サイクル数からこの不要な消去・書込みサイクルが差し引かれていくことから、有用なデータ変更に利用できるサイクル数を減ってしまう。そのため、スマートカード内のマイクロプロセッサ用に、消去又は書込みのブロック（つまりページ）のサイズを小さくしたフラッシュＥＥＰＲＯＭを実現することが本発明の目的である。
【０００６】
本発明の概要
本発明は、スマートカード用途の埋込みマイクロプロセッサ上にコード及びデータの双方の格納のためのフラッシュＥＥＰＲＯＭ技術の使用に関する。コード格納用に従来のマスクＲＯＭのほとんどをフラッシュＥＥＰＲＯＭ技術で置き換えることによって、本発明は、マスクＲＯＭの低コスト性と従来のＥＥＰＲＯＭ技術の書換え性をともに提供する。これにより、ユーザーは高価で時間のかかるＲＯＭマスク変更手順を経ることなくプログラムコードを変更及び適合させることができる。同時に、データ格納用に最先端ＥＥＰＲＯＭ技術をこのフラッシュＥＥＰＲＯＭ技術で置き換えることにより、本発明は、ダイ面積の大きな低減と、その他のコストおよび性能上の利益をユーザーに提供する。
【０００７】
より詳細には、本発明は、書込み又は消去操作で消去する、フラッシュＥＥＰＲＯＭアレイ内に含まれるブロック又はページのサイズを小さくすることに関する。これにより、必要とされるレジスタのサイズが小さくなり、プロセッサがより小さなブロックの情報を取り扱いやすくなり、マイクロプロセッサのサイズと複雑性を低減し、またフラッシュＥＥＰＲＯＭの耐久性を高めて、現在の技術水準のＥＥＰＲＯＭの代わりに使用できるようにする。
【０００８】
さらに、マスクＲＯＭをフラッシュＥＥＰＲＯＭで置換することにより、コード記憶領域の完全な試験を可能にし、また顧客がその領域を使用してそれぞれの製造手順の中で試験できるようになる。試験に使用されるコードは、最終出荷前に消去して、最終コード記憶で書き換えることができる。
【０００９】
発明の詳細な説明
図１は、ＥＥＰＲＯＭメモリ１２を有する先行技術の単チップスマートカード１０である。このＥＥＰＲＯＭは、このＥＥＰＲＯＭからの消去及びこのＥＥＰＲＯＭへの書込みを行うために、１２〜１５Ｖの高電圧を提供する内部チャージポンプ電源１４を有する。スマートカードＩＣ上の回路の他の部分は、８０５１マイクロプロセッサなどのプロセッサ１６と、ＲＯＭ（読取り専用メモリ）１８と、ＲＡＭ（ランダムアクセスメモリ）２０と、スマートカード１０の回路を外部電源及びデータ入力源に接続するためのインタフェース２２とを含む。外部電源は、スマートカード１０を動作させるのに使用される供給電圧、３．０ボルトである。ＥＥＰＲＯＭはその読取り電圧として必要とするのは３ボルトだけである。ただし、書込み又は消去動作には、それぞれ１２Ｖ若しくは１５Ｖを生成するチャージポンプ１４が必要である。
【００１０】
ＲＯＭは実行可能コードの保持に使用し、ＥＥＰＲＯＭは変更されるが電源を切った後も保持する必要のあるデータの保持に使用し、そしてＲＡＭはスクラッチパッドとして使用するなど、それぞれのメモリはその明確な目標に合わせて最適化される。この発明は、従来より半導体製造プロセスの一部であり全ての用途に固有の大量のＲＯＭを、当該チップに固有の少量のＲＯＭと、ユーザが最終コードで書き込むことのできるＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）とで置き換える。このＯＴＰＲＯＭは、ユーザーが何度も消去及び書込みを行った後、フィールドでのプログラム変更を停止するようにロックすることができる。このＲＯＭは、試験を可能にするチップ固有のソフトウェアを含み、またジェネリックソフトウェアインタフェースが、パソコンのＢＩＯＳ同様に、任意のファミリーメンバーと連携できるようにするプリミティブルーチンを提供する。本発明におけるＥＥＰＲＯＭとＯＴＰＲＯＭは、双方とも所望の機能を提供するように設計された周辺回路を有する同じ不揮発性セルを使用する。
【００１１】
図２は先行技術のＥＥＰＲＯＭセルの２バイトの図である。ＥＥＰＰＲＯＭ技術は、ソースと、チャネルと、そしてそのチャネル上のフローティングゲート及びそのフローティングゲートから絶縁された制御ゲートとを有するドレインと、から構成されるメモリトランジスタを利用している。このセルに書き込む行為は、フローティングゲートを電子で帯電させて、メモリセルのターンオンスレッショルドを高めることを伴う。この結果、書込みが行われると、このセルはターンオンしない。つまり、このセルは、読取り電位がその制御ゲートに印加された状態でアドレッシングされたとき、非導電性を維持する。このセルを消去する行為は、フローティングゲートから電子を取り去ってスレッショルドを下げることを伴う。スレッショルドが下がると、セルは、読取り電位が制御ゲートに印加された状態でアドレッシングされると導電状態へターンオンする。
【００１２】
図２では、１つのセルが２個のトランジスタを必要とし、そのうちの１つ、Ｔｃがトンネルウィンドウと、８個のセルで共有される追加トランジスタＴｂｙｔｅとを有し、それによってセルサイズを大きくしている。このセルはセルトランジスタＴｃと、ビット選択トランジスタＴｂｉｔとを含み、他の７個のセルとバイト選択トランジスタＴｂｙｔｅを共有する。表１は、図２のＥＥＰＲＯＭが８個のセル（１バイト）のグループでどのようにして書込みと消去を行うことができるのかを示したオペレーション表である。
【００１３】
【表１】

【００１４】
図３は、小ページサイズの消去及び書込みを有する本発明のアレイ３０のブロック線図である。図３は、８バイトだけで構成される小ページサイズがこの技術によって変更可能な、本発明の１つの実施形態を示している。結果は劇的である。これによりＥＥＰＲＯＭの直接的な置き換えが可能になる。６４バイトや１２８バイトではなく、８バイトという小さいページサイズであれば、サイクルの実行を桁違いに増やすことができる。これらのアレイサイズでは、ほとんどのＥＥＰＲＯＭ技術の標準値に匹敵するかあるいはそれを上回ると予想される。この技術のデータ保持時間は、この標準値に等しいかあるいはそれを上回ると予想される。
【００１５】
アレイ３０は、バイト当たり８ビットで８バイトから成るページ３４を２５６含む列が８列で編成されている。１つの制御回路４０が２つのページ３４に対応し、１２８の制御回路４０で構成される８つの対応制御回路列がある。制御回路行３６が１２８と、３２本のビット線３８から成る組が８組ある。制御回路行線３６は１本の制御回路行線３６と１本の制御回路４０の行当たり１本の行線＿ｂ ４６で制御回路４０の中へ接続される。制御回路行線３６と行線＿ｂ線４６は１つの行内の全制御回路４０に延びている。制御回路４０の各列には４本のワード線４２から成る組と、２本のソース線４４からなる組がある。例えば、ワード線１〜４とソース線１〜２が制御回路１〜１２８に接続し、ワード線２８〜３２とソース線１４〜１６が制御回路８９７〜１０２４のそれぞれに接続する。垂直方向の２５６ページと水平方向の８ページがアレイ３０内の２０４８ページを作り上げる。
【００１６】
これらのワード線及びソース線は、制御回路４０によって選択的に結合されてページ３４内のセルのためのページ−ワード線入力とページ−ソース線入力に接続する。制御回路１では、ページ−ワード線１（４８）と、ページ−ワード線２（５０）と、ページ−ソース線１（５８）がページ１内の２つのセル行にそれぞれ切り換えられる。ページ−ワード線３（５４）と、ページ−ワード線４（５６）と、ページ−ソース線２（６０）が、ページ２内の別の２つのセル行に切り替えられる。同様に、４本のワード線２８〜３２と２本のソース線１４〜１６は、ページ１７９３〜２０４８で構成される最終列内の制御回路４０に対応するページ３４に選択的に結合される。
【００１７】
ビット線１〜３２は、ページ１とページ２５６との間の全ページ内のセルのビット線入力に接続される。３２ビット線の残りの７組も同様にアレイ３０内の残りの各ページ内のセルのビット線入力に接続される。ビット線２２５〜２５６は、ページ３４の最終列の各ページ内のセルのビット線入力に接続する。
【００１８】
ページ−ワード線はセルのゲートに接続され、ビット線はドレインに、そしてページ−ソース線はソース入力に接続される。
【００１９】
行と列（並びに行線とビット線）の名称が定義目的のみのものであり、相互に入れ替え可能であり（列に行を、また行に列を）、また入れ替えても機能的に同じであることが理解される。各セルは、Ｓｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ．のＳＳＴ ＳｕｐｅｒＦｌａｓｈ Ｔｅｃｈｎｏｌｏｇｙまたはその他の適切なフラッシュＥＰＲＯＭ技術を使用して作成してもよい。ＳＳＴ ＳｕｐｅｒＦｌａｓｈ Ｔｅｃｈｎｏｌｏｇｙは図５以降に説明される。
【００２０】
書込み動作における第一のステップは所望のページをレジスタに読み出すことである。レジスタはアレイ（３０）の外にあり、分かりやすくするために図３には示されていない。ページに書き込むバイト情報は、既知の技術を使用してレジスタ内で変更される。このページは以下に説明するやり方で消去される。レジスタの内容は次にレジスタからページへ書き込まれる。この書込みは、各ページのセルに対してバイト単位で行われる。書込みが行われるためには、制御回路行線と、ページ−ワード線と、ページ−ソース線と、ビット線とが全て選択されている必要がある。例えば、ページ１の第一セルに書き込むには、制御回路行線１と、ページ−ワード線１と、ページ−ソース線１と、ビット線１とが選択されていなければならない。制御回路行線１に印加される約１４Ｖの選択電圧は、ワード線及びソース線上の電圧を電圧降下なしにページ−ワード線及びページ−ソース線に渡せるだけの高さを有する。スレッショルド電圧にほぼ等しい電圧Ｖｔはワード線１に印加され、その後にページ１の第一行上にある全セルのページ−ワード線入力に印加される。約１２Ｖの電圧がソース線１にかけられ、また制御回路行線１上の高電圧によって、ページ１内の全セルのページ−ソース線入力にも印加される。セルは、ドレイン電流が流されるときに書き込まれ、ドレイン電流がセルを流れないときに消去の状態を維持する。セルに書き込むには０Ｖに近い低電圧がビット線１に印加され（論理０に）、書込みを禁止してそのセルを消去状態または導通状態にしておくには３Ｖ近い高電圧がビット線１にかけられる（論理１）。書込みをしないページは、対応するワード線とソース線に０Ｖを印加するか、または対応する制御回路行線に０Ｖをかけることによって未選択となる。この書込みは、８ビット線または８ビット線の倍数を既知の方法で同時に選択することによって、セル単位もしくは複数のバイト単位で行うことができる。
【００２１】
読出しは、ビット単位又はバイト単位で、あるいは当業で知られるその他のやり方で行ってもよい。この例では、読取りはバイト単位で行われる。読取りを行うには、ページ−ソース線電圧が０Ｖであり、読取り対象のバイトの選択済みビット線が約１．２Ｖであり、そしてページ−ワード線電圧が約２Ｖである。
【００２２】
図４Ａは、制御回路４０の１つの実施形態の詳細な回路図である。制御回路行線（３６）はＨＶ１〜ＨＶ６の各ゲートに接続し、また選択電圧になると、ワード線（４２）とソース線（４４）を、選択したページ内の対応ページ−ワード線とページ−ソース線に結合する。制御回路行線（３６）に印加される選択電圧は、ＨＶ１〜ＨＶ６のチャネル間のスレッショルド電圧降下を避けるために、ワード線（４２）またはソース線（４４）のいずれかに印加される電圧より高い値である。このため、選択済みワード線（４２）が約１５Ｖとなる消去時には、選択済み制御回路行線（３６）は約１７Ｖである。同様に、選択済みソース線（４４）と選択済みワード線（４２）上の各電圧は、書込み時には約１４Ｖと１２Ｖであり、読取り時には３Ｖと１．２Ｖである。このように、ワード線とソース線の信号は、電圧損失なしに、メモリセルトランジスタの中に結合される。
【００２３】
全ての制御部４０の中へ接続される行線ｂ４６は論理レベル信号（つまりＶｄｄまたはＶｓｓに等しい）であり、行線３６の逆論理である。つまり、制御回路行線３６が０Ｖのときには行線＿ｂ４６はＶｄｄであり、制御回路行線３６が０Ｖよりもかなり上のときには、行線＿６はＶｓｓである。制御回路行線３６が高いと、ＨＶ１〜ＨＶ６はそのゲート入力上に高い電位を有し、したがって、全てのページ−ワード線とページ−ソース線は、ワード線（４２）とソース線（４４）によって決定される電圧となる。後者の信号は未選択時には０Ｖであるため、ページ３４の選択済み制御回路行内の全ての未選択ページ−ワード線と全ての未選択ページ−ソース線は０Ｖということになる。ページ３４の他の全ての制御回路行は未選択であり、制御回路行線３６上では０Ｖを、そして行線＿ｂ信号上ではＶｄｄを有する。未選択ページ３４では、ＨＶ７〜ＨＶ１２の各ゲートにＶｄｄが印加され、したがって、このような全ての未選択のページ−ワード線と未選択のページ−ソース線は０Ｖである。アレイ３０内の全てのノードが常に明確な電圧であることがわかる。全てのセルへの入力と出力は既知の電圧で行われ、これらがフローティングする静的状態に入ったりあるいは高インピーダンス状態になることはない。フローティングゲートとの間の電子伝達機構は非常に高効率であることから、これは、ＳＳＴ ＳｕｐｅｒＦｌａｓｈ ＥＥＰＲＯＭなどの近年のフラッシュメモリ技術には特に重要である。容量結合およびリークなどの寄生効果によって生じる小さな好ましくない電流と電圧でさえも、不要な消去又は書込みを起こす場合がある。小さいけれども、これらの望ましくない効果の累積的効果は大きなものになる場合がある。さらに、読取り時には、膨大な数のセルがビット線に直接接続されるメモリ密度の高い場合においても、各セルの「オフ」電流を最小化することが重要である。このため、読取り時、全ての未選択のページ−ワード線が０Ｖとなるようにすることも重要である。
【００２４】
図４Ｂは、サブアレイ（３２）の１つの実施形態の詳細な回路図である。ページ１とページ２で構成されるサブアレイ（３２）では、メモリセルトランジスタＦＧ１〜ＦＧ６４がページ１に対応し、メモリセルトランジスタＦＧ６５〜ＦＧ１２８がページ２に対応する。ページ１では、ＦＧ１〜ＦＧ３２が同じページ−ワード線４８を共有し、ＦＧ３３〜ＦＧ６４は同じページ−ワード線５０を共有し、そしてＦＧ１〜ＦＧ６４は同じページ−ソース線５８を共有する。同様に、ページ２では、ＦＧ６５〜ＦＧ１２８がページ−ワード線５４と５６とページ−ソース線６０を共有する。
【００２５】
消去動作時、メモリセルトランジスタのゲートに（ページ−ワード線によって）結合するワード線（４２）のペアは約１５Ｖにされるのに対して、対応ソース線（４４）（ページ−ソース線によって結合）及び／又はビット線（３８）は０Ｖに保持される。セル内のこの大きな電位差は、後に詳述するように消去を引き起こす。消去対象でないページは、制御回路行線（３６）に０Ｖを印加するか、あるいはページ−ワード線のペアに０Ｖを印加することによって未選択になる。
【００２６】
消去の後に書込み動作がくる。消去されたページ内の各バイトは、ページ−ソース線に１２Ｖを印加し、Ｖｔにほぼ等しい電圧をページ−ワード線に印加し、そしてまた０Ｖまたは３Ｖのいずれかをビット線に印加することによって書き込まれる。ページ−ソース線上の高電圧は、全てのバイトが書き込まれている間中存在するが、当該ページ内のバイト数が比較的少ないことから、書込み解除または消去されるビットが妨害（ｄｉｓｔｕｒｂ）にさらされる時間は非常に短い。このため、この妨害動作に起因して起こるフローティングゲート上のチャージゲインはごくわずかである。さらに、ページ内の全てのセルに共通のページ−ソース線ノードはアレイ内の他の全てのページから絶縁されるため、異なるページ間の妨害作用は存在しない。未選択のページはページ−ソース線に０Ｖが印加され、したがって高い電圧にはさらされない。
【００２７】
読取りは、約２Ｖを選択済みページ−ワード線に、０Ｖをページ−ソース線に、そして約１．２Ｖを選択済みビット線に印加することにより実行される。各セルの書込み状態は、ビット線内を流れるドレイン電流（消去されたセル（論理１）内の数十マイクロアンペアの流れに等しい電流）を調べることによって決定される。つまり、書込みを行ったセル内の電流は数桁低くなるのである。２つのページ３４から成るグループ内の各セルは、対応ページ−ワード線に０Ｖを印加することにより選択解除される。ビット線Ｄ００〜Ｄ３２（デジタルで指定）はビット線１〜３２に対応し、ＦＧ１〜ＦＧ１２８のドレインに適用される。例えば、ビット線Ｄ００は、ＦＧ１、ＦＧ３３、ＦＧ６５、およびＦＧ９７に印加される。
【００２８】
本書に含めた各例は例示にすぎず、本発明の範囲内でいくつかの変更物が可能である。ページ３４内のセルの数、制御回路４０に対応するページ３４の数、およびアレイ３０内のページ３４の数は、当該用途で必要とされる各機能によって修正できる。耐久性、セル毎の平均書込み時間、コンパクト性、接続性及び制御性は全て上記パラメータの変更によって調整できる。ページ内のセル数を増やすと、単一のより長い消去動作がより多くのセルの間で共有されるため、セル当たりの平均書込み時間が低下する。これは、大きなデータブロックを同時に書き込むシステムには有利であり、またよりコンパクトな物理的な配置が得られる。但し、これは一度に少ない量のデータを変更する用途では耐久性が下がるという欠点もある。制御回路４０当たりのページ３４の数の増加とページ３４当たりのセル数の増加が、垂直及び水平方向それぞれの物理的寸法を大きくする場合がある。メモリセルアレイは、通常最小形状の単一トランジスタのアレイから構成されるため、アレイの周辺部の追加物理スペースは有利である。このようなスペースは、ワード線４２、ソース線４４、及び制御回路行線３６を生成する回路の配置を容易にする。このため、アーキテクチャーは、回数制限、ページ書込み時間、セル当たりの平均書込み時間、データ編成、接続性及び物理的コンパクト性の間の所望の兼ね合いを達成するため変更することができる。
【００２９】
図４Ａと４ＢはＳＳＴ ＳｕｐｅｒＦｌａｓｈ Ｔｅｃｈｎｏｌｏｇｙを使用した本発明のアレイを示す。但し、他のフラッシュ技術を使用することもできる。ＳＳＴ ＳｕｐｅｒＦｌａｓｈ Ｔｅｃｈｎｏｌｏｇｙは、一般入手可能なＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｉｎｃ． Ｆｌａｓｈ Ｍｅｍｏｒｙ １９９８ Ｄａｔａ Ｂｏｏｋの６〜４２頁に説明がある。これらの各ページの本文と番号を付け替えた図は以下の通りである。
【００３０】
１．０ 概要
次の論文は、特許を受けた、Ｓｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ．（ＳＳＴ）開発のＣＭＯＳ ＳｕｐｅｒＦｌａｓｈ ＥＥＰＲＯＭ技術とＳＳＴ電界増加トンネルインジェクタスプリットゲートメモリセルについて説明する。このＳｕｐｅｒＦｌａｓｈ技術とメモリセルは、薄い酸化物スタックゲートまたは２トランジスタ方式に比較すると、フラッシュＥＥＰＲＯＭの設計・製造あるいはＳｕｐｅｒＦｌａｓｈメモリの論理デバイスへの埋め込みを行う上でいくつかの重要な特徴を有する。これらの利点により、ユーザーはコストと信頼性の利益を得ることができる。
【００３１】
ＳＳＴ ＳｕｐｅｒＦｌａｓｈ Ｔｅｃｈｎｏｌｏｇｙは、一般的に、その他のフラッシュＥＥＰＲＯＭ方式に比較して、マスク層の少ない簡単なプロセスを使用する。マスキングステップが少ないことで、ウェーハ製造コストが大きく低減する。潜在的な欠陥の密度を下げることで信頼性が改善される。つまり、欠陥を引き起こすメカニズムにさらされる層が少ないのである。
【００３２】
ＳＳＴスプリットゲートメモリセルは、サイズは（一定の技術レベル用の）シングルトランジスタスタックゲートセルに匹敵するが、従来の２トランジスタ型のバイト変更可能なＥ^２ＰＲＯＭセルの性能および信頼性の利益を提供する。設計により、ＳＳＴスプリットゲートメモリセルは、ビット線から各メモリセルを絶縁することによって「過剰消去」というスタックゲートの問題を解消する。全てのバイトが同一ページ内で同時に消去され、また各ページが高電圧動作時には他の全てのページから完全に絶縁されるため、「消去妨害（Ｅｒａｓｅ ｄｉｓｔｕｒｂ）」は発生しない。
【００３３】
２．０ 電界増加トンネルインジェクターＥＥＰＲＯＭセル
電界増加トンネルインジェクターＥＥＰＲＯＭセルは、消去にはポリ間ＦＮトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）方式を、そして書込みにはソース側チャネルホットエレクトロン注入方式を使用したシングルトランジスタスプリットゲートメモリセルである。ポリ間トンネルは、業界標準の酸化及びドライエッチング技法を使用してフローティングゲート上に形成された電界増加トンネルインジェクターからのものである。ソース側チャネルホットエレクトロン注入方式は非常に効率が高く、５又は３ボルトなどの単一の低電圧電源から小さいオンチップチャージポンプの使用を可能にする。セルは、通常、書込み前に消去される。
【００３４】
スプリットゲートメモリセルのサイズは、同じプロセス技術を使用する従来のスタックゲートメモリセルと同等である。これは、
ａ）トンネルインジェクターセルは、スタックゲート、アレイに書き込むのに必要な、より高い電圧と電流を絶縁するための余分なスペースを必要としないこと、また
ｂ）必要なスタックゲートカップリング比を得るためのフローティングゲート拡張部は必要とされないこと、
から可能である。
【００３５】
さらに、この構造体が簡素であるため、スタックゲートデバイスの消去を制御するのに必要な周辺ロジック関数の多くが排除される。トンネルインジェクターセルは、標準ＣＭＯＳプロセスを使用して形成できる。メモリアレイは、ランダムアクセスまたは逐次アクセス周辺アーキテクチャーのいずれかを使用してもよい。
【００３６】
３．０ セル構造体
３．１ セルの断面とレイアウト
図５Ａと５Ｂは平面図とワード線に沿った断面図である（図面は正しい比率になっていないことに注意）。
【００３７】
図６Ａと６Ｂはビット線に沿った断面図とＳＥＭ断面である。ワード線（行）に沿って制御ゲートを接続するのにポリシリコン又はシリサイドを伴うポリシリコンが使用される。ビット線（列）に沿って各メモリセルのドレインを接続するのに金属が使用される。各ページ、つまり行ペア（偶数と奇数列）に沿って共通のソースを共有する各ビットペア用に使用される。単一のワード線は行と呼ばれ、偶数と奇数の行の組合せがページを形成し、それがエンティティとして消去される。書込みは、バイト単位で個別に行なっても、また同一ページ内の全バイトについて同時に行ってもよい。
【００３８】
ドレイン領域は、ｎ＋Ｓ／Ｄディフュージョンにより構成され、これはポリ２制御ゲートでエッジと整合される。ソース領域は、ｎ＋Ｓ／Ｄディフュージョンから成り、これはフローティングポリに重なる。固有セルスレッショルド（Ｖ_Ｔ）と突抜け電圧を制御するのに電圧フローティングゲートの下のセルインプラントが使用される。選択ゲートは、４０ｎｍの酸化膜（注：全ての値は汎用１μ技術用）によりチャネルから分離される。フローティングゲートは、熱成長した１５ｎｍのゲート酸化膜によってチャネルとソースディフュージョンから分離される。フローティングゲートは、サイドウォール上の４０ｎｍの酸化膜によって制御ゲートから分離され、ゲート間は垂直に２００ｎｍ酸化膜によって分離される。フローティングゲート上のトンネルインジェクターは、シングルクリスタルシリコン上のフィールド酸化膜「ｂｉｒｄｓ ｂｅａｋ」（鳥のくちばし）の形成と同様に、ポリシリコンの酸化と、その後のポリシリコンのリアクティブイオンエッチングによって形成される。シリサイド又はポリサイドを制御ゲート上に形成してポリワード線抵抗を下げることができる。
【００３９】
３．２ セルアレイの回路図
図７Ａはセル回路図であり、メモリアレイの論理編成を示している。図８は、容量結合を示すのに使用される同等の回路図である。
【００４０】
スプリットゲートメモリセルについては、ソースとドレイン間のチャネルが選択ゲートトランジスタとメモリゲートトランジスタの直列組合せによってスプリット及び制御を受ける。メモリトランジスタは、フローティングゲート上の蓄積された電荷の量によって、高マイナススレッショルド状態又は低マイナススレッショルド状態のいずれかである。図７Ａを参照されたい。
【００４１】
読取り動作時、この基準電圧はワード線によって制御ゲートと選択ゲートに印加される。基準電圧はチャネルの選択ゲート部分を「ターンオン」する。フローティングゲートが書き込まれると（高スレッショルド状態）、チャネルのメモリトランジスタ部分が導通しなくなる。フローティングゲートが消去されると（低または負スレッショルド状態）、このメモリセルが導通する。この導通状態は論理「１」として出力され、非導通状態は論理「０」である。
【００４２】
図７Ａは、８個のメモリセルが２列（ビット線）、２ソース線、および４ワード線（行）に並べられた一般的なクロスポイントメモリアレイの一部である。このワード線が偶数と奇数行に分割され、これがソース線を他の全てのソース線から絶縁している。図７Ｂは等価メモリセルであり、スプリットゲートセルが選択トランジスタおよびメモリトランジスタの論理等価物をどのように提供するかを示す。通常動作時の各端子へ印加された電圧は表１にリストされている。
Ｃ１Ｏ＝Ｃ１ｃ＋Ｃｌｓ； Ｃ１２＝Ｃ１２ｓ＋Ｃ１２Ｉ＋Ｃ１２ｔ
：カップリング比（ＣＲ）は以下のように定義される。
１． ＣＲ１０＝ＣＲ（ポリ１から基板へ）
＝Ｃ１０／（Ｃ１０＋Ｃ１２）
２． ＣＲ１２＝ＣＲ（ポリ１からポリ２）
＝Ｃ１２／（Ｃ１０＋Ｃ１２）
３． ＣＲ１０＋ＣＲ１２＝１
【００４３】
消去時、チャネルはこのワード線電圧によって反転状態となる。これはＣ１ｃの値を大きくする。書込み時、チャネルは空乏状態である。そのため、Ｃ１ｃはきわめて僅かである。したがって、消去および書込み時のカップリング比は異なる。
【００４４】
書込み時、ソースとフローティングゲート間の結合容量比は＝８０％である。つまり、ソースの電圧の＝８０％がフローティングゲートにカップリングされるのである。例えば、ソースが１２ボルトであれば、フローティングゲート上に電荷がなければフローティングゲートは９．６ボルトとなる。
【００４５】
次の表１は、消去、書込み及び読取り動作時のメモリセル端子の条件を示している。これらは、汎用１μプロセスの公称条件である。Ｖｄｄは３又は５ボルト定格の電源である。Ｖｓｓはアース、Ｖ_Ｔはセルスレッショルドである。Ｖ_ＲＥＦは読取りサイクル時にメモリにアクセスするのに使用される基準電圧である。消去時のワード線上の、そして書込み時のソース線上の高電圧はオンチップチャージポンプにより生成される。
【００４６】
【表２】

【００４７】
４．０ 電荷転送機構
４．１ 消去
セルは、制御ゲートＦＮトンネルへのフローティングゲートを使用して消去を行う。フローティングゲートポリ酸化プロセスは、フローティングゲートのエッジに沿って均一な電界増加型トンネルインジェクターを提供する。この反復可能な製造プロセスは、電荷トラップ又は酸化膜断裂など、耐久性を原因とする劣化を最小化する一貫した酸化膜の完全性を提供する。
【００４８】
消去時、ソースとドレインはアースされ、ワード線は＝１５ボルトまで引き上げられる。消去の各条件は表１にある。端子の識別については図６を参照のこと。制御ゲートとフローティングゲートとの間の低カップリング比はポリ間酸化膜全体で有意なΔＶを提供し、これはポリ１とポリ２との間であればどこでも同じである。局所的な高電界は、主にトンネルインジェクターのエッジに沿って生成される。電荷転送は非常にすばやく行なわれ、最終的にはフローティングゲート上の正電荷の蓄積によって制限される。この正電荷は、ＦＮトンネルを維持するのにΔＶが不十分になるまでフローティングゲート電圧を引き上げる。
【００４９】
負電荷を除去すると、フローティングゲート上に正味の正電荷が残される。フローティングゲート上の正電荷は、メモリセルスレッショルド電圧を下げ、メモリセルは、基準電圧が読取りサイクル時にメモリセルに印加されると、約８０μＡを導通する。この基準電圧は、アドレス指定されたメモリセル内の選択トランジスタと消去済みメモリトランジスタの両方をターンオンするのに十分である。
【００５０】
消去は、内部タイマーによって生成されるか、消去性能を最適化するために外部コントローラによってアルゴリズムによって生成された固定消去パルスによる。
【００５１】
４．２ 消去妨害（Ｅｒａｓｅ ｄｉｓｔｕｒｂ）
電界増加型トンネルインジェクターデバイスは、偶数及び奇数行のペアによって内部で編成される。各行ペア（ページ）は共通のソース線を共有し、各行ペアは消去時に同じ電位のワード線を有する。このため、全てのバイトは、共通のワード線に沿って同時に消去される。他の全てのワード線（ページ）は消去高電圧を受けない。したがって、消去妨害は起こりえない。スタックゲートセル内の「過剰消去」により引き起こされる列リーク現象は、スプリットゲートが一体選択ゲートを提供して各メモリセルをビット線から絶縁する。
【００５２】
４．３ 書込み
セルは、高効率ソース側ホットエレクトロン注入方式を使用して書き込む。書込みのための条件は表１にある。端子の識別については図６を参照。固有の（つまり、ＵＶ消去された）フローティングゲートスレッショルドは正である。そのため、メモリセルは基本的には非導通であり、ワード線は読取りサイクル時には基準電圧となる。
【００５３】
書込み時、選択トランジスタのスレッショルドＶ_Ｔにほぼ等しい電圧が、ワード線から、制御ゲートに印加される。これは、その制御ゲートの選択部分の下のチャネルをターンオンするのに十分である。ドレインは、セルに書込みを行う場合には約Ｖｓｓとなる。ドレインがＶｄｄの場合は書込みが禁止される。ドレイン電圧は制御ゲート上の電圧のために、選択チャネルを超えて転送される。ソースは１２ボルトである。電位（つまり、Ｖｓｓ約１２ボルト）をドレインするソースはチャネルホットエレクトロンを生成する。ソース電圧は、フローティングゲートに容量結合される。フローティングゲートとチャネルとの間のフィールドは、Ｓｉ−ＳｉＯ_２バリアハイト約３．２ｅＶを横切るチャネルホットエレクトロンをフローティングゲートへ非常に効率的に（約８０％）押し流す。
【００５４】
書込み効果は、最終的に、負電荷フローティングゲート上に蓄積されるので自ら制限を受ける。書込みソース−ドレイン電流はきわめて低い。このため、ソース電圧はダイの内部のチャージポンプにより生成できる。書込み時間は、ソース側注入の高効率性により高速に行なわれる。フローティングゲートへの負電荷の追加は、消去時に生成される正電荷を中和する。このため、そのセルは、読取りサイクル時に基準電圧が印加されると非導通となる。
【００５５】
書込みは、プログラム条件を最適化するために内部タイマーによって生成された、あるいは外部コントローラによって生成された固定書込みパルスによって行うことができる。
【００５６】
４．４ 書込み妨害（Ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）
メモリセルは、アドレスロケーション選択用のワード線とビット線を使用して、真のクロスポイントアレイ内に配置される。このため、ページ内の未選択のセルは書込み電圧をみる。電界増加型トンネル注入セルには２つの種類の書込み妨害があり、その双方は次のパラグラフの中に説明されている。双方の機構は、正しい設計及び処理によって防止可能である。欠陥は試験によりふるいにかけることができる。このメモリアーキテクチャーを有するデバイスは、各ページが個別に絶縁されるため、蓄積された消去／書込みサイクルを原因とする書込み妨害を有しない。各セルは、行又はソース線にそって選択ページ内の高電圧にさらされるだけであり、ビット線には高電圧は存在しない。
【００５７】
４．４．１ リバーストンネル妨害（Ｒｅｖｅｒｓｅ Ｔｕｎｎｅｌ Ｄｉｓｔｕｒｂ）
リバーストンネル妨害は、共通ソース線を共有するページ内の未選択消去済みセルについて発生する場合があるが、このように書き込むための選択済みページの他の行では、ワード行がアースされる。ソース電圧は未選択の消去済みセルのフローティングゲートに容量結合される。制御ゲートとフローティングゲートとの間の酸化膜に欠陥があると、ＦＮトンネルが発生する場合がある。これは、未選択の消去済みセルに書き込む場合がある。正しい設計と処理により、リバーストンネル電圧が印加された電圧よりも大幅に高くなるようにできる。欠陥は、８０％試験動作にリバーストンネル電圧スクリーンを含めることによって排除される。フォワードトンネルは、電子がポリ１（フローティングゲート）からポリ２（制御ゲート）へ転送されると発生して、そのセルを消去するものと定義される。リバーストンネルは、電子がポリ２からポリ１へ転送されると発生してそのセルに書込みを行うものであると定義される。
【００５８】
４．４．２ 突抜け妨害（Ｐｕｎｃｈ ｔｈｒｏｕｇｈ ｄｉｓｔｕｒｂ）
ページ内では、突抜け妨害が、共通のソース線とビット線を書込み中のセルと共有する隣接するインヒビテッドワード線内の消去済みセルについて発生する。インヒビテッドワード線は、通常のチャネルホットエレクトロン注入を阻止するようにアースされる。チャネル長を減じ選択ゲートチャネルに沿って突抜けを創出する欠陥があると、インヒビテッド消去済みセルに書込みを行うのに利用できるホットエレクトロンがある可能性がある。正しい設計と処理により、突抜け電圧が任意の印加電圧よりも大幅に高くなるようにすることができる。欠陥は、８０％試験動作内に突抜け電圧スクリーンを含めることによって排除される。
【００５９】
５．０ 他の信頼性に関する諸要素
５．１ 酸化膜の完全性
全ての酸化膜は、時間依存絶縁破壊（ＴＤＤＢ）を受ける。つまり、所与の酸化膜及び電界については、最終的にその酸化膜は壊れるのである。電界が低ければ低いほど、そして電界がかけられる時間が少なければ少ないほど、破壊の時間は長くなる。通常のＴＴＬ電圧回路で使用される酸化膜の場合、この時間は基本的には無限である。ただし、高電圧を使用するフラッシュメモリでは、酸化膜が高い電界にさらされる時間は、固有のデバイスの信頼性に寄与することができる。
【００６０】
ＳＳＴメモリセルは、消去時に約４ＭＶ／ｃｍを使用する。この値は、スタックゲートフラッシュ方式で使用される約１０ＭＶ／ｃｍよりも、あるいはＥ^２ＰＲＯＭおよびＮＡＮＤフラッシュ方式で使用される１１ＭＶ／ｃｍよりも大幅に低い。酸化膜の時間依存破壊率は電界強度の指数関数であるため、ＳＳＴメモリセルは、本質的には、酸化膜破壊用のスタックゲートよりずっと低い故障率を有する。ＳＳＴｃａｌは、スタックゲート方式にくらべて、消去時に低電界にさらされる時間は大幅に少ない。
【００６１】
５．２ 接点の完全性
全てのメモリアレイは、一般的にはメモリセルのメタルビット線から拡散ドレインへの金属とシリコンとの接点を含む。スタックゲートとＳＳＴメモリセルは、標準クロスポイントアレイを使用し、この場合にはメモリセル２個で１つの接点を共有している。このため、大きなメモリアレイの中には多くの接点がある。例えば、４メガビットチップは２００万個以上の接点を含んでいる。接点は、その数があまりにも膨大であるため、故障率がきわめて低いものでなければならない。接点と関連メタル線は、接点とメタル線を通過する電流密度に基づく故障を受ける。電流密度が低ければ低いほど、接点損傷または電気移動機構による潜在的な故障率が低下する。
【００６２】
ＳＳＴセルに書込みを行うのに使用されるソース側チャネルのホットエレクトロン注入電流は、スタックゲートセルに書き込む際に使用されるドレイン側チャネルホットエレクトロン注入電流よりも大幅に低い。書込み時、ＳＳＴセルは、ソース／ドレイン電流の１μＡ未満を使用する。これは、読取りセル電流よりもずっと低い。対照的に、スタックゲートセルは、書込み時にソース−ドレイン電流の５００〜１，０００ｍＡを必要とする。これは、読取りセル電流よりもずっと高い。スタックゲートセル内の高い書込み電流密度は、接点損傷または電子移動による故障が起こる確率が高くなる。ＳＳＴセルの書込み電流は読取り電流よりもずっと低いことから、書込みを原因とする電流密度故障メカニズムによる信頼性故障率の増加はない。
【００６３】
消去に使用されるＦＮトンネルは本質的に低電流動作である。したがって、ＳＳＴ及びスタックゲートセルは双方とも、消去動作時において電流密度によるはっきりとした影響を受けることはない。
【００６４】
５．３ データ保持
電界増加トンネルインジェクターセルは、その他のＥ^２ＰＲＯＭ又はフラッシュＥＥＰＲＯＭと比べて比較的厚い酸化膜を使用する。従って、真性データ保持は強固である。酸化膜が厚いことで、初期及び潜在的酸化膜欠陥が最小化され、それによって、歩留まりと酸化物の完全性が改善される。消去と書込みに使用される電圧を下げることと、酸化膜を比較的厚く取ることで、耐久性関連の外因性のデータ保持故障率が下がる。
【００６５】
５．４ 耐久性
電界増加トンネルインジェクターセルはＦＮトンネル転送酸化物に対して比較的厚い酸化膜を使用するため、主な耐久性の制限は、ポリ間酸化物内の電荷トラップを原因とする。トンネルによる消去とソース側チャネルホットエレクトロン書込みは両方ともポリ１絶縁酸化膜全体に渡る比較的弱い電界を利用することから、酸化膜断裂故障率が低い。
【００６６】
トラップは、主に、トンネルインジェクタに隣接する約２０オングストロームの浅い領域で発生する。この距離内では、直接的なトンネル再放出が、消去／書込みサイクル間の休止時間に発生する。実際には、これは、現実世界での用途におけるデバイスの耐久性が、デバイスが最大可能周波数で消去／書込みサイクルが行われる試験環境において実証された耐久性より大きくなることを意味する。
【００６７】
５．５ 妨害（Ｄｉｓｔｕｒｂ）
書き換え可能な不揮発性メモリの大きな関心事は、「妨害（ｄｉｓｔｕｒｂ）」現象である。これは、消去又は書込み対象以外のロケーションが改変される現象である。「妨害」は、消去又は書込みが意図されていないゲート、ソース又はドレインに高電圧が印加されるときに発生する可能性がある。ＳＳＴセルは、妨害の起こる可能性を低減するためのいくつかの設計上の利点を有する。
ａ）スタックゲート方式では一般的なビット線への高電圧の印加が行われない。さらに、スプリットゲートセルは、各メモリ記憶ノードをビット線に沿った他の全てのノードから絶縁する。このため、（ドレインに接続された）当該ビット線による妨害は起こりえない。
ｂ）このデバイスは、当該ページ内の全バイトが同時に消去されるページ消去を使用する。つまり、同一の高電圧を同時にみるのである。各ページは、ワード線選択回路によって他のあらゆるページから絶縁されるため、消去時の（ゲートに接続された）ワード線沿いの妨害は起こりえない。
ｃ）このデバイスは、大型セクター又は完全アレイに共通のソース線を有するほとんどのスタックゲートデバイスと異なり、ページ毎に一意のソースを使用する。これにより、妨害条件を受けるのが、ページの書込みが行われる時間内のページ内のセルだけとなる。これにより、妨害が発生確率が大きく低減され、また検出が容易になることから、書込み操作後の検証が書込み対象のページだけでよくなる。
【００６８】
５．６ 寿命試験（動的バーンイン）
電界増加トンネルインジェクターセルは、周辺およびメモリアレイの両方に標準ＣＭＯＳ技術を使用している。したがって、寿命試験は、同一のプロセス技術で構築されたその他のデバイスと同等となる。全てのフローティングゲート書き換え可能不揮発性メモリと同様に、所与の技術の寿命試験の結果は、標準耐久性とデータ保持初期故障検査のために同じ技術を内蔵したＳＲＡＭなどのその他のメモリを上回るのが一般である。
【００６９】
図９では、メモリページのアレイ３０の１列６５と、それに対応する制御回路４０の２列７５と７６の位相平面図と、図３と４に示す本発明の１つの実施形態における電気結合を示している。列７５と７６は、互いに間隔が取られ、各メモリセルがページ３４を形成しするための電気結合とページ３４用の対応制御回路４０を含む。列６５は、アレイ３０の不揮発性フローティングゲートメモリページの１列を含み、列７５と７６の間に分散されている。図９は、制御回路４０と整列するメモリページのアレイ３０の１列の物理的なレイアウトと、それに対応する列７５と７６と列６５の１つ以上のページ３４との電気結合を示している。当業者が認識するように、所与のアレイ３０に必要な列６５、７５及び７６の数は、全体的なメモリサイズ要件と最大ダイサイズ制約に依存する。
【００７０】
上記のＥＥＰＲＯＭに加えて、コード記憶用のマスクＲＯＭを置換するためにこのフラッシュ技術を同一ダイ上で使用する場合には、フラッシュＥＥＰＲＯＭによるマスクＲＯＭの置き換えによって、コード記憶領域の完全な試験が可能になるだけでなく、顧客がそれぞれの製造手順の中にその試験のスペースを使用できるようになる。試験用に使用されるコードは、最終出荷前に消去して最終コード記憶で書き換えることができる。
【００７１】
ここに記載された利益は、コード記憶アレイを、上述のより従来的なフラッシュアレイとして実装し、そして当該顧客が膨大な量のあるいはブロック全体のコード記憶を短時間で消去できる操作モードを可能にすることによって達成される。この「大量消去」操作は、業界内で一般的に内部試験目的に使用されるが、顧客の使用を終わらせるためにリリースされないのが普通である。この実施形態において、我々は、ＳＳＴ ＳｕｐｅｒＦｌａｓｈ Ｔｅｃｈｎｏｌｏｇｙを使用して、図７Ａのセルアレイに類似するセルアレイの全てのワード行をアレイ内の全セルの同時消去を引き起こす高電圧に駆動することによってこの関数を実装した。この関数を使用すると、その製造局面でこの大量消去を使用する顧客にとっては大きな柔軟性及び／又はスペース節約が可能になる。
【００７２】
本発明の好適な実施形態の図示および説明を行ったが、当業者によって多数の変更例と代替実施形態があることが認識されるだろう。従って、本発明は添付の特許請求の範囲によってのみ制限を受けることが意図されている。
【図面の簡単な説明】
【図１】 先行技術のスマートカードのブロック線図である。
【図２】 先行技術ＥＥＰＲＯＭの一部の概略図である。
【図３】 本発明のフラッシュＥＰＲＯＭのブロック線図である。
【図４Ａ】 図３の制御部（４０）の概略図である。
【図４Ｂ】 図３のサブアレイ（３２）の概略図である。
【図５Ａ】 フラッシュＥＰＲＯＭセルの平面図である。
【図５Ｂ】 ワード線に沿ったフラッシュＥＰＲＯＭの断面図である。
【図６Ａ】 ＢＩＴ線に沿ったフラッシュＥＰＲＯＭセルの断面図である。
【図６Ａ】 フラッシュＥＰＲＯＭセルの断面ＳＥＭ写真図である。
【図７Ａ】 フラッシュセルアレイの概略図である。
【図７Ｂ】 同等の単一セル構造体の概略図である。
【図８】 同等の容量結合の概略図である。
【図９】 １つの実施形態の幾何学的配置図である。

Claims (19)

1. 複数の行及び列の１つ以上に配置された不揮発性フローティングゲートメモリセルのアレイであって、該複数のセルの１つ以上が、複数のページの１つ以上を形成するように電気結合され、前記セルの各々が、第一の領域と、離間した第二の領域と、前記第一の領域及び前記第二の領域との間のチャネル領域と、フローティングゲートと、制御ゲートとを有し、前記アレイが、
   複数のページ−ワード線であって、各ページ−ワード線が前記ページのうちの１つにおいて１つ以上の前記メモリセルの前記制御ゲートに接続する複数のページ−ワード線と、
   複数のページ−ソース線であって、各ページ−ソース線が前記ページのうちの１つにおいて全ての前記メモリセルの前記第二の領域に接続する複数のページ−ソース線と、
   複数のビット線であって、各ビット線が前記メモリセル列のうちの１つにおいて全ての前記メモリセルの前記第一の領域に接続する複数のビット線と、
   複数の行及び列に配置された複数の制御回路であって、各制御回路が前記各ページの前記ページ−ワード線と前記ページ−ソース線に信号を選択的に結合する複数の制御回路と、
   複数の制御回路行線であって、各制御回路行線が制御回路行内の全ての前記制御回路に接続し、前記各制御回路行線が前記制御回路行内の全ての前記制御回路の中での選択的結合を可能にする複数の制御回路行線と、
   複数のワード線であって、前記ワード線の１つ以上が前記制御回路列の各々の前記制御回路の全てに接続し、前記複数のワード線が前記制御回路によって前記複数のページ−ワード線に選択的に接続された複数のワード線と、
   複数のソース線であって、前記ソース線の１つ以上が前記制御回路列の各々の前記制御回路の全てに接続し、前記複数のソース線が前記制御回路によって前記複数のページ−ソース線に選択的に結合された複数のソース線と、を備えるアレイ。
2. 前記の複数の制御回路の各々が、
   前記ソース線と前記ワード線を、前記制御回路行線の電圧レベルに依存した前記ページ−ソース線と前記ページ−ワード線に結合するように構成されたトランジスタ回路を備える、請求項１に記載の不揮発性フローティングゲートメモリセルのアレイ。
3. 前記アレイの物理的な配置が、
   第一の列と離間した第二の列であって、該第一の列及び第二の列が前記複数のページと、前記複数のページ用の前記制御回路とを形成するように、前記メモリセル用の前記電気結合を有する第一の列及び第二の列と、
   前記第一の列と第二の列との間に不揮発性フローティングゲートメモリセルの第三の列とを備える、請求項１に記載の不揮発性フローティングゲートメモリセルのアレイ。
4. 前記アレイの物理的な配置が、前記制御回路を整列することと、前記第一の列及び第二の列をメモリセルの前記第三の列の前記複数のページのうちの対応する１つ以上に電気結合することを更に含む、請求項３に記載の不揮発性フローティングゲートメモリセルのアレイ。
5. 前記メモリセルの各々が、第一の領域と、離間した第二の領域と、前記第一の領域と前記第二の領域の間のチャネル領域と、前記チャネル領域の少なくとも一部の上に配置され、かつ前記チャネル領域から絶縁されたフローティングゲートと、前記フローティングゲートの少なくとも一部と前記フローティングゲートが上に配置されていない前記チャネル領域の一部との上に配置された制御ゲートとを有するタイプであって、前記制御ゲートが前記チャネル領域と前記フローティングゲートから絶縁され、前記フローティングゲート及び／又は前記制御ゲートが前記第一の領域の一部と前記第二の領域の一部との上に配置され、かつそれから絶縁されている、請求項１に記載の不揮発性フローティングゲートメモリセルのアレイ。
6. 前記各メモリセルは、前記フローティングゲートが前記チャネル領域の一部と前記第二の領域の一部との上に配置され、かつそれらから絶縁され、さらに前記制御ゲートが前記フローティングゲートと前記フローティングゲートが上に配置されていない前記チャネル領域の一部との上に配置され、かつそこから絶縁され、前記制御ゲートが前記第一の領域の一部の上に配置され、かつそこから絶縁されている、請求項５に記載の不揮発性フローティングゲートメモリセルのアレイ。
7. スマートカード用途の埋込みマイクロプロセッサであって、
   ＢＩＯＳコードを記憶するように構成されたＲＯＭのアレイと、
   プログラムコードを記憶するように構成され、かつＯＴＰＲＯＭとして実装されたフラッシュＥＥＰＲＯＭセルの第一のアレイと、
   データを記憶するように構成され、小ページサイズの消去と書込み動作を有するフラッシュＥＥＰＲＯＭセルの第二のアレイと、を備え、
   前記フラッシュＥＥＰＲＯＭセルの前記第二アレイが、
   複数のページを形成するように電気結合され、第一の領域と、離間した第二の領域と、前記第一の領域と第二の領域との間のチャネル領域と、フローティングゲートと、制御ゲートと、を有する前記複数のセルの１つ以上と、
   複数のページ−ワード線であって、各ページ−ワード線が前記ページのうちの１つにおいて前記メモリセルの１つ以上の前記制御ゲートに接続する複数のページ−ワード線と、
   複数のページ−ソース線であって、各ページ−ソース線が前記ページのうちの１つにおいて全ての前記メモリセルの前記第二の領域に接続する複数のページ−ソース線と、
   複数のビット線であって、各ビット線が前記メモリセル列のうちの１つにおいて全ての前記メモリセルの前記第一の領域に接続する複数のビット線と、
   行と列に配置された複数の制御回路であって、各制御回路が１つ以上の前記ページの前記ページ−ワード線と前記ページ−ソース線の双方に選択的に信号を結合する複数の制御回路と、
   複数の制御回路行線であって、各制御回路行線が制御回路行内の前記制御回路の全てに接続し、かつ前記制御回路行内の前記制御回路の全てにおける前記選択的結合を可能にする、複数の制御回路行線と、
   複数のワード線であって、前記ワード線の１つ以上が前記各制御回路列内の前記制御回路の全てに接続し、前記制御回路により前記ページ−ワード線に選択的に結合される、複数のワード線と、
   複数のソース線であって、前記ソース線の１つ以上が前記各制御回路列内の前記制御回路の全てに接続し、前記制御回路により前記複数のページ−ソース線に選択的に結合される複数のソース線と、を含む、
   埋込みマイクロプロセッサ。
8. フラッシュＥＥＰＲＯＭセルの前記第二のアレイが、
   複数のページであって、ページの各々が電気結合された１つ以上のフラッシュＥＥＰＲＯＭセルを有する複数のページと、
   前記ページに対応し、前記ページに選択的に信号を結合する前記複数の制御回路と、
   前記複数の制御回路に対応し、前記制御回路による前記ページへの前記選択的結合を可能にする複数の制御信号と、を含み、
   前記フラッシュＥＥＰＲＯＭの前記消去及び書込みの双方の動作が、前記対応する制御回路によって選択的に結合された前記信号を有する前記ページの前記フラッシュＥＥＰＲＯＭセルの少なくとも一部で実行できる、請求項７に記載の埋込みマイクロプロセッサ。
9. スマートカード用途で使用される埋込みマイクロプロセッサ用不揮発性フローティングゲートメモリセルのアレイ上で小ページサイズの消去及び書込みを実行するための方法であって、
   複数のページを形成するように、複数の不揮発性フローティングゲートメモリセルの１つ以上を電気的に結合するステップと、
   前記複数のページに対応する複数の制御回路であって、前記ページに選択的に信号を結合する複数の制御回路を設けるステップと、
   前記複数の前記制御回路に対応し、前記制御回路による前記ページへの前記選択的結合を可能にする複数の制御信号を提供するステップと、を含み、
   前記不揮発性フローティングゲートメモリセルの前記消去と書込みの双方の動作が、前記対応する制御回路によって選択的に結合される前記信号を有する前記ページの前記不揮発性フローティングゲートメモリセルの少なくとも一部で実行でき、
   前記不揮発性フローティングゲートメモリセルの前記アレイが複数の行と列の１つ以上に配置され、複数のセルの１つ以上が電気結合されて複数のページの１つ以上を形成し、前記セル各々が、第一の領域と、離間した第二の領域と、前記第一の領域と前記第二の領域との間のチャネル領域と、フローティングゲートと、制御ゲートとを有し、前記アレイが、
   複数のページ−ワード線であって、各ページ−ワード線が前記ページのうちの１つにおいて１つ以上の前記メモリセルの前記制御ゲートに接続する複数のページ−ワード線と、
   複数のページ−ソース線であって、各ページ−ソース線が前記ページのうちの１つにおいて全ての前記メモリセルの前記第二の領域に接続する、複数のページ−ソース線と、
   複数のビット線であって、各ビット線が前記メモリセル列のうちの１つにおいて全ての前記メモリセルの前記第一の領域に接続する、複数のビット線と、
   行と列に配置された複数の制御回路であって、各制御回路が前記ページの前記ページ−ワード線と前記ページ−ソース線とに選択的に信号を結合する複数の制御回路と、
   複数の制御回路行線であって、各制御回路行線が制御回路行内の前記制御回路の全てに接続し、かつ前記制御回路行内の前記の全制御回路における選択的結合を可能にする、複数の制御回路行線と、
   複数のワード線であって、ワード線の１本以上が前記各制御回路列内の前記制御回路の全てに接続し、前記制御回路による前記ページ−ワード線に選択的に結合される、複数のワード線と、
   複数のソース線であって、ソース線の１本以上が前記各制御回路列内の前記制御回路の全てに接続し、前記制御回路による前記の複数のページ−ソース線に選択的に結合される、複数のソース線と、を含む、
   方法。
10. 前記複数の制御回路の各々が、
    前記制御回路行線の電圧レベルに依存して、前記ソース線と前記ワード線を前記ページ−ソース線と前記ページ−ワード線とに結合するように構成されているトランジスタ回路を含む、請求項９に記載の方法。
11. 前記アレイの物理的な配置が、
    第一の列と、離間した第二の列であって、前記複数のページと前記複数のページ用の前記制御回路を形成するように、前記メモリセル用の前記電気結合を有する第一の列と第二の列と、
    前記第一の列と第二の列との間の第三の列の不揮発性フローティングゲートメモリセルとを含む、請求項９に記載の方法。
12. 前記アレイの物理的な配置が、前記制御回路を整列するステップと、前記第一の列と第二の列を、前記第三の列のメモリセルの前記複数のページのうちの対応する１つ以上に電気結合する前記ステップと、を更に含む、請求項１１に記載の方法。
13. 前記メモリセルの各々が、第一の領域と、離間した第二の領域と、前記第一の領域と第二の領域との間のチャネル領域と、前記チャネル領域の少なくとも一部の上に配置され、かつ前記チャネル領域から絶縁されたフローティングゲートと、前記フローティングゲートの少なくとも一部と前記フローティングゲートが上に配置されていない前記チャネル領域のいずれかの部分の上に配置された制御ゲートと、を有するタイプであって、前記制御ゲートが前記チャネル領域及び前記フローティングゲートから絶縁され、前記フローティングゲート及び／又は前記制御ゲートが前記第一の領域の一部と前記第二の領域の一部との上に配置され、かつそれから絶縁されている、請求項９に記載の方法。
14. 前記メモリセルの各々は、前記フローティングゲートが前記チャネル領域の一部と前記第二の領域の一部との上に配置され、かつそれらから絶縁され、さらに前記制御ゲートが前記フローティングゲートと前記フローティングゲートが上に配置されていない前記チャネル領域の一部との上に配置され、かつそれらから絶縁され、前記制御ゲートが前記第一の領域の一部の上に配置され、かつそれら絶縁されているタイプである、請求項１３に記載の方法。
15. 不揮発性フローティングゲートメモリセルのアレイがフラッシュＥＥＰＲＯＭを含む、請求項９に記載の方法。
16. 小ページサイズの消去及び書込み動作を有する不揮発性フローティングゲートメモリセルのアレイであって、
    不揮発性フローティングゲートメモリセルから成る複数の前記アレイと、
    複数のページであって、ページの各々が電気結合された不揮発性フローティングゲートメモリセルの１つ以上のアレイを有する、複数のページと、
    前記の複数のページに対応し、前記ページに選択的に信号を結合する複数の制御回路と、
    前記複数の前記制御回路に対応し、前記制御回路による前記ページへの前記選択的結合を可能にする複数の制御信号と、を含み、
    不揮発性フローティングゲートメモリセルの前記アレイの前記消去と書込みの双方の動作が、前記対応制御回路によって選択的に結合される前記信号を有する前記ページの前記不揮発性フローティングゲートメモリセルの少なくとも一部で実行でき、
    不揮発性フローティングゲートメモリセルの前記アレイが複数の行と列の１つ以上に配置され、前記複数のセルの１つ以上が複数のページの１つ以上を形成するために電気結合され、前記各セルが、第一の領域と、離間した第二の領域と、前記第一の領域と第二の領域との間のチャネル領域と、フローティングゲートと、制御ゲートとを有し、前記アレイが、
    複数のページ−ワード線であって、各ページ−ワード線が前記ページのうちの１つにおいて１つ以上の前記メモリセルの前記制御ゲートに接続する、複数のページ−ワード線と、
    複数のページ−ソース線であって、各ページ−ソース線が前記ページのうちの１つにおいて全ての前記メモリセルの前記第二の領域に接続する、複数のページ−ソース線と、
    複数のビット線であって、各ビット線が前記メモリセル列のうちの１つにおいて全ての前記メモリセルの前記第一の領域に接続する複数のビット線と、
    行と列に配置された複数の制御回路であって、各制御回路が前記ページの前記ページ−ワード線と前記ページ−ソース線とに信号を選択的に結合する、複数の制御回路と、
    複数の制御回路行線であって、各制御回路行線が制御回路行内の前記制御回路の全てに接続し、前記制御回路行内の前記制御回路の全てにおいて選択的結合を可能にする、複数の制御回路行線と、
    複数のワード線であって、ワード線の１つ以上が前記各制御回路列内の前記制御回路の全てに接続し、前記制御回路によって前記ページ−ワード線に選択的に接続された複数のワード線と、
    複数のソース線であって、ソース線の１つ以上が前記各制御回路列内の前記制御回路の全てに接続し、前記制御回路によって前記複数のページ−ソース線に選択的に結合された複数のソース線と、を含む、
    不揮発性フローティングゲートメモリセルのアレイ。
17. スマートカード用途の埋込みマイクロプロセッサであって、
    ＢＩＯＳコードを記憶するように構成されたＲＯＭのアレイと、
    プログラムコードを記憶するように構成され、ＯＴＰＲＯＭとして実装された不揮発性フローティングゲートメモリセルの第一のアレイと、
    データを記憶するように構成され、小ページサイズの消去及び書込み動作を有する不揮発性フローティングゲートメモリセルの第二のアレイと、を含み、
    不揮発性フローティングゲートメモリセルの前記第二アレイが、
    複数のページを形成するように電気結合され、第一の領域と、離間した第二の領域と、前記第一の領域と第二の領域との間のチャネル領域と、フローティングゲートと、制御ゲートと、を有する前記複数のセルの１つ以上と、
    複数のページ−ワード線であって、各ページ−ワード線が前記ページのうちの１つにおいて前記メモリセルの１つ以上の前記制御ゲートに接続する複数のページ−ワード線と、
    複数のページ−ソース線であって、各ページ−ソース線が前記ページのうちの１つにおいて全ての前記メモリセルの前記第二の領域に接続する複数のページ−ソース線と、
    複数のビット線であって、各ビット線が前記メモリセル列のうちの１つにおいて全ての前記メモリセルの前記第一の領域に接続する複数のビット線と、
    行と列に配置された複数の制御回路であって、各制御回路が１つ以上の前記ページの前記ページ−ワード線と前記ページ−ソース線の双方に選択的に信号を結合する複数の制御回路と、
    複数の制御回路行線であって、各制御回路行線が制御回路行内の前記制御回路の全てに接続し、かつ前記制御回路行内の前記制御回路の全てにおける前記選択的結合を可能にする、複数の制御回路行線と、
    複数のワード線であって、前記ワード線の１つ以上が前記各制御回路列内の前記制御回路の全てに接続し、前記制御回路により前記ページ−ワード線に選択的に結合される、複数のワード線と、
    複数のソース線であって、前記ソース線の１つ以上が前記各制御回路列内の前記制御回路の全てに接続し、前記制御回路により前記複数のページ−ソース線に選択的に結合される複数のソース線と、を含む、
    埋込みマイクロプロセッサ。
18. 前記の不揮発性フローティングゲートメモリセルの第二のアレイが、
    複数のページであって、ページの各々が電気結合した不揮発性フローティングゲートメモリセルの１つ以上のアレイを有する複数のページと、
    前記ページに対応し、前記ページに選択的に信号を結合する前記複数の制御回路と、
    前記複数の前記制御回路に対応し、前記制御回路による前記ページへの前記選択的結合を可能にする複数の制御信号と、を含み、
    前記不揮発性フローティングゲートメモリセルの前記アレイの前記消去及び書込みの双方の動作が、前記対応する制御回路によって選択的に結合された前記信号を有する前記ページの前記不揮発性フローティングゲートメモリセルの少なくとも一部で実行できる、請求項１７に記載のスマートカード用途の埋込みマイクロプロセッサ。
19. 不揮発性フローティングゲートメモリセルの前記第一の及び／又は第二のアレイがフラッシュＥＥＰＲＯＭセルのアレイを含む、請求項１７に記載の埋込みマイクロプロセッサ。

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