JPH1145587A - 半導体集積回路装置およびプログラム方法 - Google Patents

半導体集積回路装置およびプログラム方法

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JPH1145587A
JPH1145587A JP19987897A JP19987897A JPH1145587A JP H1145587 A JPH1145587 A JP H1145587A JP 19987897 A JP19987897 A JP 19987897A JP 19987897 A JP19987897 A JP 19987897A JP H1145587 A JPH1145587 A JP H1145587A
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potential
voltage
integrated circuit
semiconductor integrated
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Taku Ogura
卓 小倉
Shinichi Kobayashi
真一 小林
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ゲートディスターブ耐性を向上することがで
きる半導体集積回路装置、およびプログラム方法を提供
する。 【解決手段】 選択パルスに対して、プログラムパルス
を印加する毎（ステップｓ２）に、選択セルに接続され
たソース電位の変化を検知し、ソース電位をクランプす
る。ソース電位がオーバビット発生検知レベルＶ１を越
えていた場合には、選択セルと異なるページに存在し、
かつ選択セルと同一の副ビット線に接続された非選択セ
ルに対してしきい値電圧の変化を検出して（ステップｓ
１０）、しきい値電圧を復元する。（ステップ１１、１
２）。さらに、選択セルと同一のページに対して、しき
い値電圧を検証する（ステップ４）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置、およびプログラム方法に関し、特に、電気的に書込
および消去が可能な不揮発性メモリを有する半導体集積
回路装置、およびそのプログラム方法に関する。
【０００２】
【従来の技術】従来より、不揮発性半導体記憶装置の１
つとして、電気的に書込および消去が可能なフラッシュ
メモリがある。以下、不揮発性半導体記憶装置の一例と
して、ＤＩＮＯＲ（DIvided bit-line NOR）型のフラッ
シュメモリについて説明する。
【０００３】図９は、従来のフラッシュメモリに含まれ
るメモリブロックの基本構成を示す回路図である。フラ
ッシュメモリは、図示しないが、図９に示すメモリブロ
ック（以下、メモリブロック＃１と記す）の他に、メモ
リブロック＃１と同じ構成である複数のメモリブロック
＃２〜＃ｎを含む構成であってもよい。
【０００４】図９に示すメモリブロック＃１は、複数の
メモリセルＭを含む。複数のメモリセルＭは、セレクト
ゲート部ＳＧ（ＳＧ１、…、ＳＧ４）により複数のグル
ープに分割されている。
【０００５】セレクトゲート部ＳＧによってグループ化
された複数のメモリセルＭの構成について説明する。
【０００６】複数のメモリセルＭは、マトリックス状に
配置される。行方向に並ぶ複数のメモリセルは、それぞ
れ対応するワード線ＷＬ（ＷＬ１、…、ＷＬｍ）に接続
され、さらに列方向に並ぶ複数のメモリセルは、それぞ
れ対応する副ビット線ＳＢＬ（ＳＢＬ１、…、ＳＢＬ
ｎ）に接続されている。各副ビット線ＳＢＬは、それぞ
れセレクトゲート部ＳＧ１を構成するトランジスタＴ０
を介して、主ビット線ＭＢＬ（ＭＢＬ１、…、ＭＢＬ
ｎ）に接続されている。
【０００７】セレクトゲート部ＳＧ１によってグループ
化されたメモリセルＭと、セレクトゲート部ＳＧ２、Ｓ
Ｇ３、またはＳＧ４によってグループ化されたメモリセ
ルＭとの関係を説明する。
【０００８】各グループ間で主ビット線ＭＢＬは共通で
ある。さらに、セレクトゲート部ＳＧ１によるグループ
と、セレクトゲート部ＳＧ２によるグループとでは、ワ
ード線ＷＬ（ＷＬ１、…、ＷＬｍ）は共通である（セレ
クトゲート部ＳＧ３とセレクトゲート部ＳＧ４との間で
も同様である）。これらのワード線ＷＬ（ＷＬ１、…、
ＷＬｍ）は、共通のワード線ドライバラインＷＬＤ（Ｗ
ＬＤ１、…、ＷＬＤｍ）に接続されている。
【０００９】以下、簡単のため、セレクトゲート部をＳ
Ｇ、ワード線をＷＬ、主ビット線をＭＢＬ、副ビット線
をＳＢＬ、およびワード線ドライバラインをＷＬＤと記
す。
【００１０】ワード線ドライバラインＷＬＤのいずれか
一つがＨレベルとなることにより、対応するワード線Ｗ
Ｌが選択状態になる。
【００１１】いずれか一つのセレクトゲート部ＳＧ（Ｓ
Ｇ１〜ＳＧ４）によって選択されたグループ内にあっ
て、ワード線ドライバラインＷＬＤによって選択された
ワード線ＷＬ上のメモリセルＭの集まりをページと呼
ぶ。
【００１２】ページを選択し、さらに１つの主ビット線
ＭＢＬを選択状態とすることより、書込の対象となるメ
モリセルＭが選択される。なお、選択ページに属するメ
モリセルＭに対してプログラムを行なうことを、ページ
プログラムと呼ぶ。
【００１３】次に、従来のフラッシュメモリを構成する
メモリセルＭへの情報の書込動作について説明する。メ
モリセルＭへの書込は、そのしきい値電圧を変化させる
ことにより行なう。
【００１４】図１０は、メモリセルＭのしきい値電圧の
分布を示す図である。図１０に示すメモリセルＭにおい
て、しきい値電圧がデプリージョンベリファイ電圧ＶＤ
Ｖからプログラムベリファイ電圧ＶＰＶの範囲にある状
態を、プログラム状態もしくはデータ”０”を記憶した
状態と呼ぶ。さらに、しきい値電圧がイレースベリファ
イ電圧ＶＥＶよりも高い状態を、イレース状態もしくは
データ”１”を記憶した状態と呼ぶ。なお、しきい値電
圧がデプリージョンベリファイ電圧ＶＤＶより低い状態
を、オーバプログラミング状態と呼ぶ（以下、この状態
のメモリセルＭをオーバビットセルＯＰｂｉｔと称
す）。
【００１５】メモリセルＭをプログラム状態にする場合
は、しきい値電圧をＶＤＶ電圧〜ＶＰＶ電圧の間にくる
ように制御し、メモリセルＭをイレース状態態にする場
合は、しきい値電圧をＶＥＶ電圧より高くするように制
御する。
【００１６】以下、簡単のため、プログラムを行なうた
めに選択されたメモリセルＭを選択セルＭ０とよび、そ
れ以外のメモリセルＭを非選択セルＭ１と呼び。
【００１７】次に、選択セルＭ０についてのプログラム
方法、およびプログラムによって発生するディスターブ
について説明する。
【００１８】図１１は、選択セルＭ０の断面図とプログ
ラム時に印加される電圧印加条件とを表わす図である。
なお、非選択セルＭ１の基本構成について述べないが、
電圧印加条件を除き、その構成は選択セルＭ０と同じで
ある。
【００１９】図１１に示すように選択セルＭ０は、コン
トロールゲート電極層９０、フローティングゲート層９
１、ドレイン領域９２、およびソース領域９３を含む。
ドレイン領域９２およびソース領域９３は、基板９４上
に所定の間隔を隔てて形成されている。コントロールゲ
ート電極層９０は、行方向にワード線ＷＬと接続され
る。ドレイン領域９２は、セレクトゲート部ＳＧを介し
て、主ビット線ＭＢＬと接続される。さらに、ソース領
域９３は、ソース線ＳＬと接続される。
【００２０】プログラム時には、選択セルＭ０が接続さ
れるワード線ＷＬを介して、コントロールゲート電極９
０に負の高電圧が印加される。またドレイン領域９２に
は、セレクトゲート部ＳＧを通じて、主ビット線ＭＢＬ
から正の高電圧が印加される。なお、ソース領域９３
は、フローティング状態にある。これにより、フローテ
ィングゲート電極層９１に存在する電子が、トンネル現
象によりドレイン領域９２に引抜かれる。この結果、し
きい値電圧の低い状態（データ”０”）になる。
【００２１】ところで、選択セルＭ０に電圧を印加した
場合、非選択セルＭ１に記憶されたデータがディスター
ブを受けることが知られている。ここで、ディスターブ
とは、選択セルＭ０への書込、消去または読出中に非選
択セルＭ１に印加される電圧が変動し、非選択セルＭ１
のしきい値電圧が変化することを意味する。
【００２２】次に、非選択セルＭ１で起こるゲートディ
スターブについて説明する。図１２に、選択セルＭ０と
同一ワード線ＷＬに接続される非選択セルＭ１（デー
タ”１”）に印加される電圧印加条件を示す。図１２に
示すように非選択セルＭ１のドレイン領域９２およびソ
ース領域９３は、フローティング状態にある。また、コ
ントロールゲート電極層９０は、選択セルＭ０と同様、
ワード線ＷＬを介して負の高電圧が印加される。
【００２３】この電圧印加条件のもとでは、非選択セル
Ｍ１のフローティングゲート電極層９１から、電子が基
板９４側に抜ける可能性がある。これは、非選択セルＭ
１が、しきい値電圧の高い状態（データ”１”）からし
きい値電圧の低い状態に移行することを意味する。この
ような電圧印加条件のもとで非選択セルＭ１が受けるデ
ィスターブを、特に、ゲートディスターブという。
【００２４】このように、電気的に書込み、消去を行な
うメモリセルＭにおいては、非選択セルＭ１において発
生するディスターブ問題を解決することが信頼性確保の
上で重要になる。
【００２５】ところで、従来のフラッシュメモリにおい
ては、ゲートディスターブによってソース電位ＶＳが上
昇し、さらにゲートディスターブ耐性が悪化するといっ
た問題があった。
【００２６】以下、ソース電位ＶＳとゲートディスター
ブ耐性との関係を説明する。図１３は、ページプログラ
ム時の選択セルＭ０のドレイン電圧ＶＤの経時変化を示
す図であり、図１４は、ソース電位ＶＳの経時変化を示
す図である。
【００２７】図１３〜図１４に示すように、プログラム
パルスを印加する毎（時刻Ｔ１〜時刻Ｔ６）に、ドレイ
ン電位ＶＤの変化とともにソース電位ＶＳは上昇する。
【００２８】ソース電位ＶＳが上昇した場合、コントロ
ールゲート電極層９０、ソース領域９３間（図１２）の
電界が高まる。この結果、ゲートディスターブが加速さ
れる可能性が高くなる。
【００２９】図１５は、オーバビットセルＯＰｂｉｔが
発生した場合のソース電位ＶＳの経時変化を示す図であ
る。図１５に示すように、ソース電位ＶＳが上昇して
（時刻Ｔ１〜時刻Ｔ３）、オーバビットセルＯＰｂｉｔ
が発生した（時刻Ｔ４）場合、さらに、プログラムパル
スを印加すると、オーバビットセルＯＰｂｉｔを介して
流れるリーク電流により、ソース電位ＶＳが、ゲートデ
ィスターブ耐性の許容範囲上限Ｖｄｇ. ｍａｘを越えて
しまう（時刻Ｔ５〜時刻Ｔ６）という問題が発生する。
【００３０】そこで、この問題を解決するために、ソー
ス電位ＶＳがあるレベルを超えたときに、ソース電位Ｖ
Ｓをクランプすることが考えられる。しかしながら、ソ
ース電位ＶＳをクランプする手法のみでは、下記に示す
問題が存在する。
【００３１】すなわち、ソース電位ＶＳをクランプすれ
ば、ソース電位ＶＳはゲートディスターブ耐性の許容範
囲上限Ｖｄｇ．ｍａｘを超えない。しかしながら、図１
６に示すように、オーバビットセルＯＰｂｉｔが存在す
る副ビット線ＳＢＬに接続される選択セルＭ０がプログ
ラムを完了するまで、ソース線ＳＬに、クランプレベル
Ｖｃｌａｍｐの電圧が印加し続けられる（時刻Ｔ４〜時
刻Ｔ６）ことになる。これは、ゲートディスターブスト
レス増大の要因となり、ゲートディスターブ耐性を悪化
させる可能性がある。
【００３２】これを防ぐ手段としては、クランプ電位Ｖ
ｃｌａｍｐを低く設定することが考えられる。しかし、
クランプ電位Ｖｃｌａｍｐを低く設定すると、選択セル
Ｍ０のドレイン領域９２（図１１）に高電圧を印加して
いる回路に流れる負荷電流が増大するため、所望の高電
圧を発生できなくなるという問題が生じる。
【００３３】また、従来のプログラムシーケンスＰ１に
おいは、発生したオーバビットセルＯＰｂｉｔに対して
消し戻し作業を施し、しきい値の復元作業を行なうこと
により、ゲートディスターブ耐性の悪化を防いでいる。
しかしながら、従来のプログラムシーケンスＰ１では、
下記に示す問題が存在する。
【００３４】従来のプログラムシーケンスＰ１（ページ
プログラムの場合）について説明する。
【００３５】図１７は、従来のプログラムシーケンスＰ
１を説明するためのフローチャートである。図１７に示
すプログラムシーケンスＰ１は、シーケンス１（ステッ
プＳ１〜Ｓ３）、シーケンス２（ステップＳ４〜Ｓ６）
から構成される。
【００３６】ステップＳ１では、選択セルＭ０にプログ
ラムパルスを印加する前に、プログラムベリファイを実
施する。ステップＳ２では、選択セルＭ０にプログラム
パルスを印加する。ステップＳ３では、選択セルＭ０に
対してプログラムベリファイを実施する。シーケンス１
を、選択ページの全てのメモリセルＭに対して行なう。
【００３７】ステップＳ４では、選択ページについての
みデプリージョンベリファイを行ない、オーバプログラ
ム状態になっているオーバビットセルＯＰｂｉｔが検知
される。オーバビットセルＯＰｂｉｔが存在しない場合
には、選択ページのプログラムは終了する。
【００３８】オーバビットセルＯＰｂｉｔが存在した場
合には、ステップＳ５においてオーバビットセルＯＰｂ
ｉｔに対して消戻作業を行なう。具体的には、オーバビ
ットセルＯＰｂｉｔに対してチャネルホットエレクトロ
ン注入を行なう。これにより、しきい値電圧をデプリー
ジョンベリファイ電圧ＶＤＶよりも高い状態にする。そ
してステップＳ６において、シーケンス１を実施し、し
きい値電圧をプログラムベリファイ電圧ＶＰＶよりも低
くする。
【００３９】
【発明が解決しようとする課題】しかしながら、前述し
たＤＩＮＯＲ型の従来のフラッシュメモリにおいては、
ゲートディスターブは、選択ページに存在する非選択セ
ルＭ１のみならず異なるグループにおける同一ワード線
ＷＬに接続される非選択セルＭ１で発生しうる。
【００４０】したがって、従来のフラッシュメモリに対
して、従来のプログラムシーケンスを行なうと、選択ペ
ージ以外のページに存在するオーバビットセルＯＰｂｉ
ｔが放置されたままになり、ゲートディスターブ耐性を
悪化させる可能性がある。
【００４１】そこで、本発明の目的は、上記に示した問
題を解決するためになされたものであり、ゲートディス
ターブ耐性の向上を可能とする半導体集積回路装置を提
供することにある。
【００４２】さらに、本発明のその他の目的は、ゲート
ディスターブ耐性の向上を可能とするプログラム手法を
提供することである。
【００４３】
【課題を解決するための手段】請求項１に係るプログラ
ム方法は、電気的に書込、読出および消去が可能な不揮
発性半導体メモリを含む半導体集積回路装置において、
不揮発性半導体メモリに書込を行なうためのプログラム
方法であって、不揮発性半導体メモリを構成する複数の
メモリセルのうち、いずれか一つのメモリセルを選択状
態にして、プログラムパルスを印加する印加ステップ
と、選択状態のメモリセルへのプログラムパルスの印加
時に、選択状態のメモリセルに接続されるソース線の電
位の変化を検知して、ソース線の電位をクランプするク
ランプステップと、クランプステップにおける検知結果
に基づき、選択状態のメモリセルと同一の副ビット線に
接続される非選択状態のメモリセルのしきい値電圧を復
元する復元ステップとを備える。
【００４４】請求項２に係るプログラム方法は、請求項
１に係るプログラム方法であって、クランプステップ
は、オーバビットの発生を検知するための基準電圧を発
生する基準電圧発生ステップと、選択状態のメモリセル
に接続されるソース線の電位と、基準電圧の電位とを比
較して制御信号を出力する比較ステップと、所定のクラ
ンプ電圧を発生する電圧供給ステップと、比較ステップ
の結果に従い、選択状態のメモリセルに接続される前記
ソース線に、所定のクランプ電圧を供給する供給ステッ
プとを備え、さらに、選択状態のメモリセルへのプログ
ラムパルスの印加後であって、次のプログラムパルスの
印加前に、比較ステップから出力される制御信号に基づ
き、非選択状態のメモリセルのしきい値電圧の変化を検
出する検出ステップと、検出ステップの検出結果に基づ
き、復元ステップを動作させる制御ステップとを備え
る。
【００４５】請求項３に係るプログラム方法は、請求項
２に係るプログラム方法であって、不揮発性半導体メモ
リは、複数のメモリセルがページ単位でグループ分割さ
れたＤＩＮＯＲ型のフラッシュメモリであって、選択状
態のメモリセルと、非選択状態のメモリセルとは、異な
るページに存在し、さらに、いずれか１つのページを選
択して、選択されたぺージに存在する複数のメモリセル
のそれぞれへのプログラムパルスの印加毎に、クランプ
ステップと、復元ステップとを実施するよう制御するペ
ージ制御ステップを備える。
【００４６】請求項４に係る半導体集積回路装置は、電
気的に書込、読出および消去が可能な不揮発性半導体メ
モリを含む半導体集積回路装置であって、不揮発性半導
体メモリを構成する複数のメモリセルのうち、いずれか
１つのメモリセルを選択状態にするデコード回路と、デ
コード回路に従い、選択状態のメモリセルに書込を行な
う書込手段と、複数のメモリセルに接続される複数のソ
ース線と、選択状態のメモリセルへの書込時に、選択状
態のメモリセルに接続されるソース線の電位の変化を検
知して、ソース線の電位をクランプするクランプ手段
と、クランプ手段における検知結果に従い、選択状態の
メモリセルと同一の副ビット線に接続される非選択状態
のメモリセルのしきい値を復元する復元手段とを含む。
【００４７】請求項５に係る半導体集積回路装置は、請
求項４に係る半導体集積回路装置であって、クランプ手
段は、オーバビットの発生を検知するための基準電圧を
発生する基準電圧発生手段と、選択状態のメモリセルに
接続されるソース線の電位と、基準電圧発生手段から出
力される基準電圧の電位とを比較して制御信号を出力す
る比較手段と、所定のクランプ電圧を発生する電圧供給
手段と、制御信号に従い、選択状態のメモリセルに接続
されるソース線と、電圧供給手段とを電気的に接続する
スイッチ手段とを備え、さらに、選択状態のメモリセル
への書込後であって、次の書込前に、比較手段から出力
される制御信号に基づき、非選択状態のメモリセルのし
きい値電圧の変化を検出する検出手段と、検出手段の検
出結果に基づき、復元手段を動作させる制御手段を備え
る。
【００４８】請求項６に係る半導体集積回路装置は、請
求項５に係る半導体集積回路装置であって、電圧供給手
段は、Ｐ型基板がスイッチ手段と接続され、Ｎ型基板が
接地電位に接続される第１のＰＮダイオードを含む。
【００４９】請求項７に係る半導体集積回路装置は、請
求項５に係る半導体集積回路装置であって、電圧供給手
段は、Ｐ型基板がスイッチ手段と接続され、Ｎ型基板が
正の第１の電源電位に接続される第２のＰＮダイオード
を含む。
【００５０】請求項８に係る半導体集積回路装置は、請
求項５に係る半導体集積回路装置であって、電圧供給手
段は、スイッチ手段と接地電位との間に接続され、ゲー
ト電極が接地電位に接続され、かつ基板が正の第２の電
源電圧に接続されるＰＭＯＳトランジスタを含む。
【００５１】請求項９に係る半導体集積回路装置は、請
求項５に係る半導体集積回路装置であって、電圧供給手
段は、スイッチ手段と接地電位との間にダイオード接続
され、かつ基板が接地電位に接続される第１のＮＭＯＳ
トランジスタを含む。
【００５２】請求項１０に係る半導体集積回路装置は、
請求項５に係る半導体集積回路装置であって、電圧供給
手段は、スイッチ手段と接地電位との間にダイオード接
続され、かつ基板が負の第３の電源電圧に接続される第
２のＮＭＯＳトランジスタを含む。
【００５３】請求項１１に係る半導体集積回路装置は、
請求項６〜１０のいずれかに係る半導体集積回路装置で
あって、不揮発性半導体メモリは、複数のメモリセルが
ページ単位でグループ分割されたＤＩＮＯＲ型のフラッ
シュメモリであって、選択状態のメモリセルと、非選択
状態のメモリセルとは、異なるページに存在し、さら
に、いずれか１つのページを選択して、選択されたぺー
ジに存在する複数のメモリセルのそれぞれへのプログラ
ムパルスの印加毎に、クランプ手段と、復元手段とを実
施するよう制御するページ制御手段を備える。
【００５４】
【発明の実施の形態】以下、本発明の実施の形態を図を
用いて説明する。なお、同じ構成要素には、同じ符号、
記号を付し、その説明は繰返さない。
【００５５】［実施の形態１］図１は、本発明の実施の
形態１における半導体記集積回路装置１００の構成を概
略的に示すブロック図である。
【００５６】以下、本発明の実施の形態１の半導体集積
回路装置１００について説明する。本発明の実施の形態
１の半導体集積回路装置１００は、メモリブロック＃１
〜＃ｎ、およびソース電位クランプ回路１を備える。メ
モリブロック＃１〜＃ｎは、不揮発性の半導体メモリで
あって、その構成は図９に示す従来のフラッシュメモリ
で説明したとおりである。
【００５７】ソース電位クランプ回路１は、各メモリブ
ロック＃１〜＃ｎのソース線ＳＬ（図においては、ＳＬ
１、…、ＳＬｎ）に接続される。ソース電位クランプ回
路１は、プログラム時に、選択セルＭ０に接続されるソ
ース線ＳＬのソース電位ＶＳの変化を検知する。検知し
た結果として、制御信号ＣＮＴが出力される。
【００５８】半導体集積回路装置１００はさらに、コマ
ンドポート５０、ＣＰＵ５１、ＲＯＭ５２、周辺回路５
３およびレジスタ群５４を備える。
【００５９】コマンドポート５０は、外部から入力した
コマンドをデコードする。ＣＰＵ５１は、デコードされ
たコマンドに従い、ＲＯＭ５２のデータを読出し、レジ
スタ群５４にセットする。
【００６０】周辺回路５３は、後述するレジスタ群５４
にセットされた値に基づき、その状態を変化させる。書
込、読出、または消去動作時には、周辺回路５３の状態
に応じて、メモリブロック＃１〜＃ｎの中から対象とな
るメモリセルＭが１つ選択される。
【００６１】ＲＯＭ５２には、従来のプログラムシーケ
ンスＰ１を実現するためのシーケンス１、２、および本
発明の実施の形態１におけるプログラムシーケンスＰ０
を実施するためのシーケンス０に関する手順が格納され
ている。
【００６２】外部からメモリセルＭのプログラムを指示
するコマンドが入力されると、コマンドポート５０によ
ってデコードされ、ＣＰＵ５１は、シーケンス１を読出
す。周辺回路５３の状態に応じて、メモリブロック＃１
〜＃ｎの中から対象となるメモリセルＭが１つ選択され
る。そして、選択セルＭ０にプログラムパルスが印加さ
れる。
【００６３】ＣＰＵ５１は、ソース電位クランプ回路１
から出力されるＨレベルの制御信号ＣＮＴを受けると、
従来のシーケンス１を中断し、本発明の実施の形態１の
シーケンス０を実施するための手順を読出す。これによ
り、選択セルＭ０と同一副ビット線ＳＢＬに接続される
非選択セルに対して、後述するシーケンス０が実施され
る。さらに、シーケンス１に復帰し、シーケンス１終了
後には、従来のシーケンス２が実施される。
【００６４】次に、本発明の実施の形態１におけるソー
ス電位クランプ回路１について説明する。
【００６５】図２は、本発明の実施の形態１におけるソ
ース電位クランプ回路１の基本構成を示す図である。図
に示す記号ＳＬ１〜ＳＬｎは、各メモリブロック＃１〜
＃ｎにおけるソース線ＳＬを示す。
【００６６】ソース電位クランプ回路１は、プログラム
時にソース電位ＶＳの変化を検知し、ソース電位ＶＳを
クランプする。また、検出結果は、ＣＰＵ５１（図１）
に送られる。
【００６７】図２を参照して、ソース電位クランプ回路
１は、セレクタ１１、基準電圧発生回路１２、コンパレ
ータ１３、ＮＭＯＳトランジスタＮＴ１、およびＰＮダ
イオード１４を備える。
【００６８】セレクタ１１は、プログラム対象とされる
１つのメモリブロック＃１〜＃ｎに対応するソース線Ｓ
ＬをノードＮ１と接続する。コンパレータ１３は、ノー
ドＮ１の電位と基準電圧発生回路１２の出力とを比較す
る。比較結果として、コンパレータ１３から、制御信号
ＣＮＴが出力される。ＮＭＯＳトランジスタＮＴ１は、
セレクタ１１の出力と、後述するＰＮダイオード１４の
Ｐ型基板との間に接続され、さらにゲート電極にコンパ
レータ１３の出力である制御信号ＣＮＴを受ける。ＮＭ
ＯＳトランジスタＮＴ１の基板は、接地電位ＶＳＳと接
続される。ＮＭＯＳトランジスタＮＴ１は、コンパレー
タ１３の出力である制御信号ＣＮＴに従って導通する。
ＰＮダイオード１４のＮ型基板は、接地電位ＶＳＳと接
続される。ＰＮダイオード１４の拡散電位をＶｄと記
す。
【００６９】基準電圧発生回路１２は、オーバビットセ
ルＯＰｂｉｔを検出するための基準電圧を発生する。基
準電圧の電位を、以下、オーバビット発生検知レベルＶ
１と呼ぶ。オーバビット発生検知レベルＶ１は、オーバ
ビットセルＯＰｂｉｔが存在しない場合のソース電位Ｖ
Ｓよりも高く、ソース電位ＶＳのクランプレベルＶｃｌ
ａｍｐよりも低く設定する。
【００７０】次に、本発明の実施の形態１におけるソー
ス電位クランプ回路１の動作について説明する。メモリ
ブロック＃１にプログラムパルスが印加されているもの
とする。ソース線ＳＬ１のソース電位ＶＳは、プログラ
ムパルスの印加に伴い上昇する。
【００７１】セレクタ１１は、プログラムパルスが印加
されているメモリブロック＃１のソース線ＳＬ１をノー
ドＮ１と接続する。基準電圧発生回路１２は、オーバビ
ット発生検知レベルＶ１の電圧をコンパレータ１３に供
給する。コンパレータ１３は、ノードＮ１と接続状態に
あるソース線ＳＬ１のソース電圧ＶＳと、オーバビット
発生検知レベルＶ１とを比較する。
【００７２】ソース電位ＶＳが、オーバビット発生検知
レベルＶ１よりも低い場合について説明する。コンパレ
ータ１３は、Ｌレベルの制御信号ＣＮＴを出力する。Ｎ
ＭＯＳトランジスタＮＴ１は非導通状態であり、ソース
線ＳＬ１のソース電位ＶＳは変化しない。
【００７３】次に、ソース電位ＶＳが、オーバービット
発生検知レベルＶ１よりも高くなった場合について説明
する。コンパレータ１３は、Ｈレベルの制御信号ＣＮＴ
を出力する。ＮＭＯＳトランジスタＮＴ１は導通状態に
なる。これにより、ソース線ＳＬ１は、ＰＮダイオード
１４と接続状態になる。ソース線ＳＬ１のソース電位Ｖ
Ｓが、拡散電位Ｖｄ以下の場合、ソース電位ＶＳは、保
持される。ソース電位ＶＳが、拡散電位Ｖｄより高くな
ると、ソース線ＳＬ１の電位ＶＳは、拡散電位Ｖｄに固
定される。
【００７４】これにより、ソース線ＳＬ１のソース電位
ＶＳの上限は、ＰＮダイオード１４の拡散電位Ｖｄレベ
ルに抑えられる。すなわち、ＰＮダイオード１４の拡散
電位Ｖｄが、ソース電位ＶＳのクランプレベルＶｃｌａ
ｍｐとなる。
【００７５】このように構成することにより、ゲートデ
ィスターブの原因となるソース電位ＶＳの上昇を抑える
ことができる。
【００７６】次に、本発明の実施の形態１における選択
ページについてのプログラムシーケンスＰ０について説
明する。
【００７７】図３は、本発明の実施の形態１におけるプ
ログラムシーケンスＰ０を説明するためのフローチャー
トである。
【００７８】プログラムシーケンスＰ０は、従来のシー
ケンス１（ステップＳ１〜Ｓ３）、シーケンス２（ステ
ップＳ４〜Ｓ６）に加えて、さらに非選択ページについ
てのデプリージョンベリファイに関するシーケンス０
（ステップＳ１０〜ステップＳ１２）から構成される。
【００７９】ソース電位クランプ回路１からＬレベルの
制御信号ＣＮＴが出力された場合について説明する。こ
の場合は、従来のプログラムシーケンスＰ１と同様に、
選択ページに存在するメモリセルＭに対してシーケンス
１が実施される。
【００８０】プログラムパルス印加時に、ソース電位ク
ランプ回路１からＨレベルの制御信号ＣＮＴが出力され
た場合について説明する。Ｈレベルの制御信号ＣＮＴを
受けたＣＰＵ５１（図１）は、シーケンス０を読出す。
これにより、シーケンス１が中断される。
【００８１】シーケンス０では、選択ビットＭ０と同一
の副ビット線ＳＢＬに接続される非選択ビットＭ１につ
いて、デプリージョンベリファイが実施される（ステッ
プＳ１０）。
【００８２】デプリージョンベリファイが合格であった
場合には、中断されていたシーケンス１におけるプログ
ラムベリファイ（ステップＳ３）に復帰する。また、デ
プリージョンベリファイが不合格であった場合は、消戻
作業を行ない（ステップＳ１１）、シーケンス１を実施
する（ステップＳ１２）。選択ビットＭ０と同一の副ビ
ット線ＳＢＬに存在するオーバビットセルＯＰｂｉｔの
しきい値電圧が、高い状態に復帰する。シーケンス１の
実施後は、プログラムベリファイ（ステップＳ３）に復
帰する。
【００８３】選択ページに対して、シーケンス１、０が
行なわれる。選択ページに対して、シーケンス１、０が
行なわれた後、シーケンス２において、選択ページに対
するデプリージョンベリファイが行なわれる。
【００８４】次に、本発明の実施の形態１におけるソー
ス電位ＶＳの変化について説明する。
【００８５】図４は、本発明の実施の形態１の半導体集
積回路装置１００における選択セルに接続されるソース
電位ＶＳの変化を示すタイミングチャートである。
【００８６】時刻Ｔ１〜時刻Ｔ３では、選択セルＭ０に
プログラムパルスを印加する毎にソース電位ＶＳが上昇
する。
【００８７】時刻Ｔ４で、ソース電位ＶＳは、オーバー
ビット発生検知レベルＶ１を超える。さらにソース電位
ＶＳは上昇するが、時刻Ｔ５において、ソース電位クラ
ンプ回路１により、ソース電位ＶＳはクランプレベルＶ
ｃｌａｍｐにクランプされる。
【００８８】この時点で、前述したシーケンス０が実施
される。この結果、次のプログラムパルスが印加される
（時刻Ｔ６）までに、選択セルＭ０と同一副ビット線Ｓ
ＢＬに接続される非選択セルＭ１中のオーバビットセル
ＯＰｂｉｔのしきい値電圧が、正常な範囲に復帰する。
したがって、時刻Ｔ６においては、ソース電位ＶＳは、
オーバビット発生検知レベルＶ１を下回るレベルとな
る。
【００８９】以上のように構成することにより、プログ
ラム時に、ソース電位ＶＳをクランプすることができ
る。さらにソース電位ＶＳがオーバビット発生検出レベ
ルを越えた場合は、プログラム作業を中断して、選択ペ
ージと同一副ビット線ＳＢＬに接続される非選択セルＭ
１に対して、オーバビットセルＯＰｂｉｔのしきい値電
圧を正常に戻すことができる。これにより、ゲートディ
スターブ耐性を改善することが可能となる。
【００９０】［実施の形態２]図５は、本発明の実施の
形態２におけるソース電位クランプ回路２の基本構成を
示す図である。
【００９１】図５を参照して、ソース電位クランプ回路
２は、セレクタ１１、基準電圧発生回路１２、コンパレ
ータ１３、ＮＭＯＳトランジスタＮＴ１、および、Ｖｎ
ｗ制御型ＰＮダイオード１５を備える。
【００９２】Ｖｎｗ制御型ＰＮダイオード１５のＰ型基
板は、ＮＭＯＳトランジスタＮＴ１と接続され、Ｎ型基
板は、電源電位Ｖｎｗ（＞０ボルト）と接続される。
【００９３】これにより、ソース電位ＶＳの上限は、Ｐ
Ｎダイオード１５の拡散電位Ｖｄに対して、（Ｖｄ＋Ｖ
ｎｗ）レベルに抑えられる。すなわち、ＰＮダイオード
１５の拡散電位ＶｄにＶｎｗレベルを加えたレベルが、
ソース電位ＶＳのクランプレベルＶｃｌａｍｐとなる。
【００９４】このように構成することにより、ゲートデ
ィスターブを加速する原因となるソース電位ＶＳの上昇
を抑えることができる。
【００９５】なお、ソース電位クランプ回路２は、実施
の形態１におけるソース電位クランプ回路１と異なり、
Ｖｎｗレベルを変化させることによりソース電位クラン
プレベルＶｃｌａｍｐを変化させることができる。
【００９６】この結果、ＰＮダイオード１５のプロセス
のばらつきに基づく、拡散電位Ｖｄの変動を抑え、クラ
ンプレベルＶｃｌａｍｐの変動を抑制することができ
る。
【００９７】なお、半導体集積回路１００において、図
１に示すソース電位クランプ回路１代わって、ソース電
位クランプ回路２を用いることにより、同様にソース電
位ＶＳの上昇を抑えることができる。さらに、ソース電
位クランプ回路２から出力される制御信号ＣＮＴに従
い、図３に示すプログラムシーケンスＰ０が実行され
る。
【００９８】この結果、ゲートディスターブ耐性を改善
することが可能となる。 ［実施の形態３]図６は、本発明の実施の形態３におけ
るソース電位クランプ回路３の基本構成を示す図であ
る。
【００９９】図６を参照して、ソース電位クランプ回路
３は、セレクタ１１、基準電圧発生回路１２、コンパレ
ータ１３、ＮＭＯＳトランジスタＮＴ１、およびＰＭＯ
ＳトランジスタＰ１を備える。
【０１００】ＰＭＯＳトランジスタＰ１は、ＮＭＯＳト
ランジスタＮＴ１と、接地電位ＶＳＳとの間に接続され
る。また、ＰＭＯＳトランジスタＰＴ１のゲート電極
は、接地ＶＳＳに接続される。さらに、ＰＭＯＳトラン
ジスタＰＴ１の基板は、電源電圧ＶＣＣ（＞０ボルト）
と接続される。
【０１０１】これにより、ソース電位ＶＳの上限は、Ｐ
ＭＯＳトランジスタＰＴ１のしきい値電圧Ｖｔｈｐに抑
えられる。すなわち、ＰＭＯＳトランジスタＰＴ１のし
きい値電圧Ｖｔｈｐが、ソース電位ＶＳのクランプレベ
ルＶｃｌａｍｐとなる。
【０１０２】このように構成することにより、ソース電
位ＶＳの上昇を抑え、ソース電位の上昇に基づく、オー
バビットセルＯＰｂｉｔの発生を防止することができ
る。
【０１０３】なお、半導体集積回路１００において、図
１に示すソース電位クランプ回路１代わって、ソース電
位クランプ回路３を用いることにより、同様にソース電
位ＶＳの上昇を抑えることができる。さらに、ソース電
位クランプ回路３から出力される制御信号ＣＮＴに従
い、図３に示すプログラムシーケンスＰ０が実行され
る。
【０１０４】この結果、ゲートディスターブ耐性を改善
することが可能となる。 ［実施の形態４］図７は、本発明の実施の形態４におけ
るソース電位クランプ回路４の基本構成を示す図であ
る。
【０１０５】図７を参照して、ソース電位クランプ回路
４は、セレクタ１１、基準電圧発生回路１２、コンパレ
ータ１３、ＮＭＯＳトランジスタＮＴ１、およびＮＭＯ
ＳトランジスタＮＴ２を備える。
【０１０６】ＮＭＯＳトランジスタＮＴ２の一方の導通
端子、およびゲート電極は、ＮＭＯＳトランジスタＮＴ
１と接続される。また、ＮＭＯＳトランジスタＮＴ１の
他方の導通端子は、接地電位ＶＳＳに接続される。さら
に、ＮＭＯＳトランジスタＮＴ２の基板は、接地電位Ｖ
ＳＳと接続される。
【０１０７】これにより、ソース電位ＶＳの上限は、Ｎ
ＭＯＳトランジスタＮＴ２のしきい値電圧Ｖｔｈｎに抑
えられる。すなわち、ＮＭＯＳトランジスタＮＴ２のし
きい値電圧Ｖｔｈｎが、ソース電位ＶＳのクランプレベ
ルＶｃｌａｍｐとなる。
【０１０８】このように構成することにより、ソース電
位ＶＳの上昇を抑え、ソース電位の上昇に基づく、オー
バビットセルＯＰｂｉｔの発生を防止することができ
る。なお、半導体集積回路１００において、図１に示す
ソース電位クランプ回路１代わって、ソース電位クラン
プ回路４を用いることにより、同様にソース電位ＶＳの
上昇を抑えることができる。さらに、ソース電位クラン
プ回路４から出力される制御信号ＣＮＴに従い、図３に
示すプログラムシーケンスＰ０が実行される。
【０１０９】この結果、ゲートディスターブ耐性を改善
することが可能となる。 ［実施の形態５]図８は、本発明の実施の形態５におけ
るソース電位クランプ回路５の基本構成を示す図であ
る。
【０１１０】図８に示すソース電位クランプ回路５は、
セレクタ１１、基準電圧発生回路１２、コンパレータ１
３、ＮＭＯＳトランジスタＮＴ１、およびＮＭＯＳトラ
ンジスタＮＴ３を備える。ＮＭＯＳトランジスタＮＴ３
の一方の導通端子、およびゲート電極は、ＮＭＯＳトラ
ンジスタＮＴ１と接続される。また、ＮＭＯＳトランジ
スタＮＴ３の他方の導通端子は、接地電位ＶＳＳとに接
続される。さらに、ＮＭＯＳトランジスタＮＴ３の基板
は、電源電位ＶＢＢ（＜０ボルト）と接続される。
【０１１１】これにより、ソース電位ＶＳのクランプレ
ベルＶｃｌａｍｐは、ＮＭＯＳトランジスタＮＴ３のし
きい値電圧Ｖｔｈｎとなり、さらに、ＶＢＢレベルを変
化させることにより、しきい値電圧Ｖｔｈｎを変化させ
ることができる。
【０１１２】この結果、ＮＭＯＳトランジスタＮＴ３の
プロセスのばらつきに起因するしきい値電圧Ｖｔｈｎの
変動を抑制し、クランプレベルＶｃｌａｍｐの変動を抑
制することができる。
【０１１３】なお、半導体集積回路１００において、図
１に示すソース電位クランプ回路１代わって、ソース電
位クランプ回路５を用いることにより、同様にソース電
位ＶＳの上昇を抑えることができる。さらに、ソース電
位クランプ回路５から出力される制御信号ＣＮＴに従
い、図３に示すプログラムシーケンスＰ０が実行され
る。
【０１１４】この結果、ゲートディスターブ耐性を改善
することが可能となる。
【０１１５】
【発明の効果】以上のように、請求項１に係るプログラ
ム方法によれば、ゲートディスターブ耐性の悪化の原因
となるソース電位の上昇を抑制することができ、かつゲ
ートディスターブによる、選択状態のメモリセルと同一
の副ビット線に接続される非選択状態のメモリセルのし
きい値電圧を復元することができるので、ゲートディス
ターブ耐性を改善することが可能となる。
【０１１６】また、請求項２に係るプログラム方法によ
れば、選択パルスへのプログラムパルスの印加毎に、ソ
ース電位をクランプし、かつ非選択状態のメモリセルの
しきい値電圧を復元することができるので、ゲートディ
スターブ耐性を改善することが可能となる。
【０１１７】また、請求項３に係るプログラム方法によ
れば、メモリセルがページ単位でグループ分割されてい
るＤＩＮＯＲ型のフラッシュメモリにおいて、ページ単
位で上記プログラム方法が実施できるので、ページプロ
グラムにおけるゲートディスターブ耐性を改善すること
が可能となり、フラッシュメモリの信頼性を確保するこ
とができる。
【０１１８】さらに、請求項４に係る半導体集積回路装
置によれば、ゲートディスターブ耐性の悪化の原因とな
るソース電位の上昇を抑制することができ、かつゲート
ディスターブによる、選択状態のメモリセルと同一の副
ビット線に接続される非選択状態のメモリセルのしきい
値電圧を復元することができるので、ゲートディスター
ブ耐性を改善することが可能となる。
【０１１９】また、請求項５に係る半導体集積回路装置
によれば、選択パルスへのプログラムパルスの印加毎
に、ソース電位をクランプし、かつ非選択状態のメモリ
セルのしきい値電圧を復元することができるので、ゲー
トディスターブ耐性を改善することが可能となる。
【０１２０】また、請求項６記載の半導体集積回路装置
によれば、ＰＮダイオードを用いてソース電位をクラン
プすることができる。
【０１２１】また、請求項７記載の半導体集積回路装置
によれば、Ｎ型基板に正の電源電位を受けるＰＮダイオ
ードを用いることにより、ソース電位をクランプするこ
とができ、かつＰＮダイオードのばらつきによらずクラ
ンプ電位の変動を抑えることができる。
【０１２２】また、請求項８に係る半導体集積回路装置
によれば、ＰＭＯＳトランジスタを用いてソース電位を
クランプすることができる。
【０１２３】また、請求項９に係る半導体集積回路装置
によれば、ＮＭＯＳトランジスタを用いてソース電位を
クランプすることができる。
【０１２４】また、請求項１０記載の半導体集積回路装
置によれば、基板に負の電源電位を受けるＮＭＯＳトラ
ンジスタを用いることにより、ソース電位をクランプす
ることができ、かつＮＭＯＳトランジスタのばらつきに
よらずクランプ電位の変動を抑えることができる。
【０１２５】さらに、請求項１１記載の半導体集積回路
装置によれば、メモリセルがページ単位でグループ分割
されているＤＩＮＯＲ型のフラッシュメモリにおいて、
ページ単位でソース電位をクランプし、かつ非選択状態
のメモリセルのしきい値電圧を復元することができるの
で、ページプログラムにおけるゲートディスターブ耐性
を改善することが可能となり、フラッシュメモリの信頼
性を確保することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体記集積
回路装置１００の構成を概略的に示すブロック図であ
る。
【図２】 本発明の実施の形態１におけるソース電位ク
ランプ回路１の基本構成を示す図である。
【図３】 本発明の実施の形態１におけるプログラムシ
ーケンスＰ０を説明するためのフローチャートである。
【図４】 本発明の実施の形態１の半導体集積回路装置
２００における選択セルに接続されるソース電位ＶＳの
変化を示すタイミングチャートである。
【図５】 本発明の実施の形態２におけるソース電位ク
ランプ回路２の基本構成を示す図である。
【図６】 本発明の実施の形態３におけるソース電位ク
ランプ回路３の基本構成を示す図である。
【図７】 本発明の実施の形態４におけるソース電位ク
ランプ回路４の基本構成を示す図である。
【図８】 本発明の実施の形態５におけるソース電位ク
ランプ回路５の基本構成を示す図である。
【図９】 従来のフラッシュメモリに含まれるメモリブ
ロックの基本構成を示す回路図である。
【図１０】 メモリセルＭのしきい値電圧の分布を示す
図である。
【図１１】 選択セルＭ０の断面図とプログラム時に印
加される電圧印加条件とを表わす図である。
【図１２】 選択セルＭ０と同一ワード線ＷＬに接続さ
れる非選択セルＭ１（データ”１”）に印加される電圧
印加条件を示す図である。
【図１３】 ページプログラム時の選択セルＭ０のドレ
イン電圧ＶＤの経時変化を示す図である。
【図１４】 ページプログラム時のソース電位ＶＳの経
時変化を示す図である。
【図１５】 オーバビットセルＯＰｂｉｔが発生した場
合のソース電位ＶＳの経時変化を示す図である。
【図１６】 ページプログラム時において、ソース電位
ＶＳをクランプした場合の経時変化を示す図である。
【図１７】 従来のプログラムシーケンスＰ１を説明す
るためのフローチャートである。
【符号の説明】
１, ２, ３, ４, ５ ソース電位クランプ回路、１１
セレクタ、１２ 基準電圧発生回路、１３ コンパレー
タ、５０ コマンドポート、５１ ＣＰＵ、５２ ＲＯ
Ｍ、５３ 周辺回路、５４ レジスタ群、ＮＴ１〜ＮＴ
３ ＮＭＯＳトランジスタ、ＰＴ１ ＰＭＯＳトランジ
スタ、＃１〜＃ｎ メモリブロック、１４〜１５ ＰＮ
ダイオード、Ｍ, Ｍ０, Ｍ１ メモリセル、ＭＢＬ 主
ビット線、ＳＢＬ 副ビット線、ＷＬＤ ワード線、Ｓ
Ｇ セレクトゲート部、ＷＬＤワード線ドライバライ
ン、ＳＬ ソース線、１００ 半導体集積回路装置。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 電気的に書込、読出および消去が可能な
    不揮発性半導体メモリを含む半導体集積回路装置におい
    て、前記不揮発性半導体メモリに書込を行なうためのプ
    ログラム方法であって、 前記不揮発性半導体メモリを構成する複数のメモリセル
    のうち、いずれか一つのメモリセルを選択状態にして、
    プログラムパルスを印加する印加ステップと、 前記選択状態のメモリセルへのプログラムパルスの印加
    時に、前記選択状態のメモリセルに接続されるソース線
    の電位の変化を検知して、前記ソース線の電位をクラン
    プするクランプステップと、 前記クランプステップにおける検知結果に基づき、前記
    選択状態のメモリセルと同一の副ビット線に接続される
    非選択状態のメモリセルのしきい値電圧を復元する復元
    ステップとを備える、プログラム方法。
  2. 【請求項２】 前記クランプステップは、 オーバビットの発生を検知するための基準電圧を発生す
    る基準電圧発生ステップと、 前記選択状態のメモリセルに接続される前記ソース線の
    電位と、前記基準電圧の電位とを比較して制御信号を出
    力する比較ステップと、 所定のクランプ電圧を発生する電圧供給ステップと、 前記比較ステップの結果に従い、前記選択状態のメモリ
    セルに接続される前記ソース線に、前記所定のクランプ
    電圧を供給する供給ステップとを備え、 さらに、前記選択状態のメモリセルへのプログラムパル
    スの印加後であって、次のプログラムパルスの印加前
    に、前記比較ステップから出力される制御信号に基づ
    き、前記非選択状態のメモリセルのしきい値電圧の変化
    を検出する検出ステップと、 前記検出ステップの検出結果に基づき、前記復元ステッ
    プを動作させる制御ステップとを備える、請求項１記載
    のプログラム方法。
  3. 【請求項３】 前記不揮発性半導体メモリは、前記複数
    のメモリセルがページ単位でグループ分割されたＤＩＮ
    ＯＲ型のフラッシュメモリであって、 前記選択状態のメモリセルと、前記非選択状態のメモリ
    セルとは、異なる前記ページに存在し、 さらに、いずれか１つの前記ページを選択して、前記選
    択されたぺージに存在する複数の前記メモリセルのそれ
    ぞれへのプログラムパルスの印加毎に、前記クランプス
    テップと、前記復元ステップとを実施するよう制御する
    ページ制御ステップを備える、請求項２記載のプログラ
    ム方法。
  4. 【請求項４】 電気的に書込、読出および消去が可能な
    不揮発性半導体メモリを含む半導体集積回路装置であっ
    て、 前記不揮発性半導体メモリを構成する複数のメモリセル
    のうち、いずれか１つのメモリセルを選択状態にするデ
    コード回路と、 前記デコード回路に従い、前記選択状態のメモリセルに
    書込を行なう書込手段と、 前記複数のメモリセルに接続される複数のソース線と、 前記選択状態のメモリセルへの書込時に、前記選択状態
    のメモリセルに接続されるソース線の電位の変化を検知
    して、前記ソース線の電位をクランプするクランプ手段
    と、 前記クランプ手段における前記検知結果に従い、前記選
    択状態のメモリセルと同一の副ビット線に接続される非
    選択状態のメモリセルのしきい値を復元する復元手段と
    を含む、半導体集積回路装置。
  5. 【請求項５】 前記クランプ手段は、 オーバビットの発生を検知するための基準電圧を発生す
    る基準電圧発生手段と、 前記選択状態のメモリセルに接続されるソース線の電位
    と、前記基準電圧発生手段から出力される基準電圧の電
    位とを比較して制御信号を出力する比較手段と、 所定のクランプ電圧を発生する電圧供給手段と、 前記制御信号に従い、前記選択状態のメモリセルに接続
    されるソース線と、前記電圧供給手段とを電気的に接続
    するスイッチ手段とを備え、 さらに、前記選択状態のメモリセルへの書込後であっ
    て、次の書込前に、前記比較手段から出力される制御信
    号に基づき、前記非選択状態のメモリセルのしきい値電
    圧の変化を検出する検出手段と、 前記検出手段の検出結果に基づき、前記復元手段を動作
    させる制御手段を備える、請求項４記載の半導体集積回
    路装置。
  6. 【請求項６】 前記電圧供給手段は、 Ｐ型基板が前記スイッチ手段と接続され、Ｎ型基板が接
    地電位に接続される第１のＰＮダイオードを含む、請求
    項５記載の半導体集積回路装置。
  7. 【請求項７】 前記電圧供給手段は、 Ｐ型基板が前記スイッチ手段と接続され、Ｎ型基板が正
    の第１の電源電位に接続される第２のＰＮダイオードを
    含む、請求項５記載の半導体集積回路装置。
  8. 【請求項８】 前記電圧供給手段は、 前記スイッチ手段と接地電位との間に接続され、ゲート
    電極が接地電位に接続され、かつ基板が正の第２の電源
    電圧に接続されるＰＭＯＳトランジスタを含む、請求項
    ５記載の半導体集積回路装置。
  9. 【請求項９】 前記電圧供給手段は、 前記スイッチ手段と接地電位との間にダイオード接続さ
    れ、かつ基板が接地電位に接続される第１のＮＭＯＳト
    ランジスタを含む、請求項５記載の半導体集積回路装
    置。
  10. 【請求項１０】 前記電圧供給手段は、 前記スイッチ手段と接地電位との間にダイオード接続さ
    れ、かつ基板が負の第３の電源電圧に接続される第２の
    ＮＭＯＳトランジスタを含む、請求項５記載の半導体集
    積回路装置。
  11. 【請求項１１】 前記不揮発性半導体メモリは、前記複
    数のメモリセルがページ単位でグループ分割されたＤＩ
    ＮＯＲ型のフラッシュメモリであって、 前記選択状態のメモリセルと、前記非選択状態のメモリ
    セルとは、異なる前記ページに存在し、 さらに、いずれか１つの前記ページを選択して、前記選
    択されたぺージに存在する複数の前記メモリセルのそれ
    ぞれへのプログラムパルスの印加毎に、前記クランプ手
    段と、前記復元手段とを実施するよう制御するページ制
    御手段を備える、請求項６〜１０のいずれか記載の半導
    体集積回路装置。
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