JPWO2006001058A1 - 半導体装置及びソース電圧制御方法 - Google Patents

Abstract

同一セクタ内のメモリセルＭＣに共通に接続されたソース線ＡＲＶＳＳの電圧を、データの書き込み前にプリチャージするプリチャージ回路２０を有している。メモリセルＭＣのソース線ＡＲＶＳＳの電圧をデータの書き込み前にプリチャージしておくことで、データの書き込み時間を短くしてもデータ書き込み時にメモリセルＭＣのソース線ＡＲＶＳＳの電圧が低下しない。従って、データの書き込み時のリーク電流の発生を防止し、メモリセルＭＣへのデータ書き込みを最適に行うことができる。

Description

本発明は半導体装置に関し、特にメモリセルのソース電圧の制御方法に関する。

従来の半導体装置の構成を図１に示す。複数のメモリセルＭＣからなるセルアレイ部１００は、ワード線ＷＬとビット線ＢＬとの交差位置にメモリセルＭＣが配置されている。各メモリセルＭＣのゲートはワード線ＷＬに、ドレイン端子はビット線ＢＬにそれぞれ接続される。図１に示すセルアレイ部１００は、データの読み出し、書き込み、消去の単位となる１セクタを示しており、同一セクタ内のメモリセルＭＣのソース端子は、共通のソース線ＡＲＶＳＳに接続される。

メモリセルＭＣは、フローティングゲートに電荷がチャージされないデータ「１」の状態と、電荷がチャージされたデータ「０」の状態とを保持している。データ「１」ではしきい値電圧が低く、データ「０」ではしきい値電圧が高くなる。

データの読み出し時には、ワード線ＷＬに所定の電圧を印加し、図１に示すｎ型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと表記する）１０４をオンにしてソース線ＡＲＶＳＳをグランド電圧にする。これにより２つの状態でのドレイン電流の違いから、記憶データが読み出される。またデータの書き込み時には、書き込み対象の選択メモリセルＭＣが接続されたビット線ＢＬに６Ｖ程度の高い電圧を、ワード線ＷＬに１０Ｖ程度の高い電圧を印加し、セルに電流を流すことで生じるホットエレクトロンをフローティングゲートに注入する。非選択のワード線ＷＬには０Ｖを印加し、非選択メモリセルが導通しないようにする。

しかしながら、非選択メモリセルＭＣのワード線が０Ｖに制御されても、非選択メモリセルＭＣがオンしてしまう場合がある。選択されたメモリセルのビット線ＢＬには高い電圧が印加されているため、このビット線ＢＬに接続している選択メモリセルと非選択メモリセルとのドレイン線のカップリング作用により、非選択メモリセルＭＣのフローティングゲートの電圧が上昇し、非選択メモリセルＭＣがオンしてしまう。それに伴い、ビット線ＢＬに非選択メモリセルＭＣからのリーク電流が発生し、ビット線ＢＬの寄生抵抗による電圧低下で選択メモリセルＭＣのドレイン電圧が低下し、ソース・ドレイン電圧が不十分になり、プログラム動作に不具合を生じる。

このような書き込み動作の不具合を防止するため、書き込み時のソース線ＡＲＶＳＳの電圧をグランド電圧よりも若干高い電圧に制御する方法がとられている。すなわち、書き込み時には図１に示すプログラム信号（ＰＧＭ）によりｎＭＯＳトランジスタ１０３をオンさせて、ソース線ＡＲＶＳＳとグランドの間に設けた抵抗１０５に書き込み電流を流すことで、ソース線ＡＲＶＳＳの電圧をグランド電圧Ｖｓｓより若干高くし、書き込み動作でない時にはｎＭＯＳトランジスタ１０４をオンさせてソース線の電圧をグランド電圧Ｖｓｓに制御する。

特許文献１では、選択したセルトランジスタと、ビット線を高電圧にするプログラム電圧発生回路との間の距離に応じて、選択セルトランジスタのソース電圧を変更している。

日本国公開特許公報 特開２００３−１２３４９３号

近年の半導体装置は大容量化が図られ、セルアレイ領域が大きくなってきている。セルアレイ領域が大きくなると、ビット線の抵抗やソース線の抵抗が無視できないほど大きくなる。またメモリセルへの書き込み時間の短縮も図られるようになってきており、書き込みパルスのパルス幅はできるだけ小さく設定される。

このため、大きな負荷があるソース線を短時間でチャージしようとしても、ソース線の電圧が充分とはならず、リーク電流が発生して書き込み効率を低下させるという問題がある。特許文献１にもこのような技術課題は開示されていない。

また、ソース線とグランドの間に抵抗を設けることで書き込み中にソース線をバイアスする方法では、書き込むセルの位置によってグラントまでの電圧降下の程度が異なったり、書き込み中の電流値も一定ではないため、ソース線の電圧を一定のレベルに正確に制御することは困難である。

本発明は上記事情に鑑みてなされたものであり、データの書き込み時間が短縮されてもメモリセルへのデータ書き込みを最適に行う半導体装置およびソース電圧制御方法を提供することを目的とする。

かかる目的を達成するために本発明の半導体装置は、メモリセルと、前記メモリセルのソース線をデータの書き込み前にプリチャージするプリチャージ回路とを有して構成している。

メモリセルのソース線をデータの書き込み前にプリチャージしておくことで、データの書き込み時間が短縮されてもメモリセルのソース電圧が低下することがない。従って、データの書き込み時のリーク電流の発生を防止し、メモリセルへのデータ書き込みを最適に行うことができる。

上記の半導体装置において、前記プリチャージ回路は、前記メモリセルのゲート電圧の昇圧中に前記ソース線をプリチャージする回路を含む構成とすることができる。

メモリセルのゲート電圧の昇圧中にソース線のプリチャージを行うことで、データの書き込み前にソース線を充分な電圧にプリチャージすることができる。

上記の半導体装置において、前記プリチャージ回路は、複数のセクタのソース線に選択的に接続される共通ソース線の電圧と基準電圧とを比較して、該共通ソース線の電圧が一定となるように前記共通ソース線をプリチャージする回路を含む構成とすることができる。

プリチャージ回路によってプリチャージされる共通ソース線を、選択されたセクタのソース線に接続することでセクタのソース線を所望の電圧にプリチャージすることができる。またプリチャージ回路は、共通ソース線の電圧を基準電圧と比較しながら共通ソース線をチャージすることで、共通ソース線の電圧を一定となるように制御することができる。

上記の半導体装置において、前記プリチャージ回路は、前記メモリセルのソース線と前記プリチャージ回路とを接続する配線の電圧と基準電圧とを比較して、前記ソース線の電圧が一定となるように制御する回路を含む構成とすることができる。

メモリセルのソース線と前記プリチャージ回路とを接続する配線の電圧と基準電圧とを比較することで、メモリセルのソース線を所望の電圧に正確に設定することができる。

上記の半導体装置において、前記ソース線の電圧が所定値以下となるように制御するクランプ回路を有する構成としてもよい。

ソース線の電圧が上がり過ぎると、動作電圧の低いトランジスタが正常に動作せずにメモリセルへの書き込み効率が低下するが、クランプ回路を設けたことで書き込み効率の低下を防ぎ、メモリセルへのデータ書き込みを最適化することができる。

上記半導体装置において、前記クランプ回路は、前記メモリセルのドレインに高電圧を印加している期間だけ前記ソース線の電圧が前記所定値以下となるように制御する回路を含む構成とすることができる。

メモリセルのドレインに高電圧を印加している期間だけソース線の電圧が一定値以上にならないように制御しているので、必要な期間だけクランプ回路を動作させることができる。

上記の半導体装置において、前記クランプ回路は、複数のセクタのソース線が選択的に接続される共通ソース線の電圧と基準電圧とを比較して、該共通ソース線の電圧が一定値となるように制御する回路を含む構成とすることができる。

共通ソース線の電圧と基準電圧とを比較して、共通ソース線の電圧が一定値となるように制御することで、共通ソース線の電圧を一定値に保つことができる。

上記の半導体装置において、前記クランプ回路は、前記メモリセルのソース線と前記プリチャージ回路とを接続する配線の電圧と基準電圧とを比較して、前記ソース線の電圧が一定となるように制御する回路を含む構成とすることができる。

メモリセルのソース線とプリチャージ回路とを接続する配線の電圧と基準電圧とを比較することで、メモリセルのソース線の電圧を所望の値に正確に設定することができる。

本発明の半導体装置は、メモリセルと、前記メモリセルへのデータの書き込み時に、前記メモリセルのソース線の電圧が所定値以下となるように制御するクランプ回路とを有する構成としている。

ソース線の電圧が上がり過ぎると、動作電圧の低いトランジスタが正常に動作せずにメモリセルへの書き込み効率が低下するが、クランプ回路を設けたことで書き込み効率の低下を防ぎ、メモリセルへのデータ書き込みを最適化することができる。

上記の半導体装置において、前記クランプ回路は、前記メモリセルのドレインに高電圧を印加している間だけ前記ソース線の電圧が前記所定値以下となるように制御する回路を含む構成とすることができる。

メモリセルのドレインに高電圧を印加している期間だけソース線の電圧が所定値以下となるように制御しているので、必要な期間だけクランプ回路を動作させることができる。

上記の半導体装置において、前記クランプ回路は、複数のセクタのソース線が選択的に接続される共通ソース線の電圧と基準電圧とを比較して、該共通ソース線の電圧が一定となるように制御する回路を含む構成とすることができる。

共通ソース線の電圧と基準電圧とを比較して、共通ソース線の電圧が一定値となるように制御することで、共通ソース線の電圧を一定値に保つことができる。

上記の半導体装置において、前記クランプ回路は、前記メモリセルのソース線と前記プリチャージ回路とを接続する配線の電圧と基準電圧とを比較して、前記ソース線の電圧が一定となるように制御する回路を含む構成とすることができる。

メモリセルのソース線と前記プリチャージ回路とを接続する配線の電圧と基準電圧とを比較することで、メモリセルのソース線の電圧を所望の値に正確に設定することができる。

上記の半導体装置において、データの書き込み時には、選択された前記メモリセルのソース線を、抵抗を介してグランドに接続するとよい。

データの書き込み時に、選択されたメモリセルのソース線を抵抗を介してグランドに接続し、ソース線と抵抗に書き込み電流を流すことでソース線をバイアスすることができる。

上記の半導体装置において、前記メモリセルは、電荷を蓄える層として、多結晶シリコンからなるフローティンゲートを用いたメモリセルであるとよい。

多結晶シリコンからなるフローティングゲートを用いたメモリセルの場合、非選択メモリセルのフローティングゲートの電圧がカップリングで上がり、リーク電流が発生するという問題を生じるが、請求項１から１２のいずれかに記載の半導体装置とすることで、データ書き込み時のリーク電流の発生を防止することができる。

本発明のソース電圧制御方法は、メモリセルのソース線をデータの書き込み前にプリチャージする工程と、前記メモリセルにデータを書き込む工程とを有している。

メモリセルのソース線をデータの書き込み前にプリチャージしておくことで、データの書き込み時間が短縮されてもメモリセルのソース電圧が低下するのを防止することができる。従って、データの書き込み時のリーク電流の発生を防止し、メモリセルへのデータの書き込みを最適化することができる。

上記の前記プリチャージする工程は、前記メモリセルのゲート電圧の昇圧中に前記ソース線をプリチャージする工程であるとよい。

メモリセルのゲート電圧の昇圧中にソース線の電圧のプリチャージを行うことで、データの書き込み前にソース線を充分な電圧にプリチャージすることができる。

上記のソース電圧制御方法においては、前記メモリセルへのデータの書き込み時に、前記メモリセルのソース線の電圧が所定値以下となるように前記ソース線の電圧を制御する工程をさらに有しているとよい。

ソース電圧が上がり過ぎると、動作電圧の低いトランジスタが正常に動作せずにメモリセルへの書き込み効率が低下するが、クランプ回路を設けたことで書き込み効率の低下を防ぐことができる。

上記の前記ソース線の電圧を制御する工程は、前記メモリセルのドレインに高電圧を印加している間だけ前記ソース線の電圧が前記所定値以下となるように制御するとよい。

メモリセルのドレインに高電圧を印加している期間だけソース線の電圧が一定値以上にならないように制御しているので、必要な期間だけクランプ回路を動作させることができる。

本発明は、データの書き込み時間が短縮されてもデータの書き込み時にメモリセルのソース電圧が低下するのを防止することができる。従って、データの書き込み時のリーク電流の発生を防止し、メモリセルへのデータ書き込みを最適に行うことができる。

従来の半導体装置の構成を示す図であり、従来のソース電圧の制御方法を示す図である。 本発明の半導体装置の構成を示す図である。 セルアレイ部と、メモリセルＭＣのソース線の電圧を制御する機能部との構成を示す図である。 図３に示す信号線の電圧変化のレベルと、電圧変化のタイミングを示す図である。 実施例２のセルアレイ部と、メモリセルＭＣのソース線の電圧を制御する機能部との構成を示す図である。 図５に示す信号線の電圧変化のレベルと、電圧変化のタイミングを示す図である。

次に添付図面を参照しながら本発明の最良の実施例を説明する。

まず、図２を参照しながら本実施例の半導体装置の構成を説明する。図２に示す半導体装置１は、制御回路２、高電圧生成回路３、ロウデコーダ４、スイッチング回路５、ソース電源６、ソースデコーダ７、カラムデコーダ８、カラムゲート９、セルアレイ部１０、リファレンス回路１１、センスアンプ（比較回路）１２、出力バッファ１３、入力バッファ１４、ライトアンプ１５、書込回路１６などを備えている。この半導体装置１は単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。

セルアレイ部１０は、ワード線ＷＬに接続されたコントロールゲートと、ビット線ＢＬに接続されたドレインと、ソース線ＡＲＶＳＳに接続されたソースと、電荷を蓄える層として、多結晶シリコンからなるフローティングゲートとを含む不揮発性のメモリセルＭＣを有し、このメモリセルＭＣが複数個マトリックス状に配置されている。

制御回路２は、ライトイネーブル（／ＷＥ）等の制御信号や、アドレス信号、データ信号を外部から受け取り、これらの信号に基づいてステートマシンとして動作し、メモリセルＭＣに対して書き込み、消去および読み出し等の動作を行うために各々の内部回路を制御する。

高電圧生成回路３は、電源電圧Ｖｃｃを所定のレベルになるように調整することで、ビット線電圧、ワード線電圧を生成して書込回路１６に供給する。ロウデコーダ４は、不図示のアドレスバッファから供給されたアドレスをデコードする。スイッチング回路５は、メモリセルのワード線ＷＬをデコード結果に応じて活性化させる。ソースデコーダ７は、ソース電源６から電源の供給を受け、ソース線ＡＲＶＳＳを選択する。カラムデコーダ８は、不図示のアドレスバッファから供給されたアドレスをデコードする。

カラムゲート９は、デコードアドレス信号に基づいて、読み出し時にはセルアレイ部１０のビット線ＢＬを選択的にセンスアンプ１２に接続する。また書き込み時にはビット線ＢＬを選択的にライトアンプ１５に接続する。これによって、セルアレイ部１０のメモリセルＭＣに対するデータの読み出し／書き込み経路が確立される。

リファレンス回路１１は、ゲート電圧が印加されるリファレンスセル（トランジスタ）と、リファレンスセルのリファレンスレベルをシフトさせる回路部とを含む。このリファレンスセルは、リード用のリファレンスセル、プログラム用のリファレンスセル、イレース用のリファレンスセルおよびコンバージェンス用のリファレンスセル等のように各種のリファレンスセルに用いられる。

センスアンプ１２は、メモリセルＭＣのデータをリファレンスセルのデータと比較することで、メモリセルＭＣのデータが０であるのか１であるのかを判定し、判定結果を読み出しデータとして出力バッファ１３へ供給する。

書込回路１６は、制御回路２の制御の下に、ロウデコーダ４、カラムデコーダ８を駆動して、メモリセルＭＣに対するデータ書き込み動作を実行する。

プログラム動作およびイレース動作に伴うベリファイ動作は、ロウデコーダ４およびカラムデコーダ８によって指定されたメモリセルＭＣから供給されたデータの電流を、プログラムベリファイ用リファレンスセルおよびイレースベリファイ用リファレンスセルの示すリファレンス電流と比較することで行われる。

また、外部から入力したデータは、一旦入力バッファ１４に蓄積され、カラムデコーダ８により選択されたビット線ＢＬにライトアンプ１５によりデータを書き込むことで、選択されたメモリセルＭＣにデータが書き込まれる。

次に、メモリセルＭＣのソース線ＡＲＶＳＳの電圧を調整する機能部について図３を参照しながら説明する。まず、セルアレイ部１０の構成を説明する。図３に示すようにセルアレイ部１０は、複数のブロック（図３には、ブロック１〜ブロックＮを示す）からなり、各ブロック内には読み出し、書き込み及び消去の単位となるセクタが複数設けられている。本実施例では、１ブロック内には８つのセクタ（セクタ０〜セクタ７）が設けられている。各セクタ内にはそれぞれ所定個のメモリセルＭＣが配置されている。

同一セクタ内の複数のメモリセルＭＣは、共通のソース線ＡＲＶＳＳに接続されている。例えば図３に示すセクタ３（１）内のメモリセルＭＣは、すべてソース線ＡＲＶＳＳ３（１）に接続しており、セクタ２（Ｎ）のメモリセルＭＣは、すべてソース線ＡＲＶＳＳ２（Ｎ）に接続している。なお、セクタ３（１）は、ブロック１に含まれる３番目のセクタであることを示している。

各ソース線ＡＲＶＳＳには、ソース線ＡＲＶＳＳの活性、非活性を切り換えるｎＭＯＳトランジスタ５０がそれぞれ設けられている。このｎＭＯＳトランジスタ５０のゲートには、ソースデコーダ７からのプログラム信号ＰＧＭが入力される。例えば、セクタ３（１）のソース線の活性、非活性を切り換えるｎＭＯＳトランジスタ５０には、ソースデコーダ７からプログラム信号ＰＧＭ３（１）が入力される。このプログラム信号ＰＧＭによってｎＭＯＳトランジスタ５０がオンすると、該当するセクタのメモリセルＭＣのソース線ＡＲＶＳＳが配線５５を介して共通ソース線ＡＲＶＳＳＲ６０に接続される。データ読み出し時には、この共通ソース線ＡＲＶＳＳＲ６０が接地電圧Ｖｓｓとなり（不図示）、データ書き込み時にはソース電源６によって所定電圧に設定される（本実施例では０．６Ｖ）。共通ソース線ＡＲＶＳＳＲに抵抗４０を接続して、この共通ソース線ＡＲＶＳＳＲにソース電源６から電流を流し、また書き込み電流をこの抵抗４０に流すことで共通ソース線ＡＲＶＳＳＲが所定電圧に設定される。共通ソース線ＡＲＶＳＳＲ６０は、各セクタ（メモリセルＭＣ）のソースが共通に接続される配線であり、この共通ソース線ＡＲＶＳＳＲ６０には、図３に示すプリチャージ回路２０と、クランプ回路３０とが接続されている。

プリチャージ回路２０は、図３に示すように差動増幅回路２１と、ｐ型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと表記する）２２とを備えている。差動増幅回路２１には、この差動増幅回路２１の動作を制御するＰＧＭＳＴＡＲＴ信号（制御信号）を入力する。また差動増幅回路２１は、基準電圧Ｖｒｅｆと共通ソース線ＡＲＶＳＳＲ６０の電圧との論理によって、ｐＭＯＳトランジスタ２２のゲートに信号を出力する。ｐＭＯＳトランジスタ２２は、ゲートを差動増幅回路２１の出力に接続し、ドレインを共通ソース線ＡＲＶＳＳＲ６０に接続し、ソースをソース電源６からの電源電圧Ｖｃｃに接続している。

ＰＧＭＳＴＡＲＴ信号（制御信号）は、書き込み要求があってメモリセルＭＣのゲート電圧を昇圧している期間にハイレベルとなり、その後メモリセルＭＣのドレインに高電圧を印加している期間は、ローレベルとなる。ｐＭＯＳトランジスタ２２のゲートをコントロールする差動増幅回路２１は、ＰＧＭＳＴＡＲＴ信号（制御信号）がハイレベルとなると動作を開始し、共通ソース線ＡＲＶＳＳＲの電圧が基準電圧Ｖｒｅｆを超えるまで（共通ソース線ＡＲＶＳＳＲ６０の電圧が一定値に達するまで）ｐＭＯＳトランジスタ２２をオンさせ、共通ソース線ＡＲＶＳＳＲをプリチャージする。差動増幅回路２１は、それ以外の期間ではハイレベルを出力してｐＭＯＳトランジスタ２２をオフさせる。

クランプ回路３０は、図３に示すように共通ソース線ＡＲＶＳＳＲ６０とグランドの間に設けられる抵抗４０に並列に設けられ、差動増幅回路３１と、インバータ３２と、ｎＭＯＳトランジスタ３３とを備えている。差動増幅回路３１には、制御信号であるＰＧＭＳＴＡＲＴ信号（制御信号）の出力をインバータ３２で反転させた信号が入力される。また、差動増幅回路３１は、基準電圧Ｖｒｅｆと共通ソース線ＡＲＶＳＳＲ６０の電圧との論理によって、ｎＭＯＳトランジスタ３３のゲートに信号を出力する。ｎＭＯＳトランジスタ３３は、ゲートを差動増幅回路３１の出力に接続し、ドレインを共通ソース線ＡＲＶＳＳＲ６０に接続し、ソースを接地している。

ｎＭＯＳトランジスタ３３のゲートをコントロールする差動増幅回路３１は、ＰＧＭＳＴＡＲＴ信号（制御信号）がローレベルの期間（差動増幅回路３１の入力は、インバータ３２で反転してハイレベルとなる）に共通ソース線ＡＲＶＳＳＲ６０の電圧が一定値以上になると、ｎＭＯＳトランジスタ３３をオンさせてクランプを行う。すなわち、共通ソース線ＡＲＶＳＳＲ６０の電圧が所定値以下となるように動作する。差動増幅回路３１は、それ以外の期間ではローレベルを出力し、ｎＭＯＳトランジスタ３３をオフさせる。

メモリセルＭＣのソース線ＡＲＶＳＳと、抵抗４０との間に存在するｎＭＯＳトランジスタ５０のスイッチは、動作電源電圧が低く、共通ソース線ＡＲＶＳＳＲ６０の電圧が高く成り過ぎると、十分にオンしないという問題がある。ｎＭＯＳトランジスタ５０のスイッチが十分にオンしないとメモリセルＭＣへの書き込み効率が低下するという問題が発生する。そこで、クランプ回路３０によって共通ソース線ＡＲＶＳＳＲ６０の電圧が所定値以下となるように電圧を固定することで、メモリセルＭＣへの書き込み効率の低下を防止することができる。

図４に上述した各配線の電圧レベルと、電圧レベルの変化するタイミングとを示す。データの書き込み動作が開始されると、選択されたセクタのｎＭＯＳトランジスタ５０をオンさせるＰＧＭＳ（ｎ）が電源電圧Ｖｃｃに設定される。これと同時に、図３に示すプリチャージ回路２０、クランプ回路３０に入力されるＰＧＭＳＴＡＲＴ信号（制御信号）がハイレベルに遷移する。ＰＧＭＳＴＡＲＴ信号（制御信号）は、メモリセルＭＣのゲート電圧を昇圧している期間（図４に示すワード線ＷＬを昇圧している期間）にハイレベルとなり、その後ドレインに高電圧を印加する実際のプログラム期間（図４に示すビット線ＢＬに高電圧を印加する期間）はローレベルとなる。

プリチャージ回路２０は、ＰＧＭＳＴＡＲＴ信号（制御信号）がハイレベルになると動作を開始して、共通ソース線ＡＲＶＳＳＲ６０の電圧を所定の電圧にプリチャージする。共通ソース線ＡＲＶＳＳＲ６０を予めプリチャージしておくことで、実際のプログラム時（ビット線に高電圧を印加する時）にはソース線ＡＲＶＳＳに所望の電圧が印加されているため、データ書き込み時にドレインからのリーク電流の発生を防止することができる。

また、クランプ回路３０は、ＰＧＭＳＴＡＲＴ信号（制御信号）がハイレベルからローレベルに遷移すると動作を開始し、書き込み電流が流れて共通ソース線ＡＲＶＳＳＲ６０が一定値以上となるとｎＭＯＳトランジスタ３３をオンさせクランプを行う。すなわち、共通ソース線ＡＲＶＳＳＲ６０の電圧が一定となるように制御を行う。クランプ回路３０によって共通ソース線ＡＲＶＳＳＲの電圧が所定値以下となるように固定することで、メモリセルＭＣへの書き込み効率の低下を防止することができる。

図４のように、ソース線ＡＲＶＳＳの電圧は、０．５Ｖから０．７Ｖ程度のほぼ一定値に保つことができる。プリチャージ回路２０及びクランプ回路３０内の差動増幅回路２１及び３１は、グランドに接続された共通ソース線ＡＲＶＳＳＲ６０をモニタしている。この電圧は０．５Ｖの一定値に制御されるが、ソース線ＡＲＶＳＳは、各セクタから共通ソース線ＡＲＶＳＳＲ６０までの配線長の相違に起因する電圧降下により、セクタの位置によってその電圧に多少のばらつきがある。例えば、図３に示すセクタ０（１）を選択した場合には、共通ソース線ＡＲＶＳＳＲ６０からセクタのソースＡＲＶＳＳ０（１）までの配線長は、図３に示すＡＢであるが、セクタ３（１）を選択した場合には、配線長はＡＣとなる。従って、選択したセクタによって、そのソース線ＡＲＶＳＳから共通ソース線ＡＲＶＳＳＲ６０までの電圧降下がそれぞれ異なり、ソース線ＡＲＶＳＳの電圧が０．５Ｖ〜０．７Ｖで変動することになる。

尚、抵抗４０は、書き込み中にＩＲドロップを生じさせて共通ソース線ＡＲＶＳＳＲ６０をある程度高い電圧に設定するが、この抵抗４０は用いずに、プリチャージ回路２０とクランプ回路３０だけでソース電圧を制御するようにしても良い。

次に、本発明の第２実施例について説明する。本実施例の構成を図５に示す。本実施例は、プリチャージ回路２０、クランプ回路３０で基準電圧Ｖｒｅｆと電圧を比較するノードを共通ソース線ＡＲＶＳＳＲ６０ではなく、メモリセルからグランドへのパスがない配線（ＡＲＶＳＳＣ）を設けて、その配線上の電圧を基準電圧Ｖｒｅｆと比較する。この実施例によれば、第１の実施例で生じたソース線ＡＲＶＳＳ電圧のセクタによるばらつきをなくすことができる。

本実施例は図５に示すように、セクタごとに設けられているソース線ＡＲＶＳＳに接続する配線ＡＲＶＳＳＣ６１を設けている。それを介してメモリセルからグランドに電流が流れるパスはない。配線ＡＲＶＳＳＣ６１は、各ソース線ＡＲＶＳＳにスイッチとしてのｎＭＯＳトランジスタ５１を介して接続している。ｎＭＯＳトランジスタ５１のゲートには、ソースデコーダ７からのプログラム信号ＰＧＭが入力されている。セクタが選択され、ソース線ＡＲＶＳＳが共通ソース線ＡＲＶＳＳＲ６０に接続されると、ｎＭＯＳトランジスタ５１もオンして、該当するセクタのソース線ＡＲＶＳＳに配線ＡＲＶＳＳＣ６１を接続する。プリチャージ回路２０、クランプ回路３０は、選択されたセクタのソース線ＡＲＶＳＳに繋がった配線ＡＲＶＳＳＣ６１上の電圧と基準電圧Ｖｒｅｆとを直接比較して、配線ＡＲＶＳＳＣ６１の電圧、つまりソース線ＡＲＶＳＳを一定の電圧０．６Ｖに保つように制御する。ソース線ＡＲＶＳＳは、グランドへのパスがない配線（ＡＲＶＳＳＣ６１）を介して電圧が制御されるため、その電圧はセクタの位置によらず一定となる。尚、共通ソース線ＡＲＶＳＳＲ６０の電圧は、０．４Ｖから０．６Ｖの間をとるが、これは第１に実施例と同様に、各セクタのソース線ＡＲＶＳＳから共通ソース線ＡＲＶＳＳＲ６０までの間の配線長がセクタ位置に依存するため、選択セクタによってグラントまでの間に生じる電圧降下が異なるためである。このようにして、プリチャージ回路２０、クランプ回路３０は、メモリセルＭＣのソース線ＡＲＶＳＳの電圧を正確にプリチャージ、クランプすることができる。

なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。例えば、上述した実施例では、プリチャージ回路２０とクランプ回路３０とを組にして両方設けているが、プリチャージ回路２０とクランプ回路３０のいずれか一方だけを設けた構成であってもよい。

かかる目的を達成するために本発明の半導体装置は、メモリセルと、前記メモリセルのソース線をデータの書き込み前に電源に接続し前記ソース線を所定電圧とし、データの書き込み時には前記電源から遮断するプリチャージ回路と、データの書き込み時に前記ソース線をグランドと接続し前記ソース線の電圧を所定値以下となるように制御するクランプ回路と、を有して構成している。

上記の半導体装置において、前記プリチャージ回路は、前記メモリセルのゲート電圧の昇圧中に前記ソース線を所定電圧にする回路を含む構成とすることができる。

上記の半導体装置において、前記プリチャージ回路は、複数のセクタのソース線に選択的に接続される共通ソース線の電圧と基準電圧とを比較して、該共通ソース線の電圧が一定となるように前記共通ソース線を所定電圧にする回路を含む構成とすることができる。

上記の半導体装置は、前記メモリセルの前記ソース線を前記電源に接続する配線と、前記メモリセルの前記ソース線と前記プリチャージ回路とを接続し前記配線とは別の配線と、を有している。また、前記プリチャージ回路は、前記別の配線の電圧と基準電圧とを比較して、前記ソース線の電圧が一定となるように制御する回路を含む構成とすることができる。

上記の半導体装置において、前記メモリセルの前記ソース線を前記グランドに接続する配線と、前記メモリセルの前記ソース線と前記クランプ回路とを接続し前記配線とは別の配線と、を具備し、前記クランプ回路は、前記別の配線の電圧と基準電圧とを比較して、前記ソース線の電圧が一定となるように制御する回路を含む構成とすることができる。

本発明の半導体装置は、前記プリチャージ回路は、前記メモリセルのドレインに高電圧が印加される前に、前記メモリセルのソース線を前記所定電圧にする構成としている。

多結晶シリコンからなるフローティングゲートを用いたメモリセルの場合、非選択メモリセルのフローティングゲートの電圧がカップリングで上がり、リーク電流が発生するという問題を生じるが、請求項１から９のいずれかに記載の半導体装置とすることで、データ書き込み時のリーク電流の発生を防止することができる。

本発明のソース電圧制御方法は、メモリセルのソース線をデータの書き込み前に電源に接続し前記ソース線を所定電圧とするステップと、データの書き込み時に前記ソース線を前記電源から遮断するステップと、前記メモリセルへのデータの書き込み時に、前記ソース線をグランドと接続し前記ソース線の電圧が所定値以下となるように制御するステップと、を有している。

Claims (18)

1. メモリセルと、
   前記メモリセルのソース線をデータの書き込み前にプリチャージするプリチャージ回路とを有する半導体装置。
2. 前記プリチャージ回路は、前記メモリセルのゲート電圧の昇圧中に前記ソース線をプリチャージする回路を含む請求の範囲１記載の半導体装置。
3. 前記プリチャージ回路は、複数のセクタのソース線に選択的に接続される共通ソース線の電圧と基準電圧とを比較して、該共通ソース線の電圧が一定となるように前記共通ソース線をプリチャージする回路を含む請求の範囲１又は２記載の半導体装置。
4. 前記プリチャージ回路は、前記メモリセルのソース線と前記プリチャージ回路とを接続する配線の電圧と基準電圧とを比較して、前記ソース線の電圧が一定となるように制御する回路を含む請求の範囲１から３のいずれかに記載の半導体装置。
5. 前記ソース線の電圧が所定値以下となるように制御するクランプ回路を有する請求の範囲１から４のいずれかに記載の半導体装置。
6. 前記クランプ回路は、前記メモリセルのドレインに高電圧を印加している期間だけ前記ソース線の電圧が前記所定値以下となるように制御する回路を含む請求の範囲５記載の半導体装置。
7. 前記クランプ回路は、複数のセクタのソース線が選択的に接続される共通ソース線の電圧と基準電圧とを比較して、該共通ソース線の電圧が一定値となるように制御する回路を含む請求の範囲５又は６記載の半導体装置。
8. 前記クランプ回路は、前記メモリセルのソース線と前記プリチャージ回路とを接続する配線の電圧と基準電圧とを比較して、前記ソース線の電圧が一定となるように制御する回路を含む請求の範囲５又は６記載の半導体装置。
9. メモリセルと、
   前記メモリセルへのデータの書き込み時に、前記メモリセルのソース線の電圧が所定値以下となるように制御するクランプ回路とを有する半導体装置。
10. 前記クランプ回路は、前記メモリセルのドレインに高電圧を印加している間だけ前記ソース線の電圧が前記所定値以下となるように制御する回路を含む請求項９記載の半導体装置。
11. 前記クランプ回路は、複数のセクタのソース線が選択的に接続される共通ソース線の電圧と基準電圧とを比較して、該共通ソース線の電圧が一定となるように制御する回路を含む請求項９又は１０記載の半導体装置。
12. 前記クランプ回路は、前記メモリセルのソース線と前記プリチャージ回路とを接続する配線の電圧と基準電圧とを比較して、前記ソース線の電圧が一定となるように制御する回路を含む請求項９又は１０記載の半導体装置。
13. データの書き込み時には、選択された前記メモリセルのソース線を、抵抗を介してグランドに接続する請求の範囲１から１２のいずれかに記載の半導体装置。
14. 前記メモリセルは、電荷を蓄える層として、多結晶シリコンからなるフローティンゲートを用いたメモリセルである請求の範囲１から１３のいずれかに記載の半導体装置。
15. メモリセルのソース線をデータの書き込み前にプリチャージする工程と、
    前記メモリセルにデータを書き込む工程とを有するソース電圧制御方法。
16. 前記プリチャージする工程は、前記メモリセルのゲート電圧の昇圧中に前記ソース線をプリチャージする請求の範囲１５記載のソース電圧制御方法。
17. 前記メモリセルへのデータの書き込み時に、前記メモリセルのソース線の電圧が所定値以下となるように前記ソース線の電圧を制御する工程をさらに有する請求の範囲１５又は１６記載のソース電圧制御方法。
18. 前記ソース線の電圧を制御する工程は、前記メモリセルのドレインに高電圧を印加している間だけ前記ソース線の電圧が前記所定値以下となるように制御する請求の範囲１７記載のソース電圧制御方法。
    

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