JP4997882B2 - 不揮発性半導体記憶装置およびその書き込み方法 - Google Patents
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Description
NAND型EEPROMは、複数のメモリセルをそれらのソース、ドレインを隣接するもの同士で共有する形で直列接続してNANDセルユニットを形成し、これを1単位としてビット線に接続するものである。
NANDセルユニットのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。
メモリセルの制御ゲートは、行方向に連続的に配置されてワード線となる。
データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それによりビット線側にあるメモリセルの制御ゲートおよび選択ゲートには中間電圧Vm(=10V程度)を印加し、ビット線にはデータに応じて0Vまたは選択ゲートがカットオフする電圧VCC(=3V程度)を与える。
ビット線に0Vが与えられたとき、その電位は選択メモリセルのドレインまで転送されて、電荷蓄積層に電子注入が生じる。これにより、選択されたメモリセルの閾値は正方向にシフトする。この状態をたとえば“0”とする。
ビット線に電圧VCCが与えられたときは、電子注入が実効的に起こらず、したがって閾値は変化せずに、負に止まる。
この状態は消去状態で“1”とする。データ書き込みは制御ゲートを共有するメモリセルに対して同時並列的に行われる。
これにより、全てのメモリセルで電荷蓄積層の電子がp型ウェルに放出され、閾値は負方向にシフトする。
読み出し動作の制約から、“0”書き込み後の閾値は0Vから電圧Vreadの間に制御しなければならない。このため、書き込みベリファイが行われ、“0”書き込み不足のメモリセルを検出し、“0”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する(ビット毎ベリファイ)。
“0”書き込み不足のメモリセルは、選択された制御ゲートをたとえば0.5V(ベリファイ電圧)にして読み出すこと(ベリファイ読み出し)で検出される。つまり、メモリセルの閾値が0Vに対してマージンを持って、0.5V以上になっていないと、選択メモリセルで電流が流れ、“0”書き込み不足と検出される。
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され、“0”書き込み後の閾値は0Vから電圧Vreadの間に制御される。
このため、書き込み速度を速くするため書き込み電圧Vppを高めると、書き込み後の最大閾値が高く、書き込み後の閾値分布が広くなり、またトンネル電流の流れる絶縁膜に印加される電界が強くなり信頼性が悪くなる。
逆に、書き込み後の閾値分布を狭くするためVppを低くすると、書き込み速度が遅くなる。
書き込み速度の調整は、制御ゲートに印加する電位によって制御しており、同一の制御ゲートに同時に異なる速度で書き込みを調整できない。
そこで、同一の制御ゲートに同時に異なる速度で書き込みを行うためには、ビット線毎に0V―VCCの中間電圧を印加することで調整できる。
図1(A),(B)において、ST1、ST2は選択トランジスタを、M0〜M4はメモリセルを、CGは制御ゲートを、FGは電荷蓄積層(フローティングゲート)をそれぞれ示している。
それに対して、図1(B)に示すように、ビット線を1Vにした場合、選択メモリセルには19V相当の電界となり、その書込み速度は緩和される。
ただし、この発明は、異なる分布に対して、書き込み速度を一律調整するものであって、同時に書き込む個々のビットに対してなされるものではない。
この状態で書き込みを行えば、書き込みベリファイに大きく達していない状態では、強く書き込まれ、書き込みベリファイ近傍まで閾値が上昇した状態では、弱く書き込まれるので、書き込み過程における閾値の上昇に合わせて、書き込み速度は、自動的に個々のビットに対して調整される。そのため、VppやΔVppを大きくして、書き込み速度を上げてもその書き込み後の分布は狭帯化される。
NAND型メモリセルユニットは、直列接続された複数のメモリセルからなるメモリセル列と、メモリセル列の両端にそれぞれ接続される選択トランジスタとから構成される。ソース線は、すべてのメモリセルユニットに共通となっている。
ビット線制御回路12は、複数のデータ記憶回路を含んでいる。データ記憶回路は、メモリセルアレイ11のカラムに対して設けられる。カラムデコーダ13により選択されたデータ記憶回路によって読み出されたメモリセルのデータは、データ入出力バッファ14を経由して、データ入出力端子15から外部へ読み出される。
また、外部からデータ入出力端子15に入力された書き込みデータは、データ入出力バッファ14を経由して、カラムデコーダ13により選択されたデータ記憶回路に初期的な制御データとしラッチされる。データ記憶回路の制御データは、ビット線を経由してメモリセルアレイ11の選択メモリセルに印加される書き込み制御電圧を制御する。
メモリセルMの制御ゲートは、ワード線WLm(mは、1〜4のいずれか1つ)に接続され、ビット線側の選択トランジスタST11は、選択ゲート線SG1に接続され、ソース線側の選択トランジスタST12は、選択ゲート線SG2に接続される。
1本のワード線WLmを共有する複数のメモリセルMCは、ページPGと呼ばれる単位を構成し、本例の場合、1ブロックBLKは、4ページから構成される。
また、本例では、2ブロック分のみを示しているが、実際は、メモリセルアレイ11は、任意のブロック(たとえば、1024ブロック)から構成される。また、ビット線BL0、BL1、・・・・BL4095の本数は、本例では4096本であるが、任意の本数(たとえば、2048本、2112本、4224本など)でよい。
本例では、データ記憶回路19は、2本のビット線BLi、BLi+1(iは、0または偶数)に対して1つ設けられているが、任意の本数、たとえば、1本、4本、6本、または9本のビット線に対して1つ設けても良い。
読み出し時、カラム選択信号CSLi、CSLi+1によって選択されたデータ記憶回路19にラッチされているメモリセルのデータは、読み出しデータとしてデータ入出力バッファ14に導かれる。
また、書き込みに先立って、カラム選択信号CSLi、CSLi+1に基づき、ビット線BLi、BLi+1のいずれか一方に、書き込み時、メモリセルに印加される書き込み制御電圧を制御するための制御データが初期的に転送される。
書き込み状態を検出する際には、ビット線BLi、BLi+1のいずれか一方に接続されるメモリセルの書き込み状態を検出する。
図4に示すように、p型の半導体基板21の表面には、ソースまたはドレインとなるn型の拡散層22が形成されている。
選択トランジスタSTは、半導体基板21中のn型の拡散層22、半導体基板21上のゲート絶縁膜27、ゲート絶縁膜27上の選択ゲート28を含んでいる。
メモリセルMCの制御ゲート26にメモリセルMの閾値以上の電位を与えると、浮遊ゲート24直下の半導体基板21の表面にはチャネルが形成される。
この場合、チャネルとn型拡散層22が浮遊状態であると、制御ゲート26が1V上昇すると、チャネルおよびn型拡散層22の電位は、0.5V上昇する。
NMOSトランジスタNT2とNT3のソース同士が接続され、その接続点がNMOSトランジスタNT1のドレインに接続され、NMOSトランジスタNT1のソースが基準電位に接続されている。
NMOSトランジスタNT5のドレインがノードN3に接続され、ソースがノードN1に接続され、その接続点(ノード)N7にPMOSトランジスタPT4のドレインが接続されている。PMOSトランジスタPT4のソースがPMOSトランジスタPT5のドレインに接続され、PMOSトランジスタPT5のソースが電圧VCCの供給ラインに接続されている。
NMOSトランジスタNT6のドレインがノードN4に接続され、ソースがノードN2に接続され、その接続点(ノード)N8にPMOSトランジスタPT6のドレインが接続されている。PMOSトランジスタPT6のソースがPMOSトランジスタPT7のドレインに接続され、PMOSトランジスタPT7のソースが電圧VCCの供給ラインに接続されている。
また、NMOSトランジスタNT2のゲートを介してノードN4とノードN4Cが接続され、NMOSトランジスタNT3のゲートを介してノードN3とノードN3Cが接続されている。ノードN3CとノードN4Cとの間にNMOSトランジスタNT4のソース・ドレインが接続されている。
そして、PMOSトランジスタPT1のゲートが信号SAP1の供給ラインに接続され、NMOSトランジスタNT1のゲートが信号SAN1の供給ラインに接続されている。PMOSトランジスタPT3のゲート、NMOSトランジスタNT3のゲート、およびPMOSトランジスタPT6のゲートがノードN3(N3C)に接続されている。PMOSトランジスタPT2のゲート、NMOSトランジスタNT2のゲート、およびPMOSトランジスタPT4のゲートがノードN4(N4C)に接続されている。NMOSトランジスタNT5のゲートが信号RV1Aの供給ラインに接続され、NMOSトランジスタNT6のゲートが信号RV1Bの供給ラインに接続されている。PMOSトランジスタPT5のゲートが信号VRFYBACの供給ラインに接続され、PMOSトランジスタPT7のゲートが信号VRFYBBCの供給ラインに接続されている。
また、ノードN3Cは選択回路SELによりデータ入出力線I/Oに選択的に接続され、ノードN4Cは選択回路SELによりデータ入出力線#I/Oに選択的に接続されている。
NMOSトランジスタNT8とNT10のソース同士が接続され、その接続点がNMOSトランジスタNT7のドレインに接続され、NMOSトランジスタNT7のソースが基準電位に接続されている。
NMOSトランジスタNT10のドレインがノードN5Cに接続され、ソースがノードN1に接続され、その接続点(ノード)N9にNMOSトランジスタNT12のドレインが接続されている。NMOSトランジスタNT12のソースがNMOSトランジスタNT13のドレインに接続され、NMOSトランジスタNT13のソースが電圧VCCの供給ラインに接続されている。
NMOSトランジスタNT11のドレインがノードN6Cに接続され、ソースがノードN2に接続され、その接続点(ノード)N10にNMOSトランジスタNT14のドレインが接続されている。NMOSトランジスタNT14のソースがNMOSトランジスタNT15のドレインに接続され、NMOSトランジスタNT15のソースが電圧VCCの供給ラインに接続されている。
そして、PMOSトランジスタPT8のゲートが信号SAP2の供給ラインに接続され、NMOSトランジスタNT7のゲートが信号SAN2の供給ラインに接続されている。PMOSトランジスタPT10のゲート、NMOSトランジスタNT9のゲート、およびNMOSトランジスタNT15のゲートがノードN5Cに接続されている。PMOSトランジスタPT9のゲート、NMOSトランジスタNT8のゲート、およびNMOSトランジスタNT13のゲートがノードN6Cに接続されている。NMOSトランジスタNT10のゲートが信号RV2Aの供給ラインに接続され、NMOSトランジスタNT11のゲートが信号RV2Bの供給ラインに接続されている。NMOSトランジスタNT12のゲートが信号VRFYBA1Cの供給ラインに接続され、NMOSトランジスタNT14のゲートが信号VRFYB1Cの供給ラインに接続されている。
NMOSトランジスタNT18のソースがビット線BLi+1に接続され、ドレインがノードN2に接続されている。NMOSトランジスタNT19のドレインがノードN2に接続され、ソースが電圧VBの供給ラインに接続されている。
そして、NMOSトランジスタNT16のゲートが信号BLCAの供給ラインに接続され、NMOSトランジスタNT17のゲートが信号PREAの供給ラインに接続されている。NMOSトランジスタNT18のゲートが信号BLCBの供給ラインに接続され、NMOSトランジスタNT19のゲートが信号PREBの供給ラインに接続されている。
また、ノードN1に容量C1が接続され、ノードN2に容量C2が接続されている。
また、PMOSトランジスタPT8〜PT10、およびNMOSトランジスタNT8〜NT15によりキャッシュレジスタとして機能可能なラッチ回路FF2が構成されている。
図7は、第1の書き込み方法を説明するためのフローチャートである。また、図8(A)〜(V)は、第1の書き込み方法に関連する書き込みベリファイから次の書き込みまでのシーケンスを示す図である。
ここで、入力されたデータが“0”の場合、図6中のノードN4Cは“H(ハイレベル)”に、ノードN3Cは“L(ローレベル)”となる(ST4、ST5)。
逆に入力されたデータが“1”の場合には、ノードNC4およびNC3はその逆、すなわちノードN4Cは“L”に、ノードN3Cは“H”となる(ST4、ST6)。
その後、信号PREAを“L”にして、信号VRFYBACを“L”にすると、書き込み対象となるデータ“0”のビット線はそのまま0Vに固定され、書き込み対象外となるデータ“1”のビットはノードN4Cが“L”であることから、ビット線にはVCCが印加される。
この状態で、書き込み対象ページに該当するワード線WLに書き込みパルスVppを印加する(ST7)。このとき、データ“0”のビットはビット線電位が0Vであることから書き込まれ、データ“1”のビットはビット線電位がVCCであるため、メモリセルのチャネル電位はブースとされて書き込まれない。
書き込みを行った後は、所望の閾値まで書き込みが行われたかを検出する書き込みベリファイが行われる(ST8)。
その状態で選択ゲート線SG1,SG2にVCCを印加すれば、ビット線から直列に接続されたメモリセルを介して共通ソース線SRCへと、書き込み対象ページのメモリセルの閾値に合わせて、メモリセル電流が流れ、それに応じてビット線の電位は過渡的に減衰していく。
一定期間電流を流したところで、対象ブロックのワード線WLと、選択ゲート線SG1,SG2の電位を0Vにして、電流をカットオフすれば、各々のメモリセルの閾値に合わせてビット線には電荷が残り、その電位はビット線の容量によって保たれる(図8のT2)。
ここで、ノードN1に接続される容量C1は、ビット線BLのそれに比べて十分小さいのでノードN1の電位は、ビット線BLの電位にほぼ等しくなる。その後、信号VRFYBACを“L”にすると、もともとラッチ回路FF1にデータが“1”すなわち、書き込み非選択のビットのノードN1は、VCCに固定される(図8のT3)。
ある一定時間センスした後、信号SAP1=“L”、信号SAN=“H”にすれば、ラッチ回路FF1のラッチデータは、確定し記憶される(図8のT5)。
このとき、FF1には、N1Cの電位がVref以上(たとえば、0.9V以上)であれば、書き込み十分となり、書き込みベリファイはパスと判定され、FF1ラッチ回路のノードN4Cが“L”となり、データ“1”を格納する。
また、ノードN1Cの電位がVref以下であれば書き込み不十分となり、書き込みベリファイはフェイルと判定され、ラッチ回路FF1のノードN4Cが“H”となり、データ“0”を格納する。この時点で、全ビット線制御回路12内のラッチは、最初にデータ“1”が格納されていたものと、ベリファイにてビット線電位がVref以上と判定されたもののみが“1”となる(ST9、ST10、ST11)。
再書き込みする際には、電圧VA=0V、信号BLCAおよびPREAを“H”にして全ビット線を一旦、接地する(図8のT6)。
次に、第2の書き込み方法について説明する。
なお、図9においては、理解を容易にするため、第1の書き込み方法と同様の処理については同じステップ番号を付している。
しかし、書き込みを早く終了させるため、VppおよびこのΔVppを高くしすぎると、書き込み速度の速いビットは、強く書き込まれすぎて、閾値がVread以上に上昇してしまうため、このVppとΔVppには、制限がある。
すなわち、第2の書き込み方法が上述した第1の書き込み方法と異なる点は、書き込みパルスを印加する前に、ビット線制御回路12に格納されているデータが“0”か“1”を判定し、データ“0”であった場合にビット線のデータをベリファイが終了時のビット線電位を保持した状態で書き込みを行う点である(ST5A)。
この際、書き込み対象のビット線は浮遊状態となるが、ビット線の容量は、メモリアレイブロック内のローカルチャネル容量に対して十分小さいので問題とはならない。
図11(A)は択ワード線電圧Vwlの電位状態を、図11(B)はビット線電位Vbl(1)を、図11(C)はビット線電位Vbl(2)を、図11(D)はビット線電位Vbl(3)を、それぞれ示している。
ここでVbl(1)は、書き込み対象のメモリセルの中でも、書き込みの遅いビットに接続されるビット線の電位状態である。
Vbl(2)は、書き込み対象のメモリセルの中でも、書き込みの速いビットに接続されるビット線の電位状態である。
Vbl(3)は、ビット線データ制御回路内のラッチに格納されている初期データが“1”であるビット線の電位状態である。
ここで着目すべきは、書き込みの速いビットも遅いビットも、書き込みパルス印加時においては、ビット線電位Vbl=0Vとなっていることである。そのため、書き込みの速いビットも遅いビットも図12に示すように、一定の書き込み速度で書き込みが行われる。
つまりは、書き込みパルスを印加する時点において、閾値の高いビットのビット線の電位は高く、また閾値の低いビット線の電位は低く、各々書き込み対象のメモリセルの閾値の履歴をアナログ的にビット線に保持しながら書き込みが行われる。
多値メモリにおいては、書き込み高速化と、分布狭帯化による信頼性向上は、大きな課題であるが、多値データ書き込みにおいても本発明は、効果的である。
この例では、一つのメモリセルに“A”〜“D”の4つの閾値分布状態が存在し、4つの閾値により、上位ページと下位ページの状態がそれぞれ図のように表される。
第1のステップにおいては、第1および第2の書き込み方法と同様にして書き込みを行うことができ、分布は“A”また“B”のいずれかの状態になる。
分布“A”のビット線は“L”、分布“B”のビット線は“H”であるから、分布“A”であれば、ノードN5Cは“L”となり、分布“B”であればノードN5Cは、“H”となる。
そして、ラッチ回路FF1のラッチデータを確定すれば、分布“A”および“B”と分布“D”書き込み対象ビットの内、閾値がVrf01以上に書き込まれたビット、すなわち“D”書き込みベリファイでパスしたビットのラッチ回路FF1のデータは“1”となる(図16のT5)。
このとき“C”書き込み対象ビットがいきなり、Vrf01以上に書き込まれないように、書き込みパルスを調整しておく必要がある。
この状態で、前述と同様にして、ラッチ回路FF1をクリアし、信号RV1Aを“H”にし、センスして(図16のT11)、ラッチ回路FF1のラッチデータを確定すれば(図16のT12)、“C”および“D”書き込み不十分でベリファイでフェイルしたビットに接続される、ラッチ回路FF1のデータは“0”が記憶され、1回の書き込みベリファイは終了する。
このようなビット線の状態で書き込みを行えば、“D”書き込み対象ビットは強く書かれ、“C”対象ビットの書き込みは、本実施形態の効果により、高速でかつ、狭帯化された分布になる。
PMOSトランジスタPT11のドレインがノードN9に接続され、ソースがPMOSトランジスタPT12のドレインに接続され、PMOSトランジスタPT12のソースが電圧VAの供給ラインに接続されている。
そして、PMOSトランジスタPT11のゲートが信号SELCAPの供給ラインに接続され、PMOSトランジスタPT12のゲートがNMOSトランジスタNT13のゲートと同様に、ノードN6Cに接続されている。
PMOSトランジスタPT13のドレインがノードN10に接続され、ソースがPMOSトランジスタPT14のドレインに接続され、PMOSトランジスタPT14のソースが電圧VBの供給ラインに接続されている。
そして、PMOSトランジスタPT13のゲートが信号SELCBPの供給ラインに接続され、PMOSトランジスタPT14のゲートがNMOSトランジスタNT15のゲートと同様に、ノードN5Cに接続されている。
また、上位ページ書き込みを行う際にも、選択ワード線の電位をVcr1にして、先に書いた下位ページのデータを読み出し、ラッチ回路FF2に記憶した後、上位ページのデータをホストから、ラッチ回路FF1に取り込み、最初に書き込みを行う動作までは、前述した実施形態と同様である。
図19は、図17の回路ではなく図6の回路を用いた場合の、上位ページの書き込みベリファイシーケンスを示す図である。
つまりは、図18の期間T13間で、信号CAPSELによってビット線充電を行っていたのを、RV2Aの電位によって制御すれば良い。
ただし、このとき、信号RV2Aを急峻に立ち上げると、ラッチ回路FF2のラッチデータが破壊される恐れがあるので、信号RV2Aの電位を段階的に上昇させるか、ゆっくりとした傾斜で上昇させる等の制御が必要である。
Claims (18)
- ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、
前記選択メモリセルに対して書き込みを行うための書き込み手段と、
選択されたメモリセルに対して読み出しを行うための読み出し手段と、
前記メモリセルで、メモリセルが所望の閾値まで達したかどうかを検出する書き込みベリファイ手段と、を有し、
前記書き込み手段は、
前記書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行い、
ビット線に各々のメモリセルの閾値状態に応じた、前記書き込みベリファイまたは、前記読み出し動作終了後のビット線電位状態の履歴を用いる
不揮発性半導体記憶装置。 - 前記書き込み手段で、
書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、電位状態は、接地電位より高く、書き込み阻止電圧より低い、中間電位となる
請求項1記載の不揮発性半導体記憶装置。 - 前記書き込み手段は、
各々のメモリセル閾値状態に合わせたビット線電位を保持した状態で書き込みを行う
請求項1または2記載の不揮発性半導体記憶装置。 - 前記書き込み手段は、
書き込みベリファイ毎に書き込み電位を上昇させる場合、その上昇幅を大きく設定する
請求項1から3のいずれか一に記載の不揮発性半導体記憶装置。 - 前記書き込みは、書き込みを行う前に、先に前記読み出し動作を行いビット線の状態を保持しておき、最初の書き込みからそのビット線の状態を保持したまま書き込みを行う
請求項1から4のいずれか一に記載の不揮発性半導体記憶装置。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、
前記選択メモリセルに対して書き込みを行うための書き込み手段であって、前記書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う書き込み手段と、を有し、
前記メモリセルは、“A”、“B”、“C”、“D”の4つの閾値を記憶する多値メモリで、“A”の閾値は消去状態を意味し、当該閾値は“A”、“B”、“C”、“D”の順に高くなり、
前記書き込み手段は、
書き込みを行う際には、最初に“B”の閾値を書込む第1の処理と、その次に“C”または、“D”の閾値を同時に書き込む第2の処理とを行い、前記第1の処理で書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行い、
前記第2の処理にて、閾値“C”、“D”を同時に書き込む際には、書き込み電位を印加したあとに、“D”の書き込みベリファイを行い、その後で“C”の書き込みベリファイを行い、その次の書き込みを行う際には、“D”の分布へ書き込むビット線電位を基準電位にして、“C”の分布へ書き込むビット線電位は、前記“C”分布の書き込みベリファイ後のビット線電位を保った状態で“C”および“D”の書き込みを同時に行う
不揮発性半導体記憶装置。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、
前記選択メモリセルに対して書き込みを行うための書き込み手段であって、前記書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う書き込み手段と、を有し、
前記メモリセルは、“A”、“B”、“C”、“D”の4つの閾値を記憶する多値メモリで、“A”の閾値は消去状態を意味し、当該閾値は“A”、“B”、“C”、“D”の順に高くなり、
前記書き込み手段は、
書き込みを行う際には、最初に“B”の閾値を書込む第1の処理と、その次に“C”または、“D”の閾値を同時に書き込む第2の処理とを行い、前記第1の処理で書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行い、
前記第2の処理にて、“C”、“D”の閾値を同時に書き込む際には、書き込み電位を印加したあとに、“C”の書き込みベリファイを行い、その後で“D”の書き込みベリファイを行い、その次の書き込みを行う際には、“C”の分布へ書き込むビット線電位は一律に所定電位にして、“D”の分布へ書き込むビット線電位は、前記“D”分布の書き込みベリファイ後のビット線電位を保った状態で書き込みを行う
不揮発性半導体記憶装置。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、
前記選択メモリセルに対して書き込みを行うための書き込み手段であって、前記書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う書き込み手段と、を有し、
前記メモリセルは、“A”、“B”、“C”、“D”の4つの閾値を記憶する多値メモリで、“A”の閾値は消去状態を意味し、当該閾値は“A”、“B”、“C”、“D”の順に高くなり、
前記書き込み手段は、
書き込みを行う際には、最初に“B”の閾値を書込む第1の処理と、その次に“C”または、“D”の閾値を同時に書き込む第2の処理とを行い、前記第1の処理で書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行い、
前記第2の処理にて、“C”、“D”の閾値を同時に書き込む際には、書き込み電位を印加したあとに、“D”の書き込みベリファイを行い、その後で“C”の書き込みベリファイを行い、その次の書き込みを行う際には、“D”の分布へ書き込むビット線電位は書き込みベリファイ後のビット線電位からある一定電荷を引き抜き、“C”の分布へ書き込む際には、前記“C”分布の書き込みベリファイ後のビット線電位を保った状態で書き込みを行う
不揮発性半導体記憶装置。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、
前記選択メモリセルに対して書き込みを行うための書き込み手段であって、前記書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う書き込み手段と、を有し、
前記メモリセルは、“A”、“B”、“C”、“D”の4つの閾値を記憶する多値メモリで、“A”の閾値は消去状態を意味し、当該閾値は“A”、“B”、“C”、“D”の順に高くなり、
前記書き込み手段は、
書き込みを行う際には、最初に“B”の閾値を書込む第1の処理と、その次に“C”または、“D”の閾値を同時に書き込む第2の処理とを行い、前記第1の処理で書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行い、
前記第1の処理ですでにメモリセルの閾値が“A”または“B”に分布しており、前記第2の処理を行う前に、“A”か“B”を読み分ける電位を前記選択メモリセルのゲート電極に印加して読み出しを行い、そのメモリセルの状態をビット線電位に保持しておき、最初の書き込みは、その状態で“C”、“D”の閾値を同時に書き込むことを行う
不揮発性半導体記憶装置。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、を有する不揮発性半導体記憶装置の書き込み方法であって、
書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行い、
前記書き込みの際、ビット線に各々のメモリセルの閾値状態に応じた、書き込みベリファイまたは、前記読み出し動作終了後のビット線電位状態の履歴を用いる
不揮発性半導体記憶装置の書き込み方法。 - 書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、電位状態は、接地電位より高く、書き込み阻止電圧より低い、中間電位となる
請求項10記載の不揮発性半導体記憶装置の書き込み方法。 - 各々のメモリセル閾値状態に合わせたビット線電位を保持した状態で書き込みを行う
請求項10または11記載の不揮発性半導体記憶装置の書き込み方法。 - 書き込みベリファイ毎に書き込み電位を上昇させる場合、その上昇幅を大きく設定する
請求項10から12のいずれか一に記載の不揮発性半導体記憶装置の書き込み方法。 - 前記書き込みは、書き込みを行う前に、先に前記読み出し動作を行いビット線の状態を保持しておき、最初の書き込みからそのビット線の状態を保持したまま書き込みを行う
請求項10から13のいずれか一に記載の不揮発性半導体記憶装置の書き込み方法。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、を有する不揮発性半導体記憶装置の書き込み方法であって、
書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行い、
前記メモリセルは、“A”、“B”、“C”、“D”の4つの閾値を記憶する多値メモリで、”A“の閾値は消去状態を意味し、当該閾値は“A”、“B”、“C”、“D”の順に高くなり、
書き込みを行う際には、最初に“B”の閾値を書込む第1のステップと、その次に“C”または、“D”の閾値を同時に書き込む第2のステップとを行い、前記第1のステップで書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行い、
前記第2のステップにて、閾値“C”、“D”を同時に書き込む際には、書き込み電位を印加したあとに、“D”の書き込みベリファイを行い、その後で“C”の書き込みベリファイを行い、その次の書き込みを行う際には、“D”の分布へ書き込むビット線電位を基準電位にして、“C”の分布へ書き込むビット線電位は、前記“C”分布の書き込みベリファイ後のビット線電位を保った状態で“C”および“D”の書き込みを同時に行う
不揮発性半導体記憶装置の書き込み方法。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、を有する不揮発性半導体記憶装置の書き込み方法であって、
書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行い、
前記メモリセルは、“A”、“B”、“C”、“D”の4つの閾値を記憶する多値メモリで、”A“の閾値は消去状態を意味し、当該閾値は“A”、“B”、“C”、“D”の順に高くなり、
書き込みを行う際には、最初に“B”の閾値を書込む第1のステップと、その次に“C”または、“D”の閾値を同時に書き込む第2のステップとを行い、前記第1のステップで書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行い、
前記第2のステップにて、“C”、“D”の閾値を同時に書き込む際には、書き込み電位を印加したあとに、“C”の書き込みベリファイを行い、その後で“D”の書き込みベリファイを行い、その次の書き込みを行う際には、“C”の分布へ書き込むビット線電位は一律に所定電位にして、“D”の分布へ書き込むビット線電位は、前記“D”分布の書き込みベリファイ後のビット線電位を保った状態で書き込みを行う
不揮発性半導体記憶装置の書き込み方法。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、を有する不揮発性半導体記憶装置の書き込み方法であって、
書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行い、
前記メモリセルは、“A”、“B”、“C”、“D”の4つの閾値を記憶する多値メモリで、”A“の閾値は消去状態を意味し、当該閾値は“A”、“B”、“C”、“D”の順に高くなり、
書き込みを行う際には、最初に“B”の閾値を書込む第1のステップと、その次に“C”または、“D”の閾値を同時に書き込む第2のステップとを行い、前記第1のステップで書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行い、
前記第2のステップにて、“C”、“D”の閾値を同時に書き込む際には、書き込み電位を印加したあとに、“D”の書き込みベリファイを行い、その後で“C”の書き込みベリファイを行い、その次の書き込みを行う際には、“D”の分布へ書き込むビット線電位は書き込みベリファイ後のビット線電位からある一定電荷を引き抜き、“C”の分布へ書き込む際には、前記“C”分布の書き込みベリファイ後のビット線電位を保った状態で書き込みを行う
不揮発性半導体記憶装置の書き込み方法。 - ビット線に接続される第1選択トランジスタと、
共通ソース線に接続される第2選択トランジスタと、
前記第1および第2選択トランジスタの間に直列に接続される少なくとも一つのメモリセルと、を有する不揮発性半導体記憶装置の書き込み方法であって、
書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行い、
前記メモリセルは、“A”、“B”、“C”、“D”の4つの閾値を記憶する多値メモリで、”A“の閾値は消去状態を意味し、当該閾値は“A”、“B”、“C”、“D”の順に高くなり、
書き込みを行う際には、最初に“B”の閾値を書込む第1のステップと、その次に“C”または、“D”の閾値を同時に書き込む第2のステップとを行い、前記第1のステップで書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行い、
前記第1のステップですでにメモリセルの閾値が“A”または“B”に分布しており、前記第2のステップを行う前に、“A”か“B”を読み分ける電位を前記選択メモリセルのゲート電極に印加して読み出しを行い、そのメモリセルの状態をビット線電位に保持しておき、最初の書き込みは、その状態で“C”、“D”の閾値を同時に書き込むことを行う
不揮発性半導体記憶装置の書き込み方法。
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