KR100698340B1 - 축소된 페이지 사이즈 프로그램과 소거를 가진 이이피롬 - Google Patents

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Abstract

기록 또는 소거 동작에서 소거되어야 하는 플래시 EEPROM 어레이(30) 내에 포함된 블럭 또는 페이지(34)의 사이즈를 축소함으로써, 필요한 레지스터의 사이즈가 줄어들고, 프로세서가 더 작은 정보 블럭(8 바이트)을 처리하는 것을 보다 용이하게 하며, 마이크로프로세서의 사이즈와 복잡도를 감소시키며, 플래시 EEPROM의 내구성을 증가시켜 EEPROM 기술의 상태 대신에 사용될 수 있게끔 한다. 마스크 ROM을 플래시 EEPROM으로 대체하는 것은 코드 저장 영역을 전부 테스트할 수 있게 하고, 고객이 제조 절차에서의 테스트를 위하여 그 공간을 사용할 수 있도록 한다. 테스트에 사용된 코드는 그 후 소거될 수 있고, 최종 출하 전에 최종 코드 저장을 위해 재프로그램될 수 있다.
EEPROM, EPROM, ROM, 플래시 메모리

Description

축소된 페이지 사이즈 프로그램과 소거를 가진 이이피롬 {ELECTRICALLY-ERASEABLE PROGRAMMABLE READ-ONLY MEMORY HAVING REDUCED-PAGE-SIZE PROGRAM AND ERASE}
본 발명은 축소된 페이지 사이즈의 소거와 프로그래밍을 가진 플래시 EEPROM(flash electrically eraseable programmable read-only memory) 셀의 어레이에 관한 것이다. 더욱 구체적으로는 본 발명은 스마트 카드 어플리케이션을 위해 내장된 마이크로프로세서 내의 EEPROM의 기술 상태(state of the art) 대신에 이러한 축소된 페이지 사이즈 플래시 EEPROM을 사용하는 것에 관한 것이다.
전통적인 마이크로프로세서 스마트 카드 집적 회로(IC)는 코드와 데이터 저장을 위해 각각 마스크 ROM과 EEPROM을 사용하였다. 코드 저장을 위해 마스크 ROM을 사용하는 것은 소프트웨어 변경과 관련하여 비용이 많이 들고 타임투마킷(time-to-market)이 긴 단점이 있는데, 이것은 특히 스마트 카드가 매우 소프트웨어 집약적이기 때문이다. 특히, 이러한 단점 중의 하나는 개발 시간이 길고 마스크 ROM이 본래 변경할 수 없기 때문에, 디자인과 그 소프트웨어를 새로운 IC로 변환해야 하는 큰 작업을 해야 한다는 것이다.
전통적인 EEPROM 기술은 마스크 ROM과 같은 메모리 사이즈를 구현하는데 다 이 영역의 여섯 배를 차지할 수 있기 때문에, 이러한 다이 사이즈의 증가에 관련된 비용은 마스크 ROM을 이러한 EEPROM 기술로 대체하는 것을 장애한다. 또한, 다이 사이즈가 증가함에 따라 EEPROM 셀의 큰 사이즈가 실리콘의 비용을 증가시켰다.
플래시 EEPROM 기술이 많은 어플리케이션에서 EEPROM 기술에 대한 실행가능한 대체 기술로 고려되고 있지만, 그 기능은 EEPROM 기술의 기능과 동일하지는 않다. 바이트 단위로 소거하거나 프로그램할 수 있는 EEPROM과 달리, 플래시 EEPROM은 다수 바이트 사이즈의 큰 블럭들을 소거하거나 프로그램한다. 구체적으로, 플래시 EEPROM에서는 블럭 사이즈보다 작은 데이터 부분을 기록(즉, 프로그램)하는 것이 셀들의 블럭으로부터 레지스터로 읽어내는 데서 시작된다. 레지스터 내의 개별 셀에 대하여 원하는 프로그램 변경이 이루어진다. 그 후, 플래시 EEPROM 어레이의 블럭은 지워지고, 재프로그램된 레지스터 내용이 다시 그 블럭에 기록된다.
플래시 EEPROM에서 소거하고 프로그램하는 프로세스에는 여러 가지 문제점이 존재한다. 먼저, 플래시 EEPROM에 있는 한 블럭의 메모리를 소거하거나, 프로그램하기 위해서, 블럭 사이즈의 레지스터가 필요하다. 소거될 수 있는 블럭이 클수록 레지스터의 크기가 크고, 칩에서 더 많은 공간을 차지한다. 둘째, 블럭 사이즈가 클수록, 마이크로프로세서가 처리해야 하는 데이터가 많다. 이는 마이크로프로세서가 더 크고 더 복잡하며, 더 많은 프로세싱 시간을 요한다는 것을 의미한다. 더 작은 데이터 조각은 마이크로프로세서가 처리하기 더 용이하다. 셋째, 플래시 EEPROM의 내구성(endurance)이 감소된다. 스마트 카드를 포함하여 많은 어플리케이션에서 한번에 기록될 새로운 데이터의 바이트 수는 작다. 소거 블럭은 상대적 으로 크기 때문에, 동일한 블럭 내의 많은 바이트가 데이터를 변경할 필요가 없더라도 동일한 소거 블럭에 포함된 모든 바이트가 동시에 지워져야 하기 때문에 지워진다. 이러한 바이트는 먼저 판독되고, 그 후 지워지고 미리 보관된 동일한 데이터를 가지고 재기록된다. 이렇게 해서, 많은 바이트는 만일 소거 블럭이 작다면 필요하지 않을 불필요한 소거 및 프로그래밍 사이클을 경험해야 한다. 단일 비트가 소거되고 프로그램될 수 있으며 에러 없이 데이터를 저장할 수 있는 능력을 유지할 수 있는 횟수는 한정되고 있고, 이를 내구성(endurance)이라 부른다. 불필요한 소거 프로그램 사이클은 총 내구성 사이클의 수로부터 감산되고, 따라서, 유용한 데이터 변경을 위해 이용가능한 사이클 수가 감소된다. 따라서, 본 발명의 목적은 소거 또는 프로그래밍을 위해 감소된 사이즈 블럭(즉, 페이지)을 가지는 스마트 카드 내의 마이크로컨트롤러를 위한 플래시 EEPROM 메모리를 가지는 것이다.
본 발명은 스마트 카드 어플리케이션을 위한 내장된 마이크로프로세서에서 코드 저장과 데이터 저장을 위하여 플래시 EEPROM 기술을 사용하는 것에 관한 것이다. 코드 저장을 위한 전통적인 마스크 ROM의 대부분을 대체하는데 플래시 EEPROM을 사용함으로써, 본 발명은 마스크 ROM의 저비용의 장점과 전통적인 EEPROM 기술의 재프로그램가능성이라는 장점을 조합한 것이다. 이는 사용자로 하여금 값비싸고 시간도 많이 소요되는 ROM 마스크 변경 절차를 거치지 않고 프로그램 코드를 변경하고 적응시킬 수 있게 해준다. 동시에 EEPROM 기술의 상태 대신에 데이터 저장을 위하여 동일한 플래시 EEPROM 기술을 사용함으로써 본 발명은 다이 영역을 상당 히 절약해주고, 사용자에게 비용과 성능상의 또다른 이점을 제공해준다.
더욱 구체적으로, 본 발명은 기록 또는 소거 동작에서 소거되어야 하는 플래시 EEPROM 어레이에 포함된 블럭 또는 페이지의 사이즈를 줄이는 것에 관한 것이다. 이것은 필요한 레지스터 사이즈를 줄이고, 프로세서가 더 작은 정보 블럭을 처리하는 것을 용이하게 하고 마이크로프로세서의 사이즈와 복잡도를 감소시키고 플래시 EEPROM의 내구성을 증가시키고 EEPROM 기술의 상태 대신에 사용될 수 있게 한다.
더욱이, 마스크 ROM을 플래시 EEPROM으로 대체함으로써 코드 저장 영역을 모두 테스트할 수 있고, 고객이 제조 과정에서 테스트를 위하여 그 영역을 사용할 수 있게 해 준다. 테스트를 위해 사용되는 코드는 그 후 지워지고, 마지막 출하 전에 최종 코드 저장으로 재프로그래밍된다.
도 1은 종래 기술에 의한 스마트 카드의 블럭도.
도 2는 종래 기술의 EEPROM의 일부의 개략도.
도 3은 본 발명의 플래시 EEPROM 어레이의 블럭도.
도 4a는 도 3의 제어(40)의 개략도.
도 4b는 도 3의 서브어레이(32)의 개략도.
도 5a는 플래시 EPROM 셀의 상면도.
도 5b는 워드 라인을 따라 플래시 EPROM의 단면도.
도 6a는 비트 라인을 따라 플래시 EPROM의 단면도.
도 6b는 플래시 EPROM 셀의 SEM 단면도.
도 7a는 플래시 셀 어레이 개략도.
도 7b는 동등한 단일 셀 구조 개략도.
도 8은 동등한 용량성 접속 개략도.
도 9는 일 실시예의 기하학적 배치도.
도 1은 EEPROM 메모리(12)를 가진 종래 기술의 단일 칩 스마트 카드(10)를 도시한다. EEPROM은 내부 충전 펌프 전원(14)을 가지고 있는데, 이는 EEPROM으로부터 소거하고 EEPROM에 기록하기 위하여 12 ~ 15V의 고전압을 제공한다. 스마트 카드 IC 상의 회로부의 나머지 부분은 프로세서(16), 예를 들어 8051 마이크로프로세서, ROM(read only memory)(18), RAM(random access memory)(20), 및 스마트 카드(10)의 회로부를 외부 전력과 데이터 입력 소스로 인터페이스하기 위한 인터페이스(22)를 포함한다. 외부 전력 소스는 스마트 카드(10)를 작동시키는데 사용되는 공급 전압인 3.0 V이다. EEPROM은 판독 전압으로 단지 3 V만 필요로 한다. 그러나, 기록(즉, 프로그래밍) 또는 소거 동작은 충전 펌프(14)가 각각 12 V 또는 15 V를 발생시킬 필요가 있다.
상이한 메모리들이 고유 목적을 위해 최적화되어 있다. 즉, 실행가능한 코드를 보관하기 위한 ROM, 변경되지만 전원이 제거될 때 유지되어야 하는 데이터를 보관하기 위한 EEPROM, 스크래치패드로 사용되는 RAM이 있다. 본 발명은 상당한 양의 ROM을, 사용자에 의한 최종 코드를 가지고 프로그램될 수 있는 OTPROM(One Time Programmable Read Only Memory)과 칩에 고유한 작은 양의 ROM으로 대체하는데, 이 상당한 양의 ROM은 전통적으로 반도체 제조 프로세스의 일부이며 모든 어플리케이션에 사용할 수 있는 것이다. 이 OTPROM은 사용자에 의해 여러 번 소거되거나 프로그램될 수 있고, 그 후 그 필드에서 프로그램의 변경을 중지하도록 록(lock)될 수도 있다. ROM은 임의의 패밀리 멤버와 함께 동작하도록 하기 위하여 개인용 컴퓨터에서 발견되는 BIOS와 마찬가지로, 테스트를 가능하게 하고 범용적인 소프트웨어 인터페이스를 가능하게 하는 기본 루틴을 제공하는 칩 특유의 소프트웨어를 포함한다. 본 발명에서 EEPROM과 OTPROM 모두 원하는 기능을 제공하도록 디자인된 주변 회로와 함께 동일한 비휘발성 셀을 사용한다.
종래 기술의 EEPROM 셀의 2 바이트의 개략도가 도 2에 도시되어 있다. EEPROM 기술은 소스, 채널, 채널 상의 부유 게이트와 부유 게이트로부터 분리된 제어 게이트를 가진 드레인으로 구성된 메모리 트랜지스터에 기초한다. 셀을 프로그래밍하는 것은 부유 게이트를 전자로 충전하는 일을 포함하는데, 이는 메모리 셀의 턴온 임계값을 증가하게끔 한다. 따라서, 프로그램될 때, 셀은 턴온되지 않을 것이다. 즉, 그 제어 게이트에 인가된 판독 전위로 어드레스될 때, 비도전성인 채로 남아 있을 것이다. 셀을 소거하는 것은 임계값을 낮추기 위하여 부유 게이트로부터 전자를 제거하는 일을 포함한다. 임계값이 더 낮아지면, 제어 게이트에 판독 전위로 어드레스될 때, 셀이 도전 상태로 턴온될 것이다.
도 2에서 하나의 셀은 두 개의 트랜지스터를 필요로 하는데, 그 중 하나(Tc)는 터널링 윈도우(tunneling window)를 가지고 있고, 다른 하나(Tbyte)는 8 개의 셀 사이에 공유되고 따라서 셀 사이즈를 크게 한다. 셀은 셀 트랜지스터(Tc), 비트 선택 트랜지스터(Tbit)를 포함하고, 바이트 선택 트랜지스터(Tbyte)를 일곱 개의 다른 셀과 공유한다. 표 1은 도 2의 EEPROM이 어떻게 8 개의 셀 그룹(1 바이트)으로 프로그램하고 소거할 수 있는지를 도시하는 동작 테이블이다.
표 1
프로그램 소거 판독
선택된 워드 라인 20 V 20 V 5 V
선택되지 않은 워드 라인 0 V 0 V 0 V
프로그램 라인 17 V 0 V 0 V - 2 V
비트 라인 0 (소거됨) 0 V 17 V 1.6 V
비트 라인 7 (프로그램됨) 0 V 0 V 2.0 V
도 3은 축소된 페이지 사이즈 소거와 프로그래밍을 가지는 본 발명에 의한 어레이(30)의 블럭도이다. 도 3은 본 발명의 일 실시예를 도시하는데, 이 실시예에서는 단지 8 바이트의 작은 페이지 사이즈가 이 기술을 사용하여 변경될 수 있다. 그 결과는 극적이다. 그것은 EEPROM을 직접 대체할 수 있게 한다. 64 또는 128 바이트 대신에 8 바이트의 작은 페이지 사이즈는 사이클링이 거의 10배 증가되도록 한다. 이러한 어레이 사이즈의 경우 대부분의 EEPROM 기술에 대한 표준과 동일하거나 표준을 초과(exceed)할 것이라 예상된다. 이 기술을 위한 데이터 유지는 표준과 동일하거나 표준을 초과할 것이라 예상된다.
어레이(30)는 각 바이트가 8 비트인 8 개의 바이트의 256개의 페이지(34)가 8 개의 칼럼만큼 있도록 조직된다. 2 개의 페이지(34)에 대응하는 하나의 제어 회로(40)를 가진 128 개의 제어 회로(40)에 대응하는 8 개의 제어-회로-칼럼이 있다. 32 개의 비트 라인(38)이 8 세트 있고, 128 개의 제어-회로-로우 라인(36) 이 있다. 제어-회로-로우 라인(36)은 하나의 제어-회로-로우 라인(36)을 가진 제어 회로(40) 및 제어 회로(40)의 로우 당 하나의 로우라인_b(46)와 연결된다. 제어-회로-로우 라인(36)과 로우라인_b 라인(46)은 로우로 정렬된 모든 제어 회로(40)로 뻗어 있다. 4 개의 워드 라인(42)과 제어 회로(40)의 각 칼럼에 대하여 2 개의 소스 라인(44)의 세트가 있다. 예를 들어, 워드 라인(1-4)과 소스 라인(1-2)은 제어 회로(1-128)에 연결되고, 워드 라인(28-32)과 소스 라인(14-16)은 제어 회로(897-1024)의 각각에 연결된다. 수직 방향으로의 256 페이지와 수평 방향으로의 8 페이지는 어레이(30)의 2048 페이지를 구성한다.
이러한 워드 라인과 소스 라인은 선택적으로 제어 회로(40)에 의해 결합되어 페이지(34)의 셀에 대한 페이지-워드 라인 입력과 페이지-소스 라인 입력에 연결된다. 제어 회로(1)에서 페이지-워드 라인 1(48), 페이지-워드 라인 2(50), 페이지-소스 라인 1(58)은 페이지 1에서 각각 두 개의 셀 로우로 스위칭된다. 페이지-워드 라인 3(54), 페이지-워드 라인 4(56), 페이지-소스 라인 2(60)는 페이지 2의 다른 두 개의 셀 로우로 스위칭된다. 마찬가지로, 4 개의 워드 라인 28-32과 2 개의 소스 라인 14-16은 각각 페이지 1793-2048로 구성되는 마지막 칼럼에서 제어 회로(40)에 대응하는 페이지(34)에 선택적으로 연결된다.
비트 라인(1-32)은 페이지 1과 페이지 256 사이의 모든 페이지에서 셀의 비트 라인 입력에 연결된다. 나머지 32 비트 라인의 7 개의 세트는 마찬가지로 어레이(30)에서 나머지 페이지의 셀의 비트 라인 입력에 연결된다. 비트 라인 225-256은 페이지(34)의 마지막 칼럼의 페이지에서 셀의 비트 라인 입력에 연결된다.
페이지-워드 라인은 셀의 게이트에 연결되고, 비트 라인은 소스 입력의 페이지-소스 라인 및 드레인에 연결된다.
로우와 칼럼(및 로우라인과 비트 라인)을 지정하는 것은 정의적인 목적만을 위한 것이고, (칼럼이 로우가 되고 로우가 칼럼이 되도록) 서로 교환될 수 있으며, 동작 면에서도 여전히 동일하다. 셀은 실리콘 스토리지 사(Silicon Storage Technology, Inc.)의 SST 수퍼플래시 기술(수퍼플래시 Technology) 또는 다른 적정한 플래시 EPROM 기술을 사용하여 만들어질 수 있다. SST 수퍼플래시 기술은 도 5에서 시작하여 계속해서 설명된다.
기록 동작에서 처음 단계는 원하는 페이지를 레지스터로 판독하는 것이다. 레지스터는 어레이(30)의 외부에 있고, 명확성을 위하여 도 3에 도시되어 있지는 않다. 페이지에 기록될 바이트 정보는 공지된 기술을 사용하여 레지스터에서 변경된다. 이 페이지는 그 후 아래에 기술된 방법으로 소거된다. 그 후 레지스터의 내용은 다시 레지스터로부터 페이지로 기록된다. 기록은 바이트 단위로 각 페이지의 셀에 행해진다. 기록이 발생하도록 제어-회로-로우 라인, 페이지-워드 라인, 페이지-소스 라인 및 비트 라인은 모두 선택되어져야 한다. 예를 들어, 페이지 1의 제1 셀에 기록하기 위해서는 제어-회로-로우 라인 1, 페이지-워드 라인 1, 페이지-소스 라인 1, 비트 라인 1이 선택되어져야 한다. 제어-회로-로우 라인 1에 인가된 약 14V의 선택 전압은 워드 라인과 소스 라인상의 전압을 어떠한 전압 강하도 없이 페이지-워드 라인과 페이지-소스 라인으로 전달할 만큼 충분히 높다. 임계 전압과 거의 동일한 전압(Vt)은 워드 라인 1에 인가되고 결과적으로 페이지 1의 첫 번째 로우 상의 모든 셀의 페이지-워드 라인 입력에 인가된다. 약 12 V의 전압은 소스 라인 1에 인가되고, 제어-회로-로우 라인 1 상의 높은 전압 때문에 페이지 1의 모든 셀의 페이지-소스 라인 입력에 인가된다. 만일 드레인 전류가 흐르도록 허용된다면 셀은 프로그램되지만, 드레인 전류가 셀을 통과하여 흐르지 않는다면 소거된 상태로 남아있다. 0 V에 가까운 저 전압은 비트 라인 1에 인가되어 셀을 (로직 0) 프로그램하고, 3 V에 가까운 고전압은 비트 라인 1에 인가되어 프로그래밍을 장애하고 셀을 소거되거나 도전된 상태(로직 1)로 남겨 둔다. 기록되지 않을 페이지는 대응 워드 라인 및 소스 라인에 0 V를 인가하거나 아니면 대응 제어-회로-로우 라인에 0 V를 인가함으로써 선택되어지지 않는다. 기록은 공지된 방식으로 8 비트 라인 또는 8 비트 라인의 배수를 동시에 선택함으로써 셀 단위 또는 다중 바이트 단위로 셀 상에 이루어진다.
판독은 비트 별로, 바이트 별로, 또는 종래 기술에서 공지된 방법으로 이루어질 수 있다. 실시예에서 판독은 바이트 단위로 이루어진다. 판독을 위하여 페이지-소스 라인 전압은 0 V이고, 그 바이트에 대하여 선택된 비트 라인은 약 1. 2 V이고, 페이지-워드 라인 전압은 약 2 V이다.
도 4a는 제어 회로(40)의 일 실시예의 상세한 도면이다. 제어-회로-로우 라인(36)은 HV1-HV6의 게이트에 연결되고, 선택 전압으로 정해질 때, 워드 라인(42)과 소스 라인(44)은 선택된 페이지에서 대응하는 페이지-워드 라인과 페이지-소스 라인과 결합한다. 제어-회로-로우 라인(36)에 인가된 선택 전압은 워드 라인(42) 아니면 소스 라인(44)에 인가된 전압보다 값이 더 높아서, HV1 - HV6의 채널에 걸 쳐 임계값 전압이 강하하는 것을 막을 수 있다. 따라서, 선택된 워드 라인(42)이 약 15 V일 때 소거되는 동안, 선택된 제어-회로-로우 라인(36)은 약 17 V이다. 마찬가지로, 선택된 소스 라인(44)과 선택된 워드 라인(42) 상의 전압은 프로그래밍 동안 각각 약 14 V, 12 V이고, 판독 동안 약 3 V, 1.2 V이다. 이러한 방식으로 워드 라인과 소스 라인 신호는 전압의 손실 없이 메모리 셀 트랜지스터에 접속된다.
모든 제어(40)에 연결되는 로우 라인_b(46) 신호는 로직 레벨 신호(즉, Vdd 아니면 Vss와 동일한 신호)이고, 로우 라인(36)과 논리적으로 역이다. 다시 말해서, 제어-회로-로우 라인(36)이 0 V일 때, 로우라인_b(46)는 Vdd이고, 제어-회로-로우 라인(36)이 0 V보다 상당히 높을 때, 로우라인_b는 Vss이다. 제어-회로-로우 라인(36)이 하이(high)일 때, HV1-HV6은 게이트 입력에서 전위가 높고, 따라서 모든 페이지-워드 라인과 페이지-소스 라인은 워드 라인(42)과 소스 라인(44)에 의해 결정되는 전압을 가진다. 후자 신호들은 선택되지 않을 때 0V이므로, 페이지(34)의 선택된 제어-회로 로우 내의 모든 선택되지 않은 페이지-워드 라인과 모든 선택되지 않은 페이지-소스 라인은 0 V이다. 페이지(34)의 모든 다른 제어-회로 로우는 선택되지 않은 상태이고, 제어-회로 로우 라인(36)에서 0 V이고, 로우라인_b 신호에서 Vdd이다. 선택되지 않은 페이지(34)는 HV7-HV12의 게이트에 인가된 Vdd를 가지고, 따라서, 이러한 모든 선택되지 않은 페이지-워드 라인과 선택되지 않은 페이지-소스 라인은 0 V이다. 어레이(30) 내의 모든 노드는 항상 잘 정해진 전압을 가진다는 것을 알 수 있다. 모든 셀의 입력과 출력은 알려진 전압이고 정적인 상태가 되지 않으므로, 이들은 부유 상태이거나 또는 높은 임피던스 상태에 있을 수 있다. 이는 SST 수퍼플래시 EEPROM을 포함하는 최신 플래시 메모리 기술의 경우 부유 게이트와의 전자 전송 메카니즘이 매우 효율적이므로, 특히 중요하다. 용량성 접속 및 누설과 같은 기생 효과에 의해 생성된 바람직하지 않은 작은 전류와 전압도 원하지 않는 소거 또는 프로그래밍을 생성할 수 있다. 작긴 하지만, 바람직하지 않은 효과가 쌓이면 상당히 효과가 커질 수 있다. 또한, 판독 중에 특히 많은 수의 셀이 비트 라인으로 바로 연결되는 고밀도의 메모리에서 각 셀의 오프 전류를 최소화하는 것이 중요하다. 그러므로, 판독 동안에 모든 선택되지 않은 페이지-워드 라인이 0 V인 것을 보장하는 것이 또한 중요하다.
도 4b는 서브어레이(32)의 일 실시예의 상세한 도면이다. 페이지 1과 페이지 2로 구성된 서브어레이(32)에서 메모리 셀 트랜지스터(FG1-FG64)는 페이지 1에 대응하고, 메모리 셀 트랜지스터(FG65-FG128)는 페이지 2에 대응한다. 페이지 1에서 FG1-FG32는 동일한 페이지-워드 라인(48)을 공유하고, FG33-FG64는 동일한 페이지-워드 라인(50)을 공유하고, FG1-FG64는 동일한 페이지-소스 라인(58)을 공유한다. 마지막으로 페이지 2에서 FG65-FG128은 페이지-워드 라인(54, 56)과 페이지-소스 라인(60)을 공유한다.
소거 동작 중에, (페이지-워드 라인을 통해) 메모리 셀 트랜지스터의 게이트로 연결되는 한 쌍의 워드 라인(42)은 약 15 V인 반면, (페이지-소스 라인을 통해 접속된) 대응하는 소스 라인(44) 및/또는 비트 라인(38)은 0 V로 유지된다. 셀의 큰 전압 차이는 다음에 상세히 설명하는 바와 같이, 소거를 초래할 수 있다. 소거되지 않을 페이지는 제어-회로-로우 라인(36)에 0 V를 인가함으로써 또는 페이지- 워드 라인 쌍에 0 V를 인가함으로써 선택되지 않는다.
소거 후에 프로그램 동작이 계속된다. 소거된 페이지의 각 바이트는 페이지-소스 라인에 12 V를 인가하고 Vt와 거의 동일한 전압을 페이지-워드 라인에 인가하고, 0 V 아니면 3 V를 비트 라인에 인가함으로써 프로그래밍된다. 모든 바이트가 프로그램되는 동안, 페이지-소스 라인의 고 전압이 존재하지만, 페이지의 상대적으로 적은 수의 바이트 때문에 프로그램되지 않거나 소거된 비트가 장애(disturb)에 노출되는 시간은 상당히 짧다. 따라서, 이 장애 동작으로 초래된 부유 게이트의 충전 게인은 무시할 만하다. 또한, 페이지의 모든 셀에 공통되는 페이지-소스 라인 노드는 어레이의 다른 모든 페이지로부터 고립되고, 따라서, 상이한 페이지들간에 장애 동작은 없다. 선택되지 않은 페이지는 페이지-소스 라인에 인가된 0 V를 가지고, 따라서, 어떤 고 전압에도 노출되지 않는다.
선택된 페이지-워드 라인에 약 2 V를 인가하고 페이지-소스 라인에 0 V를 인가하고, 선택된 비트 라인에 약 1.2 V를 인가함으로써 판독이 이루어진다. 셀의 기록 상태는 비트 라인을 통과하여 흐르는 드레인 전류를 검사함으로써 결정된다 - 수십 마이크로암페어와 동일한 전류 흐름이 소거된 셀에서 흐른다(로직 1); 프로그램된 셀 내의 전류는 10의 몇 승만큼 더 작다. 두 개의 페이지(34) 그룹내의 셀은 대응하는 페이지-워드 라인에 0 V를 인가함으로써 선택되지 않는다. (디지털로 표시된) 비트 라인(D00 ~ D32)은 비트 라인(1-32)에 대응하고 FG1-FG128의 드레인에 인가된다. 예를 들어, 비트 라인(D00)은 FG1, FG33, FG65, FG97에 인가된다.
여기에 포함된 실시예들이 잘 설명되어 있기 때문에, 본 발명의 범위 내에서 여러 가지 변형이 가능하다. 페이지(34) 내의 셀의 수, 제어 회로(40)에 대응하는 페이지(34)의 수, 어레이(30)를 가진 페이지(34)의 수는 어플리케이션에 요구되는 특징에 따라 수정될 수 있다. 내구성, 셀당 평균 기록 시간, 압축도, 인터페이스와 제어의 용이함은 상기 파라미터를 변경함으로써 조정될 수 있는 특징이다. 페이지당 셀 수를 증가시키면, 더 많은 셀 간에 단일의 더 긴 소거 동작이 공유되므로, 셀당 평균 기록 시간이 감소된다. 이는 큰 데이터 블럭이 동시에 기록되는 시스템에 유리하고, 또한, 더욱 콤팩트하게 물리적으로 배치할 수 있다. 그러나, 한번에 작은 양의 데이터를 변경하는 어플리케이션에서는 내구성이 감소하는 단점이 있다. 제어 회로(40) 당 페이지(34)의 증가된 수와 페이지(34) 당 증가된 셀의 수는 수직, 수평 방향으로 각각 물리적인 크기를 증가시킬 수 있다. 메모리 셀 어레이가 단일 트랜지스터 어레이로 구성되기 때문에, 보통 최소의 특징 사이즈로 어레이 주변의 추가적인 물리적 공간이 유리하다. 이러한 공간은 워드 라인(42), 소스 라인(44), 제어-회로-로우 라인(36)을 발생하는 회로를 배치하는 것을 용이하게 한다. 따라서, 내구성, 페이지 기록 시간, 셀당 평균 기록 시간, 데이터 구조, 인터페이스와 물리적 압축도의 용이함 사이에 원하는 트레이드 오프를 얻기 위하여 구조가 변경될 수 있다.
도 4a와 도 4b는 SST 수퍼플래시 기술을 사용하는 본 발명의 어레이를 도시한다. 그러나, 다른 플래시 기술이 사용될 수도 있다. SST 수퍼플래시 기술은 공중이 이용가능한 실리콘 스토리지 사의 플래시 메모리 1998 데이터 북 6-42 페이지에 설명되어 있다. 도면이 있는 이 페이지의 텍스트는 다음과 같이 번호가 다시 매겨진다.
1.0 도입부
다음 논문은 특허된 실리콘 스토리지 사(SST)의 CMOS 수퍼플래시 EEPROM 기술 및 SST 분야의 강화 터널링 인젝터 스플릿-게이트 메모리 셀에 대하여 설명한다. 수퍼플래시 기술 및 메모리 셀은 플래시 EEPROM을 디자인하고 제조하거나 로직 장치에 수퍼플래시 메모리를 내장하는데 있어 얇은 산화물 스택 게이트 또는 두개의 트랜지스터 접근 방식에 비하여 많은 중요한 이점을 가지고 있다. 이러한 이점은 사용자에게 비용이 많이 들지만 신뢰성은 높아진다.
SST 수퍼플래시 기술은 일반적으로 다른 플래시 EEPROM 기술에 비하여 마스크 레이어 수가 적은 더 간단한 프로세스를 사용한다. 마스크 단계가 더 적은 것은 웨이퍼 제조 비용을 상당히 절감시킨다. 잠재된 결함 밀도(defect density)를 감소시킴으로써 신뢰도가 향상된다. 즉, 더 적은 수의 레이어가 가능한 결함 초래 메커니즘에 노출된다.
SST 스플릿 게이트 메모리 셀은 단일 트랜지스터 스택 게이트(stacked gate) 셀에 비하여 (주어진 기술 레벨에서) 사이즈에 있어 필적하지만, 전통적인 2 트랜지스터 바이트 변경가능한 EEPROM 셀의 성능과 신뢰도 면에서 장점을 제공한다. 디자인에 있어, SST 스플릿 게이트 메모리 셀은 각 메모리 셀을 비트 라인으로부터 고립시킴으로써 "지나친 소거(overerase)"라는 스택 게이트 문제를 해소한다. 동일한 페이지에서 모든 바이트가 동시에 소거되고 각 페이지는 임의의 고전압 동작 동안에 다른 모든 페이지로부터 완전히 고립되기 때문에, "소거 장애"가 일어날 수 없다.
2.0 전계 강화 터널링 인젝터 EEPROM 셀
전계 강화 터널링 인젝터 EEPROM 셀은 소거를 위해 폴리-폴리 Foweler-Nordheim 터널링을 사용하고 프로그래밍을 위해 소스측 채널 핫 전자 인젝션을 사용하는 단일 트랜지스터 스플릿 게이트 메모리 셀이다. 폴리-폴리 터널링은 산업 표준 산화와 드라이 에칭 기술을 사용하여 부유 게이트상에 형성된 전계 강화 터널링 인젝터로부터 이루어진다. 소스 측 채널 핫 전자 인젝션은 매우 효율적이므로, 단일 저 전압 전원 예를 들어, 5 또는 3 V로부터 작은 온-칩 충전 펌프를 사용할 수 있게 한다. 셀은 보통 프로그래밍 전에 소거된다.
스플릿 게이트 메모리 셀 사이즈는 동일한 프로세스 기술을 사용하는 전통적인 스택 게이트 메모리 셀과 필적할만하다. 이것은 a) 터널링 인젝터 셀이 스택 게이트를 프로그램하는데 필요한 더 높은 전압과 전류를 고립시키는데 추가적인 공간을 필요로 하지 않기 때문에, b) 필요한 스택 게이트 결합비(coupling ratio)을 얻기 위하여 부유 게이트 확장이 필요하지 않기 때문에 가능하다.
또한, 구조의 단순성은 스택 게이트 장치의 소거를 제어하는데 필요한 주변 로직 기능의 많은 부분을 없앤다. 터널링 인젝터 셀은 표준 CMOS 프로세스를 사용하여 형성될 수 있다. 메모리 어레이는 랜덤 액세스 아니면 순차 액세스 주변 구조를 사용할 수 있다.
3. 0 셀 구조
3. 1 셀 단면도 및 배치도
워드 라인을 따라 상면도와 단면도가 도 5a와 도 5b에 도시되어 있다(도면은 확대 또는 축소된 것이 아님).
비트 라인을 따라 단면도와 SEM 단면이 도 6a와 도 6b에 도시되어 있다. 폴리실리콘 또는 실리사이드를 가진 폴리실리콘이 워드 라인(로우)을 따라 제어 게이트를 연결하는데 사용된다. 금속은 비트 라인(칼럼)을 따라 각 메모리 셀의 드레인을 연결하는데 사용된다. 공통 소스가 각 페이지, 즉, 로우 쌍(짝수 플러스 홀수 로우)을 따라 공통 소스를 공유하는 각 비트 쌍에 대하여 사용된다. 단일 워드 라인은 로우로 일컫는다. 홀수 로우와 짝수의 로우의 조합이 페이지를 형성하고, 이것은 엔티티로서 소거된다. 프로그래밍은 바이트 단위로 개별적으로 가능하거나, 아니면, 동일한 페이지 내의 모든 바이트에 대하여 동시에 가능하다.
드레인 영역은 n + S/D 확산으로 구성되는데, 이는 폴리 2 제어 게이트에서 에지에 따라 정렬되어 있다. 소스 영역은 n+S/D 확산으로 구성되고, 이는 부유 폴리를 오버랩한다. 부유 게이트 하부의 셀 주입은 진성 셀 임계값(VT)과 펀치스루 전압(punch through voltage)을 제어하는데 사용된다. 선택 전압은 40 nm 산화물에 의해 채널로부터 분리된다(모든 값은 일반적인 1 μ 기술에 대한 것이다). 부유 게이트는 열적으로 성장한 15 nm 게이트 산화물에 의해 채널 및 소스 확산으로부터 분리된다. 부유 게이트는 측벽에서 40 nm 산화물에 의해 제어 게이트로부터 분리되고, 게이트간에는 수직으로 200 nm 산화물에 의해 분리된다. 부유 게이트의 터널링 인젝터는 폴리실리콘의 산화에 의해 형성되는데, 이는 단일 결정 실리콘 상의 필드 산화물 "버즈 비크(birds beak)"의 형성과 유사하다. 이후에는 폴리실 리콘의 반응성 이온 에칭이 일어난다. 실리사이드 또는 폴리사이드가 폴리 워드 라인 저항을 감소시키기 위하여 제어 게이트 상에 형성될 수 있다.
3. 2 셀 어레이 개략도
도 7a에 메모리 어레이의 논리적 구조를 도시하는 셀 개략도가 도시되어 있다. 용량성 접속을 설명하기 위해 사용된 동등한 회로 표현이 도 8에 도시되어 있다.
스플릿 게이트 메모리 셀에 대하여 소스와 드레인 간 채널이 선택 게이트 트랜지스터와 메모리 게이트 트랜지스터의 직렬 조합에 의해 분할되고 제어된다. 메모리 트랜지스터는 부유 게이트에 저장된 전기 충전의 양에 따라 고 또는 저 네거티브 임계 상태에 있다. 도 7a를 참조하라.
판독 동작 동안에, 이 참조 전압은 제어 게이트와 선택 게이트에 워드 라인을 통해 인가된다. 참조 전압은 채널의 선택 게이트 부분을 턴온(turn on)한다. 만일 부유 게이트가 프로그램되어 있다면(고 임계 상태), 채널의 메모리 트랜지스터 부분은 도전되지 않을 것이다. 만일 부유 게이트가 소거된다면(저 또는 네거티브 임계 상태), 이 메모리 셀은 도전될 것이다. 도전 상태는 로직 1로 출력되고, 비 도전 상태는 로직 0이다.
도 7a는 일반적인 교차점 메모리 어레이의 단면인데, 2 칼럼(비트 라인), 2 소스 라인, 4 워드 라인(로우)으로 된 8 개의 메모리 셀로서 배열되어 있다. 워드 라인은 짝수 로우와 홀수 로우로 분할되어 있지 않다는 것을 유의해야 하는데, 이는 모든 다른 소스 라인으로부터 소스 라인을 고립시킨다. 도 7b는 스플릿 게이트 셀이 어떻게 선택 트랜지스터와 메모리 트랜지스터와 논리적으로 동등한 것을 제공하는지를 도시하는 동등한 메모리 셀이다. 정상 동작 중에 각 단자에 인가된 전압은 표 1에 리스트되어 있다.
ClO = Clc + Cls; Cl2 = Cl2s + Cl2I + Cl2t
결합비(Coupling Ratios, CR)은 다음과 같이 정의된다.
1. CR10 = CR (폴리 1 - 기판)
= Cl0/(ClO + Cl2)
2. CR12 = CR (폴리 1 - 폴리 2)
= Cl2/(ClO + Cl2)
3. CR10 + CR12 = 1
소거 동안에 채널은 워드 라인 전압 때문에 역이 된다. 이것은 Clc의 값을 증가시킨다. 프로그래밍 동안에 채널은 고갈 상태에 있고, 따라서, Clc는 무시할만하다. 따라서, 결합비는 소거와 프로그래밍 동안에 상이하다.
프로그래밍 동안에, 소스와 부유 게이트간의 결합 커패시턴스 비는 80%이다. 이는 소스의 전압의 80%가 부유 게이트에 접속될 것이라는 것을 의미한다. 민일 소스가 12 V라면, 부유 게이트에 전하가 없는 상태에서 부유 게이트는 9.6 V가 될 것이다.
다음 표 1는 소거, 프로그램, 및 판독 동작 동안에 메모리 셀 단자에 대한 조건을 제시한다. 이는 일반 1 μ프로세스에 대한 공칭 조건이다. Vdd는 전원, 공칭 3 V 또는 5 V이다. Vss는 접지이다. VT는 셀 임계값이다. VREF는 판독 사이클 동안에 메모리 셀을 액세스하는데 사용된 기준 전압이다. 소거 동안에 워드 라인과 프로그래밍 동안의 소스 라인의 고전압은 온-칩 충전 펌프에 의해 발생된다.
표 1 동작 조건
소거 프로그램 판독
워드 라인 = 15 Volts VT VREF
비트 라인 Vss Vdd -> "1" = Vss -> "0" = 2 volts
소스 라인 Vss = 12 volts Vss
4. 0 전하 수송 메카니즘
4. 1 소거
셀은 게이트 파울러-노드힘(Fowler-Nordheim) 터널링을 제어하기 위하여 부유게이트를 사용하여 소거한다. 부유 게이트 폴리 산화 프로세스는 부유 게이트의 에지를 따라 균일 전계 강화 터널링 인젝터를 제공한다. 이러한 반복가능한 제조 프로세스는 내구성 유도 저하 즉, 전하 트래핑, 산화물 균열을 최소화하는 일관성있는 산화물 무결성을 제공한다.
소거 동안에, 소스와 드레인은 접지되고, 워드 라인은 15 V까지 올라간다. 소거를 위한 조건이 표 1에 있는데, 단자의 식별을 위해 도 6의 참조 번호를 사용하였다. 제어 게이트와 부유 게이트 간의 낮은 결합비는 인터폴리 산화물에 걸쳐 상당한 ΔV를 제공한다. 이는 폴리 1과 폴리 2 사이의 어느 곳에서나 같다. 로컬 고 전기장이 터널링 인젝터의 에지를 따라 주로 형성되어 있다. 전하 수송은 매우 빠르고, 결국 부유 게이트에 양의 전하를 축적하는 것에 의해 제한된다. 이러한 양의 전하는 파울러-노드힘 터널링을 유지하는데 불충분한 ΔV가 있을 때까지 부유 게이트 전압을 상승시킨다.
음의 전하를 제거하는 것은 부유 게이트에 네트 양의 전하를 남겨둔다. 이러한 부유 게이트의 양의 전하는 메모리 셀 임계 전압을 감소시켜서, 판독 사이클 동안에 메모리 셀에 기준 전압이 인가될 때 메모리 셀은 80 μA 로 도전될 것이다. 기준 전압은 어드레스된 메모리 셀에서 선택 트랜지스터와 소거된 메모리 트랜지스터 모두를 턴온시키는데 충분하다.
소거는 내부 타이머에 의해 발생된 고정된 소거 펄스에 의한 것이거나, 소거 성능을 최적화하기 위하여 외부 제어기에 의해 알고리듬적으로 발생된 것일 수 있다.
4. 2 소거 장애
강화된 전계 터널링 인젝터 장치는 짝수 로우와 홀수 로우의 쌍(페이지)에 의해 내부적으로 조직된다. 각 로우 쌍(페이지)은 공통 소스 라인을 공유하고, 각 로우 쌍은 소거 동안에 동일한 전압 전위에 있는 워드 라인을 가지고 있다. 따라서, 공통 워드 라인을 따라 모든 바이트가 동시에 소거된다. 모든 다른 워드 라인(페이지)은 소거 고 전압을 수신하지 않는다. 따라서, 소거 장애는 불가능하다. 스플릿 게이트는 각 메모리 셀을 비트 라인으로부터 고립시키기 위하여 내부 선택 게이트를 제공하기 때문에, 스택 게이트 셀에서 지나친 소거(overerase)에 의해 초래된 칼럼 누설 현상은 불가능하다.
4.3 프로그래밍
셀은 고 효율 소스 측 채널 핫 전자 인젝션을 사용하여 프로그램한다. 프로그래밍을 위한 조건이 표 1에 나와 있다. 단자 식별을 위하여 도 6의 참조 번호를 사용하였다. 진성(즉, UV로 소거된) 부유 게이트 임계값은 양의 값이다. 따라서, 메모리 셀은 본질적으로 도전상태가 아니고, 판독 사이클 동안에 워드 라인은 참조 전압을 가진다.
프로그래밍 동안에 선택 트랜지스터의 임계값(VT)과 거의 동일한 전압이 워드 라인을 통해 제어 게이트 상에 위치한다. 이는 제어 게이트의 선택 부분 하부의 채널을 턴온시키기에 충분하다. 만일 셀이 프로그램될 것이라면, 드레인은 약 Vss이다. 만일 드레인이 Vdd라면, 프로그래밍이 장애된다. 제어 게이트의 전압 때문에 선택 채널에 걸쳐 드레인 전압이 전송된다. 소스는 약 12 V이다. 소스-드레인 전압 차이(즉, 12 V ~ Vss)는 채널 핫 전자를 발생시킨다. 소스 전압은 용량적으로 부유 게이트에 접속된다. 부유 게이트와 채널간의 필드는 매우 효율적으로(약 80%) 약 3.2 eV의 Si - SIO2의 장벽 높이를 넘어서 부유 게이트 채널 핫 전자로 미친다.
음의 전하가 부유 게이트에 축적되므로, 프로그래밍 효과는 결국 스스로 제한적이다(self-limiting). 프로그래밍 소스-드레인 전류는 매우 낮다. 그래서, 소스 전압은 다이 내부의 충전 펌프에 의해 발생할 수 있다. 소스 측 인젝션의 고 효율 때문에 프로그램 시간은 빠르다. 음의 전하를 부유 게이트에 추가하는 것은 소거 동안에 발생된 양의 전하를 중성화시킨다. 따라서, 기준 전압이 판독 사이클 동안 인가될 때 셀은 비도전 상태이다.
프로그래밍은 내부 타이머에 의해 발생된 고정된 프로그램 펄스에 의한 것이거나 아니면, 프로그램 상태를 최적화하기 위하여 외부 제어기에 의해 발생된 것일 수도 있다.
4.4 프로그램 장애
메모리 셀은 어드레스 위치 선택을 위하여 워드 라인과 비트 라인을 사용하여 맞는 교차점 어레이에 배열되고, 이 때 페이지 내의 선택되지 않은 셀은 프로그래밍 전압을 나타내게 될 것이다. 전계 강화 터널링 주입 셀에서 프로그램 장애를 일으킬 수 있는 형태는 2가지가 있다. 그 2가지 형태에 대해서는 아래 문단에서 설명한다. 위 2가지 메커니즘은 적당한 설계 및 처리에 의하여 방지될 수 있다. 테스트를 통하여 결함을 스크린할 수 있다. 이러한 메모리 구조를 지니는 장치는 누적된 소거/프로그램 사이클로 인한 프로그램 장애를 나타내지 않는다. 왜냐하면 각각의 페이지가 개별적으로 절연되어 있기 때문이다. 각 셀은 선택된 페이지 내에서 로우와 소스 라인을 따라 고전압에 노출될 뿐이고, 비트 라인에 고전압은 없다.
4.4.1 역터널링 장애
역터널링 장애는 공통의 소스 라인을 공유하는 페이지 내에서 선택되지 않은 소거 셀에 발생할 수 있으나, 프로그램될 것으로 선택된 페이지의 다른 로우에는 발생하지 않는다. 따라서, 워드 라인이 접지된다. 소스 전압이 선택되지 않은 소거 셀의 부유 게이트에 용량적으로 결합된다. 제어 게이트와 부유 게이트 사이의 산화물에 결함이 있다면, 파울러-노드힘(Fowler Nordheim) 터널링이 발생할 수 있다. 이것은 선택되지 않은 소거 셀을 프로그래밍할 수 있다. 적당한 설계와 처리를 통 하여 확실히 인가된 다른 임의의 전압 보다 역터널링 전압을 현저하게 크게 할 수 있다. 80% 테스팅 동작에서 역터널링 전압 스크린을 포함함으로써 결함이 제거된다. 순방향 터널링은 전자들이 폴리 1(부유 게이트)에서 폴리 2(제어 게이트)로 이전될 때, 즉 셀을 소거할 때 발생한다. 역터널링은 전자들이 폴리 2에서 폴리 1으로 이전될 때, 즉 셀을 프로그래밍할 때 발생한다.
4.4.2 펀치 스루 장애
페이지 내에서, 펀치 스루 장애는 소거 셀이 억제된 워드 라인과 인접해 있고, 프로그래밍되어야 할 셀과 소스 라인 및 비트 라인을 공유할 때 발생할 수 있다. 억제된 워드 라인은 고온의 전자의 통상적인 채널 주입을 방지하기 위하여 접지된다. 만약 채널 길이를 감소시키고 선택된 게이트 채널을 따라 펀치 스루를 일으키는 결함이 있다면, 고온의 전자를 사용하여 억제된 소거 셀을 프로그래밍할 수 있다. 적당한 설계와 처리를 통하여 확실히 인가된 다른 임의의 전압 보다 역터널링 전압을 현저하게 크게 할 수 있다. 80% 테스팅 동작에서 역터널링 전압 스크린을 포함함으로써 결함이 제거된다.
5.0 기타 신뢰도 고찰
5.1 산화물 집적도
모든 산화물은 시간 의존적인 유전체 브레이크 다운(TDDB)을 겪는다. 즉 소정의 산화물 또는 전계에 있어서 결국 산화물은 브레이크다운된다. 전계가 약할수록 그리고 전계가 형성되는 시간이 작을수록, 브레이크다운되는 시간이 길어진다. 통상의 TTL 전압 회로에 사용되는 산화물에 있어서, 이러한 시간은 기본적으로 무 한하다. 그러나. 고전압을 사용하는 플래시 메모리에서 산화물이 고전압 전계에 노출되는 시간은 내부 장치의 신뢰도에 기여할 수 있다.
SST 메모리 셀은 소거되는 동안 그 세기가 약 4 MV/cm 되는 전계를 사용한다. 이 값은 스택 게이트 플래시 접근에서 사용되는 약 10 MV/cm 또는 박막 산화물 E2PROM 및 NAND 플래시 접근에서 사용되는 약 11 MV/cm 보다 상당히 낮다. 시간 의존적인 산화물 브레이트 다운율이 전계 강도와 지수 함수의 관계에 있기 때문에, SST 메모리 셀은 본질적으로 산화물 브레이크다운에 대한 스택 게이트 셀의 고장율보다 훨씬 낮은 고장율을 지닌다. SST cal이 소거되는 동안 스택 게이트 접근에 비하여 상당히 짧은 시간 낮은 전계에 노출된다는 점을 주의하여야 한다.
5.2 컨택트 집적도
모든 메모리 어레이는 일반적으로 금속 비트 라인에서 메모리 셀의 확산 드레인을 접촉시키는 금속 대 실리콘 컨택트를 포함한다. 스택 게이트 및 SST 메모리 셀은 표준 교차점 어레이를 사용하고, 여기에서 컨택트는 모든 2개의 메모리 셀에 의하여 공유된다. 따라서, 대형 메모리 어레이에는 다수의 컨택트가 있다. 예컨대, 4 메가비트 칩은 2,000,000 이상의 컨택트를 포함한다. 컨택트는 아주 많기 때문에 고장율이 매우 낮다. 컨택트와 관련 금속 라인은 컨택트와 금속 라인을 통과하는 전류 밀도에 기초하여 고장이 생긴다. 전류 밀도가 낮을수록, 컨택트 손상 또는 전자 이동 메커니즘으로 인한 잠재적인 고장율이 낮아진다.
프로그래밍 SST 셀에 사용되는 소스측 채널 핫 전자 주입 전류는 프로그래 밍 스택 게이트 셀에 사용되는 드레인측 채널 핫 전자 주입 전류보다 상당히 낮다. 프로그래밍하는 동안, SST 셀은 1 ㎂ 보다 낮은 소스/드레인 전류를 사용한다. 이것은 판독 셀 전류 보다 훨씬 낮다. 반대로 스택 게이트 셀은 프로그래밍하는 동안 500 내지 1000 ㎂ 정도의 소스/드레인 전류를 필요로 한다. 이것은 판독 셀 전류 보다 훨씬 높다. 스택 게이트 셀에서 프로그래밍 전류 밀도가 높다는 것은 결국 컨택트 손상 또는 전자 이동으로 인한 고장의 가능성을 더 높인다. SST 셀에 대한 프로그래밍 전류가 판독 전류 보다 훨씬 낮기 때문에, 프로그래밍에서 유도된 전류 밀도 고장 메커니즘으로 인한 고장율에 대한 신뢰도가 증가하지 않는다.
소거에 사용된 파울러-노드힘 터널링은 기본적으로 저전류 동작이다. 따라서, SST와 스택 게이트 셀 2가지 모두는 소거 동작 동안 전류 밀도에 의하여 크게 영향을 받지 않는다.
5.3 데이터 보유력
전계 강화 터널링 주입 셀은 다른 E2PROM 또는 플래시 EEPROM 셀에 비하여 비교적 두꺼운 산화물을 사용한다. 따라서, 내부 데이터 보유력이 강하다. 두꺼운 산화물은 초기의 그리고 잠재적인 산화물 결함을 최소화한다. 따라서, 산출량과 산화물의 집적도를 개선시킨다. 비교적 두꺼운 산화물과 결합하여 소거와 프로그래밍에 저전압을 사용하면 외부 데이터 보유력 고장율과 관련된 내구성을 감소시킨다.
5.4 내구성
전계 강화 터널링 주입 셀이 파울러-노드힘 터널링 이전 산화물에 비교적 두 꺼운 산화물을 사용하기 때문에, 1차적인 내구성 제한은 인터폴리(interpoly) 산화물에서의 전하 트랩핑(trapping)으로 인한 것이다. 터널링과 소스측 채널 핫 전자 프로그래밍에 의한 2가지 소거 모두 폴리 1 절연 산화물에 비교적 약한 전계를 사용하기 때문에, 산화물 파괴율이 낮다.
트랩핑은 주로 터널링 인젝터와 인접하는 약 20 옹스트롱의 얕은 영역에서 일어난다. 이 간격 내에서, 직접적인 터널링 디-트랩핑(de-trapping)이 소거/프로그램 사이클 사이의 휴지(休止) 시간에 발생한다. 실제로, 이것은 실제 어플리케이션 장치의 내구성이 테스트 환경에 있는 장치의 내구성보다 더 높아진다는 것을 의미하고, 여기에서 장치는 가능한 최대 주파수에서 소거/프로그램 사이클된다.
5.5 장애
재프로그래밍 가능한 비활성 메모리에 대한 주요 관심은 "장애" 현상, 즉, 소거된 위치 또는 프로그래밍된 위치가 아니라 다른 장소가 변경되는 현상이다. "장애"는 의도적으로 소거되거나 프로그래밍되지 않는 메모리 셀의 게이트, 소스 또는 드레인에 고전압이 인가될 때마다 발생할 수 있다. SST 셀은 장애가 발생할 가능성을 감소시키는 몇가지 장점을 지니고 있다.
ⅰ) 스택 게이트 접근과 공통되는 비트 라인에 고전압이 있지 않다. 또한, 분리 게이트 셀은 각 메모리 저장 노드를 비트 라인을 따라 위치하는 다른 모든 노드와 절연시킨다. 따라서, (드레인에 연결된) 비트 라인을 통하는 장애는 발생할 가능성이 없다.
ⅱ) 장치는 페이지 내의 모든 바이트가 동시에 소거되는, 즉 동시에 고전압 을 나타내는 페이지 소거를 사용한다. 각 페이지는 워드 라인 선택 회로에 의하여 모든 다른 페이지로부터 절연되고, 소거되는 동안 (게이트에 연결된) 워드 라인을 따라 장애가 발생할 가능성이 없다.
ⅲ) 장치는 대형 섹터들 또는 전체 어레이에 공통인 소스 라인을 지니는 대부분의 스택 게이트 장치와는 달리, 각 페이지에 대하여 유일한 소스 라인을 사용한다. 이것은 페이지가 프로그래밍되는 시간 동안 페이지 내의 셀만에 장애 상태에 노출하는 것을 제한한다. 이것은 장애의 가능성을 크게 감소시키고, 검출을 용이하게 한다. 즉, 프로그래밍될 페이지만이 임의의 프로그래밍 동작 후에 검증될 필요가 있다.
5.6 수명 테스트[동적 번-인(dynamic burn-in)]
전계 강화 터널링 주입 셀은 주변 및 메모리 어레이 2가지 모두에 표준 CMOS 기술을 사용한다. 따라서, 수명 테스트 결과는 동일한 프로세스 기술에서 제조된 다른 장치들과 비교될 것이다. 모든 재프로그래밍 가능한 부유 게이트 비휘발성 메모리들에서, 소정의 기술에 대한 수명 테스트 결과는 일반적으로 다른 메모리들, 예컨대 동일한 기술로 제조된 SRAM에 비해서 우수하게 될 것이다. 왜냐하면 표준 내구성과 데이터 보유에 있어서 초기 고장의 스크리닝 때문이다.
도 9는 도 3 및 도 4에 도시하는 본 발명의 실시예에서 메모리 페이지의 어레이(30)의 하나의 칼럼(65) 및 제어 회로(40)의 대응하는 2개의 칼럼(75, 76)과 전기적인 결합의 물리적인 레이아웃에 대한 위상 평면도를 나타낸다. 칼럼(75, 76)은 이격되어 있고, 페이지(34)를 형성하기 위한 메모리 셀의 전기적인 결합 및 페 이지(34)에 대응하는 제어 회로(40)를 포함한다. 칼럼(65)은 어레이(30)의 비휘발성 부유 게이트 메모리 페이지의 하나의 칼럼을 포함하고, 칼럼(75, 76) 사이에서 분산된다. 도 9는 제어 회로(40)를 배열하는 메모리 페이지의 어레이(30)의 하나의 칼럼과 그 칼럼(65)의 대응하는 하나 또는 그 이상의 페이지(34)를 지니는 칼럼들(75, 76)의 전기적인 결합에 대한 물리적인 레이아웃을 도시한다. 당업자라면, 소정의 어레이(30)에 필요한 복수개의 칼럼(65, 75, 76)이 전체 메모리 크기 요건 및 최대 다이 크기 제한 요건에 의존하게 된다는 것을 알 것이다.
상기한 EEPROM에 더하여, 코드 저장을 위하여 마스크 ROM를 대체하여 위와 같은 플래시 기술을 동일한 다이에 사용할 때, 부가적인 이점은 플래시 EEPROM에 의한 마스크 ROM의 대체가 코드 저장 영역을 전체적으로 테스팅하게 할 뿐만 아니라 고객이 그 제조 과정에서 테스팅할 수 있는 공간을 사용할 수 있게 한다. 그런 다음 테스팅에 사용되는 코드가 제거되고, 최종적인 출하 이전에 최종적인 코드 저장으로 재프로그래밍된다.
위와 같은 장점은 위에 기술한 보다 전통적인 플래시 어레이와 같이 고객이 단시간에 대량의 또는 전체 블럭의 코드 저장을 소거할 수 있는 동작 모드가 가능한 코드 저장 어레이를 실현함으로써 달성된다. 이러한 "대량 소거" 동작은 내부 테스트 목적을 위한 산업 분야에 일반적으로 사용될 수 있으나, 최종 수요자의 사용을 위하여 일반적으로 배포되지는 않는다. 이 실시예에서는 도 7a에 도시하는 바와 같이 어레이의 모든 셀을 동시에 소거할 수 있도록 고전압을 인가하는 것과 유 사하게 셀 어레이의 모든 워드 라인을 구동함으로써 SST 수퍼플래시 기술을 사용하여 이러한 기능을 실현하였다. 이 기능은 대량 소거 특징을 이용하는 고객에게 상당한 유연성을 주고 공간 절약을 가능하게 한다.
이상 본 발명의 바람직한 실시예에 대하여 설명하였으나, 당업자라면 다양한 변형 및 대체 실시예가 가능할 것이다. 따라서, 본 발명은 단지 첨부하는 청구 범위에 의해서만 권리 범위가 한정된다.

Claims (24)

  1. 하나 또는 그 이상의 로우 및 칼럼이 복수개 배치되어 메모리 셀을 구성하고, 하나 또는 그 이상으로 구성되는 복수개의 셀이 하나 또는 그 이상으로 구성되는 복수개의 페이지를 형성하기 위하여 전기적으로 결합되고, 각 셀들은 제1 영역, 이격된 제2 영역, 상기 제1 영역 및 제2 영역 사이의 채널 영역, 부유 게이트 및 제어 게이트를 포함하는 비휘발성 게이트 메모리 셀의 어레이에 있어서,
    복수개의 페이지-워드 라인 (각각의 페이지 워드 라인은 상기 페이지 중 하나에 있는 하나 또는 그 이상의 메모리 셀의 상기 제어 게이트에 결합됨)과,
    복수개의 페이지-소스 라인 (각각의 페이지-소스 라인은 상기 페이지 중 하나에 있는 모든 메모리 셀의 상기 제2 영역에 결합됨)과,
    복수개의 비트 라인 (각각의 비트 라인은 상기 메모리-셀-칼럼 중 하나에 있는 모든 메모리 셀의 상기 제1 영역에 결합됨)과,
    로우 및 칼럼으로 배치되는 복수개의 제어 회로 (각각의 제어 회로는 상기 페이지의 상기 페이지-워드 라인 및 상기 페이지-소스 라인들에 신호를 선택적으로 결합함)와,
    복수개의 제어-회로-로우 라인 (각각의 제어-회로-로우 라인은 제어-회로-로우에서 상기 모든 제어 회로를 결합하고, 각각의 제어-회로-로우 라인은 제어-회로-로우에서 상기 모든 제어 회로를 선택적으로 결합시킬 수 있음)과,
    복수개의 워드 라인 (하나 또는 그 이상의 워드 라인은 상기 각각의 제어-회 로-칼럼에서 상기 모든 제어 회로를 결합하고, 상기 복수의 워드 라인은 상기 제어 회로에 의해서 상기 페이지-워드 라인에 선택적으로 결합됨)와,
    복수개의 소스 라인 (하나 또는 그 이상의 소스 라인은 상기 각각의 제어-회로-칼럼에서 상기 모든 제어 회로를 결합하고, 상기 복수의 소스 라인은 상기 제어 회로에 의해서 상기 복수개의 페이지-소스 라인에 선택적으로 결합됨)
    을 포함하는 비휘발성 부유 게이트 메모리의 어레이.
  2. 제1항에 있어서,
    상기 복수개의 제어 회로는 각각,
    상기 제어-회로-로우 라인의 전압 레벨에 따라 상기 소스 라인과 상기 워드 라인을 상기 페이지-소스 라인과 상기 페이지-워드 라인에 결합시키는데 적합한 트랜지스터 회로를 포함하는 비휘발성 부유 게이트 메모리의 어레이.
  3. 제1항에 있어서,
    상기 어레이의 물리적인 레이아웃은
    제1 칼럼 및 이격된 제2 칼럼 (상기 제1 및 제2 칼럼은 상기 복수개의 페이지와 그 복수개의 페이지에 대한 상기 제어 회로를 구성하기 위하여 상기 메모리 셀에 대한 전기 결합을 지님)과,
    상기 제1 및 제2 컬럽 사이에 비휘발성 부유 게이트 메모리 셀의 제3 칼럼
    을 포함하는 비휘발성 부유 게이트 메모리의 어레이.
  4. 제3항에 있어서,
    상기 어레이의 물리적인 레이아웃은 상기 제어 회로와 상기 제1 및 제2 칼럼의 전기 결합을 상기 메모리 셀의 상기 제3 칼럼의 복수의 대응하는 하나 또는 그 이상의 페이지에 배열하는 것
    을 더 포함하는 비휘발성 부유 게이트 메모리의 어레이.
  5. 제1항에 있어서,
    상기 각각의 메모리 셀은 제1 영역, 이격된 제2 영역, 상기 제1 및 제2 영역 사이의 채널 영역, 상기 채널 영역의 적어도 일부 위에 배치되고 상기 채널 영역과 절연되는 부유 게이트, 상기 부유 게이트의 적어도 일부 위에 그리고 상기 부유 게이트가 위에 배치되어 있지 않은 상기 채널 영역의 임의의 부분 위에 배치되는 제어 게이트를 포함하는 형태의 것이고, 상기 제어 게이트는 상기 채널 영역 및 상기 부유 게이트로부터 절연되고, 상기 부유 게이트 및/또는 상기 제어 게이트는 상기 제1 영역의 일부 및 상기 제2 영역의 일부 위에 배치되고 그들로부터 절연되는 것인 비휘발성 부유 게이트 메모리의 어레이.
  6. 제5항에 있어서,
    상기 각각의 메모리 셀은 상기 부유 게이트가 상기 채널 영역의 일부 및 상기 제2 영역의 일부 위에 배치되고 그들로부터 절연되고, 상기 제어 게이트가 상기 부유 게이트와 상기 부유 게이트가 위에 배치되어 있지 않은 상기 채널 영역의 부분 위에 배치되고 그들로부터 절연되며, 상기 제어 게이트는 상기 제1 영역의 일부 위에 배치되고 그로부터 절연되는 것인 비휘발성 부유 게이트 메모리의 어레이.
  7. 스마트 카드 어플리케이션에 사용되는 내장 마이크로프로세서를 위한 축소된 페이지 크기의 소거와 플래시 EEPROM의 프로그래밍을 실현하기 위한 방법에 있어서,
    복수의 페이지를 형성하기 위하여 복수의 하나 또는 그 이상의 플래시 EEPROM 셀을 전기적으로 결합하는 단계와,
    상기 복수의 페이지에 대응하는 복수의 제어 회로 (제어 회로는 로우 및 칼럼으로 배치되고 신호를 상기 페이지의 페이지 워드 라인과 페이지 소스 라인에 선택적으로 결합함)를 제공하는 단계와,
    상기 복수의 제어 회로에 대응하는 복수의 제어 신호 (제어 신호는 상기 제어 회로에 의해서 상기 페이지에 선택적으로 결합되는 것을 가능하게 함)를 제공하는 단계를 포함하고,
    상기 플래시 EEPROM의 상기 소거 및 프로그램 동작 양자는 상기 대응하는 제어 회로에 의해서 상기 신호가 선택적으로 결합되는, 상기 페이지의 상기 플래시 EEPROM 셀의 적어도 일부에서 실행될 수 있는 것인 방법.
  8. 축소된 페이지 크기 소거와 프로그램 동작을 지니는 플래시 EEPROM에 있어서,
    복수개의 플래시 EEPROM 셀과,
    복수개의 페이지 (각 페이지는 전기적으로 결합된 하나 또는 그 이상의 플래시 EEPROM 셀을 지님)와,
    상기 페이지에 대응하는 복수개의 제어 회로 (제어 회로는 로우 및 칼럼으로 배치되고 신호를 상기 페이지의 페이지 워드 라인과 페이지 소스 라인에 선택적으로 결합함)와,
    상기 복수개의 제어 회로에 대응하는 복수개의 제어 신호 (제어 신호는 상기 제어 회로에 의하여 상기 페이지에 선택적으로 결합되는 것을 가능하게 함)를 포함하고,
    상기 플래시 EEPROM의 상기 소거 및 프로그램 동작 양자는 상기 대응하는 제어 회로에 의해서 상기 신호가 선택적으로 결합되는 상기 페이지의 상기 플래시 EEPROM 셀의 적어도 일부에서 실행될 수 있는 것인 플래시 EEPROM.
  9. 스마트 카드 어플리케이션을 위한 내장 마이크로프로세서에 있어서,
    ROM 어레이 (ROM은 BIOS 코드를 저장하는데 적합함)와,
    프로그램 코드를 저장하는데 적합한 플래시 EEPROM 셀의 제1 어레이 (플래시 EEPROM 셀의 제1 어레이는 OPTROM으로 실현됨)와,
    데이터를 저장하는데 적합한 플래시 EEPROM 셀의 제2 어레이 (플래시 EEPROM 셀의 제2 어레이는 축소된 페이지-크기-소거 및 프로그램 동작을 지님)
    를 포함하는 내장 마이크로프로세서.
  10. 제9항에 있어서,
    상기 플래시 EEPROM 셀의 제2 어레이는
    복수개의 페이지 (각각의 페이지는 전기적으로 결합된 하나 또는 그 이상의 플래시 EEPROM 셀을 지님)와,
    상기 페이지에 대응하는 복수개의 제어 회로 (제어 회로는 상기 페이지에 선택적으로 신호를 결합함)와,
    상기 복수개의 제어 회로에 대응하는 복수개의 제어 신호 (제어 신호는 상기 제어 회로에 의해서 상기 페이지에 선택적으로 결합하는 것을 가능하게 함)를 포함하고,
    상기 플래시 EEPROM의 상기 소거 및 프로그램 동작 2가지 모두는 상기 대응하는 제어 회로에 의해서 상기 신호가 선택적으로 결합되는 상기 페이지의 상기 플래시 EEPROM 셀의 적어도 일부에서 실행될 수 있는 것인 내장 마이크로프로세서.
  11. 제9항에 있어서,
    복수개의 페이지를 형성하기 위하여 복수개의 전기적으로 결합된 하나 또는 그 이상의 셀 (각각의 셀은 제1 영역, 이격된 제2 영역, 상기 제1 및 제2 영역 사이의 채널 영역, 부유 게이트 및 제어 게이트를 포함함)과,
    복수개의 페이지-워드 라인 (각각의 페이지-워드 라인은 상기 페이지들 중 하나의 페이지에 있는 상기 하나 또는 그 이상의 메모리 셀의 상기 제어 게이트에 결합됨)과,
    복수개의 페이지-소스 라인 (각각의 페이지-소스 라인은 상기 페이지들 중 하나의 페이지의 상기 모든 메모리 셀의 상기 제2 영역에 결합됨)과,
    복수개의 비트 라인 (각각의 비트 라인은 상기 메모리-셀-칼럼들 중 하나에 있는 상기 모든 메모리 셀의 제1 영역에 결합됨)과,
    로우 및 칼럼으로 배열된 복수개의 제어 회로 (각각의 제어 회로는 신호들을 상기 하나 또는 그 이상의 페이지의 상기 페이지-워드 라인과 상기 페이지-소스 라인 2가지 모두에 선택적으로 결합함)와,
    복수개의 제어-회로-로우 라인 (각각의 제어-회로-로우 라인은 제어-회로-로우에서 상기 모든 제어 회로와 결합하고, 각각의 제어-회로-로우 라인은 상기 제어-회로-로우에서 상기 모든 제어 회로의 선택적인 결합을 가능하게 함)과,
    복수개의 워드 라인 (하나 또는 그 이상의 워드 라인은 상기 각각의 제어-회로-칼럼에서 상기 모든 제어 회로를 결합하고, 상기 복수개의 워드 라인은 상기 제어 회로에 의하여 상기 페이지-워드 라인에 선택적으로 결합됨)과,
    복수개의 소스 라인 (하나 또는 그 이상의 소스 라인이 상기 각각의 제어-회로-칼럼에서 상기 모든 제어 회로와 결합하고, 상기 복수개의 소스 라인은 상기 제어 회로에 의해서 상기 복수개의 페이지-소스 라인에 선택적으로 결합됨)
    을 포함하는 내장 마이크로프로세서.
  12. 스마트 카드 어플리케이션에 사용되는 내장 마이크로프로세서를 위한 비휘발성 부유 게이트 메모리 셀의 축소된 페이지 크기의 소거와 프로그래밍을 실현하기 위한 방법에 있어서,
    복수의 페이지를 형성하기 위하여 복수의 하나 또는 그 이상의 비휘발성 부유 게이트 메모리 셀을 전기적으로 결합하는 단계와,
    상기 복수의 페이지에 대응하는 복수의 제어 회로 (제어 회로는 신호를 상기 페이지에 선택적으로 결합함)를 제공하는 단계와,
    상기 복수의 제어 회로에 대응하는 복수의 제어 신호 (제어 신호는 상기 제어 회로에 의해서 상기 페이지에 선택적으로 결합되는 것을 가능하게 함)를 제공하는 단계를 포함하고,
    상기 비휘발성 부유 게이트 메모리 셀의 소거 및 프로그램 동작 양자는 상기 대응하는 제어 회로에 의해서 상기 신호가 선택적으로 결합되는 상기 페이지의 상기 비휘발성 부유 게이트 메모리 셀의 적어도 일부에서 실행될 수 있는 것인 소거와 프로그래밍 실현 방법.
  13. 제12항에 있어서,
    상기 비휘발성 게이트 메모리 셀은 하나 또는 그 이상의 로우 및 칼럼이 복수개 배치되어 구성되고, 하나 또는 그 이상으로 구성되는 복수개의 셀이 하나 또는 그 이상으로 구성되는 복수개의 페이지를 형성하기 위하여 전기적으로 결합되고, 각 셀들은 제1 영역, 이격된 제2 영역, 상기 제1 영역 및 제2 영역 사이의 채널 영역, 부유 게이트 및 제어 게이트를 포함하고,
    복수개의 페이지-워드 라인 (각각의 페이지 워드 라인은 상기 페이지 중 하나에 있는 하나 또는 그 이상의 메모리 셀의 상기 제어 게이트에 결합됨)과,
    복수개의 페이지-소스 라인 (각각의 페이지-소스 라인은 상기 페이지 중 하나에 있는 모든 메모리 셀의 상기 제2 영역에 결합됨)과,
    복수개의 비트 라인 (각각의 비트 라인은 상기 메모리-셀-칼럼 중 하나에 있는 모든 메모리 셀의 상기 제1 영역에 결합됨)과,
    로우 및 칼럼으로 배치되는 복수개의 제어 회로 (각각의 제어 회로는 상기 페이지의 상기 페이지-워드 라인 및 상기 페이지-소스 라인들에 신호를 선택적으로 결합함)와,
    복수개의 제어-회로-로우 라인 (각각의 제어-회로-로우 라인은 제어-회로-로우에서 상기 모든 제어 회로를 결합하고, 각각의 제어-회로-로우 라인은 제어-회로-로우에서 상기 모든 제어 회로를 선택적으로 결합시킬 수 있음)과,
    복수개의 워드 라인 (하나 또는 그 이상의 워드 라인은 상기 각각의 제어-회로-칼럼에서 상기 모든 제어 회로를 결합하고, 상기 복수의 워드 라인은 상기 제어 회로에 의해서 상기 페이지-워드 라인에 선택적으로 결합됨)와,
    복수개의 소스 라인 (하나 또는 그 이상의 소스 라인은 상기 각각의 제어-회로-칼럼에서 상기 모든 제어 회로를 결합하고, 상기 복수의 소스 라인은 상기 제어 회로에 의해서 상기 복수개의 페이지-소스 라인에 선택적으로 결합됨)
    을 포함하는 소거와 프로그래밍 실현 방법.
  14. 제13항에 있어서,
    상기 복수개의 제어 회로는 각각,
    상기 제어-회로-로우 라인의 전압 레벨에 따라 상기 소스 라인과 상기 워드 라인을 상기 페이지-소스 라인과 상기 페이지-워드 라인에 결합시키는데 적합한 트랜지스터 회로를 포함하는 소거와 프로그래밍 실현 방법.
  15. 제13항에 있어서,
    상기 어레이의 물리적인 레이아웃은
    제1 칼럼 및 이격된 제2 칼럼 (상기 제1 및 제2 칼럼은 상기 복수개의 페이지와 그 복수개의 페이지에 대한 상기 제어 회로를 구성하기 위하여 상기 메모리 셀에 대한 전기 결합을 지님)과,
    상기 제1 및 제2 컬럽 사이에 비휘발성 부유 게이트 메모리 셀의 제3 칼럼
    을 포함하는 소거와 프로그래밍 실현 방법.
  16. 제15항에 있어서,
    상기 어레이의 물리적인 레이아웃은 상기 제어 회로와 상기 제1 및 제2 칼럼의 전기 결합을 상기 메모리 셀의 상기 제3 칼럼의 복수의 대응하는 하나 또는 그 이상의 페이지에 배열하는 것
    을 더 포함하는 소거와 프로그래밍 실현 방법.
  17. 제13항에 있어서,
    상기 각각의 메모리 셀은 제1 영역, 이격된 제2 영역, 상기 제1 및 제2 영역 사이의 채널 영역, 상기 채널 영역의 적어도 일부 위에 배치되고 상기 채널 영역과 절연되는 부유 게이트, 상기 부유 게이트의 적어도 일부 위에 그리고 상기 부유 게이트가 위에 배치되어 있지 않은 상기 채널 영역의 임의의 부분 위에 배치되는 제어 게이트를 포함하는 형태의 것이고, 상기 제어 게이트는 상기 채널 영역 및 상기 부유 게이트로부터 절연되고, 상기 부유 게이트 및/또는 상기 제어 게이트는 상기 제1 영역의 일부 및 상기 제2 영역의 일부 위에 배치되고 그들로부터 절연되는 것인 소거와 프로그래밍 실현 방법.
  18. 제17항에 있어서,
    상기 각각의 메모리 셀은 상기 부유 게이트가 상기 채널 영역의 일부 및 상기 제2 영역의 일부 위에 배치되고 그들로부터 절연되고, 상기 제어 게이트가 상기 부유 게이트와 상기 부유 게이트가 위에 배치되어 있지 않은 상기 채널 영역의 부분 위에 배치되고 그들로부터 절연되며, 상기 제어 게이트는 상기 제1 영역의 일부 위에 배치되고 그로부터 절연되는 것인 소거와 프로그래밍 실현 방법..
  19. 제12항에 있어서, 비휘발성 부유 게이트 메모리 셀은 플래시 EEPROM을 포함하는 소거와 프로그래밍 실현 방법.
  20. 축소된 페이지 크기 소거와 프로그램 동작을 지니는 비휘발성 부유 게이트 메모리 셀의 어레이에 있어서,
    복수개의 비휘발성 부유 게이트 메모리 셀과,
    복수개의 페이지 (각 페이지는 전기적으로 결합된 하나 또는 그 이상의 비휘발성 부유 게이트 메모리 셀을 지님)와,
    상기 페이지에 대응하는 복수개의 제어 회로 (제어 회로는 신호를 상기 페이지에 선택적으로 결합함)와,
    상기 복수개의 제어 회로에 대응하는 복수개의 제어 신호 (제어 신호는 상기 제어 회로에 의하여 상기 페이지에 선택적으로 결합되는 것을 가능하게 함)를 포함하고,
    상기 비휘발성 부유 게이트 메모리 셀의 상기 소거 및 프로그램 동작 양자는 상기 대응하는 제어 회로에 의해서 상기 신호가 선택적으로 결합되는 상기 페이지의 상기 비휘발성 부유 게이트 메모리 셀의 적어도 일부에서 실행될 수 있는 것인 비휘발성 부유 게이트 메모리 셀의 어레이.
  21. 제 20항에 있어서,
    상기 비휘발성 부유 게이트 메모리 셀의 어레이는 하나 또는 그 이상의 로우 및 칼럼이 복수개 배치되어 구성되고, 하나 또는 그 이상으로 구성되는 복수개의 셀이 하나 또는 그 이상으로 구성되는 복수개의 페이지를 형성하기 위하여 전기적으로 결합되고, 각 셀들은 제1 영역, 이격된 제2 영역, 상기 제1 영역 및 제2 영역 사이의 채널 영역, 부유 게이트 및 제어 게이트를 포함하고, 상기 어레이는
    복수개의 페이지-워드 라인 (각각의 페이지 워드 라인은 상기 페이지 중 하나에 있는 하나 또는 그 이상의 메모리 셀의 상기 제어 게이트에 결합됨)과,
    복수개의 페이지-소스 라인 (각각의 페이지-소스 라인은 상기 페이지 중 하나에 있는 모든 메모리 셀의 상기 제2 영역에 결합됨)과,
    복수개의 비트 라인 (각각의 비트 라인은 상기 메모리-셀-칼럼 중 하나에 있는 모든 메모리 셀의 상기 제1 영역에 결합됨)과,
    로우 및 칼럼으로 배치되는 복수개의 제어 회로 (각각의 제어 회로는 상기 페이지의 상기 페이지-워드 라인 및 상기 페이지-소스 라인들에 신호를 선택적으로 결합함)와,
    복수개의 제어-회로-로우 라인 (각각의 제어-회로-로우 라인은 제어-회로-로우에서 상기 모든 제어 회로를 결합하고, 각각의 제어-회로-로우 라인은 제어-회로-로우에서 상기 모든 제어 회로를 선택적으로 결합시킬 수 있음)과,
    복수개의 워드 라인 (하나 또는 그 이상의 워드 라인은 상기 각각의 제어-회로-칼럼에서 상기 모든 제어 회로를 결합하고, 상기 복수의 워드 라인은 상기 제어 회로에 의해서 상기 페이지-워드 라인에 선택적으로 결합됨)와,
    복수개의 소스 라인 (하나 또는 그 이상의 소스 라인은 상기 각각의 제어-회로-칼럼에서 상기 모든 제어 회로를 결합하고, 상기 복수의 소스 라인은 상기 제어 회로에 의해서 상기 복수개의 페이지-소스 라인에 선택적으로 결합됨)
    을 포함하는 비휘발성 부유 게이트 메모리의 어레이.
  22. 스마트 카드 어플리케이션을 위한 내장 마이크로프로세서에 있어서,
    ROM 어레이 (ROM은 BIOS 코드를 저장하는데 적합함)와,
    프로그램 코드를 저장하는데 적합한 비휘발성 부유 게이트 메모리 셀의 제1 어레이 (비휘발성 부유 게이트 메모리 셀의 제1 어레이는 OPTROM으로 실현됨)와,
    데이터를 저장하는데 적합한 비휘발성 부유 게이트 메모리 셀의 제2 어레이 (비휘발성 부유 게이트 메모리 셀의 제2 어레이는 축소된 페이지-크기-소거 및 프로그램 동작을 지님)
    를 포함하는 내장 마이크로프로세서.
  23. 제22항에 있어서,
    상기 비휘발성 부유 게이트 메모리 셀의 제2 어레이는
    복수개의 페이지 (각각의 페이지는 전기적으로 결합된 하나 또는 그 이상의 비휘발성 부유 게이트 메모리 셀을 지님)와,
    상기 페이지에 대응하는 복수개의 제어 회로 (제어 회로는 상기 페이지에 선택적으로 신호를 결합함)와,
    상기 복수개의 제어 회로에 대응하는 복수개의 제어 신호 (제어 신호는 상기 제어 회로에 의해서 상기 페이지에 선택적으로 결합하는 것을 가능하게 함)를 포함하고,
    상기 비휘발성 부유 게이트 메모리 셀의 상기 소거 및 프로그램 동작 양자는 상기 대응하는 제어 회로에 의해서 상기 신호가 선택적으로 결합되는 상기 페이지의 상기 비휘발성 부유 게이트 메모리 셀의 적어도 일부에서 실행될 수 있는 것인 내장 마이크로프로세서.
  24. 제22항에 있어서, 상기 비휘발성 부유 게이트 메모리 셀의 제1 및/또는 제2 어레이는 플래시 EEPROM 셀의 어레이를 포함하는 내장 마이크로프로세서.
KR1020027014751A 2000-05-03 2001-04-26 축소된 페이지 사이즈 프로그램과 소거를 가진 이이피롬 KR100698340B1 (ko)

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