JP4040102B2 - 冗長エレメントとして単一ポリシリコンフローティングゲートトランジスタを使用するメモリ冗長回路 - Google Patents
冗長エレメントとして単一ポリシリコンフローティングゲートトランジスタを使用するメモリ冗長回路 Download PDFInfo
- Publication number
- JP4040102B2 JP4040102B2 JP52040198A JP52040198A JP4040102B2 JP 4040102 B2 JP4040102 B2 JP 4040102B2 JP 52040198 A JP52040198 A JP 52040198A JP 52040198 A JP52040198 A JP 52040198A JP 4040102 B2 JP4040102 B2 JP 4040102B2
- Authority
- JP
- Japan
- Prior art keywords
- buried diffusion
- floating gate
- additional
- column
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000007667 floating Methods 0.000 title claims description 148
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title description 15
- 229920005591 polysilicon Polymers 0.000 title description 15
- 238000009792 diffusion process Methods 0.000 claims description 222
- 239000000758 substrate Substances 0.000 claims description 57
- 239000004065 semiconductor Substances 0.000 claims description 31
- 230000002950 deficient Effects 0.000 claims description 30
- 238000002955 isolation Methods 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 16
- 230000003071 parasitic effect Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 6
- 238000005513 bias potential Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 claims 3
- 239000007943 implant Substances 0.000 description 20
- 239000002184 metal Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006872 improvement Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/822—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for read only memories
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本発明の背景
本発明の技術分野
本発明は集積回路のメモリ設計に関し、より詳細にはメモリアレイの冗長をチップに提供する回路に関する。
関連技術の説明
集積回路のメモリデバイスの製造では、メインアレイに加えて冗長セグメントを供給するのが普通であり、これは欠陥のあるアレイのセグメントの置き換えとして使用することができる。従って、メモリセルの追加のロウとカラムは集積回路のメモリデバイス上に提供される。デバイスの製造後、テストしてメインアレイの全てのセグメントが良好な状態にあるかどうかを決定する。アレイのいずれかのセグメントがテストで不良とされた場合には、その後それはチップ上にアドレスを記憶すると共に不良セグメントの特性を記述して冗長セグメントに置き換えられ、記憶したアドレスに応答して不良品の代わりに追加のセグメントにアクセスする回路を使用する。このプロセスはメモリ回路の製造量をかなり向上させる。
この分野の事実上の従来技術は、例えば、米国特許No. 3,753,244、米国特許No. 4,047,163、米国特許No. 4,250,570、及び1980年のIEEE国際固体回路会議でのMcKinneyの「冗長回路を使用するA 5V 64K EPROM（A 5V 64K EPROM Utilizing Redundant Circuitry）」の146頁〜147頁等の刊行物に説明されている。
冗長が広く適用された１分野はマスクＲＯＭのような高密度の読み出し専用メモリＲＯＭデバイスの分野である。なぜならば、マスクＲＯＭのＲＯＭセルは製造段階を使用してプログラムされ、追加の置き換えセグメントとして他のマスクＲＯＭセルを使用することは不可能であるからである。これは真実であり、なぜならば、ＲＯＭセルの追加セグメントは不良セグメントからのデータでテスト後にプログラムできないからである。従って、アレイのメモリエレメントが製造後にプログラムされるように設計されると共に冗長エレメントが容易に利用される、好ましくないプログラム可能なメモリデバイス、読み出し専用メモリ回路は冗長の使用を容易に認めない。
メモリアレイの密度が少なくなり歩留まりを証明する必要性が増加すると、冗長エレメントを読み出し専用メモリ回路に使用することが望まれる。しかし、冗長エレメントは小型でＲＯＭ製造プロセスと互換性がなければならず、冗長エレメントを実行するコストは冗長により達成される製造歩留まりの利益ほど重要ではなくなるようになる。
本発明の概要
本発明は水平に展開されたフローティングゲートメモリセルに基づいた集積回路メモリの独特の冗長エレメントを提供する。本発明は特にマスクＲＯＭのような読み出し専用メモリアレイに適合される。マスクＲＯＭプロセスでの水平に展開されたフローティングゲートメモリの使用は、製作時に余分なプロセス段階なしでマスクＲＯＭに冗長を実行させ、著しい歩留まりの向上を提供する。
水平に展開されたフローティングゲートメモリセルは基本的にソース、ドレイン、及びコントロールゲートが埋め込み拡散領域として実行されるように製作された単一ポリシリコンフローティングゲートトランジスタである。単一ポリシリコンエレメントはコントロールゲート拡散及びソースとドレインとの間の領域の上に重なり、平面又は平面型のフローティングゲート構造を提供する。この構造は以下の従来技術の引用に説明されている。Eitanにより発明された「単層多結晶フローティングゲート（Single Layer Polycrystalline Floating Gate）」という表題の米国特許No. 4,649,520、Mohammadiにより発明された「高信頼性の単一ポリEEPROMセル（High-Reliability Single Poly EEPROM Cell）」という表題の米国特許No. 4,807,003、Cacharelisらによる1988年のIEDMでの「モジュラ１μｍのCMOS単一ポリシリコンEPROM PLD技術（A Modular One μｍ CMOS Single Polysilicon EPROM PLD Technology）」の60頁、Ohsakiらによる1993年のVLSIシンポジウムでの「標準CMOSのプロセスと適用による平面型EEPROMセル構造（A Planar Type EEPROM Cell Structure by Standard CMOS Process and Applications）」の55頁である。
従って、本発明は集積回路メモリ上のフローティングゲートメモリセルの追加のロウ及びカラムに基づいたメモリ冗長システムとして特性を表すことができる。従って、本発明によると、集積回路基板上の複数のビット線と複数のワード線を有するメモリのための冗長エレメントのロウは、フローティングゲートメモリセルのロウを含んでいる。ロウのフローティングゲートメモリセルは、複数のビット線の対応するビット線に結合した基板のドレイン電極、該ドレイン電極から一定の間隔を置いた基板のソース電極、該ソース電極から一定の間隔を置いた基板のコントロールゲート電極、及びドレイン電極とソース電極との間のそれぞれの領域及びコントロールゲート電極から分離されると共にそれらの上に広がるフローティングゲートを含んでいる。ロウのソース電極はワード線に平行に広がる単一埋め込み拡散領域に形成されてもよい。また、ロウのコントロールゲート電極はワード線に平行に延びた単一埋め込み拡散領域に一緒に結合されてもよい。
本発明の１つの特徴によれば、コントロールゲート埋め込み拡散領域は基板と同じ導電型を有し、反対極性型のより深い埋め込み拡散領域に形成される。これは基板からそれを分離し、プログラミング及び又は消去のため正及び負の電圧をフローティングゲートセルにかけるためにコントロールゲートが使用されるようにさせる。
本発明は又、冗長エレメントカラムとして特性を表すことができる。この冗長エレメントのカラムは、基板にドレイン電極を有するフローティングゲートセルのカラム、アレイの複数の１本のワード線のワード線に対応する各セルを含んでいる。基板のソース電極はドレイン電極から一定の間隔を置かれ、基板のコントロールゲート電極はソース電極から一定の間隔を置かれている。フローティングゲートは、ドレイン電極とソース電極との間のそれぞれの領域及びコントロールゲート電極から分離されると共にそれらの上に広がっている。カラム構造では、ソース電極は再び、単一埋め込み拡散領域に一緒に結合されるが、この場合、それらはビット線に平行に延びる。同様に、コントロールゲート電極はビット線に平行な単一埋め込み拡散領域に形成され、反対極性型のより深い拡散領域に形成されている。更に、カラムの冗長エレメント構造では、追加のビット線が提供され、結合回路は対応するワード線上の信号に応じて、複数のドレイン電極の内の選択されたものを追加のビット線に接続するため使用される。
本発明の更なる別の特徴によれば、読み出し専用メモリデバイスはロウとカラムに配置された読み出し専用メモリセルのアレイを含んで供給されている。フローティングゲートメモリセルの追加のロウ又はカラムが提供されている。読み出し専用メモリセルのアレイに結合されたロウ又はカラムのデコーダは、アドレス指定したロウ又はカラムを選択するためアレイのロウ又はカラムに対応するアドレスに応答する。プログラム可能な記憶装置を有する制御回路はアレイの欠陥のあるロウ又はカラムを確認し、追加のロウ又はカラムで置き換え、追加のロウ又はカラムを選択し、欠陥のあるロウ又はカラムに対応するアドレスに応じて欠陥のあるロウ又はカラムを置き換える。更に、回路は集積回路上に提供され、主な読み出し専用メモリアレイの欠陥のあるロウ又はカラムのデータで追加のロウ又はカラムをプログラムするため、フローティングゲートメモリセルの追加のロウ又はカラムへのアクセスを可能させる。フローティングゲートセルの追加のロウ又はカラムは、上述したように、埋め込み拡散コントロールゲートを有する平面型又は単一ポリシリコンフローテイングゲートセルからなっている。この構造は特にマスクＲＯＭセルのアレイに適用される。更に、フローティングゲートメモリセルの追加のロウ又はカラムはマスクＲＯＭセルそれ自体のアレイの配置内部で実行可能であり、非常に密集した小型の構造が非常に多くの追加プロセス段階を要求することなしに提供され冗長のロウ又はカラムを実行する。
本発明の更なる別の特徴によれば、アレイ構造は上述したように、フローティングゲートメモリの冗長エレメントを提供する半導体基板にメモリデバイスを供給する。この特徴によれば、第１の導電型を有する半導体基板はメモリデバイスとして利用される。第１の方向に通常平行に配置される第２の導電型の複数の導電性埋め込み拡散線が、アレイのビット線を供給するために含まれている。複数の導電性埋め込み拡散線の上に重なると共にそれから絶縁され、第１の方向に通常直交して配置される複数のワード線が提供される。ワード線の下で埋め込み拡散線の各対間の領域は読み出し専用メモリセルのアレイのためのチャネル領域を提供する。アレイのサブセットのチャネル領域の打ち込み部はアレイにデータを確立する。複数のビット線の導体はワード線と複数の埋め込み拡散線の上に重なると共にそれから絶縁されている。選択的に回路は埋め込み拡散線とビット線の導体を接続する。複数のカラム選択トランジスタはビット線の導体に結合され、アレイのカラムに対応するアドレスに反応して出力回路にアドレス指定したカラムを選択的に接続する。更に、アレイのロウに対応するアドレスに応じて複数のワード線に結合されるロウのデコーダはアドレスロウのワード線を選択する。
平面型フローティングゲートセルの追加のロウは以下のアレイ構造のエレメントを使用して形成される。それは、
複数のワード線に通常平行に配置される第２の導電型の第１の追加の埋め込み拡散線と、
複数のワード線に通常平行に配置されると共に半導体基板から分離された第１導電型の第２の追加の埋め込み拡散線と、
複数の埋め込み拡散線の内の対応するものに近接した複数の埋め込み拡散ドレイン電極と、
複数の導電性埋め込み拡散線及び複数のドレイン電極に近接すると共にそれらから分離し、複数のワード線に通常平行に配置され、複数の導電性埋め込み拡散線と複数のドレイン電極との間の半導体基板の領域が選択トランジスタの１セットのチャネル領域を提供し、該選択トランジスタが追加の導体上の信号に応じて複数の導電性埋め込み拡散領域の内の対応するものに複数のドレイン電極を接続するようになっている追加の導体と、
それぞれが対応するドレイン電極と第１の追加の埋め込み拡散線との間の領域上に重なると共に第２の追加の埋め込み拡散線上に広がり、第１の追加の埋め込み拡散線と複数のドレイン電極との間の領域がフローティングゲートメモリセルのロウのためにチャネルゲートを提供し、第１の追加の埋め込み拡散線がソース領域を提供し、第２の追加の埋め込み拡散線がコントロールゲートを提供するように配置された複数のフローティングゲート
である。
制御回路は、上述したように、アレイで欠陥のあるロウを確認しフローティングゲートメモリセルのロウで置き換えられるプログラム可能な記憶装置を提供する集積回路上に提供される。
本発明は又、説明したように冗長のカラムが提供されるメモリデバイスとして特性を表わすことができる。この特徴では、フローティングゲートセルの冗長のカラムは第１、第２、及び第３の追加の埋め込み拡散線に基づいている。第１の追加の埋め込み拡散線はビット線を提供する複数の導電性埋め込み拡散線に通常平行に配置されている。第２の追加の埋め込み拡散線は複数の導電性埋め込み拡散領域に通常平行に配置され第１の追加の埋め込み拡散線から一定の間隔を置かれている。第３の追加の埋め込み拡散線は導電性埋め込み拡散領域に平行に形成されている。上述したように、それは反対の導電性型のより深い拡散領域により基板から分離されている。
フローティングゲートセルの複数の埋め込み拡散ドレイン電極は複数のワード線の対応するワード線と結合されている。これらの電極は、第１の追加の埋め込み拡散線と複数のドレイン電極の内の対応するものの上にワード線を伸ばすことにより形成されたトランジスタを使用して、置き換えのビット線として作用する第１の追加の埋め込み拡散線に結合され、ドレイン電極と第１の追加の埋め込み拡散線との間の領域が選択トランジスタのチャネルを提供するようになっている。冗長のカラムのためのフローティングゲートは対応するドレイン電極と第２の追加の埋め込み拡散線との間の領域の上に重なり、第３の追加の埋め込み拡散線上に広がっている。ドレイン電極と第２の埋め込み拡散線との間の領域がチャネル領域を提供すると共に第３の追加の埋め込み拡散線がコントロールゲートを提供するように、フローティングゲートが配置されている。冗長のカラムを選択する制御回路は同様に提供される。
従って、本発明はメモリデバイス、特に、平面型フローティングゲートメモリセルに基づいた冗長のエレメントを有する読み出し専用メモリデバイスを提供する。アレイ構造の独特の配置が提供され、読み出し専用メモリ用に非常に多くの追加のプロセス段階なしで実行される小型の構造を与える。更に、プログラミング又は冗長のエレメントを消去する目的のため、冗長のロウ又はカラムのフローティングゲートメモリセルに正又は負のバイアス電位をかけさせる独特のコントロールゲート構造が提供される。
本発明の他の特徴及び利点は、図面の概観、詳細な説明、及びその後に続く特許請求の範囲で理解することができる。
【図面の簡単な説明】
図１は平面型フローティングゲートセルの置き換えロウを含む読み出し専用メモリ回路の簡略化したブロック図である。
図２は平面型フローティングゲートセルの置き換えカラムを含む読み出し専用メモリ回路の簡略化したブロック図である。
図３は本発明に従って使用される平面型フローティングゲートメモリの１つの配置を示している。
図４は図３の回路の線Ａ−Ａ’に沿って切断した断面図である。
図５は線Ｂ−Ｂ’に沿って切断した、図３のフローティングゲートメモリセルの断面図である。
図６は本発明による使用のための別の平面型フローティングゲートセル構造の配置を示す図である。
図７は平面型マスクＲＯＭ回路のカラムの冗長のために使用される平面型フローティングゲートセル構造の図解である。
図７Ａは図７の平面型フローティングゲートセル及び選択トランジスタ用の概略のシンボルを示しており、図８及び図１０での使用のためのものである。
図８はマスクＲＯＭアレイのロウの冗長エレメントとして平面型フローティングゲートセルを使用するための１つの配置構成を示す回路図である。
図９はマスクＲＯＭ用のカラムの冗長エレメントとして平面型フローティングゲートセルを使用するための１つの手段を示す配置図である。
図１０は図９のカラムの冗長配置のための回路概略図を示している。
図１１Ａ及び図１１Ｂは本発明による冗長のために使用可能なＰＭＯＳ／ＣＭＯＳフローティングゲートセルの概略側面図及び平面配置図を示している。
図１２Ａ及び図１２Ｂは本発明による冗長のために使用されるかもしれないｐウェル、ｎウェルフローティングゲートセルの側面図及び平面図を示している。
図１３Ａ及び１３Ｂは本発明により使用可能なｐウェル又はｐ型基板のフローティングゲートセルの側面図及び平面図を示している。
図１４は図１３Ａ及び１３Ｂのセルのような別のフローティングゲートセルの側面図である。
好適な実施例の詳細な説明
本発明の好適な実施例の詳細な説明は図面に関して提供され、図１及び２は本発明の基本構成を示している。
図１は本発明によるロウの冗長を有する読み出し専用メモリを示している。従って、デバイスはＲＯＭアレイ１０を含んでいる。ロウデコーダ１１はアドレスバッファ１３により供給される線１２のアドレスに反応する。ロウデコーダはＲＯＭアレイのためワード線を選択し、入力アドレスに応じて明記されたロウをアドレス指定する。更に、ロウデコーダ及び出力ブロック１４はＲＯＭアレイ１０のビット線に結合されて含まれている。カラムデコーダは線１２のアドレスバッファ１３からのアドレスに反応し、出力データを供給するカラムを選択する。
分かるように、ＲＯＭアレイ１０に結合されるのは平面型ゲートセルからなる置き換えのロウ１５である。置き換えのロウ１５は置き換えのロウのドライバ１６により選択され、コンパレータ１７の出力により制御されている。線１２上のアドレスがフューズアレイ、ＥＰＲＯＭセルアレイ、又はデバイスの試験中にプログラムされる他のメモリエレメントのようなプログラム可能な記憶装置１８に記憶された欠陥のロウのアドレスに合致すると、コンパレータ１７は置き換えのロウのドライバ１６を選択する。更に、置き換えのロウをプログラムする制御回路１９が回路上で提供されている。この制御回路１９は、ＲＯＭアレイ１０の欠陥のあるロウのデータで置き換えのロウをプログラムする目的のため、平面型フローティングゲートセルの置き換えのロウへのアクセスを提供する。
従って、図１に示すようなＲＯＭデバイスの試験中、ＲＯＭアレイ１０の欠陥のあるロウが検出されてもよい。欠陥のあるロウのアドレスはプログラム可能な記憶装置１８に記憶され、置き換えのロウをプログラムする制御回路１９により提供されるアクセスを使用して、欠陥のあるロウからのデータは平面型フローティングゲートセルの置き換えのロウ１５にプログラムされる。フローティングゲートセルの電位をプログラムすることを提供するため特別なピンを使用し、標準供給電圧に基づいてプログラムする電圧の発生を可能にするチップ上の電荷ポンプ又は本分野で公知の他の技術を使用して、このアクセスは提供されてもよい。
図２は置き換えのカラムが提供される本発明の別の構成を示している。従って、図２の回路はアレイ１０、ロウデコーダ１１、カラムデコーダ１４、及びアドレスバッファ１３を含んでいる。アドレスバッファ１３はロウデコーダ１１とカラムデコーダ１４に線１２上のアドレスを提供する。ＲＯＭアレイと結合させるのは平面型フローティングゲートセルの置き換えのカラム２１である。置き換えのカラム２１は置き換えのドライバ２２により選択されている。置き換えのドライバ２２はコンパレータ２３の出力により選択されている。コンパレータ２３への入力はプログラム可能な記憶装置２４からの欠陥のあるカラムのアドレスと、線１２からのアドレス入力とを含んでいる。置き換えのカラムをプログラムする制御回路２５はＲＯＭアレイ１０の欠陥のあるカラムのデータで置き換えのカラムをプログラムする目的のため含まれている
図１及び図２に示されている冗長回路は欠陥のあるアドレス記憶装置のエレメント１８，２４、コンパレータ１７，２３、及びアドレス入力バッファ１３の使用に基づいている。アレイの欠陥のあるロウ又はカラムの代わりに置き換えのロウ又はカラムを利用するために動作する別の論理回路は本分野で公知として実行されることができる。
図１及び図２の置き換えのロウ又はカラムの配置は図３から図５に示されているように行うことができる。図３は１対のフローティングゲートセルの能動エレメントの平面図を提供している。上部から始めると、セル構造はドレイン電極領域３２，３３、ソース拡散線３４、及びコントロールゲート拡散線３５の上に重なるフローティングゲート３０，３１を含んでいる。ドレイン電極３２及び３３及びソース拡散線３４は基板と反対の電導型から形成されている。従って、ｐ型基板にとって、ドレイン電極３２，３３及びソース拡散領域３４はｎ＋埋め込み拡散領域を使用して形成されている。ソース３４とコントロールゲート拡散３５との間の分離領域（ＩＳＯ）はｐ型閾値改良打ち込みの間、又は二者択一的に閾値レベルを上げるＲＯＭコード打ち込み段階の間ドープされ、分離を提供する。
コントロールゲート３５はｐ＋埋め込み拡散領域に形成されている。このｐ＋埋め込み拡散領域はｐ＋拡散領域より深くそれを取り囲むｎ−埋め込み拡散領域３６によりｐ−基板から分離されている。電極３８のｎ−拡散領域に反対の電極３７のｐ＋拡散領域をバイアスすることにより、反対にバイアスされたＰＮ接合が提供され、基板からコントロールゲート拡散領域３５を分離する。ソース拡散領域３４は接地又はＶＳＳ電位に使用される電極３９に結合されている。ドレイン電極３２，３３は電極４０，４１に結合され、ロウの冗長の目的のためアレイのビット線、又はカラムの冗長の目的のため冗長のビット線にアレイのワード線により制御された選択トランジスタに接続されてもよい。
図４に示された断面図は図３の線Ａ−Ａ’に沿って切断されている。従って、フローティングゲート３１、ドレイン電極３３、金属電極４１、ソース拡散領域３４、及びコントロールゲート拡散領域３５が示されている。また、分離するｎ−拡散領域３６が示されている。図示されているようにこれらの構造のすべてはｐ型基板に形成されている。チャネル酸化物４５はドレイン電極３３とソース拡散領域３４との間の領域上に形成されフローティングゲートデバイスのためのチャネル領域を提供する。フローティングゲート３１はコントロールゲート領域上に広がり、薄い酸化物４６はコントロールゲート領域３５からフローティングゲート３１を分離させる。領域８０では、ｎ−拡散領域３６とソース拡散領域３４との間では、ｐ−型の打ち込みは寄生トランジスタに高い閾値を発生させるために使用され、又は厚い酸化物が寄生トランジスタの形成を妨げるために形成される。
ソース拡散領域及びドレイン電極３３上の酸化物４７及び４８は図面に示されたチャネル領域及びコントロールゲートの上より厚くなっている。
図５は図３の線Ｂ−Ｂ’に沿って切断されたフローティングゲート構造の断面図を示している。この図面はそれぞれドレイン電極３２及び３３上のフローティングゲート３０及び３１を示している。フローティングゲート及びドレイン領域の間の厚い酸化物領域４８及び５０が示されている。領域８１では、閾値改良打ち込みが分離を提供する。
従って、本発明はＲＯＭ冗長エレメントとして単一ボリシリコンの不揮発性メモリデバイスの製作及び手段を含んでいる。デバイスのドレイン及びソースは直接操作する必要のない埋め込み拡散型ＲＯＭ技術でｎ＋埋め込み拡散により形成されている。デバイスの単一ポリフローティングゲートはドレイン及びソース領域に設けられ、分離したｐ＋領域のコントロールゲート上に広がり、周囲の又はＲＯＭセル閾値電圧の調節打ち込みの間、或いはＲＯＭコード打ち込みの間、ｐ＋領域が形成可能である。ｐ＋コントロールゲート領域にかけられた電圧は部分的にフローティングゲートに結合されるだろう。従って、フローティングゲートのプログラミング、消去、及び読み出しはドレイン、ソース、及びコントロールゲート端子上の電圧バイアスを制御することにより成し遂げられる。
以下の表は、２つの方法でプログラム、消去、及び読み出すために使用される電圧の可能性を示している。図１及び図２のプログラムコントローラ１９及び２５はプログラミング及び消去の目的のためコントロールゲート、ソース、及びドレインに適当な電位を与えるために操作される。表１は約６０％のゲート結合率、高い閾値電圧を設定するようにプログラムする熱い電子、及び低い閾値電圧を設定するファウラ−ノルトハイム（Fowler-Nordheim）消去を仮定すると共にチャネル領域上の約９０Åの厚さの薄い酸化物を仮定する第１の方法のためのものである。
表２は約６０％のゲート結合率、低い閾値電圧にファウラ−ノルトハイムプログラミング及び高い閾値電圧にファウラー−ノルトハイム消去を仮定する作動バイアスを示しており、薄い酸化物全体の厚さが約９０Åのものを使用している。
図６は本発明によるフローティングゲートメモリセルのロウ又はカラムの別の配置を示している。この別の配置はより密集したアレイを与え、金属電極のためピッチは１つ以上のフローティングゲートデバイスを横切って分割することができる。従って、図６の構造はｎ−拡散５１に形成された、分割したコントロールゲートｐ＋拡散５０を含んでいる。第１のソース拡散領域５２はコントロールゲート拡散５０の一方側に形成され、第２のソース拡散領域５３はコントロールゲート拡散５０の他方側に形成されている。ドレイン電極５４及び５５は構造の頂部に形成され、ドレイン電極５６は図示されているように構造の底部に形成されている。金属電極５７，５８及び５９はそれぞれのドレイン電極５４，５５及び５６に形成されている。フローティングゲートポリ構造６０，６１はコントロールゲート５０、ソース拡散領域５２及び５３、及び５６を通るドレイン電極領域５４の一部分の上に重ねて形成されている。従って、通常、領域７０のドレイン、領域７１のチャネル及びゲート、及び領域７２のソースを有する第１のフローティングゲートデバイスはフローティングゲートポリ６２に基づいて提供される。次のフローティングゲート６１では、ソース領域が通常７３に提供され、ゲート及びチャネル領域は通常７４で提供され、ドレインは通常７５で提供される。同様に、フローティングゲートポリ６０に基づいた第３のデバイスは通常７６でドレイン、通常７７でチャネル及びゲート、及び通常７８でソースを有する。ソース領域５２及び５３は、通常、ｎ−拡散５１とソース拡散５２との間、又はｎ−拡散５１とソース領域５３との間の基板の領域により、その領域の薄い酸化物で、その領域の閾値改良打ち込みにより、コントロールゲート領域から分離され、例えば、ＲＯＭコードの打ち込み段階の間に成し遂げられる。二者択一的には、厚い酸化物分離構造が製作可能である。
図７は更に別の配置を示しており、ドレイン領域が金属電極に結合されていないが、それどころか平面型ＲＯＭアレイのブロックトランジスタによって局部埋め込み拡散ビット線に結合されていない。従って、図７はワード線ＷＬ６２、ワード線ＷＬ６３及びワード線ＷＬ６４を含む平面型ＲＯＭアレイの一部分を示している。埋め込み拡散接地線１００、埋め込み拡散ビット線１０１、埋め込み拡散接地線１０２、及び埋め込み拡散ビット線１０３はアレイを介して互い違いになっている。フローティングゲートセルの冗長のロウは各ビット線用の１つのフローティングゲートセルで形成されている。従って、ドレイン電極１０５はビット線１０１に結合され、ドレイン電極１０６はビット線１０３に結合されている。ドレイン電極１０５及び１０６は基板の埋め込み拡散領域である。ブロック選択ワード線１０７はビット線１０１と電極１０５との間の領域の上に重なり、通常、ドレイン電極とビット線との間にチャネル領域１０８を確立する。同様に、チャネル領域１０９はビット線１０３とドレイン電極１０６との間に形成される。これらは埋め込み拡散ビット線にドレイン電極を結合する選択トランジスタを提供する。
別の実施例は、特にビット線１０１と１０３、及び接地線１００と１０２が両方のデータ及び接地のために使用される事実上の接地アレイにおいて、接地線１００および１０２に結合された追加の冗長セルを含んでいる。接地線１００及び１０２に結合された冗長セルは、水平の配置ピッチを保つため電極１０５及び１０６に関して垂直に互い違いに配ロウされたドレイン電極を含んでいるのが好ましい。
ソース拡散線１１０は通常ワード線に平行な集積回路基板に配置されている。コントロールゲート拡散線１１１は通常ワード線に平行な集積回路基板に配置され、ソース拡散線１１０から一定の間隔を置かれている。コントロールゲート拡散線１１１は反対の電導型を有する分離拡散領域１１２内に形成されている。電極１１３及び１１４はプログラム回路に結合され、拡散領域１１２及び１１１に逆バイアスを提供し、基板からのコントロールゲートの分離を提供する。ＲＯＭコード打ち込み、又は他の閾値改良打ち込みはソース拡散１１０とコントロールゲート拡散１１２，１１３との間の領域で実行される。二者択一的には、厚い酸化物分離構造が製作可能である。フローティングゲート構造１１５及び１１６はソース拡散領域１１０とドレイン電極１０５及び１０６との間の領域の上に重なり、図面に示されているようにそれぞれコントロールゲート拡散領域１１１上に広がっている。断面では、それらは図４及び図５に示すように、実質上同じ構造を有している。
図７Ａは図７の冗長エレメントのための概略シンボルを示しており、参照番号は図７の構造に対応している。この概略シンボルは以下の図８及び図１０の図で使用されている。
図８は復旧したロウの冗長につき単一ビットの構成において図７に示されるように、フローティングゲートの冗長エレメントを組み込む平面型マスクＲＯＭ回路の概要を示している。ＲＯＭアレイはアレイのＲＯＭセルに結合されたＷＬＮを通る複数のワード線ＷＬ０を含んでいる。アレイは複数の埋め込み拡散、局部ビット線２００，２０１，２０２，２０３，２０４，２０５，２０６を含み、アレイを横切って繰り返す。局部ビット線２００及び２０１との間でワード線の下の領域は、ワード線ＷＬ０に結合されたセル２１０、及びワード線ＷＬＮに結合されたセル２１１のような、ＲＯＭメモリセルを提供する。アレイのデータはチャネル領域の打ち込みによる製造中に確立される。チャネル領域に打ち込みを有するセルは高い閾値電圧を有し、それらは読み出し電位がワード線にかけられる時に電導しないようになっている。
図８に示されるアレイでは、局部ビット線２０１はブロック選択トランジスタ２２０のソースに広がっている。ブロック選択トランジスタ２２０のドレインは金属ビット線２２２（ＢＬN）に接続する金属電極２２１に結合されている。金属ビット線２２２は下にあるアレイの上に重なると共にそれから絶縁されている。同様に、局部ビット線２０３はブロック選択トランジスタ２２３に結合され、局部ビット線２０３を金属の仮想接地線２２４（ＶＧN）に接続する。局部ビット線２０５は該局部ビット線を金属ビット線２２６（ＢＬN+1）に接続するブロック選択トランジスタ２２５のソースに広がっている。あらゆる他の局部ビット線２０２，２０４，２０６は、ＢＲＴワード線及びＢＬＴワード線に結合されたセルのロウに基づいた左右の選択構造を介して一方側のビット線又は他方側の接地線のいずれかに選択的に接続可能である。ＢＲＴワード線に接続されたロウのＲＯＭセルは局部ビット線２０２と２０３との間、及び２０３と２０４との間、及び２０６と次の線との間に打ち込み部を有している。従って、ＢＲＴ信号が現れると、局部ビット線２００，２０１及び２０２がトランジスタ２３０及び２３１を介して一緒に短絡される。同様に、局部ビット線２０４，２０５及び２０６がトランジスタ２３２及び２３３を介して一緒に短絡される。ＢＬＴ信号が現れると、局部ビット線２００と２０１との間、局部ビット線２０１と２０２との間、局部ビット線２０４と２０５との間、及び局部ビット線２０５と２０６との間の打ち込み部で、トランジスタ２３４及び２３５は拡散領域２０２，２０３及び２０４を一緒に短絡させる。
ブロック選択トランジスタ２２０，２２３及び２２５はブロックワード線ＢＷＬにより制御されている。それが現れると、副アレイはビット線に結合される。さもなければ、この副アレイはビット線から分離されている。金属ビット線ＢＬN及び仮想接地線ＶＧNで復号されるれるカラムの選択に加えて、アクセスされるセルの特定のカラムはＢＲＴ及びＢＬＴ信号により決定される。従って、拡散線２０１と２０２との間のカラムが選択されると、ＢＬＴ信号が現れ、ＢＲＴ信号は弱くなる。金属ビット線２２２は局部ビット線２０１に結合されている。ＢＬＴ信号は局部ビット線２０２を局部ビット線２０３、従って仮想接地線２２４に短絡させる。従って、拡散線２０１と２０２との間のカラムのＷＬＮを介して電圧を加えられたワード線ＷＬ０を有するセルがアドレス指定される。
拡散領域２００と２０１との間のセルは又、ワード線により電圧をかけられ、電流はビット線ＢＬNに流れることができる。しかし、カラムの選択回路は仮想接地線から図８の左側に電流が流れるのを妨げ、拡散線２００と２０１との間のカラムのセルがビット線の電流の一因とはならないようになっている。そのセルを選択するため、仮想の接地線ＶＧN２２２が接地から外され、右のＶＧN-1への仮想接地線は接地に結合され、左手側のセルにビット線ＢＬNへ電流を通させる。
カラム２０２と２０３との間のセルにアクセスするため、ＢＲＴ信号は強くなり，ＢＬＴ信号は弱くなる。これはビット線２２２を局部ビット線２０２に結合し、接地線２２４を拡散線２０３に結合する。再び、拡散線２０２と２０３との間、又は拡散線２０３と２０４との間のカラムが選択されるかどうかはビット線レベルでの復号化による。
図７を参照して分かるように、ロウの冗長セルはアレイのドレインとして作動する各局部ビット線のため要求される。局部ビット線２０１と局部ビット線２０５は２個のセルのドレインとして動作するので、２個の冗長エレメント、通常は２５０と２５１であるが、それらは局部ビット線２０１に結合されている。また、２個の冗長エレメント、通常は２５２と２５３であるが、それらは局部ビット線２０５に結合されている。局部ビット線２００，２０２，２０４、及び２０６はアレイの単一セルのドレインとして動作してもよく、従って、それぞれは、通常２５７を介する２５４である単一フローティングゲートの冗長エレメントを有している。
全体のロウの冗長はＢＲＴ及びＢＬＴ信号に基づいた冗長エレメントを選択することにより提供されている。従って、冗長エレメント２５１と２５３が選択され、それぞれ局部ビット線２００と２０１との聞及び局部線２０４と２０５との間のセルを置き換える。冗長エレメント２５０と２５２が選択され、それぞれ局部ビット線２０１と２０２との間及び局部ビット線２０５と２０６との間のセルを置き換える。これらの信号はＢＬＴ信号と局部ビット領域２０１又は２０５の左又は右側のセルを示す制御信号との論理ＡＮＤ関数により、図示されているように、論理的に制御される。従って、ビット線ＢＬNが左側にセルをアクセスするために使用される時、ＡＮＤゲート２６０の入力でのＬ信号は電圧を加えられる。ビット線ＢＬNが右側にセルをアクセスするために使用される時、ＡＮＤゲート２６１の入力でのＲ信号は電圧を加えられる。同様に、領域２０２と２０３との間、文は領域２０３と２０４との間のセルが選択され、冗長セルの選択回路はＢＲＴ信号により電圧を加えられる。
図９は本発明によるフローティングゲートの冗長を有するＲＯＭデバイスの配置を示しており、冗長は置き換えのカラムとして実行される。従って、アレイは図面に示されるＷＬ４を介してワード線ＷＬ１を含んでいる。埋め込み拡散ビット線３００，３０１及び３０２はアレイに含まれ、平面型ＲＯＭアレイを確立する。単一ポリシリコンの平面型フローティングゲートセルのカラムは図９の構造の置き換えエレメントのために使用される。このカラムは図６に関して説明されたものに類似した構造を有しているが、ドレイン拡散領域に金属電極を有さず、むしろ置き換えのビット線３１０又は３１１にドレイン拡散領域を結合するための選択トランジスタを有し、アレイのワード線上の信号に反応する。従って、構造はワード線の下の基板に埋め込み拡散領域として形成された第１の置き換えビット線３１０を含んでおり、第２の埋め込み拡散３１１が同様に形成されるが、図示されているように２本のビット線間にフローティングゲートセルの形成を可能にするのに十分なように、第１の拡散線３１０から一定の間隔を置いている。これは、ドレイン電極のピッチが１個よりむしろ２個のカラムに分配されるので、ＲＯＭセルの鉛直ピッチを減少させる。従って、置き換えカラムのセルの第１カラムは、アレイのあらゆる他のワード線又は奇数番目のワード線に対応する複数のドレイン電極３１２，３１３を含んでいる。ワード線ＷＬ１及びＷＬ３は追加の埋め込み拡散ビット線３１０、及びドレイン電極３１２と３１３上に広がり、ドレイン電極と埋め込み拡散線との間に選択トランジスタ３３０，３３１を提供する。従って、ワード線ＷＬ１及びＷＬ３の一方が高電圧であると、対応するドレイン電極３１２又は３１３は置き換えのビット線３１０に結合される。
フローティングゲートセルは図面において、ドレイン電極３１２と３１３の右側に形成されている。従って、通常アレイのビット線に平行に広がるソース拡散領域３１４、及びアレイのビット線に平行に広がるコントロールゲート拡散領域３１５が形成される。コントロールゲート拡散領域３１５は反対の極性型のより深い拡散領域内部に形成される。フローティングゲート３１７と３１８は電極３１２と３１３とソース領域３１４との間のチャネル領域上、及び図面に示されているようにコントロールゲート領域３１５上に広がっている。上述したように、閾値改良打ち込み部はチャネルとして作動しない基板領域に配置される。
置き換えカラムのセルの第２カラムは偶数のワード線ＷＬ２，ＷＬ４等に結合されている。従って、ドレイン電極３２０はワード線ＷＬ２に結合されている。選択トランジスタは追加のビット線３１１とワード線ＷＬ２の下のドレイン電極３２０との間に形成されている。フローティングゲートセルは右側に形成されている。従って、ｎ拡散３２３に埋め込まれたｐ＋拡散で形成されたソース拡散線３２１とコントロールゲート拡散線３２２が提供されている。フローティングゲート構造３２４はドレインコンタクト領域３２０とソース拡散３２１との間のチャネル領域の上に重なり、コントロールゲート３２２上に広がっている。
置き換えのビット線を提供する埋め込み拡散線３１０及び３１１は、それぞれ偶数及び奇数のブロックトランジスタ３３０と３３１によって置き換えの金属線に結合されている。従って、奇数のワード線が選択されると、ブロックトランジスタ３３０が作動し、ビット線３１０をＩ／Ｏ回路に結合する。偶数のワード線が選択されると、トランジスタ３３１が作動し、追加の拡散線３１１をＩ／Ｏ回路に結合させるフローティングゲートセルに結合する。
図１０は図９により配置された冗長カラムの回路概略図を示している。従って、集積回路アレイ、通常は３５０であるが、これは図面に示されている。偶数のワード線ＷＬ０は第１のフローティングゲートセル３５１に結合され、奇数のワード線ＷＬ１はフローティングゲートセル３５２に結合されている。コントロールゲート線３５３とコントロールゲート線３５４は一緒に結合され、置き換えのカラムドライバにより作動される。同様に、接地線３５８と３５９は仮想接地供給Ｖｓｓに結合されている。選択トランジスタ３５６及び３５７は、追加のビット線３１０に結合されたフローティングゲートセル、及び追加のビット線３１１に結合されたフローティングゲートセルをブロックワード線ＢＷＬにより制御されるブロック選択トランジスタ３６０に選択的に接続する。ブロック選択トランジスタ３６０は冗長カラムを金属ビット線３６１に結合する。
図１１Ａ〜１１Ｂ、１２Ａ〜１２Ｂ、及び１３Ａ〜１３Ｂはコントロールゲートとして拡散領域を使用する別のフローティングゲートセルを示し、本発明のよる冗長を利用することができる。
図１１Ａでは、フローティングゲートメモリセルは、ｎ型拡散領域４０１とｎ型拡散領域４０２によりｐウェル４００に形成されたＮＭＯＳを使用して行われることを示している。ＮＭＯＳトランジスタのゲート４０３はｎウェル４０５に形成されたＰＭＯＳトランジスタのゲート４０４に接続されている。ＰＭＯＳトランジスタはｐ型拡散４０６と４０７により形成されている。フローティングゲートメモリセルを形成するため、拡散領域４０５と４０７は一緒に結合され、コントロールゲート端子４０８として作動する。拡散領域４０１はデバイスのドレイン４０９として作動し、拡散領域４０２はデバイスのソース４１０として作動する。作動中、ｎウェル４０５のＰＭＯＳトランジスタは作動状態にあり、拡散領域４０７と４０６との間のチャネルがコントロルゲート関数の電導領域として作動するようになっている。
図１１Ｂは図１１Ａの構造の１つの配置の平面図を示している。拡散領域４０７と４０６は図１１Ｂでは鉛直に配置され、図１１Ａで示されたそれに直交していることに注目しなさい。ＮＭＯＳトランジスタのゲート４０３及びＰＭＯＳトランジスタのゲート４０４は図１１Ｂに示されているように単一片のポリシリコンである。ｐウェル４００の拡散領域４０１と拡散領域４０２はＮＭＯＳトランジスタを提供する。薄い絶縁体はゲート４０３，４０４のポリシリコン材料を基板から分離する。
図１２Ａと図１２Ｂは本発明による冗長のために使用可能なフローティングゲートトランジスタの別の配置を示している。図１２Ａで分かるように、構造はｐウェル４３０とｎウェル４３１を含んでいる。ｎ型拡散領域４３２はｐウェル４３０に形成されドレインを提供する。ｎ型拡散領域４３３は又、ｐウェルに形成されソースとして作動する。ｎウェル４３１では、ｐ型拡散４３４が形成され、コントロールゲートとして作動する。ポリシリコンフローティングゲート４３５は構造上に堆積され、それがコントロールゲート拡散４３４上の薄い絶縁体４３６、及びソース拡散４３３とドレイン拡散４３２との間のチャネル上の薄い絶縁体４３７の上に重なるようになっている。コントロールゲート４３４とソース４３３との間の酸化物領域４３８はコントロールゲート上及びチャネル上の薄い酸化物より実質上厚い電界酸化物である。
図１２Ｂは図１２Ａに示された構造の平面図を示している。従って、ドレイン拡散４３２とソース拡散４３３はチャネル領域により分離されている。コントロールゲート拡散４３４はｎウェルに形成されている。ポリシリコン層はコントロールゲート上に配置されフローティングゲート４３５を確立する。
この構造は結合率を設定する著しい製造の柔軟性を提供し、そのためフローティングゲートのプログラミング特性が利用される。フローティングゲートのポリシリコン４３５の形状と領域及びコントロールゲートとチャネル領域の絶縁体の厚さは特別の設計使用に適合可能である。
図１３Ａと１３Ｂは本発明による使用可能な更に別のフローティングゲートセルを示している。図１３Ａに示される別のものでは、デバイスは単一のｐウェル４６０に形成されている。Ｎ＋拡散領域４６１がドレインとして使用される。Ｎ＋拡散領域４６２はソースとして使用される。Ｎ＋拡散領域４６３はコントロールゲートとして使用される。ソース領域４６２とコントロールゲート領域４６３は、重大な漏電が基板４６０のその領域に起きない十分な距離を持って互いに間隔を置かれている。チャネル４６５はドレイン及びソース領域４６１と４６２との間に確立されている。チャネル４６５はドレインとソース領域を形成する打ち込み部の前のマスクを使用して形成されている。ドレイン、ソース、及びゲート領域を形成した後、ポリシリコン層はコントロールゲート領域４６３上にフローティングゲート４６６を形成するために堆積される。
フローティングゲート４６６の下の酸化物４６７は特定の設計に適合するようにポテンシャル障壁を通り抜け又は熱い電子の注入のために設計されている。コントロールゲート４６３上の酸化物４６８はより厚くすることができる。再び、これらのパラメータは特定の手段の仕様により設計されている。
領域４７０はＰ＋＋ドーピング、又はコントロールゲート４６３とソース４６２との間のトランジスタのような領域（寄生トランジスタ）の閾値を上げる他の打ち込み部で打ち込まれ、電流を妨げる。これは又、領域のより薄い酸化物を与える。
図１３Ｂは同様の参照番号で、図１３Ａの構造の平面図を示している。図１２Ｂのように、この例ではドレインとソースがＴ型で配置されていることが分かる。他の形状が使用されてもよい。コントロールゲート領域４６３はソース領域４６２から間隔を置かれている。フローティングゲート４６６は設計されるフローティングゲートセルの仕様に適合するように、コントロールゲートとソースとドレインとの間の容量結合率を提供するように設計された形状を有している。
図１４は同様の参照番号で、打ち込み領域４７０を誘電体を充満した溝又は厚い酸化物４７５で置き換えることにより修正された図３の構造を示している。厚い酸化物４７５は寄生トランジスタの形成の防止により、領域４６２と４６３との間の分離を提供する。
従って、本発明により、いろいろなフローティングゲート構造が利用可能であり、読み出し専用メモリチップに冗長を提供することができる。また、これらの技術は特定の使用に適合するように、他の型のメモリチップにも適用できる。本発明により利用可能なフローティングゲートデバイスのいろいろな配置は、水平に配置されるフローティングゲートの冗長セルが使用されるメモリ構造の範囲を著しく向上させる。
従って、本発明はメモリ回路、特に平面型マスクＲＯＭアレイのの冗長エレメントのようなフローティングゲートメモリセルの使用を提供し、これは冗長エレメントのような単一ポリシリコンの不揮発性メモリデバイスの使用に基づいている。冗長エレメントはデバイスの厚い電界酸化物領域なしで行うことができ、マスクＲＯＭデバイスに特に重要な平面型配置を保つ。コントロールゲートはｎ型領域内部のｐ型領域に形成され、ｎ型領域はｐ型基板に存在している。これは、ｐ型及びｎ型領域のバイアスの極性を変えることにより、フローティングゲートポリをコントロールゲートを介して正又は負の電圧のいずれかに結合させる。ｐ型コントロールゲート領域は、アレイのため周辺装置の閾値調節打ち込みの間、又はＲＯＭセルの調節打ち込みの間のいずれかの間に形成させることができる。更に、領域はＲＯＭコード打ち込み段階の間に形成されることができ、ＲＯＭコード打ち込みプロセスのホウ素打ち込みはフローティングゲートポリを貫通し、ポリシリコンの下に存在する。
フローティングゲートを負に充電させるため、上述したように熱い電子のプログラミング又はＦ−Ｎトンネルのプログラミングが利用可能である。更に、フローティングゲートの負の電荷を取り除くことは、デバイスのチャネル及びソース／ドレインへのＦ−Ｎトンネルによって、又はゲートが初めに負にバイアスされるソース又はドレイン領域を介してのみ成し遂げられる。本発明は、製造プロセスの生産高を著しく向上しながら、非常に密集しているマスクＲＯＭデバイスへの冗長の適用を可能にする。
本発明の好適な実施例の前述した説明は、例証と説明の目的のため示された。本発明を開示された正確な形式に徹底又は限定することを意図するものではない。明らかに、多くの修正及び変更がこの分野の熟練した実務家にとって明白である。発明の範囲は以下の特許請求の範囲及びそれらと同等なものにより定義されることを意図している。
本発明の技術分野
本発明は集積回路のメモリ設計に関し、より詳細にはメモリアレイの冗長をチップに提供する回路に関する。
関連技術の説明
集積回路のメモリデバイスの製造では、メインアレイに加えて冗長セグメントを供給するのが普通であり、これは欠陥のあるアレイのセグメントの置き換えとして使用することができる。従って、メモリセルの追加のロウとカラムは集積回路のメモリデバイス上に提供される。デバイスの製造後、テストしてメインアレイの全てのセグメントが良好な状態にあるかどうかを決定する。アレイのいずれかのセグメントがテストで不良とされた場合には、その後それはチップ上にアドレスを記憶すると共に不良セグメントの特性を記述して冗長セグメントに置き換えられ、記憶したアドレスに応答して不良品の代わりに追加のセグメントにアクセスする回路を使用する。このプロセスはメモリ回路の製造量をかなり向上させる。
この分野の事実上の従来技術は、例えば、米国特許No. 3,753,244、米国特許No. 4,047,163、米国特許No. 4,250,570、及び1980年のIEEE国際固体回路会議でのMcKinneyの「冗長回路を使用するA 5V 64K EPROM（A 5V 64K EPROM Utilizing Redundant Circuitry）」の146頁〜147頁等の刊行物に説明されている。
冗長が広く適用された１分野はマスクＲＯＭのような高密度の読み出し専用メモリＲＯＭデバイスの分野である。なぜならば、マスクＲＯＭのＲＯＭセルは製造段階を使用してプログラムされ、追加の置き換えセグメントとして他のマスクＲＯＭセルを使用することは不可能であるからである。これは真実であり、なぜならば、ＲＯＭセルの追加セグメントは不良セグメントからのデータでテスト後にプログラムできないからである。従って、アレイのメモリエレメントが製造後にプログラムされるように設計されると共に冗長エレメントが容易に利用される、好ましくないプログラム可能なメモリデバイス、読み出し専用メモリ回路は冗長の使用を容易に認めない。
メモリアレイの密度が少なくなり歩留まりを証明する必要性が増加すると、冗長エレメントを読み出し専用メモリ回路に使用することが望まれる。しかし、冗長エレメントは小型でＲＯＭ製造プロセスと互換性がなければならず、冗長エレメントを実行するコストは冗長により達成される製造歩留まりの利益ほど重要ではなくなるようになる。
本発明の概要
本発明は水平に展開されたフローティングゲートメモリセルに基づいた集積回路メモリの独特の冗長エレメントを提供する。本発明は特にマスクＲＯＭのような読み出し専用メモリアレイに適合される。マスクＲＯＭプロセスでの水平に展開されたフローティングゲートメモリの使用は、製作時に余分なプロセス段階なしでマスクＲＯＭに冗長を実行させ、著しい歩留まりの向上を提供する。
水平に展開されたフローティングゲートメモリセルは基本的にソース、ドレイン、及びコントロールゲートが埋め込み拡散領域として実行されるように製作された単一ポリシリコンフローティングゲートトランジスタである。単一ポリシリコンエレメントはコントロールゲート拡散及びソースとドレインとの間の領域の上に重なり、平面又は平面型のフローティングゲート構造を提供する。この構造は以下の従来技術の引用に説明されている。Eitanにより発明された「単層多結晶フローティングゲート（Single Layer Polycrystalline Floating Gate）」という表題の米国特許No. 4,649,520、Mohammadiにより発明された「高信頼性の単一ポリEEPROMセル（High-Reliability Single Poly EEPROM Cell）」という表題の米国特許No. 4,807,003、Cacharelisらによる1988年のIEDMでの「モジュラ１μｍのCMOS単一ポリシリコンEPROM PLD技術（A Modular One μｍ CMOS Single Polysilicon EPROM PLD Technology）」の60頁、Ohsakiらによる1993年のVLSIシンポジウムでの「標準CMOSのプロセスと適用による平面型EEPROMセル構造（A Planar Type EEPROM Cell Structure by Standard CMOS Process and Applications）」の55頁である。
従って、本発明は集積回路メモリ上のフローティングゲートメモリセルの追加のロウ及びカラムに基づいたメモリ冗長システムとして特性を表すことができる。従って、本発明によると、集積回路基板上の複数のビット線と複数のワード線を有するメモリのための冗長エレメントのロウは、フローティングゲートメモリセルのロウを含んでいる。ロウのフローティングゲートメモリセルは、複数のビット線の対応するビット線に結合した基板のドレイン電極、該ドレイン電極から一定の間隔を置いた基板のソース電極、該ソース電極から一定の間隔を置いた基板のコントロールゲート電極、及びドレイン電極とソース電極との間のそれぞれの領域及びコントロールゲート電極から分離されると共にそれらの上に広がるフローティングゲートを含んでいる。ロウのソース電極はワード線に平行に広がる単一埋め込み拡散領域に形成されてもよい。また、ロウのコントロールゲート電極はワード線に平行に延びた単一埋め込み拡散領域に一緒に結合されてもよい。
本発明の１つの特徴によれば、コントロールゲート埋め込み拡散領域は基板と同じ導電型を有し、反対極性型のより深い埋め込み拡散領域に形成される。これは基板からそれを分離し、プログラミング及び又は消去のため正及び負の電圧をフローティングゲートセルにかけるためにコントロールゲートが使用されるようにさせる。
本発明は又、冗長エレメントカラムとして特性を表すことができる。この冗長エレメントのカラムは、基板にドレイン電極を有するフローティングゲートセルのカラム、アレイの複数の１本のワード線のワード線に対応する各セルを含んでいる。基板のソース電極はドレイン電極から一定の間隔を置かれ、基板のコントロールゲート電極はソース電極から一定の間隔を置かれている。フローティングゲートは、ドレイン電極とソース電極との間のそれぞれの領域及びコントロールゲート電極から分離されると共にそれらの上に広がっている。カラム構造では、ソース電極は再び、単一埋め込み拡散領域に一緒に結合されるが、この場合、それらはビット線に平行に延びる。同様に、コントロールゲート電極はビット線に平行な単一埋め込み拡散領域に形成され、反対極性型のより深い拡散領域に形成されている。更に、カラムの冗長エレメント構造では、追加のビット線が提供され、結合回路は対応するワード線上の信号に応じて、複数のドレイン電極の内の選択されたものを追加のビット線に接続するため使用される。
本発明の更なる別の特徴によれば、読み出し専用メモリデバイスはロウとカラムに配置された読み出し専用メモリセルのアレイを含んで供給されている。フローティングゲートメモリセルの追加のロウ又はカラムが提供されている。読み出し専用メモリセルのアレイに結合されたロウ又はカラムのデコーダは、アドレス指定したロウ又はカラムを選択するためアレイのロウ又はカラムに対応するアドレスに応答する。プログラム可能な記憶装置を有する制御回路はアレイの欠陥のあるロウ又はカラムを確認し、追加のロウ又はカラムで置き換え、追加のロウ又はカラムを選択し、欠陥のあるロウ又はカラムに対応するアドレスに応じて欠陥のあるロウ又はカラムを置き換える。更に、回路は集積回路上に提供され、主な読み出し専用メモリアレイの欠陥のあるロウ又はカラムのデータで追加のロウ又はカラムをプログラムするため、フローティングゲートメモリセルの追加のロウ又はカラムへのアクセスを可能させる。フローティングゲートセルの追加のロウ又はカラムは、上述したように、埋め込み拡散コントロールゲートを有する平面型又は単一ポリシリコンフローテイングゲートセルからなっている。この構造は特にマスクＲＯＭセルのアレイに適用される。更に、フローティングゲートメモリセルの追加のロウ又はカラムはマスクＲＯＭセルそれ自体のアレイの配置内部で実行可能であり、非常に密集した小型の構造が非常に多くの追加プロセス段階を要求することなしに提供され冗長のロウ又はカラムを実行する。
本発明の更なる別の特徴によれば、アレイ構造は上述したように、フローティングゲートメモリの冗長エレメントを提供する半導体基板にメモリデバイスを供給する。この特徴によれば、第１の導電型を有する半導体基板はメモリデバイスとして利用される。第１の方向に通常平行に配置される第２の導電型の複数の導電性埋め込み拡散線が、アレイのビット線を供給するために含まれている。複数の導電性埋め込み拡散線の上に重なると共にそれから絶縁され、第１の方向に通常直交して配置される複数のワード線が提供される。ワード線の下で埋め込み拡散線の各対間の領域は読み出し専用メモリセルのアレイのためのチャネル領域を提供する。アレイのサブセットのチャネル領域の打ち込み部はアレイにデータを確立する。複数のビット線の導体はワード線と複数の埋め込み拡散線の上に重なると共にそれから絶縁されている。選択的に回路は埋め込み拡散線とビット線の導体を接続する。複数のカラム選択トランジスタはビット線の導体に結合され、アレイのカラムに対応するアドレスに反応して出力回路にアドレス指定したカラムを選択的に接続する。更に、アレイのロウに対応するアドレスに応じて複数のワード線に結合されるロウのデコーダはアドレスロウのワード線を選択する。
平面型フローティングゲートセルの追加のロウは以下のアレイ構造のエレメントを使用して形成される。それは、
複数のワード線に通常平行に配置される第２の導電型の第１の追加の埋め込み拡散線と、
複数のワード線に通常平行に配置されると共に半導体基板から分離された第１導電型の第２の追加の埋め込み拡散線と、
複数の埋め込み拡散線の内の対応するものに近接した複数の埋め込み拡散ドレイン電極と、
複数の導電性埋め込み拡散線及び複数のドレイン電極に近接すると共にそれらから分離し、複数のワード線に通常平行に配置され、複数の導電性埋め込み拡散線と複数のドレイン電極との間の半導体基板の領域が選択トランジスタの１セットのチャネル領域を提供し、該選択トランジスタが追加の導体上の信号に応じて複数の導電性埋め込み拡散領域の内の対応するものに複数のドレイン電極を接続するようになっている追加の導体と、
それぞれが対応するドレイン電極と第１の追加の埋め込み拡散線との間の領域上に重なると共に第２の追加の埋め込み拡散線上に広がり、第１の追加の埋め込み拡散線と複数のドレイン電極との間の領域がフローティングゲートメモリセルのロウのためにチャネルゲートを提供し、第１の追加の埋め込み拡散線がソース領域を提供し、第２の追加の埋め込み拡散線がコントロールゲートを提供するように配置された複数のフローティングゲート
である。
制御回路は、上述したように、アレイで欠陥のあるロウを確認しフローティングゲートメモリセルのロウで置き換えられるプログラム可能な記憶装置を提供する集積回路上に提供される。
本発明は又、説明したように冗長のカラムが提供されるメモリデバイスとして特性を表わすことができる。この特徴では、フローティングゲートセルの冗長のカラムは第１、第２、及び第３の追加の埋め込み拡散線に基づいている。第１の追加の埋め込み拡散線はビット線を提供する複数の導電性埋め込み拡散線に通常平行に配置されている。第２の追加の埋め込み拡散線は複数の導電性埋め込み拡散領域に通常平行に配置され第１の追加の埋め込み拡散線から一定の間隔を置かれている。第３の追加の埋め込み拡散線は導電性埋め込み拡散領域に平行に形成されている。上述したように、それは反対の導電性型のより深い拡散領域により基板から分離されている。
フローティングゲートセルの複数の埋め込み拡散ドレイン電極は複数のワード線の対応するワード線と結合されている。これらの電極は、第１の追加の埋め込み拡散線と複数のドレイン電極の内の対応するものの上にワード線を伸ばすことにより形成されたトランジスタを使用して、置き換えのビット線として作用する第１の追加の埋め込み拡散線に結合され、ドレイン電極と第１の追加の埋め込み拡散線との間の領域が選択トランジスタのチャネルを提供するようになっている。冗長のカラムのためのフローティングゲートは対応するドレイン電極と第２の追加の埋め込み拡散線との間の領域の上に重なり、第３の追加の埋め込み拡散線上に広がっている。ドレイン電極と第２の埋め込み拡散線との間の領域がチャネル領域を提供すると共に第３の追加の埋め込み拡散線がコントロールゲートを提供するように、フローティングゲートが配置されている。冗長のカラムを選択する制御回路は同様に提供される。
従って、本発明はメモリデバイス、特に、平面型フローティングゲートメモリセルに基づいた冗長のエレメントを有する読み出し専用メモリデバイスを提供する。アレイ構造の独特の配置が提供され、読み出し専用メモリ用に非常に多くの追加のプロセス段階なしで実行される小型の構造を与える。更に、プログラミング又は冗長のエレメントを消去する目的のため、冗長のロウ又はカラムのフローティングゲートメモリセルに正又は負のバイアス電位をかけさせる独特のコントロールゲート構造が提供される。
本発明の他の特徴及び利点は、図面の概観、詳細な説明、及びその後に続く特許請求の範囲で理解することができる。
【図面の簡単な説明】
図１は平面型フローティングゲートセルの置き換えロウを含む読み出し専用メモリ回路の簡略化したブロック図である。
図２は平面型フローティングゲートセルの置き換えカラムを含む読み出し専用メモリ回路の簡略化したブロック図である。
図３は本発明に従って使用される平面型フローティングゲートメモリの１つの配置を示している。
図４は図３の回路の線Ａ−Ａ’に沿って切断した断面図である。
図５は線Ｂ−Ｂ’に沿って切断した、図３のフローティングゲートメモリセルの断面図である。
図６は本発明による使用のための別の平面型フローティングゲートセル構造の配置を示す図である。
図７は平面型マスクＲＯＭ回路のカラムの冗長のために使用される平面型フローティングゲートセル構造の図解である。
図７Ａは図７の平面型フローティングゲートセル及び選択トランジスタ用の概略のシンボルを示しており、図８及び図１０での使用のためのものである。
図８はマスクＲＯＭアレイのロウの冗長エレメントとして平面型フローティングゲートセルを使用するための１つの配置構成を示す回路図である。
図９はマスクＲＯＭ用のカラムの冗長エレメントとして平面型フローティングゲートセルを使用するための１つの手段を示す配置図である。
図１０は図９のカラムの冗長配置のための回路概略図を示している。
図１１Ａ及び図１１Ｂは本発明による冗長のために使用可能なＰＭＯＳ／ＣＭＯＳフローティングゲートセルの概略側面図及び平面配置図を示している。
図１２Ａ及び図１２Ｂは本発明による冗長のために使用されるかもしれないｐウェル、ｎウェルフローティングゲートセルの側面図及び平面図を示している。
図１３Ａ及び１３Ｂは本発明により使用可能なｐウェル又はｐ型基板のフローティングゲートセルの側面図及び平面図を示している。
図１４は図１３Ａ及び１３Ｂのセルのような別のフローティングゲートセルの側面図である。
好適な実施例の詳細な説明
本発明の好適な実施例の詳細な説明は図面に関して提供され、図１及び２は本発明の基本構成を示している。
図１は本発明によるロウの冗長を有する読み出し専用メモリを示している。従って、デバイスはＲＯＭアレイ１０を含んでいる。ロウデコーダ１１はアドレスバッファ１３により供給される線１２のアドレスに反応する。ロウデコーダはＲＯＭアレイのためワード線を選択し、入力アドレスに応じて明記されたロウをアドレス指定する。更に、ロウデコーダ及び出力ブロック１４はＲＯＭアレイ１０のビット線に結合されて含まれている。カラムデコーダは線１２のアドレスバッファ１３からのアドレスに反応し、出力データを供給するカラムを選択する。
分かるように、ＲＯＭアレイ１０に結合されるのは平面型ゲートセルからなる置き換えのロウ１５である。置き換えのロウ１５は置き換えのロウのドライバ１６により選択され、コンパレータ１７の出力により制御されている。線１２上のアドレスがフューズアレイ、ＥＰＲＯＭセルアレイ、又はデバイスの試験中にプログラムされる他のメモリエレメントのようなプログラム可能な記憶装置１８に記憶された欠陥のロウのアドレスに合致すると、コンパレータ１７は置き換えのロウのドライバ１６を選択する。更に、置き換えのロウをプログラムする制御回路１９が回路上で提供されている。この制御回路１９は、ＲＯＭアレイ１０の欠陥のあるロウのデータで置き換えのロウをプログラムする目的のため、平面型フローティングゲートセルの置き換えのロウへのアクセスを提供する。
従って、図１に示すようなＲＯＭデバイスの試験中、ＲＯＭアレイ１０の欠陥のあるロウが検出されてもよい。欠陥のあるロウのアドレスはプログラム可能な記憶装置１８に記憶され、置き換えのロウをプログラムする制御回路１９により提供されるアクセスを使用して、欠陥のあるロウからのデータは平面型フローティングゲートセルの置き換えのロウ１５にプログラムされる。フローティングゲートセルの電位をプログラムすることを提供するため特別なピンを使用し、標準供給電圧に基づいてプログラムする電圧の発生を可能にするチップ上の電荷ポンプ又は本分野で公知の他の技術を使用して、このアクセスは提供されてもよい。
図２は置き換えのカラムが提供される本発明の別の構成を示している。従って、図２の回路はアレイ１０、ロウデコーダ１１、カラムデコーダ１４、及びアドレスバッファ１３を含んでいる。アドレスバッファ１３はロウデコーダ１１とカラムデコーダ１４に線１２上のアドレスを提供する。ＲＯＭアレイと結合させるのは平面型フローティングゲートセルの置き換えのカラム２１である。置き換えのカラム２１は置き換えのドライバ２２により選択されている。置き換えのドライバ２２はコンパレータ２３の出力により選択されている。コンパレータ２３への入力はプログラム可能な記憶装置２４からの欠陥のあるカラムのアドレスと、線１２からのアドレス入力とを含んでいる。置き換えのカラムをプログラムする制御回路２５はＲＯＭアレイ１０の欠陥のあるカラムのデータで置き換えのカラムをプログラムする目的のため含まれている
図１及び図２に示されている冗長回路は欠陥のあるアドレス記憶装置のエレメント１８，２４、コンパレータ１７，２３、及びアドレス入力バッファ１３の使用に基づいている。アレイの欠陥のあるロウ又はカラムの代わりに置き換えのロウ又はカラムを利用するために動作する別の論理回路は本分野で公知として実行されることができる。
図１及び図２の置き換えのロウ又はカラムの配置は図３から図５に示されているように行うことができる。図３は１対のフローティングゲートセルの能動エレメントの平面図を提供している。上部から始めると、セル構造はドレイン電極領域３２，３３、ソース拡散線３４、及びコントロールゲート拡散線３５の上に重なるフローティングゲート３０，３１を含んでいる。ドレイン電極３２及び３３及びソース拡散線３４は基板と反対の電導型から形成されている。従って、ｐ型基板にとって、ドレイン電極３２，３３及びソース拡散領域３４はｎ＋埋め込み拡散領域を使用して形成されている。ソース３４とコントロールゲート拡散３５との間の分離領域（ＩＳＯ）はｐ型閾値改良打ち込みの間、又は二者択一的に閾値レベルを上げるＲＯＭコード打ち込み段階の間ドープされ、分離を提供する。
コントロールゲート３５はｐ＋埋め込み拡散領域に形成されている。このｐ＋埋め込み拡散領域はｐ＋拡散領域より深くそれを取り囲むｎ−埋め込み拡散領域３６によりｐ−基板から分離されている。電極３８のｎ−拡散領域に反対の電極３７のｐ＋拡散領域をバイアスすることにより、反対にバイアスされたＰＮ接合が提供され、基板からコントロールゲート拡散領域３５を分離する。ソース拡散領域３４は接地又はＶＳＳ電位に使用される電極３９に結合されている。ドレイン電極３２，３３は電極４０，４１に結合され、ロウの冗長の目的のためアレイのビット線、又はカラムの冗長の目的のため冗長のビット線にアレイのワード線により制御された選択トランジスタに接続されてもよい。
図４に示された断面図は図３の線Ａ−Ａ’に沿って切断されている。従って、フローティングゲート３１、ドレイン電極３３、金属電極４１、ソース拡散領域３４、及びコントロールゲート拡散領域３５が示されている。また、分離するｎ−拡散領域３６が示されている。図示されているようにこれらの構造のすべてはｐ型基板に形成されている。チャネル酸化物４５はドレイン電極３３とソース拡散領域３４との間の領域上に形成されフローティングゲートデバイスのためのチャネル領域を提供する。フローティングゲート３１はコントロールゲート領域上に広がり、薄い酸化物４６はコントロールゲート領域３５からフローティングゲート３１を分離させる。領域８０では、ｎ−拡散領域３６とソース拡散領域３４との間では、ｐ−型の打ち込みは寄生トランジスタに高い閾値を発生させるために使用され、又は厚い酸化物が寄生トランジスタの形成を妨げるために形成される。
ソース拡散領域及びドレイン電極３３上の酸化物４７及び４８は図面に示されたチャネル領域及びコントロールゲートの上より厚くなっている。
図５は図３の線Ｂ−Ｂ’に沿って切断されたフローティングゲート構造の断面図を示している。この図面はそれぞれドレイン電極３２及び３３上のフローティングゲート３０及び３１を示している。フローティングゲート及びドレイン領域の間の厚い酸化物領域４８及び５０が示されている。領域８１では、閾値改良打ち込みが分離を提供する。
従って、本発明はＲＯＭ冗長エレメントとして単一ボリシリコンの不揮発性メモリデバイスの製作及び手段を含んでいる。デバイスのドレイン及びソースは直接操作する必要のない埋め込み拡散型ＲＯＭ技術でｎ＋埋め込み拡散により形成されている。デバイスの単一ポリフローティングゲートはドレイン及びソース領域に設けられ、分離したｐ＋領域のコントロールゲート上に広がり、周囲の又はＲＯＭセル閾値電圧の調節打ち込みの間、或いはＲＯＭコード打ち込みの間、ｐ＋領域が形成可能である。ｐ＋コントロールゲート領域にかけられた電圧は部分的にフローティングゲートに結合されるだろう。従って、フローティングゲートのプログラミング、消去、及び読み出しはドレイン、ソース、及びコントロールゲート端子上の電圧バイアスを制御することにより成し遂げられる。
以下の表は、２つの方法でプログラム、消去、及び読み出すために使用される電圧の可能性を示している。図１及び図２のプログラムコントローラ１９及び２５はプログラミング及び消去の目的のためコントロールゲート、ソース、及びドレインに適当な電位を与えるために操作される。表１は約６０％のゲート結合率、高い閾値電圧を設定するようにプログラムする熱い電子、及び低い閾値電圧を設定するファウラ−ノルトハイム（Fowler-Nordheim）消去を仮定すると共にチャネル領域上の約９０Åの厚さの薄い酸化物を仮定する第１の方法のためのものである。
図７は更に別の配置を示しており、ドレイン領域が金属電極に結合されていないが、それどころか平面型ＲＯＭアレイのブロックトランジスタによって局部埋め込み拡散ビット線に結合されていない。従って、図７はワード線ＷＬ６２、ワード線ＷＬ６３及びワード線ＷＬ６４を含む平面型ＲＯＭアレイの一部分を示している。埋め込み拡散接地線１００、埋め込み拡散ビット線１０１、埋め込み拡散接地線１０２、及び埋め込み拡散ビット線１０３はアレイを介して互い違いになっている。フローティングゲートセルの冗長のロウは各ビット線用の１つのフローティングゲートセルで形成されている。従って、ドレイン電極１０５はビット線１０１に結合され、ドレイン電極１０６はビット線１０３に結合されている。ドレイン電極１０５及び１０６は基板の埋め込み拡散領域である。ブロック選択ワード線１０７はビット線１０１と電極１０５との間の領域の上に重なり、通常、ドレイン電極とビット線との間にチャネル領域１０８を確立する。同様に、チャネル領域１０９はビット線１０３とドレイン電極１０６との間に形成される。これらは埋め込み拡散ビット線にドレイン電極を結合する選択トランジスタを提供する。
別の実施例は、特にビット線１０１と１０３、及び接地線１００と１０２が両方のデータ及び接地のために使用される事実上の接地アレイにおいて、接地線１００および１０２に結合された追加の冗長セルを含んでいる。接地線１００及び１０２に結合された冗長セルは、水平の配置ピッチを保つため電極１０５及び１０６に関して垂直に互い違いに配ロウされたドレイン電極を含んでいるのが好ましい。
ソース拡散線１１０は通常ワード線に平行な集積回路基板に配置されている。コントロールゲート拡散線１１１は通常ワード線に平行な集積回路基板に配置され、ソース拡散線１１０から一定の間隔を置かれている。コントロールゲート拡散線１１１は反対の電導型を有する分離拡散領域１１２内に形成されている。電極１１３及び１１４はプログラム回路に結合され、拡散領域１１２及び１１１に逆バイアスを提供し、基板からのコントロールゲートの分離を提供する。ＲＯＭコード打ち込み、又は他の閾値改良打ち込みはソース拡散１１０とコントロールゲート拡散１１２，１１３との間の領域で実行される。二者択一的には、厚い酸化物分離構造が製作可能である。フローティングゲート構造１１５及び１１６はソース拡散領域１１０とドレイン電極１０５及び１０６との間の領域の上に重なり、図面に示されているようにそれぞれコントロールゲート拡散領域１１１上に広がっている。断面では、それらは図４及び図５に示すように、実質上同じ構造を有している。
図７Ａは図７の冗長エレメントのための概略シンボルを示しており、参照番号は図７の構造に対応している。この概略シンボルは以下の図８及び図１０の図で使用されている。
図８は復旧したロウの冗長につき単一ビットの構成において図７に示されるように、フローティングゲートの冗長エレメントを組み込む平面型マスクＲＯＭ回路の概要を示している。ＲＯＭアレイはアレイのＲＯＭセルに結合されたＷＬＮを通る複数のワード線ＷＬ０を含んでいる。アレイは複数の埋め込み拡散、局部ビット線２００，２０１，２０２，２０３，２０４，２０５，２０６を含み、アレイを横切って繰り返す。局部ビット線２００及び２０１との間でワード線の下の領域は、ワード線ＷＬ０に結合されたセル２１０、及びワード線ＷＬＮに結合されたセル２１１のような、ＲＯＭメモリセルを提供する。アレイのデータはチャネル領域の打ち込みによる製造中に確立される。チャネル領域に打ち込みを有するセルは高い閾値電圧を有し、それらは読み出し電位がワード線にかけられる時に電導しないようになっている。
図８に示されるアレイでは、局部ビット線２０１はブロック選択トランジスタ２２０のソースに広がっている。ブロック選択トランジスタ２２０のドレインは金属ビット線２２２（ＢＬN）に接続する金属電極２２１に結合されている。金属ビット線２２２は下にあるアレイの上に重なると共にそれから絶縁されている。同様に、局部ビット線２０３はブロック選択トランジスタ２２３に結合され、局部ビット線２０３を金属の仮想接地線２２４（ＶＧN）に接続する。局部ビット線２０５は該局部ビット線を金属ビット線２２６（ＢＬN+1）に接続するブロック選択トランジスタ２２５のソースに広がっている。あらゆる他の局部ビット線２０２，２０４，２０６は、ＢＲＴワード線及びＢＬＴワード線に結合されたセルのロウに基づいた左右の選択構造を介して一方側のビット線又は他方側の接地線のいずれかに選択的に接続可能である。ＢＲＴワード線に接続されたロウのＲＯＭセルは局部ビット線２０２と２０３との間、及び２０３と２０４との間、及び２０６と次の線との間に打ち込み部を有している。従って、ＢＲＴ信号が現れると、局部ビット線２００，２０１及び２０２がトランジスタ２３０及び２３１を介して一緒に短絡される。同様に、局部ビット線２０４，２０５及び２０６がトランジスタ２３２及び２３３を介して一緒に短絡される。ＢＬＴ信号が現れると、局部ビット線２００と２０１との間、局部ビット線２０１と２０２との間、局部ビット線２０４と２０５との間、及び局部ビット線２０５と２０６との間の打ち込み部で、トランジスタ２３４及び２３５は拡散領域２０２，２０３及び２０４を一緒に短絡させる。
ブロック選択トランジスタ２２０，２２３及び２２５はブロックワード線ＢＷＬにより制御されている。それが現れると、副アレイはビット線に結合される。さもなければ、この副アレイはビット線から分離されている。金属ビット線ＢＬN及び仮想接地線ＶＧNで復号されるれるカラムの選択に加えて、アクセスされるセルの特定のカラムはＢＲＴ及びＢＬＴ信号により決定される。従って、拡散線２０１と２０２との間のカラムが選択されると、ＢＬＴ信号が現れ、ＢＲＴ信号は弱くなる。金属ビット線２２２は局部ビット線２０１に結合されている。ＢＬＴ信号は局部ビット線２０２を局部ビット線２０３、従って仮想接地線２２４に短絡させる。従って、拡散線２０１と２０２との間のカラムのＷＬＮを介して電圧を加えられたワード線ＷＬ０を有するセルがアドレス指定される。
拡散領域２００と２０１との間のセルは又、ワード線により電圧をかけられ、電流はビット線ＢＬNに流れることができる。しかし、カラムの選択回路は仮想接地線から図８の左側に電流が流れるのを妨げ、拡散線２００と２０１との間のカラムのセルがビット線の電流の一因とはならないようになっている。そのセルを選択するため、仮想の接地線ＶＧN２２２が接地から外され、右のＶＧN-1への仮想接地線は接地に結合され、左手側のセルにビット線ＢＬNへ電流を通させる。
カラム２０２と２０３との間のセルにアクセスするため、ＢＲＴ信号は強くなり，ＢＬＴ信号は弱くなる。これはビット線２２２を局部ビット線２０２に結合し、接地線２２４を拡散線２０３に結合する。再び、拡散線２０２と２０３との間、又は拡散線２０３と２０４との間のカラムが選択されるかどうかはビット線レベルでの復号化による。
図７を参照して分かるように、ロウの冗長セルはアレイのドレインとして作動する各局部ビット線のため要求される。局部ビット線２０１と局部ビット線２０５は２個のセルのドレインとして動作するので、２個の冗長エレメント、通常は２５０と２５１であるが、それらは局部ビット線２０１に結合されている。また、２個の冗長エレメント、通常は２５２と２５３であるが、それらは局部ビット線２０５に結合されている。局部ビット線２００，２０２，２０４、及び２０６はアレイの単一セルのドレインとして動作してもよく、従って、それぞれは、通常２５７を介する２５４である単一フローティングゲートの冗長エレメントを有している。
全体のロウの冗長はＢＲＴ及びＢＬＴ信号に基づいた冗長エレメントを選択することにより提供されている。従って、冗長エレメント２５１と２５３が選択され、それぞれ局部ビット線２００と２０１との聞及び局部線２０４と２０５との間のセルを置き換える。冗長エレメント２５０と２５２が選択され、それぞれ局部ビット線２０１と２０２との間及び局部ビット線２０５と２０６との間のセルを置き換える。これらの信号はＢＬＴ信号と局部ビット領域２０１又は２０５の左又は右側のセルを示す制御信号との論理ＡＮＤ関数により、図示されているように、論理的に制御される。従って、ビット線ＢＬNが左側にセルをアクセスするために使用される時、ＡＮＤゲート２６０の入力でのＬ信号は電圧を加えられる。ビット線ＢＬNが右側にセルをアクセスするために使用される時、ＡＮＤゲート２６１の入力でのＲ信号は電圧を加えられる。同様に、領域２０２と２０３との間、文は領域２０３と２０４との間のセルが選択され、冗長セルの選択回路はＢＲＴ信号により電圧を加えられる。
図９は本発明によるフローティングゲートの冗長を有するＲＯＭデバイスの配置を示しており、冗長は置き換えのカラムとして実行される。従って、アレイは図面に示されるＷＬ４を介してワード線ＷＬ１を含んでいる。埋め込み拡散ビット線３００，３０１及び３０２はアレイに含まれ、平面型ＲＯＭアレイを確立する。単一ポリシリコンの平面型フローティングゲートセルのカラムは図９の構造の置き換えエレメントのために使用される。このカラムは図６に関して説明されたものに類似した構造を有しているが、ドレイン拡散領域に金属電極を有さず、むしろ置き換えのビット線３１０又は３１１にドレイン拡散領域を結合するための選択トランジスタを有し、アレイのワード線上の信号に反応する。従って、構造はワード線の下の基板に埋め込み拡散領域として形成された第１の置き換えビット線３１０を含んでおり、第２の埋め込み拡散３１１が同様に形成されるが、図示されているように２本のビット線間にフローティングゲートセルの形成を可能にするのに十分なように、第１の拡散線３１０から一定の間隔を置いている。これは、ドレイン電極のピッチが１個よりむしろ２個のカラムに分配されるので、ＲＯＭセルの鉛直ピッチを減少させる。従って、置き換えカラムのセルの第１カラムは、アレイのあらゆる他のワード線又は奇数番目のワード線に対応する複数のドレイン電極３１２，３１３を含んでいる。ワード線ＷＬ１及びＷＬ３は追加の埋め込み拡散ビット線３１０、及びドレイン電極３１２と３１３上に広がり、ドレイン電極と埋め込み拡散線との間に選択トランジスタ３３０，３３１を提供する。従って、ワード線ＷＬ１及びＷＬ３の一方が高電圧であると、対応するドレイン電極３１２又は３１３は置き換えのビット線３１０に結合される。
フローティングゲートセルは図面において、ドレイン電極３１２と３１３の右側に形成されている。従って、通常アレイのビット線に平行に広がるソース拡散領域３１４、及びアレイのビット線に平行に広がるコントロールゲート拡散領域３１５が形成される。コントロールゲート拡散領域３１５は反対の極性型のより深い拡散領域内部に形成される。フローティングゲート３１７と３１８は電極３１２と３１３とソース領域３１４との間のチャネル領域上、及び図面に示されているようにコントロールゲート領域３１５上に広がっている。上述したように、閾値改良打ち込み部はチャネルとして作動しない基板領域に配置される。
置き換えカラムのセルの第２カラムは偶数のワード線ＷＬ２，ＷＬ４等に結合されている。従って、ドレイン電極３２０はワード線ＷＬ２に結合されている。選択トランジスタは追加のビット線３１１とワード線ＷＬ２の下のドレイン電極３２０との間に形成されている。フローティングゲートセルは右側に形成されている。従って、ｎ拡散３２３に埋め込まれたｐ＋拡散で形成されたソース拡散線３２１とコントロールゲート拡散線３２２が提供されている。フローティングゲート構造３２４はドレインコンタクト領域３２０とソース拡散３２１との間のチャネル領域の上に重なり、コントロールゲート３２２上に広がっている。
置き換えのビット線を提供する埋め込み拡散線３１０及び３１１は、それぞれ偶数及び奇数のブロックトランジスタ３３０と３３１によって置き換えの金属線に結合されている。従って、奇数のワード線が選択されると、ブロックトランジスタ３３０が作動し、ビット線３１０をＩ／Ｏ回路に結合する。偶数のワード線が選択されると、トランジスタ３３１が作動し、追加の拡散線３１１をＩ／Ｏ回路に結合させるフローティングゲートセルに結合する。
図１０は図９により配置された冗長カラムの回路概略図を示している。従って、集積回路アレイ、通常は３５０であるが、これは図面に示されている。偶数のワード線ＷＬ０は第１のフローティングゲートセル３５１に結合され、奇数のワード線ＷＬ１はフローティングゲートセル３５２に結合されている。コントロールゲート線３５３とコントロールゲート線３５４は一緒に結合され、置き換えのカラムドライバにより作動される。同様に、接地線３５８と３５９は仮想接地供給Ｖｓｓに結合されている。選択トランジスタ３５６及び３５７は、追加のビット線３１０に結合されたフローティングゲートセル、及び追加のビット線３１１に結合されたフローティングゲートセルをブロックワード線ＢＷＬにより制御されるブロック選択トランジスタ３６０に選択的に接続する。ブロック選択トランジスタ３６０は冗長カラムを金属ビット線３６１に結合する。
図１１Ａ〜１１Ｂ、１２Ａ〜１２Ｂ、及び１３Ａ〜１３Ｂはコントロールゲートとして拡散領域を使用する別のフローティングゲートセルを示し、本発明のよる冗長を利用することができる。
図１１Ａでは、フローティングゲートメモリセルは、ｎ型拡散領域４０１とｎ型拡散領域４０２によりｐウェル４００に形成されたＮＭＯＳを使用して行われることを示している。ＮＭＯＳトランジスタのゲート４０３はｎウェル４０５に形成されたＰＭＯＳトランジスタのゲート４０４に接続されている。ＰＭＯＳトランジスタはｐ型拡散４０６と４０７により形成されている。フローティングゲートメモリセルを形成するため、拡散領域４０５と４０７は一緒に結合され、コントロールゲート端子４０８として作動する。拡散領域４０１はデバイスのドレイン４０９として作動し、拡散領域４０２はデバイスのソース４１０として作動する。作動中、ｎウェル４０５のＰＭＯＳトランジスタは作動状態にあり、拡散領域４０７と４０６との間のチャネルがコントロルゲート関数の電導領域として作動するようになっている。
図１１Ｂは図１１Ａの構造の１つの配置の平面図を示している。拡散領域４０７と４０６は図１１Ｂでは鉛直に配置され、図１１Ａで示されたそれに直交していることに注目しなさい。ＮＭＯＳトランジスタのゲート４０３及びＰＭＯＳトランジスタのゲート４０４は図１１Ｂに示されているように単一片のポリシリコンである。ｐウェル４００の拡散領域４０１と拡散領域４０２はＮＭＯＳトランジスタを提供する。薄い絶縁体はゲート４０３，４０４のポリシリコン材料を基板から分離する。
図１２Ａと図１２Ｂは本発明による冗長のために使用可能なフローティングゲートトランジスタの別の配置を示している。図１２Ａで分かるように、構造はｐウェル４３０とｎウェル４３１を含んでいる。ｎ型拡散領域４３２はｐウェル４３０に形成されドレインを提供する。ｎ型拡散領域４３３は又、ｐウェルに形成されソースとして作動する。ｎウェル４３１では、ｐ型拡散４３４が形成され、コントロールゲートとして作動する。ポリシリコンフローティングゲート４３５は構造上に堆積され、それがコントロールゲート拡散４３４上の薄い絶縁体４３６、及びソース拡散４３３とドレイン拡散４３２との間のチャネル上の薄い絶縁体４３７の上に重なるようになっている。コントロールゲート４３４とソース４３３との間の酸化物領域４３８はコントロールゲート上及びチャネル上の薄い酸化物より実質上厚い電界酸化物である。
図１２Ｂは図１２Ａに示された構造の平面図を示している。従って、ドレイン拡散４３２とソース拡散４３３はチャネル領域により分離されている。コントロールゲート拡散４３４はｎウェルに形成されている。ポリシリコン層はコントロールゲート上に配置されフローティングゲート４３５を確立する。
この構造は結合率を設定する著しい製造の柔軟性を提供し、そのためフローティングゲートのプログラミング特性が利用される。フローティングゲートのポリシリコン４３５の形状と領域及びコントロールゲートとチャネル領域の絶縁体の厚さは特別の設計使用に適合可能である。
図１３Ａと１３Ｂは本発明による使用可能な更に別のフローティングゲートセルを示している。図１３Ａに示される別のものでは、デバイスは単一のｐウェル４６０に形成されている。Ｎ＋拡散領域４６１がドレインとして使用される。Ｎ＋拡散領域４６２はソースとして使用される。Ｎ＋拡散領域４６３はコントロールゲートとして使用される。ソース領域４６２とコントロールゲート領域４６３は、重大な漏電が基板４６０のその領域に起きない十分な距離を持って互いに間隔を置かれている。チャネル４６５はドレイン及びソース領域４６１と４６２との間に確立されている。チャネル４６５はドレインとソース領域を形成する打ち込み部の前のマスクを使用して形成されている。ドレイン、ソース、及びゲート領域を形成した後、ポリシリコン層はコントロールゲート領域４６３上にフローティングゲート４６６を形成するために堆積される。
フローティングゲート４６６の下の酸化物４６７は特定の設計に適合するようにポテンシャル障壁を通り抜け又は熱い電子の注入のために設計されている。コントロールゲート４６３上の酸化物４６８はより厚くすることができる。再び、これらのパラメータは特定の手段の仕様により設計されている。
領域４７０はＰ＋＋ドーピング、又はコントロールゲート４６３とソース４６２との間のトランジスタのような領域（寄生トランジスタ）の閾値を上げる他の打ち込み部で打ち込まれ、電流を妨げる。これは又、領域のより薄い酸化物を与える。
図１３Ｂは同様の参照番号で、図１３Ａの構造の平面図を示している。図１２Ｂのように、この例ではドレインとソースがＴ型で配置されていることが分かる。他の形状が使用されてもよい。コントロールゲート領域４６３はソース領域４６２から間隔を置かれている。フローティングゲート４６６は設計されるフローティングゲートセルの仕様に適合するように、コントロールゲートとソースとドレインとの間の容量結合率を提供するように設計された形状を有している。
図１４は同様の参照番号で、打ち込み領域４７０を誘電体を充満した溝又は厚い酸化物４７５で置き換えることにより修正された図３の構造を示している。厚い酸化物４７５は寄生トランジスタの形成の防止により、領域４６２と４６３との間の分離を提供する。
従って、本発明により、いろいろなフローティングゲート構造が利用可能であり、読み出し専用メモリチップに冗長を提供することができる。また、これらの技術は特定の使用に適合するように、他の型のメモリチップにも適用できる。本発明により利用可能なフローティングゲートデバイスのいろいろな配置は、水平に配置されるフローティングゲートの冗長セルが使用されるメモリ構造の範囲を著しく向上させる。
従って、本発明はメモリ回路、特に平面型マスクＲＯＭアレイのの冗長エレメントのようなフローティングゲートメモリセルの使用を提供し、これは冗長エレメントのような単一ポリシリコンの不揮発性メモリデバイスの使用に基づいている。冗長エレメントはデバイスの厚い電界酸化物領域なしで行うことができ、マスクＲＯＭデバイスに特に重要な平面型配置を保つ。コントロールゲートはｎ型領域内部のｐ型領域に形成され、ｎ型領域はｐ型基板に存在している。これは、ｐ型及びｎ型領域のバイアスの極性を変えることにより、フローティングゲートポリをコントロールゲートを介して正又は負の電圧のいずれかに結合させる。ｐ型コントロールゲート領域は、アレイのため周辺装置の閾値調節打ち込みの間、又はＲＯＭセルの調節打ち込みの間のいずれかの間に形成させることができる。更に、領域はＲＯＭコード打ち込み段階の間に形成されることができ、ＲＯＭコード打ち込みプロセスのホウ素打ち込みはフローティングゲートポリを貫通し、ポリシリコンの下に存在する。
フローティングゲートを負に充電させるため、上述したように熱い電子のプログラミング又はＦ−Ｎトンネルのプログラミングが利用可能である。更に、フローティングゲートの負の電荷を取り除くことは、デバイスのチャネル及びソース／ドレインへのＦ−Ｎトンネルによって、又はゲートが初めに負にバイアスされるソース又はドレイン領域を介してのみ成し遂げられる。本発明は、製造プロセスの生産高を著しく向上しながら、非常に密集しているマスクＲＯＭデバイスへの冗長の適用を可能にする。
本発明の好適な実施例の前述した説明は、例証と説明の目的のため示された。本発明を開示された正確な形式に徹底又は限定することを意図するものではない。明らかに、多くの修正及び変更がこの分野の熟練した実務家にとって明白である。発明の範囲は以下の特許請求の範囲及びそれらと同等なものにより定義されることを意図している。
Claims (19)
- 複数のロウとカラムに配置された読み出し専用メモリセルのアレイと、
フローティングゲートメモリセルの追加のロウと、
前記読み出し専用メモリセルのアレイに結合し、アドレス指定したロウ又はカラムを選択するためアレイのロウ又はカラムに対応するアドレスに応答するロウデコーダ又はカラムデコーダと、
前記追加のロウにより置き換えられる前記アレイの欠陥のあるロウを確認するプログラム可能な記憶装置を含み、前記欠陥のあるロウに対応するアドレスに応じて、前記欠陥のあるロウの代わりに前記追加のロウを選択する制御回路と、
前記追加のロウを前記欠陥のあるロウのデータでプログラムするため前記追加のロウへのアクセスを提供する回路とを含み、
さらに、前記読み出し専用メモリセルのアレイがセルの複数のブロックと、前記ブロックの対応するカラムのセルに結合する複数の局部ビット線とを含み、前記フローティングゲートメモリセルの追加のロウが、所定の前記ブロックの前記局部ビット線に結合することを特徴とする読み出し専用メモリデバイス。 - 複数のロウとカラムに配置された読み出し専用メモリセルのアレイと、
フローティングゲートメモリセルの追加のカラムと、
前記読み出し専用メモリセルのアレイに結合し、アドレス指定したロウ又はカラムを選択するためアレイのロウ又はカラムに対応するアドレスに応答するロウデコーダ又はカラムデコーダと、
前記追加のカラムにより置き換えられる前記アレイの欠陥のあるカラムを確認するプログラム可能な記憶装置を含み、前記欠陥のあるカラムに対応するアドレスに応じて、前記欠陥のあるカラムの代わりに前記追加のカラムを選択する制御回路と、
前記追加のカラムを前記欠陥のあるカラムのデータでプログラムするため前記追加のカラムへのアクセスを提供する回路とを含み、
前記フローティングゲートメモリセルの追加のカラムが、前記読み出し専用メモリセルのアレイの複数のワード線の内の対応するワード線に結合することを特徴とする読み出し専用メモリデバイス。 - 前記フローティングゲートメモリセルの追加のロウ又はカラムが半導体基板中の埋め込み拡散コントロールゲートを有するフローティングゲートメモリセルのロウ又はカラムを含む請求項１又は請求項２に記載の読み出し専用メモリデバイス。
- 前記読み出し専用メモリセルのアレイがＭＯＳマスクＲＯＭセルのアレイを含む請求項１又は請求項２に記載の読み出し専用メモリデバイス。
- 前記読み出し専用メモリセルのアレイがＭＯＳマスクＲＯＭセルのアレイを含み、前記フローティングゲートメモリセルの追加のロウ又はカラムが半導体基板中の埋め込み拡散コントロールゲートを有するフローティングゲートメモリセルのロウ又はカラムを含む請求項１又は請求項２に記載の読み出し専用メモリデバイス。
- 前記読み出し専用メモリセルのアレイがＭＯＳマスクＲＯＭセルの平面型アレイを含み、前記フローティングゲートメモリセルの追加のロウ又はカラムが半導体基板中の埋め込み拡散コントロールゲート、ソース及びドレインを有すると共に、前記埋め込み拡散コントロールゲート及び前記ソースとドレインとの間のチャネル領域に容量結合されたフローティングゲートを有するフローティングゲートメモリセルのロウ又はカラムを含む請求項１又は請求項２に記載の読み出し専用メモリデバイス。
- 前記フローティングゲートメモリセルの追加のロウ又はカラムの内の特定のフローティングゲートメモリセルと結合する分離構造を含み、前記埋め込み拡散コントロールゲートを前記特定のフローティングゲートメモリセルの前記ソースから分離する請求項６に記載の読み出し専用メモリデバイス。
- 前記分離構造が前記半導体基板中のドープト領域を含み、前記特定のフローティングゲートメモリセルのフローティングゲートの下に寄生トランジスタのための高い閾値を引き起こす請求項７に記載の読み出し専用メモリデバイス。
- 前記分離構造が前記半導体基板中に広がる前記特定のフローティングゲートメモリセルのフローティングゲートの下の誘電体を含む請求項７に記載の読み出し専用メモリデバイス。
- 第１の電導型の半導体基板と、
前記半導体基板中に、第１の方向に平行に配置された第２の電導型の複数の電導性埋め込み拡散線と、
前記複数の電導性埋め込み拡散線の上に重なると共にそれから絶縁され、第１の方向に直交して平行に配置された複数のワード線であって、前記ワード線の下で前記導電性埋め込み拡散線の各対の間の前記半導体基板の領域が読み出し専用メモリセルのアレイのためのチャネル領域を提供するようになっている複数のワード線と、
前記アレイのサブセットの前記チャネル領域で、前記アレイにデータを確立する打ち込み部と、
前記複数のワード線と前記複数の電導性埋め込み拡散線の上に重なると共にそれらから絶縁された複数のビット線導体と、
前記複数の電導性埋め込み拡散線と前記複数のビット線導体とに結合され、前記電導性埋め込み拡散線を対応する前記ビット線導体に選択的に接続する回路と、
前記複数の対応するビット線導体に結合し前記アレイのカラムに対応するアドレスに応じてアドレス指定したカラムを出力回路に選択的に接続するカラムデコーダと、
前記複数のワード線に結合し前記アレイのロウに対応するアドレスに応じてアドレス指定したロウのワード線を選択するロウデコーダと、
前記半導体基板中に、前記複数のワード線に平行に配置される第２の電導型の第１の追加の埋め込み拡散線と、
前記半導体基板中に、前記複数のワード線に平行に配置され、前記第１の追加の埋め込み拡散線から分離した第２の追加の埋め込み拡散線と、
前記半導体基板中に、前記複数の電導性埋め込み拡散線の内の対応するものに近接して配置された第２の電導型の複数の埋め込み拡散ドレイン電極と、
前記複数の電導性埋め込み拡散線と前記複数の埋め込み拡散ドレイン電極に近接すると共にそれらから絶縁し、前記複数のワード線に平行に配置された追加の導体であって、前記複数の電導性埋め込み拡散線と前記複数の埋め込み拡散ドレイン電極との間の前記半導体基板の領域が、前記追加の導体の信号に応じて前記複数の埋め込み拡散ドレイン電極を前記複数の電導性埋め込み拡散線の内の対応するものに接続する選択トランジスタのための１セットのチャネル領域を提供するようになっている追加の導体と、
対応する前記埋め込み拡散ドレイン電極と前記第１の追加の埋め込み拡散線との間の領域上にそれぞれ重なると共に前記第２の追加の埋め込み拡散線上に広がる複数のフローティングゲートであって、前記第１の追加の埋め込み拡散線と前記複数の埋め込み拡散ドレイン電極との間の前記半導体基板の領域がフローティングゲートメモリセルのロウのためのチャネル領域を提供し、前記第１の追加の埋め込み拡散線が前記フローティングゲートメモリセルのロウのためのソース領域を提供し、及び前記第２の追加の埋め込み拡散線が前記フローティングゲートメモリセルのロウのためのコントロールゲートを提供するように配置された複数のフローティングゲートと、
前記アレイの欠陥のあるロウを確認し前記フローティングゲートメモリセルのロウにより置き換えられるプログラム可能な記憶装置を含み、前記欠陥のあるロウに対応するアドレスに応じて、前記欠陥のあるロウの代わりに前記フローティングゲートメモリセルのロウにアクセスする制御回路と、
前記フローティングゲートメモリセルのロウを前記欠陥のあるロウのデータでプログラムするため前記フローティングゲートメモリセルのロウにアクセスを提供する回路とを含むことを特徴とするメモリデバイス。 - 前記第２の追加の埋め込み拡散線が前記半導体基板中の第２の電導型の分離埋め込み拡散領域と、前記分離埋め込み拡散領域の内部の第１の電導型のコントロールゲート埋め込み拡散領域とを含み、前記コントロールゲート埋め込み拡散領域及び前記分離埋め込み拡散領域が、正及び負のバイアス電位が前記コントロールゲート埋め込み拡散領域に加えられるようにアクセスを提供する回路に結合された請求項１０に記載のメモリデバイス。
- 前記第２の追加の埋め込み拡散線が第２の電導型のコントロールゲート埋め込み拡散領域を含み、前記第２の追加の埋め込み拡散線を前記第１の追加の埋め込み拡散線から分離する分離構造を含んでいる請求項１０に記載のメモリデバイス。
- 前記分離構造が前記半導体基板中の１つの第１の電導型のドープト領域又は複数の第１の電導型のドープト領域を含み、前記フローティングゲートメモリセルのロウの前記フローティングゲートの下に寄生トランジスタのための高い閾値を引き起こす請求項１２に記載のメモリデバイス。
- 前記分離構造が前記フローティングゲートメモリセルのロウの前記フローティングゲートの下の誘電体を含む請求項１２に記載のメモリデバイス。
- 第１の電導型の半導体基板と、
前記半導体基板中に、第１の方向に平行に配置された第２の電導型の複数の電導性埋め込み拡散線と、
前記複数の電導性埋め込み拡散線の上に重なると共にそれから絶縁され、第１の方向に直交して平行に配置された複数のワード線であって、前記ワード線の下で前記電導性埋め込み拡散線の各対の間の前記半導体基板の領域が読み出し専用メモリセルのアレイのためのチャネル領域を提供するようになっている複数のワード線と、
前記アレイのサブセットの前記チャネル領域で、前記アレイにデータを確立する打ち込み部と、
前記複数のワード線と前記複数の電導性埋め込み拡散線の上に重なると共にそれらから絶縁された複数のビット線導体と、
前記複数の電導性埋め込み拡散線と前記複数のビット線導体とに結合され、前記電導性埋め込み拡散線を対応する前記ビット線導体に選択的に接続する回路と、
前記複数のビット線導体に結合し前記アレイのカラムに対応するアドレスに応じてアドレス指定したカラムを出力回路に選択的に接続するカラムデコーダと、
前記複数のワード線に結合し前記アレイのロウに対応するアドレスに応じてアドレス指定したロウのワード線を選択するロウデコーダと、
前記半導体基板中に、前記複数の電導性埋め込み拡散線に平行に配置される第２の電導型の第１の追加の埋め込み拡散線と、
前記半導体基板中に、前記複数の電導性埋め込み拡散線に平行に配置される第２の電導型の第２の追加の埋め込み拡散線と、
前記半導体基板中に、前記複数の電導性埋め込み拡散線に平行に配置され、前記半導体基板から分離した第３の追加の埋め込み拡散線と、
前記半導体基板中に、前記複数のワード線の内の対応するものに近接して配置された第２の電導型の複数の埋め込み拡散ドレイン電極であって、前記複数のワード線が前記第１の追加の埋め込み拡散線と前記複数の埋め込み拡散ドレイン電極の内の対応するものとの間の領域上に広がり、前記第１の追加の埋め込み拡散線と前記複数の埋め込み拡散ドレイン電極との間の前記半導体基板の領域が前記対応するワード線の信号に応じて前記複数の埋め込み拡散ドレイン電極の内の選択した埋め込み拡散ドレイン電極を前記第１の追加の埋め込み拡散線に接続する選択トランジスタのための１セットのチャネル領域を提供するようになっている複数の埋め込み拡散ドレイン電極と、
対応する前記埋め込み拡散ドレイン電極と前記第２の追加の埋め込み拡散線との間の領域上にそれぞれ重なると共に前記第３の追加の埋め込み拡散線上に広がる複数のフローティングゲートであって、前記第２の追加の埋め込み拡散線と前記複数の埋め込み拡散ドレイン電極との間の前記半導体基板の領域がフローティングゲートメモリセルのカラムのためのチャネル領域を提供し、前記第２の追加の埋め込み拡散線が前記フローティングゲートメモリセルのカラムのためのソース領域を提供し、及び前記第３の追加の埋め込み拡散線が前記フローティングゲートメモリセルのカラムのためのコントロールゲートを提供するように配置された複数のフローティングゲートと、
前記アレイの欠陥のあるカラムを確認し前記フローティングゲートメモリセルのカラムにより置き換えられるプログラム可能な記憶装置を含み、前記欠陥のあるカラムに対応するアドレスに応じて、前記欠陥のあるカラムの代わりに前記フローティングゲートメモリセルのカラムにアクセスする制御回路と、
前記フローティングゲートメモリセルのカラムを前記欠陥のあるカラムのデータでプログラムするため前記フローティングゲートメモリセルのカラムにアクセスを提供する回路とを含むことを特徴とするメモリデバイス。 - 前記第３の追加の埋め込み拡散線が前記半導体基板中の第２の電導型の分離埋め込み拡散領域と、前記分離埋め込み拡散領域の内部の第１の電導型のコントロールゲート埋め込み拡散領域とを含み、前記コントロールゲート埋め込み拡散領域及び前記分離埋め込み拡散領域が、正及び負のバイアス電位が前記コントロールゲート埋め込み拡散領域に加えられるようにアクセスを提供する回路に結合された請求項１５に記載のメモリデバイス。
- 前記第３の追加の埋め込み拡散線が第２の電導型のコントロールゲート埋め込み拡散領域を含み、前記第３の追加の埋め込み拡散線を前記第２の追加の埋め込み拡散線から分離する分離構造を含んでいる請求項１５に記載のメモリデバイス。
- 前記分離構造が前記半導体基板中の１つの第１の電導型のドープト領域又は複数の第１の電導型のドープト領域を含み、前記フローティングゲートメモリセルのカラムの前記フローティングゲートの下に寄生トランジスタのための高い閾値を引き起こす請求項１７に記載のメモリデバイス。
- 前記分離構造が前記フローティングゲートメモリセルのカラムの前記フローティングゲートの下の誘電体を含む請求項１７に記載のメモリデバイス。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US1996/017300 WO1998019343A1 (en) | 1996-10-28 | 1996-10-28 | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001511308A JP2001511308A (ja) | 2001-08-07 |
| JP2001511308A5 JP2001511308A5 (ja) | 2004-09-02 |
| JP4040102B2 true JP4040102B2 (ja) | 2008-01-30 |
Family
ID=22256031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52040198A Expired - Lifetime JP4040102B2 (ja) | 1996-10-28 | 1996-10-28 | 冗長エレメントとして単一ポリシリコンフローティングゲートトランジスタを使用するメモリ冗長回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0946988B1 (ja) |
| JP (1) | JP4040102B2 (ja) |
| DE (1) | DE69635842T2 (ja) |
| WO (1) | WO1998019343A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404006B2 (en) | 1998-12-01 | 2002-06-11 | Vantis Corporation | EEPROM cell with tunneling across entire separated channels |
| US6294810B1 (en) | 1998-12-22 | 2001-09-25 | Vantis Corporation | EEPROM cell with tunneling at separate edge and channel regions |
| DE60043651D1 (de) * | 1999-02-01 | 2010-02-25 | Renesas Tech Corp | Integrierte halbleiterschaltung und nichtflüchtiges speicherelement |
| US6294811B1 (en) | 1999-02-05 | 2001-09-25 | Vantis Corporation | Two transistor EEPROM cell |
| US6172392B1 (en) * | 1999-03-29 | 2001-01-09 | Vantis Corporation | Boron doped silicon capacitor plate |
| EP1091408A1 (en) | 1999-10-07 | 2001-04-11 | STMicroelectronics S.r.l. | Non-volatile memory cell with a single level of polysilicon |
| EP1096575A1 (en) | 1999-10-07 | 2001-05-02 | STMicroelectronics S.r.l. | Non-volatile memory cell with a single level of polysilicon and corresponding manufacturing process |
| KR100667909B1 (ko) * | 2005-12-29 | 2007-01-11 | 매그나칩 반도체 유한회사 | 비휘발성 반도체 메모리 장치 |
| US7391647B2 (en) * | 2006-04-11 | 2008-06-24 | Mosys, Inc. | Non-volatile memory in CMOS logic process and method of operation thereof |
| US7612397B2 (en) | 2006-11-10 | 2009-11-03 | Sharp Kabushiki Kaisha | Memory cell having first and second capacitors with electrodes acting as control gates for nonvolatile memory transistors |
| WO2023157724A1 (ja) * | 2022-02-16 | 2023-08-24 | 株式会社ソシオネクスト | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5089433A (en) * | 1988-08-08 | 1992-02-18 | National Semiconductor Corporation | Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture |
| US4970565A (en) * | 1988-09-01 | 1990-11-13 | Atmel Corporation | Sealed charge storage structure |
| EP0357333B1 (en) * | 1988-09-01 | 1994-12-28 | Atmel Corporation | Sealed charge storage structure |
| JPH0793380B2 (ja) * | 1989-03-10 | 1995-10-09 | 富士通株式会社 | 半導体装置 |
| JP3083547B2 (ja) * | 1990-07-12 | 2000-09-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5504706A (en) * | 1993-10-12 | 1996-04-02 | Texas Instruments Incorporated | Low voltage Fowler-Nordheim flash EEPROM memory array utilizing single level poly cells |
-
1996
- 1996-10-28 EP EP96937051A patent/EP0946988B1/en not_active Expired - Lifetime
- 1996-10-28 DE DE69635842T patent/DE69635842T2/de not_active Expired - Lifetime
- 1996-10-28 WO PCT/US1996/017300 patent/WO1998019343A1/en active IP Right Grant
- 1996-10-28 JP JP52040198A patent/JP4040102B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001511308A (ja) | 2001-08-07 |
| EP0946988A4 (en) | 2000-04-05 |
| DE69635842D1 (de) | 2006-04-27 |
| DE69635842T2 (de) | 2006-11-30 |
| EP0946988B1 (en) | 2006-02-22 |
| WO1998019343A1 (en) | 1998-05-07 |
| EP0946988A1 (en) | 1999-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4981661B2 (ja) | 分割チャネルアンチヒューズアレイ構造 | |
| US6191975B1 (en) | Non-volatile NAND type semiconductor memory device with stacked gate memory cells and a stacked gate select transistor | |
| US6285584B1 (en) | Method to implement flash memory | |
| KR101146405B1 (ko) | 고속 ｏｔｐ 검출 스킴 | |
| KR100698340B1 (ko) | 축소된 페이지 사이즈 프로그램과 소거를 가진 이이피롬 | |
| US8325522B2 (en) | Memory array of floating gate-based non-volatile memory cells | |
| US7835184B2 (en) | EEPROM memory cell with first-dopant-type control gate transister, and second-dopant type program/erase and access transistors formed in common well | |
| JPH0845292A (ja) | メモリセル、フラッシュｅｅｐｒｏｍ、メモリセルを消去する方法、およびフラッシュｅｅｐｒｏｍメモリセルを制御する方法 | |
| JPH0451917B2 (ja) | ||
| JP3906177B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH05198779A (ja) | 反転層を含む半導体メモリ・セルおよびメモリ・アレイ | |
| JPH1032269A (ja) | 半導体装置 | |
| US6031771A (en) | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements | |
| US5047814A (en) | E2 PROM cell including isolated control diffusion | |
| JP2007335718A (ja) | 不揮発性メモリ及びその製造方法 | |
| JP4040102B2 (ja) | 冗長エレメントとして単一ポリシリコンフローティングゲートトランジスタを使用するメモリ冗長回路 | |
| US4845538A (en) | E2 prom cell including isolated control diffusion | |
| US7449744B1 (en) | Non-volatile electrically alterable memory cell and use thereof in multi-function memory array | |
| JP4504518B2 (ja) | フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 | |
| US5247346A (en) | E2 PROM cell array including single charge emitting means per row | |
| JP2007335717A (ja) | 不揮発性メモリ及びその製造方法 | |
| US6240021B1 (en) | Nonvolatile semiconductor memory device improved in readout operation | |
| JPH06291287A (ja) | 不揮発性半導体記憶装置 | |
| EP0728367B1 (en) | A flash eprom transistor array and method for manufacturing the same | |
| US6459615B1 (en) | Non-volatile memory cell array with shared erase device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070525 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070709 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071016 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |