JPH0414871A - 不揮発性半導体記憶装置及びその消去及び書き込み方法 - Google Patents
不揮発性半導体記憶装置及びその消去及び書き込み方法Info
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- JPH0414871A JPH0414871A JP2119395A JP11939590A JPH0414871A JP H0414871 A JPH0414871 A JP H0414871A JP 2119395 A JP2119395 A JP 2119395A JP 11939590 A JP11939590 A JP 11939590A JP H0414871 A JPH0414871 A JP H0414871A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フローティングゲートを存し電気的書き込
み消去可能な複数のメモリトランジスタを含んだ不揮発
性半導体記憶装置に関するものである。
み消去可能な複数のメモリトランジスタを含んだ不揮発
性半導体記憶装置に関するものである。
第５図はＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ
−３ｔａｔｅ Ｃ１ｒｃｕｆｔｓ、 Ｖｏｌ 、２４．
ｐｐ、１２３ｇ−ｔ２４ｇ（１９８９）ｌ： Ｍ 示
すｉｔ ｔ： 従来のＮＡＮＤ型ＥＥＦＲＯＭのメモリ
トランジスタ群を示す断面図、第６図はその等価回路図
である。第５図において、１はＰ型半導体基板であり、
２はＮ型の拡散領域である。これらＮ拡散領域２゜２間
のＰ型半導体基板１の表面部をチャネル領域とした選択
トランジスタＱ１、メモリトランジスタＭ１〜Ｍ８及び
選択トランジスタＱ２が直列ニ接続されている。第５図
及び第６図に示すように、選択トランジスタＱ１及びＱ
２は１層ゲートであり、一方、メモリトランジスタＭ１
〜Ｍ８はフローティングゲートＦＧとコントロールゲー
トＣＧから成る２層ゲート構造である。そして、フロー
ティングゲートＦＧ下のゲート酸化膜（トンネル酸化膜
）はトンネル現象が生じる程度の膜厚に設定されている
。
−３ｔａｔｅ Ｃ１ｒｃｕｆｔｓ、 Ｖｏｌ 、２４．
ｐｐ、１２３ｇ−ｔ２４ｇ（１９８９）ｌ： Ｍ 示
すｉｔ ｔ： 従来のＮＡＮＤ型ＥＥＦＲＯＭのメモリ
トランジスタ群を示す断面図、第６図はその等価回路図
である。第５図において、１はＰ型半導体基板であり、
２はＮ型の拡散領域である。これらＮ拡散領域２゜２間
のＰ型半導体基板１の表面部をチャネル領域とした選択
トランジスタＱ１、メモリトランジスタＭ１〜Ｍ８及び
選択トランジスタＱ２が直列ニ接続されている。第５図
及び第６図に示すように、選択トランジスタＱ１及びＱ
２は１層ゲートであり、一方、メモリトランジスタＭ１
〜Ｍ８はフローティングゲートＦＧとコントロールゲー
トＣＧから成る２層ゲート構造である。そして、フロー
ティングゲートＦＧ下のゲート酸化膜（トンネル酸化膜
）はトンネル現象が生じる程度の膜厚に設定されている
。
また、第６１ｉ！Ｊに示すように、選択トランジスタＱ
１のＮ拡散領域（ドレイン領域）２がビット線ＢＬに接
続され、選択トランジスタＱ２のＮ拡散領域（ソース領
域）２がソース線ＳＬに接続されており、選択トランジ
スタＱ１及びＱ２のゲートには制御信号ＳＧＩ及びＳＧ
２が印加され、メモリトランジスタＭ１〜Ｍ８のコント
ロールゲートＣＧにはそれぞれ制御信号ＣＧＩ〜ＣＧ８
が印加される。
１のＮ拡散領域（ドレイン領域）２がビット線ＢＬに接
続され、選択トランジスタＱ２のＮ拡散領域（ソース領
域）２がソース線ＳＬに接続されており、選択トランジ
スタＱ１及びＱ２のゲートには制御信号ＳＧＩ及びＳＧ
２が印加され、メモリトランジスタＭ１〜Ｍ８のコント
ロールゲートＣＧにはそれぞれ制御信号ＣＧＩ〜ＣＧ８
が印加される。
このような構成において、メモリトランジスタＭ１〜Ｍ
８の消去は全メモリトランジスタＭ１〜Ｍ８に対し一括
して行っており、ビット線ＢＬ及びソース線ＳＬをそれ
ぞれ接地し、制御信号ＳＧ１、ＣＧＩ 〜ＣＧ８を１．
７ Ｖ ｌ：：設定し、制御信号ＳＧ２を５ｖに設定す
る。
８の消去は全メモリトランジスタＭ１〜Ｍ８に対し一括
して行っており、ビット線ＢＬ及びソース線ＳＬをそれ
ぞれ接地し、制御信号ＳＧ１、ＣＧＩ 〜ＣＧ８を１．
７ Ｖ ｌ：：設定し、制御信号ＳＧ２を５ｖに設定す
る。
このように設定すると、フローティングゲートＦＧ下の
トンネル酸化膜に高電界がががりトンネル現象によりフ
ローティングゲートＦＧに電子が蓄積されることにより
、メモリトランジスタＭ１〜Ｍ８すべての閾値が高くな
り、２Ｖ程度（“１”書き込み）になる。
トンネル酸化膜に高電界がががりトンネル現象によりフ
ローティングゲートＦＧに電子が蓄積されることにより
、メモリトランジスタＭ１〜Ｍ８すべての閾値が高くな
り、２Ｖ程度（“１”書き込み）になる。
一方、不揮発な書き込みはソース線ＳＬ側のメモリトラ
ンジスタＭ８からＭｌにかけて順次行っている。以下、
メモリトランジスタＭ８に書き込む例を説明する。制御
信号ＳＧＩ、ＣＧＩ〜ＣＧ７を２２Ｖに設定し、制御信
号ＳＧ２と書き込み対象のメモリトランジスタＭ８の制
御信号ＣＧ８を接地する。そして、書き込みデータが“
１゛の場合ビット線ＢＬに１１． Ｖを印加する。
ンジスタＭ８からＭｌにかけて順次行っている。以下、
メモリトランジスタＭ８に書き込む例を説明する。制御
信号ＳＧＩ、ＣＧＩ〜ＣＧ７を２２Ｖに設定し、制御信
号ＳＧ２と書き込み対象のメモリトランジスタＭ８の制
御信号ＣＧ８を接地する。そして、書き込みデータが“
１゛の場合ビット線ＢＬに１１． Ｖを印加する。
このように設定すると、全メモリトランジスタＭ１〜Ｍ
８すべてのコントロールゲート・ドレイン間の電位差が
１１ｖとなり、フローティングケート・ドレイン間のト
ンネル酸化膜に誘起される電界はトンネル現象を引き起
こすには充分てなく、フローティングゲートＦＧに蓄積
された電荷量は変化しない。
８すべてのコントロールゲート・ドレイン間の電位差が
１１ｖとなり、フローティングケート・ドレイン間のト
ンネル酸化膜に誘起される電界はトンネル現象を引き起
こすには充分てなく、フローティングゲートＦＧに蓄積
された電荷量は変化しない。
一方、書き込みデータが０′の場合ビット線ＢＬに２２
Ｖを印加する。このように設定すると、書き込み対象で
ないメモリトランジスタＭ１〜Ｍ７のコントロールゲー
ト・ドレイン間の電位差がＯｖとなり、フローティング
ゲート・ドレイン間のトンネル酸化膜に誘起される電界
はＯであり、トンネル現象を引き起こさず、フローティ
ングゲートＦＧに蓄積された電荷量は変化しない。逆に
、書き込み対象のメモリトランジスタＭ８のコントロー
ルゲート・ドレイン間の電位差が２２Ｖとなり、ブロー
ティングゲート・ドレイン間のトンネル酸化膜に誘起さ
れる電界はトンネル現象を引き起こし、フローティング
ゲートＦＧに蓄積された電荷がドレイン側に引き抜かれ
閾値が低くなり、３Ｖ程度（“０２書き込み）になる。
Ｖを印加する。このように設定すると、書き込み対象で
ないメモリトランジスタＭ１〜Ｍ７のコントロールゲー
ト・ドレイン間の電位差がＯｖとなり、フローティング
ゲート・ドレイン間のトンネル酸化膜に誘起される電界
はＯであり、トンネル現象を引き起こさず、フローティ
ングゲートＦＧに蓄積された電荷量は変化しない。逆に
、書き込み対象のメモリトランジスタＭ８のコントロー
ルゲート・ドレイン間の電位差が２２Ｖとなり、ブロー
ティングゲート・ドレイン間のトンネル酸化膜に誘起さ
れる電界はトンネル現象を引き起こし、フローティング
ゲートＦＧに蓄積された電荷がドレイン側に引き抜かれ
閾値が低くなり、３Ｖ程度（“０２書き込み）になる。
なお、他のメモリトランジスタＭｉ（ｉ−１〜７）への
書き込みは、ＣＧＩ−ＣＧ（ｆ−１）を２２Ｖに設定し
、制御信号ＣＧ１−ＣＧ３を接地し他は上記したメモリ
トランジスタＭ８に書き込む例と同様に行う。このよう
にしてメモリトランジスタＭ８〜Ｍ１の書き込みが順次
行われる。
書き込みは、ＣＧＩ−ＣＧ（ｆ−１）を２２Ｖに設定し
、制御信号ＣＧ１−ＣＧ３を接地し他は上記したメモリ
トランジスタＭ８に書き込む例と同様に行う。このよう
にしてメモリトランジスタＭ８〜Ｍ１の書き込みが順次
行われる。
また、メモリトランジスタＭ８の記憶内容を読み出す場
合は、制御信号ＳＧＩ、ＳＧ２及び読み出し対象でない
メモリトランジスタＭｌ−Ｍ７の制御信号ＣＧＩ−ＣＧ
７を５Ｖに設定し、読み出し対象のメモリトランジスタ
Ｍ８の制御信号ＣＧ８を接地して行う。このように設定
すると、選択トランジスタＱｌ、Ｑ２及びメモリトラン
ジスタＭ１〜Ｍ７はオンする。そして、読み出し対象の
メモリトランジスタＭ８が“１′を記憶しておれば閾値
は２ｖであるためオフし、“０”を記憶しておれば閾値
は一３Ｖであるためオンする。この読み出し対象のメモ
リトランジスタＭ８のオン、オフにより全メ・モリトラ
ンジスタＭ１〜Ｍ８を介して、ビット線ＢＬからソース
線ＳＬにかけて電流が流れるか否かを図示しないセンス
アンプにより検出することにより、メモリトランジスタ
Ｍ８の記憶内容を読み出す。
合は、制御信号ＳＧＩ、ＳＧ２及び読み出し対象でない
メモリトランジスタＭｌ−Ｍ７の制御信号ＣＧＩ−ＣＧ
７を５Ｖに設定し、読み出し対象のメモリトランジスタ
Ｍ８の制御信号ＣＧ８を接地して行う。このように設定
すると、選択トランジスタＱｌ、Ｑ２及びメモリトラン
ジスタＭ１〜Ｍ７はオンする。そして、読み出し対象の
メモリトランジスタＭ８が“１′を記憶しておれば閾値
は２ｖであるためオフし、“０”を記憶しておれば閾値
は一３Ｖであるためオンする。この読み出し対象のメモ
リトランジスタＭ８のオン、オフにより全メ・モリトラ
ンジスタＭ１〜Ｍ８を介して、ビット線ＢＬからソース
線ＳＬにかけて電流が流れるか否かを図示しないセンス
アンプにより検出することにより、メモリトランジスタ
Ｍ８の記憶内容を読み出す。
なお、他のメモリトランジスタＭｉ（ｉ−１〜７）への
読み出しは、制御信号ＣＧｉを接地し、制御信号ＣＧｉ
以外の制御信号ＣＧＩ〜ＣＧ８を５Ｖに設定してメモリ
トランジスタＭ８の記憶内容を読み出す場合と同様に行
う。このようにしてメモリトランジスタＭ１〜Ｍ８の読
み出しが順次行われる。
読み出しは、制御信号ＣＧｉを接地し、制御信号ＣＧｉ
以外の制御信号ＣＧＩ〜ＣＧ８を５Ｖに設定してメモリ
トランジスタＭ８の記憶内容を読み出す場合と同様に行
う。このようにしてメモリトランジスタＭ１〜Ｍ８の読
み出しが順次行われる。
従来のＮＡＮＤ型ＥＥＦＲＯＭは以上のように構成され
ており、１ビツトのデータか１つのメモリトランジスタ
で記憶され、かつ、ビット線ＢＬと直接電気的接続を図
るべきＮ拡散領域２が少なくて済むため、高集積化か可
能という優れた特徴を有している。
ており、１ビツトのデータか１つのメモリトランジスタ
で記憶され、かつ、ビット線ＢＬと直接電気的接続を図
るべきＮ拡散領域２が少なくて済むため、高集積化か可
能という優れた特徴を有している。
しかしながら、８個のメモリトランジスタＭ１〜Ｍ８が
直列に接続されており、読み出し時におけるビット線Ｂ
Ｌからソース線ＳＬへの電流経路に８個のメモリトラン
ジスタＭ１〜Ｍ８すべてを介することになるため、ビッ
ト線ＢＬからソース線ＳＬに流れる電流量は少なくなり
、読み出しに時間がかかってしまうという問題点があっ
た。
直列に接続されており、読み出し時におけるビット線Ｂ
Ｌからソース線ＳＬへの電流経路に８個のメモリトラン
ジスタＭ１〜Ｍ８すべてを介することになるため、ビッ
ト線ＢＬからソース線ＳＬに流れる電流量は少なくなり
、読み出しに時間がかかってしまうという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たもので、高集積度を維持しつつ、高速読み出しを行う
ことができる電気的書込、消去可能な不揮発性半導体記
憶装置を得ることを目的とする。
たもので、高集積度を維持しつつ、高速読み出しを行う
ことができる電気的書込、消去可能な不揮発性半導体記
憶装置を得ることを目的とする。
この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有し電気的書き込み消去可能な複数のメ
モリトランジスタ及び選択トランジスタを第］の層に含
んでおり、前記第１の層上の第２の層に形成され、所定
数の前記メモリトランジスタのドレインに共通に接続さ
れるととも（こ前記選択、トランジスタの一方電極に接
続された１１ビツト線と、前記所定数のメモリトランジ
スタのソースに共通に・接続されたソース線と、前記第
２の層上の第３の層に形成され、前記選択トランジスタ
の他方電極に接続された主ビ・ソト線と、読み出し時に
前記選択トランジスタをオンさせ、前記所定数のメモリ
トランジスタのうち、読み出し対象のメモリトランジス
タのコントロールゲートに該メモリトランジスタの記憶
内容の０／１に応し該メモリトランジスタがオン／オフ
するレベルの第１の読み出し電圧を付与し、それ以外の
メモリトランジスタのコントロールゲートにその記憶内
容に関わらず該メモリトランジスタがオフするレベルの
第２の読み出し電圧を付与し、前記副ビット線及び前記
読み出し対象のメモリトランジスタを介して前記主ビッ
ト線から前記ソース線にかけて電流が流れるか否かを検
出することにより、前記読み出し対象のメモリトランジ
スタの記憶内容を読み出す読み出し制御手段とを備えて
いる。
ィングゲートを有し電気的書き込み消去可能な複数のメ
モリトランジスタ及び選択トランジスタを第］の層に含
んでおり、前記第１の層上の第２の層に形成され、所定
数の前記メモリトランジスタのドレインに共通に接続さ
れるととも（こ前記選択、トランジスタの一方電極に接
続された１１ビツト線と、前記所定数のメモリトランジ
スタのソースに共通に・接続されたソース線と、前記第
２の層上の第３の層に形成され、前記選択トランジスタ
の他方電極に接続された主ビ・ソト線と、読み出し時に
前記選択トランジスタをオンさせ、前記所定数のメモリ
トランジスタのうち、読み出し対象のメモリトランジス
タのコントロールゲートに該メモリトランジスタの記憶
内容の０／１に応し該メモリトランジスタがオン／オフ
するレベルの第１の読み出し電圧を付与し、それ以外の
メモリトランジスタのコントロールゲートにその記憶内
容に関わらず該メモリトランジスタがオフするレベルの
第２の読み出し電圧を付与し、前記副ビット線及び前記
読み出し対象のメモリトランジスタを介して前記主ビッ
ト線から前記ソース線にかけて電流が流れるか否かを検
出することにより、前記読み出し対象のメモリトランジ
スタの記憶内容を読み出す読み出し制御手段とを備えて
いる。
この発明における読み出し制御手段は、選択トランジス
タをオンさせ、所定数のメモリトランジスタのうち、読
み出し対象のメモリトランジスタのコントロールゲート
に該メモリトランジスタの記憶内容の０／１に応じ該メ
モリトランジスタがオン／オフするレベルの第１の読み
出し電圧を付与し、それ以外のメモリトランジスタのコ
ントロールゲートにその記憶内容に関わらず該メモリト
ランジスタかオフするレベルの第２の読み出し電圧を付
与し、副ビット線及び読み出し対象のメモリトランジス
タを介して主ビット線からソース線にかけて電流が流れ
るか否かを検出することにより、読み出し対象のメモリ
トランジスタの記憶内容を読み出すため、読み出し時に
おいて電流経路となるメモリトランジスタは読み出し対
象のメモリトランジスタのみである。
タをオンさせ、所定数のメモリトランジスタのうち、読
み出し対象のメモリトランジスタのコントロールゲート
に該メモリトランジスタの記憶内容の０／１に応じ該メ
モリトランジスタがオン／オフするレベルの第１の読み
出し電圧を付与し、それ以外のメモリトランジスタのコ
ントロールゲートにその記憶内容に関わらず該メモリト
ランジスタかオフするレベルの第２の読み出し電圧を付
与し、副ビット線及び読み出し対象のメモリトランジス
タを介して主ビット線からソース線にかけて電流が流れ
るか否かを検出することにより、読み出し対象のメモリ
トランジスタの記憶内容を読み出すため、読み出し時に
おいて電流経路となるメモリトランジスタは読み出し対
象のメモリトランジスタのみである。
また、副ビット線は第２の層、主ビット線は第３の層と
、多層構造で主ビット線及び副ビット線が形成されてい
る。
、多層構造で主ビット線及び副ビット線が形成されてい
る。
第１図はこの発明の一実施例であるＥＥＰＲＯＭのメモ
リトランジスタ群を示す断面図、第２図はその等価回路
図である。第１図において、］はＰ型半導体基板であり
、２ａは後述するメモリトランジスタのＮ型ドレイン拡
散領域（一部、後述する選択トランジスタのＮ型ソース
領域を兼ねる）であり、２ｂはメモリトランジスタのＮ
型ソース拡散領域であり、２ｃは選択トランジスタのＮ
型ドレイン領域である。これらドレイン、ソース拡散領
域２ｇ、２ｂ間の゛Ｐ型半導体基板１の表面部をチャネ
ル領域としてメモリトランジスタＭＱＩ〜ＭＱ５が形成
され、ドレイン、ソース拡散領域２ｃ、２ａ間のＰ型半
導体基板１の表面部をチャネル領域として選択トランジ
スタＳＱが形成される。１１図及び第２図に示すように
、選択トランジスタＳＱは１層ゲート構造であり、メモ
リトランジスタＭＱＩ〜ＭＱ５はフローティングゲート
ＦＧとコントロールゲートＣＧから成る２層ゲート構造
である。そして、フローティングゲートＦＧ下のゲート
酸化膜（トンネル酸化膜）はトンネル現象が生じる程度
の膜厚に設定されている。
リトランジスタ群を示す断面図、第２図はその等価回路
図である。第１図において、］はＰ型半導体基板であり
、２ａは後述するメモリトランジスタのＮ型ドレイン拡
散領域（一部、後述する選択トランジスタのＮ型ソース
領域を兼ねる）であり、２ｂはメモリトランジスタのＮ
型ソース拡散領域であり、２ｃは選択トランジスタのＮ
型ドレイン領域である。これらドレイン、ソース拡散領
域２ｇ、２ｂ間の゛Ｐ型半導体基板１の表面部をチャネ
ル領域としてメモリトランジスタＭＱＩ〜ＭＱ５が形成
され、ドレイン、ソース拡散領域２ｃ、２ａ間のＰ型半
導体基板１の表面部をチャネル領域として選択トランジ
スタＳＱが形成される。１１図及び第２図に示すように
、選択トランジスタＳＱは１層ゲート構造であり、メモ
リトランジスタＭＱＩ〜ＭＱ５はフローティングゲート
ＦＧとコントロールゲートＣＧから成る２層ゲート構造
である。そして、フローティングゲートＦＧ下のゲート
酸化膜（トンネル酸化膜）はトンネル現象が生じる程度
の膜厚に設定されている。
また、第１図及び第２図に示すように、メモリトランジ
スタＭＱ１〜ＭＱ５のドレイン拡散領域２ａが共通にサ
ブビット線ＳＢＬに接続されている。このサブビット線
ＳＢＬはポリシリコン、シリサイド、ポリシリコンとシ
リサイドの２層あるいはタングステン等の高融点金属か
ら構成されており、ドレイン拡散領域２ａに直接接触し
つつコントロールゲートｃＧの上層部に、絶縁膜を介す
る等によりコントロールゲートＣＧに接触することなく
形成されている。そして、選択トランジスタＳＱのドレ
イン拡散領域２ｃがパッド部３を介してメインビット線
ＭＢＬに接続されている。パッド部３はサブビット線Ｓ
ＢＬと同じ素材が用いられており、サブビット線ＳＢＬ
と同時に形成される。メインビット線ＭＢＬはドレイン
拡散領域２ｃ上を除きサブビット線ＳＢＬより上層部に
形成され、絶縁膜等を介すことによりサブビット線ＳＢ
Ｌとの電気的接触を避けている。
スタＭＱ１〜ＭＱ５のドレイン拡散領域２ａが共通にサ
ブビット線ＳＢＬに接続されている。このサブビット線
ＳＢＬはポリシリコン、シリサイド、ポリシリコンとシ
リサイドの２層あるいはタングステン等の高融点金属か
ら構成されており、ドレイン拡散領域２ａに直接接触し
つつコントロールゲートｃＧの上層部に、絶縁膜を介す
る等によりコントロールゲートＣＧに接触することなく
形成されている。そして、選択トランジスタＳＱのドレ
イン拡散領域２ｃがパッド部３を介してメインビット線
ＭＢＬに接続されている。パッド部３はサブビット線Ｓ
ＢＬと同じ素材が用いられており、サブビット線ＳＢＬ
と同時に形成される。メインビット線ＭＢＬはドレイン
拡散領域２ｃ上を除きサブビット線ＳＢＬより上層部に
形成され、絶縁膜等を介すことによりサブビット線ＳＢ
Ｌとの電気的接触を避けている。
一方、第２図に示すように、メモリトランジスタＭＱ
１−ＭＱ ５のソース拡散領域２ｂが共通にソース線Ｓ
Ｌに接続されている。そして、選択トランジスタＳＱ・
のゲートには制御信号線ＳＱＬが接続され、メモリトラ
ンジスタＭＱＩ〜ＭＱ５のコントロールゲートＣＧには
それぞれワード線ＷＬ１〜ＷＬ５が接続されている。
１−ＭＱ ５のソース拡散領域２ｂが共通にソース線Ｓ
Ｌに接続されている。そして、選択トランジスタＳＱ・
のゲートには制御信号線ＳＱＬが接続され、メモリトラ
ンジスタＭＱＩ〜ＭＱ５のコントロールゲートＣＧには
それぞれワード線ＷＬ１〜ＷＬ５が接続されている。
このような構成において、メモリトランジスタＭＱＩ〜
ＭＱ５の消去は全メモリトランジスタＭＱ１〜ＭＱ５に
対し一括して行っており、メインビット線ＭＢＬ及びソ
ース線ＳＬをそれぞれ接地し、制御信号線ＳＧＬ、’７
−ド線ｗＬ１〜ｗＬ５の電位を、従来の消去時に用いた
１７Ｖを上回る２２Ｖ程度の高電圧ＶＰに設定する。
ＭＱ５の消去は全メモリトランジスタＭＱ１〜ＭＱ５に
対し一括して行っており、メインビット線ＭＢＬ及びソ
ース線ＳＬをそれぞれ接地し、制御信号線ＳＧＬ、’７
−ド線ｗＬ１〜ｗＬ５の電位を、従来の消去時に用いた
１７Ｖを上回る２２Ｖ程度の高電圧ＶＰに設定する。
このように設定すると、フローティングゲートＦＧ下の
トンネル酸化膜に従来の消去時より高電界がかかりトン
ネル現象によりフローティングゲートＦＧに電子が蓄積
されることにより、メモリトランジスタＭＱＩ〜ＭＱ５
すべての閾値が高くなり、６層程度（“１”書き込み）
になる。
トンネル酸化膜に従来の消去時より高電界がかかりトン
ネル現象によりフローティングゲートＦＧに電子が蓄積
されることにより、メモリトランジスタＭＱＩ〜ＭＱ５
すべての閾値が高くなり、６層程度（“１”書き込み）
になる。
一方、不揮発な書き込みはメモリトランジスタＭＱＩか
らＭＱ５にかけて順次行われる。以下、メモリトランジ
スタＭＱＩに書き込む例を説明する。制御信号線ＳＧＬ
の電位を高電圧ｖＰに設定し、書き込み対象のワード線
ＷＬ１の電位を接地し、それ以外のワード線ＷＬ２〜Ｗ
Ｌ５の電位をＶＰ／２に設定する。そして、書き込みデ
ータが７１”の場合メインビット線ＢＬにｖｐ７２を印
加する。
らＭＱ５にかけて順次行われる。以下、メモリトランジ
スタＭＱＩに書き込む例を説明する。制御信号線ＳＧＬ
の電位を高電圧ｖＰに設定し、書き込み対象のワード線
ＷＬ１の電位を接地し、それ以外のワード線ＷＬ２〜Ｗ
Ｌ５の電位をＶＰ／２に設定する。そして、書き込みデ
ータが７１”の場合メインビット線ＢＬにｖｐ７２を印
加する。
このように設定すると、全メモリトランジスタＭＱＩ〜
ＭＱ５すべてのフントロールゲート・ドレイン間の電位
差がｖｐ７２となり、フローティングゲート・ドレイン
間のトンネル酸化膜に誘起される電界はトンネル現象を
引き起こすには充分でなく、フローティングゲー）ＦＧ
に蓄積された電荷量は変化しない 一方、書き込みデータが“０°の場合メインビット線Ｂ
Ｌに高電圧ＶＰを印加する。このように設定すると、書
き込み対象でない選択メモリトランジスタＭＱ２〜ＭＱ
５のコントロールゲート−ドレイン間の電位差がＱＶと
なり、フローティングゲート・ドレイン間のトンネル酸
化膜に誘起される電界０であり、トンネル現象を引き起
こさず、フローティング・ゲートＦＧに蓄積された電荷
量は変化しない。逆に、書き込み対象のメモリトランジ
スタＭＱＩのコントロールゲート・ドレイン間の電位差
がＶＰとなり、フローティングゲート・ドレイン間のト
ンネル酸化膜に誘起される電界はトンネル現象を引き起
こし、フローティングゲートＦＧに蓄積された電荷がド
レイン側に引き抜かれ閾値が低くなり、ＩＶ程度（“Ｏ
゛書き込み）になる。
ＭＱ５すべてのフントロールゲート・ドレイン間の電位
差がｖｐ７２となり、フローティングゲート・ドレイン
間のトンネル酸化膜に誘起される電界はトンネル現象を
引き起こすには充分でなく、フローティングゲー）ＦＧ
に蓄積された電荷量は変化しない 一方、書き込みデータが“０°の場合メインビット線Ｂ
Ｌに高電圧ＶＰを印加する。このように設定すると、書
き込み対象でない選択メモリトランジスタＭＱ２〜ＭＱ
５のコントロールゲート−ドレイン間の電位差がＱＶと
なり、フローティングゲート・ドレイン間のトンネル酸
化膜に誘起される電界０であり、トンネル現象を引き起
こさず、フローティング・ゲートＦＧに蓄積された電荷
量は変化しない。逆に、書き込み対象のメモリトランジ
スタＭＱＩのコントロールゲート・ドレイン間の電位差
がＶＰとなり、フローティングゲート・ドレイン間のト
ンネル酸化膜に誘起される電界はトンネル現象を引き起
こし、フローティングゲートＦＧに蓄積された電荷がド
レイン側に引き抜かれ閾値が低くなり、ＩＶ程度（“Ｏ
゛書き込み）になる。
なお、他のメモリトランジスタＭＱｉ（ｉ−２〜５）へ
の書き込みは、書き込み対象のメモリトランジスタＭＱ
ｉに接続されたワード線ＷＬｉを接地し、他のワード線
をＶＰ／２に設定し上記したメモリトランジスタＭＱＩ
に書き込む例と同様に行う。このようにしてメモリトラ
ンジスタＭＱ１〜ＭＱ５の書き込みが順次行われる。
の書き込みは、書き込み対象のメモリトランジスタＭＱ
ｉに接続されたワード線ＷＬｉを接地し、他のワード線
をＶＰ／２に設定し上記したメモリトランジスタＭＱＩ
に書き込む例と同様に行う。このようにしてメモリトラ
ンジスタＭＱ１〜ＭＱ５の書き込みが順次行われる。
また、メモリトランジスタＭＱＩの記憶内容を読み出す
場合は、制御信号線ＳＧＬを５ｖに設定し、読み出し対
象のメモリトランジスタＭＱＩに接続されたワード線Ｗ
ＬＩを接地し、他のワード線ＷＬ２〜ＷＬ５の電位を３
〜５ｖに設定して行う。このように設定すると、選択ト
ランジスタＳＱはオンするが読み出し対象でないメモリ
トランジスタＭＱ２〜ＭＱ５は全てオフする。そして、
読み出し対象のメモリトランジスタＭＱＩが“１”を記
憶しておれば閾値は６Ｖであるためオフし、′０“を記
憶しておれば閾値はＩＶであるためオンする。この読み
出し対象のメモリトランジスタＭＱＩのオン、オフによ
り、サブビット線ＳＢＬ及び読み出し対象のメモリトラ
ンジスタＭＱＩを介してビット線ＭＢＬからソース線Ｓ
Ｌにがけて電流が流れるか否かを図示しないセンスアン
プにより検出することにより、メモリトランジスタＭＱ
１の記憶内容を読み出す。
場合は、制御信号線ＳＧＬを５ｖに設定し、読み出し対
象のメモリトランジスタＭＱＩに接続されたワード線Ｗ
ＬＩを接地し、他のワード線ＷＬ２〜ＷＬ５の電位を３
〜５ｖに設定して行う。このように設定すると、選択ト
ランジスタＳＱはオンするが読み出し対象でないメモリ
トランジスタＭＱ２〜ＭＱ５は全てオフする。そして、
読み出し対象のメモリトランジスタＭＱＩが“１”を記
憶しておれば閾値は６Ｖであるためオフし、′０“を記
憶しておれば閾値はＩＶであるためオンする。この読み
出し対象のメモリトランジスタＭＱＩのオン、オフによ
り、サブビット線ＳＢＬ及び読み出し対象のメモリトラ
ンジスタＭＱＩを介してビット線ＭＢＬからソース線Ｓ
Ｌにがけて電流が流れるか否かを図示しないセンスアン
プにより検出することにより、メモリトランジスタＭＱ
１の記憶内容を読み出す。
なお、他のメモリトランジスタＭＱｉ（ｉ＝２〜５）の
読み出しは、読み出し対象のメモリトランジスタＭＱｉ
に接続されたワード線ＷＬｉを３〜５Ｖに設定し、それ
以外のワード線を接地してメモリトランジスタＭＱＩの
記憶内容を読み出す場合と同様に行う。このようにして
メモリトランジスタＭＱＩ〜ＭＱ５の読み出しが順次行
われる。
読み出しは、読み出し対象のメモリトランジスタＭＱｉ
に接続されたワード線ＷＬｉを３〜５Ｖに設定し、それ
以外のワード線を接地してメモリトランジスタＭＱＩの
記憶内容を読み出す場合と同様に行う。このようにして
メモリトランジスタＭＱＩ〜ＭＱ５の読み出しが順次行
われる。
また、上記した消去、書き込み、読み出しにおける制御
信号線ＳＧＬ、メインビット線ＭＢＬ。
信号線ＳＧＬ、メインビット線ＭＢＬ。
ワード線ＷＬ及びソース線ＳＬの電位設定は図示しない
制御回路の管理下で行われる。
制御回路の管理下で行われる。
このように、選択トランジスタＳＱを介してメインビッ
ト線ＭＢＬと接続されたサブビット線ＳＢＬにより、各
メモリトランジスタＭＱＩ〜ＭＱ５のドレイン拡散領域
２ａを共通接続することにより、メインビット線ＭＢＬ
からソース線ＳＬへの電流経路上においてメモリトラン
ジスタＭＱＩ〜ＭＱ５のＯＲ接続を実現している。その
結果、読み田し時におけるメインビット線ＭＢＬからソ
ース線ＳＬへの電流経路に読み出し対象のメモリトラン
ジスタが使用されるだけで済み、従来のＮＡＮＤ型ＥＥ
ＰＲＯＭのように読み出し対象以外のメモリトランジス
タが使用されることはなくなるため、該電流経路に充分
な電流を供給でき高速読み出しが可能となる。
ト線ＭＢＬと接続されたサブビット線ＳＢＬにより、各
メモリトランジスタＭＱＩ〜ＭＱ５のドレイン拡散領域
２ａを共通接続することにより、メインビット線ＭＢＬ
からソース線ＳＬへの電流経路上においてメモリトラン
ジスタＭＱＩ〜ＭＱ５のＯＲ接続を実現している。その
結果、読み田し時におけるメインビット線ＭＢＬからソ
ース線ＳＬへの電流経路に読み出し対象のメモリトラン
ジスタが使用されるだけで済み、従来のＮＡＮＤ型ＥＥ
ＰＲＯＭのように読み出し対象以外のメモリトランジス
タが使用されることはなくなるため、該電流経路に充分
な電流を供給でき高速読み出しが可能となる。
また、メモリトランジスタＭＱＩ〜ＭＱ５のＯＲ接続に
用いるサブビット線ＳＢＬとメインビット線ＭＢＬの構
成を第１図で示すように多層構造で実現しているため、
サブビット線ＳＢＬの形成により高集積化が損なわれる
こともない。また、このサブビット線ＳＢＬの形成と同
時に選択トランジスタＳＱのドレイン拡散領域２ｃ上に
パッド部３を設け、このパッド部３を介してメインビッ
ト線ＭＢＬとドレイン拡散領域２ｃとの接続を行うこと
により、メインビットＩＩＭＢＬとドレイン拡散領域２
ｃとの間に良好な電気的接続をもたらす効果もある。
用いるサブビット線ＳＢＬとメインビット線ＭＢＬの構
成を第１図で示すように多層構造で実現しているため、
サブビット線ＳＢＬの形成により高集積化が損なわれる
こともない。また、このサブビット線ＳＢＬの形成と同
時に選択トランジスタＳＱのドレイン拡散領域２ｃ上に
パッド部３を設け、このパッド部３を介してメインビッ
ト線ＭＢＬとドレイン拡散領域２ｃとの接続を行うこと
により、メインビットＩＩＭＢＬとドレイン拡散領域２
ｃとの間に良好な電気的接続をもたらす効果もある。
第３図はこの発明の他の実施例て用いられるＥＥＰＲＯ
Ｍのメモリトランジスタを示す断面図、第４図は第３図
で示したメモリトランジスタを用いたＥＥＦＲＯＭの回
路図である。第３図で示すように、Ｐ型半導体基板２０
表面のＮ型ドレイン拡散領域２１の一部上に凹部を有し
たフローティングゲート２４が絶縁膜２３を介して形成
されており、該凹部下がトンネル酸化膜２３ａとなる。
Ｍのメモリトランジスタを示す断面図、第４図は第３図
で示したメモリトランジスタを用いたＥＥＦＲＯＭの回
路図である。第３図で示すように、Ｐ型半導体基板２０
表面のＮ型ドレイン拡散領域２１の一部上に凹部を有し
たフローティングゲート２４が絶縁膜２３を介して形成
されており、該凹部下がトンネル酸化膜２３ａとなる。
そして、このフローティングゲート２４上においてフロ
ーティングゲート２４の形状を反映したコントロールゲ
ート２６が絶縁膜２５を介して形成されている。このコ
ントロールゲート２６はフローティングゲート２４が形
成されていないＮ型ソース拡散領域２２上の端部からド
レイン、ソース拡散領域２１．２２間上において、フロ
ーティングゲート２４と同じ高さに絶縁１２３を介して
形成されている。
ーティングゲート２４の形状を反映したコントロールゲ
ート２６が絶縁膜２５を介して形成されている。このコ
ントロールゲート２６はフローティングゲート２４が形
成されていないＮ型ソース拡散領域２２上の端部からド
レイン、ソース拡散領域２１．２２間上において、フロ
ーティングゲート２４と同じ高さに絶縁１２３を介して
形成されている。
このようなメモリトランジスタＭＱＩ’ 〜Ｍ０４′を
用いて、第４図に示すように、第１図及び第２図で示し
たＥＥＦＲＯＭと等価なＥＥＦＲＯＭを実現することも
できる。この実施例のＥＥＰＲＯＭにおいても第１図及
び第２図で示したＥＥＰＲＯＭと同様の効果を奏するこ
とができる。加えて、第３図に示すように、メモリトラ
ンジスタの一部にコントロールゲートＣＧのみから成る
１層ゲート構造を実現することにより、消去時における
過消去を防止できる効果がある。
用いて、第４図に示すように、第１図及び第２図で示し
たＥＥＦＲＯＭと等価なＥＥＦＲＯＭを実現することも
できる。この実施例のＥＥＰＲＯＭにおいても第１図及
び第２図で示したＥＥＰＲＯＭと同様の効果を奏するこ
とができる。加えて、第３図に示すように、メモリトラ
ンジスタの一部にコントロールゲートＣＧのみから成る
１層ゲート構造を実現することにより、消去時における
過消去を防止できる効果がある。
なお、これらの実施例では、説明の都合上、サブビット
線ＳＢＬにドレインか共通接続されるメモリトランジス
タの数か５個あるいは４個のＥＥＰＲＯＭを示したがこ
れに限定されるものではない。
線ＳＢＬにドレインか共通接続されるメモリトランジス
タの数か５個あるいは４個のＥＥＰＲＯＭを示したがこ
れに限定されるものではない。
以上説明したように、この発明によれば、読み出し制御
手段により、選択トランジスタをオンさせ、所定数のメ
モリトランジスタのうち、読み出し対象のメモリトラン
ジスタのコントロールゲートに該メモリトランジスタの
記憶内容のＯ／１に応じ該メモリトランジスタがオン／
オフするレベルの！Ｊ１の読み出し電圧を付与し、それ
以外のメモリトランジスタのコントロールゲート（こそ
のに己憶内容に関わらず該メモリトランジスタかオフす
るレベルの第２の読み出し電圧を付与し、副ビット線及
び読み出し対象のメモリトランジスタを介して主ビット
線からソース線にかけて電流が流れるか否かを検出する
ことにより、読み出し対象のメモリトランジスタの記憶
内容を読み出すため、読み出し時において電流紅路とな
るメモリトランジスタは読み出し対象のメモリトランジ
スタのみとなり、読み出し時にビット線からソース線に
かけて充分な電流を供給でき高速読み出しが可能となる
。
手段により、選択トランジスタをオンさせ、所定数のメ
モリトランジスタのうち、読み出し対象のメモリトラン
ジスタのコントロールゲートに該メモリトランジスタの
記憶内容のＯ／１に応じ該メモリトランジスタがオン／
オフするレベルの！Ｊ１の読み出し電圧を付与し、それ
以外のメモリトランジスタのコントロールゲート（こそ
のに己憶内容に関わらず該メモリトランジスタかオフす
るレベルの第２の読み出し電圧を付与し、副ビット線及
び読み出し対象のメモリトランジスタを介して主ビット
線からソース線にかけて電流が流れるか否かを検出する
ことにより、読み出し対象のメモリトランジスタの記憶
内容を読み出すため、読み出し時において電流紅路とな
るメモリトランジスタは読み出し対象のメモリトランジ
スタのみとなり、読み出し時にビット線からソース線に
かけて充分な電流を供給でき高速読み出しが可能となる
。
また、副ビット線は第２の層、主ビ・ノド線は第３の層
と、多層構造で主ビット線及び副ビット線が形成されて
いるため、副ビット線を形成することにより集積化が損
なわれることはない。
と、多層構造で主ビット線及び副ビット線が形成されて
いるため、副ビット線を形成することにより集積化が損
なわれることはない。
第１図はこの発明（ノー実施例であるＥＥＦＲＯＭの一
部を示す断面図、第２図はその等価回路図、第３図はこ
の発明の他の実施例であるＥＥＰＲＯＭのメモリトラン
ジスタを示す断面図、第４図は第３図で示したメモリト
ランジスタを用いたこの発明の他の実施例であるＥＥＦ
ＲＯＭの一部を示す回路図、第５図は従来のＮＡＮＤ型
ＥＥＰＲＯＭの一部を示す断面図、第６図はその等価回
路図である。 図において、ＭＱＩ〜ＭＱ５はメモリトランジスタ、Ｓ
Ｑは選択トランジスタ、２ａはドレイン拡散領域、２ｂ
はソース拡散領域、ＦＧはフローティングゲート、ＣＧ
はコントロールゲート、ＭＢＬはメインビット線、ＳＢ
Ｌはサブビット線である。 なお、各図中同一符号は同一または相当部分を示す。
部を示す断面図、第２図はその等価回路図、第３図はこ
の発明の他の実施例であるＥＥＰＲＯＭのメモリトラン
ジスタを示す断面図、第４図は第３図で示したメモリト
ランジスタを用いたこの発明の他の実施例であるＥＥＦ
ＲＯＭの一部を示す回路図、第５図は従来のＮＡＮＤ型
ＥＥＰＲＯＭの一部を示す断面図、第６図はその等価回
路図である。 図において、ＭＱＩ〜ＭＱ５はメモリトランジスタ、Ｓ
Ｑは選択トランジスタ、２ａはドレイン拡散領域、２ｂ
はソース拡散領域、ＦＧはフローティングゲート、ＣＧ
はコントロールゲート、ＭＢＬはメインビット線、ＳＢ
Ｌはサブビット線である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）フローティングゲートを有し電気的書き込み消去
可能な複数のメモリトランジスタ及び選択トランジスタ
を第１の層に含んだ不揮発性半導体記憶装置であって、 前記第１の層上の第２の層に形成され、所定数の前記メ
モリトランジスタのドレインに共通に接続されるととも
に前記選択トランジスタの一方電極に接続された副ビッ
ト線と、 前記所定数のメモリトランジスタのソースに共通に接続
されたソース線と、 前記第２の層上の第３の層に形成され、前記選択トラン
ジスタの他方電極に接続された主ビット線と、 読み出し時に前記選択トランジスタをオンさせ、前記所
定数のメモリトランジスタのうち、読み出し対象のメモ
リトランジスタのコントロールゲートに該メモリトラン
ジスタの記憶内容の０／１に応じ該メモリトランジスタ
がオン／オフするレベルの第１の読み出し電圧を付与し
、それ以外のメモリトランジスタのコントロールゲート
にその記憶内容に関わらず該メモリトランジスタがオフ
するレベルの第２の読み出し電圧を付与し、前記副ビッ
ト線及び前記読み出し対象のメモリトランジスタを介し
て前記主ビット線から前記ソース線にかけて電流が流れ
るか否かを検出することにより、前記読み出し対象のメ
モリトランジスタの記憶内容を読み出す読み出し制御手
段とを備えた不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119395A JP2569895B2 (ja) | 1990-05-08 | 1990-05-08 | 不揮発性半導体記憶装置及びその消去及び書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119395A JP2569895B2 (ja) | 1990-05-08 | 1990-05-08 | 不揮発性半導体記憶装置及びその消去及び書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414871A true JPH0414871A (ja) | 1992-01-20 |
| JP2569895B2 JP2569895B2 (ja) | 1997-01-08 |
Family
ID=14760438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2119395A Expired - Lifetime JP2569895B2 (ja) | 1990-05-08 | 1990-05-08 | 不揮発性半導体記憶装置及びその消去及び書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569895B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07157583A (ja) * | 1993-12-08 | 1995-06-20 | Nichias Corp | 軽量有機発泡体の製造方法 |
| US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| US5659505A (en) * | 1992-04-07 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| US6307780B1 (en) | 1997-12-26 | 2001-10-23 | Hitachi, Ltd. | Semiconductor non-volatile storage |
| US7688643B2 (en) | 1991-07-26 | 2010-03-30 | Sandisk Corporation | Device and method for controlling solid-state memory system |
-
1990
- 1990-05-08 JP JP2119395A patent/JP2569895B2/ja not_active Expired - Lifetime
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8125834B2 (en) | 1991-07-26 | 2012-02-28 | Sandisk Technologies Inc. | Device and method for controlling solid-state memory system |
| US7688643B2 (en) | 1991-07-26 | 2010-03-30 | Sandisk Corporation | Device and method for controlling solid-state memory system |
| US5898606A (en) * | 1992-04-07 | 1999-04-27 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| US5659505A (en) * | 1992-04-07 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| US5745417A (en) * | 1992-04-07 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| US7173853B2 (en) | 1992-07-06 | 2007-02-06 | Renesas Technology Corp. | Nonvolatile semiconductor memory |
| US6538926B2 (en) | 1992-07-06 | 2003-03-25 | Hitachi, Ltd. | Nonvolatile semiconductor memory system with capability of starting a new program operation while an existing program operation is being performed |
| US6201735B1 (en) | 1992-07-06 | 2001-03-13 | Hitachi, Ltd. | Electrically erasable and programmable nonvolatile semiconductor memory |
| US6272042B1 (en) | 1992-07-06 | 2001-08-07 | Hitachi, Ltd | Nonvolatile semiconductor memory |
| US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| US6335880B2 (en) | 1992-07-06 | 2002-01-01 | Hitachi, Ltd. | Nonvolatile semiconductor memory |
| US6370059B2 (en) | 1992-07-06 | 2002-04-09 | Hitachi, Ltd. | Nonvolatile semiconductor memory |
| US8072809B2 (en) | 1992-07-06 | 2011-12-06 | Solid State Storage Solutions, Inc. | Nonvolatile semiconductor memory |
| US6510086B2 (en) | 1992-07-06 | 2003-01-21 | Hitachi, Ltd. | Nonvolatile semiconductor memory |
| US5910913A (en) * | 1992-07-06 | 1999-06-08 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| US6738310B2 (en) | 1992-07-06 | 2004-05-18 | Renesas Technology Corp. | Nonvolatile semiconductor memory |
| US7092296B2 (en) | 1992-07-06 | 2006-08-15 | Hitachi, Ltd. | Nonvolatile semiconductor memory |
| US7110320B2 (en) | 1992-07-06 | 2006-09-19 | Renesas Technology Corp. | Nonvolatile semiconductor memory |
| US7746697B2 (en) | 1992-07-06 | 2010-06-29 | Solid State Storage Solutions, Inc. | Nonvolatile semiconductor memory |
| US7366016B2 (en) | 1992-07-06 | 2008-04-29 | Solid State Storage Solutions, Llc | Nonvolatile semiconductor memory |
| US5828600A (en) * | 1992-07-06 | 1998-10-27 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| JPH07157583A (ja) * | 1993-12-08 | 1995-06-20 | Nichias Corp | 軽量有機発泡体の製造方法 |
| US6480418B2 (en) | 1997-12-26 | 2002-11-12 | Hitachi, Ltd. | Semiconductor non-volatile storage |
| US6307780B1 (en) | 1997-12-26 | 2001-10-23 | Hitachi, Ltd. | Semiconductor non-volatile storage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569895B2 (ja) | 1997-01-08 |
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