JP3670763B2 - 不揮発性半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体不揮発性メモリに関し、詳しくは、フラッシュＥＥＰＲＯＭ等のフローティングゲートに記録された、２値または３値以上の情報を読み出す方法に関する。
【０００２】
【従来の技術】
近年、ＦＲＡＭ(Ferro-electric Random Access Memory)、ＥＰＲＯＭ(Erasable and Programmable Read Only Memory)、ＥＥＰＲＯＭなどの不揮発性半導体 メモリが注目されている。ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値電圧の変化を制御ゲートによって検出することでデータの記憶を行わせるようになっている。また、ＥＥＰＲＯＭには、メモリチップ全体でデータの消去を行うかあるいは、メモリセルアレイを任意のブロックに分けてその各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】
フラッシュＥＰＲＯＭを構成するメモリセルは、スプリットゲート型とスタックトゲート型に大きく分類される。
（スプリットゲート型）
スプリットゲート型のフラッシュＥＥＰＲＯＭは、ＵＳＰ５０２９１３０
(G1 1C 11/40)に開示されている。
【０００４】
図５に、同公報に記載されているスプリットゲート型メモリセル１０１の断面構造を示す。
Ｐ型単結晶シリコン基板１０２上にＮ型のソースＳ及びドレインＤが形成されている。ソースＳとドレインＤに挟まれたチャネルＣＨ上に第１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲートＣＧが形成されている。制御ゲートＣＧの一部は、第１の絶縁膜１０３を介してチャネル上に配置され、選択ゲート１０５を構成している。
【０００５】
図６に、同公報に記載されているスプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成を示す。
メモリセルアレイ１２２は、複数のメモリセル１０１がマトリックス上に配置されて構成されている。行（ロウ）方向に配列された各メモリセル１０１の制御ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接続されている。列（カラム）方向に配列された各メモリセル１０１のドレインＤは、共通のビット線ＢＬａ〜ＢＬに接続されている。全てのメモリセル１０１のソースＳは共通ソース線ＳＬに接続され、その共通ソース線ＳＬは接地されている。
【０００６】
各ワード線ＷＬａ〜ＷＬｚはロウデコ−ダ１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラムデコーダ１２４に接続されている。
外部から指定されたロウアドレス及びカラムアドレスは、アドレスパッド１２５に入力される。そのロウアドレス及びカラムアドレスは、アドレスパッド１２５からアドレスバッファ１２６を介してアドレスラッチ１２７へ転送される。アドレスラッチ１２７でラッチされた各アドレスのうち、ロウアドレスはロウデコーダ１２３へ転送され、カラムアドレスはカラムデコ−ダ１２４へ転送される。ロウデコ−ダ１２３は、そのロウアドレスに対応した１本のワード線ＷＬａ〜ＷＬｚを選択し、後記するように、その選択したワード線の電位を各動作モードに対応して制御する。カラムデコ−ダ１２４は、そのカラムアドレスに対応したビット線ＢＬａ〜ＢＬｚを選択し、後記するように、その選択したビット線の電位を各動作モードに対応して制御する。
【０００７】
外部から指定されたデータは、データパッド１２８に入力される。そのデータは、データパッド１２８から入力バッファ１２９を介してカラムデコ−ダ１２４へ転送される。カラムデコ−ダ１２４は、前記のように選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータに対応して後記するように制御する。
任意のメモリセル１０１から読み出されたデータは、ビット線ＢＬａ〜ＢＬｚからカラムデコ−ダ１２４を介してセンスアンプ群１３０へ転送される。センスアンプ群１３０は、数個のセンスアンプ（図示略）から構成されている。カラムデコ−ダ１２４は、選択したビット線ＢＬａ〜ＢＬｚと各センスアンプとを接続する。後記するようにセンスアンプ群１３０で判別されたデータは出力バッファ１３１からデータパッド１２８を介して外部へ出力される。
【０００８】
尚、上記各回路（１２３，１２４，１２６，１２７，１２９，１３０，１３１）の動作は制御コア回路１３２によって制御される。
次に、フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去モード、書き込みモード、読み出しモード）について、図７ａを参照して説明する。尚、いずれの動作モードにおいても、共通ソース線ＳＬの電位はグランドレベル（＝０Ｖ）に保持される。
【０００９】
（ａ）消去モード
消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚの電位はグランドレベルに保持される。選択されたワード線ＷＬｍには１５Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。そのため、選択されたワード線ＷＬｍに接続されている各メモリセル１０１の制御ゲートＣＧは１５Ｖに持ち上げられる。
【００１０】
ところで、浮遊ゲートＦＧとドレインＤの間の静電容量と、制御ゲートＣＧと浮遊ゲートＦＧの間の静電容量とを比べると、前者の方が圧倒的に大きい。そのため、制御ゲートＣＧが１５Ｖ、ドレインが０Ｖの場合、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界が生じる。その結果、ファウラー-ノルドハイム・トンネル電流（Fowler-Nordheim Tunnel Current、以下、ＦＮトンネル電流という）が流れ、浮遊ゲートＦＧの中の電子が制御ゲートＣＧ側へ引き抜かれて、メモリセル１０１に記憶されたデータの消去が行われる。
【００１１】
この消去動作は、選択されたワード線ＷＬｍに接続されている全てのメモリセル１０１に対して行われる。
尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選択することにより、その各ワード線に接続されている全てのメモリセル１０１に対して消去動作を行うこともできる。このように、メモリセルアレイ１２２を複数組のワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてその各ブロック単位でデータの消去を行う消去動作は、ブロック消去と呼ばれる。
【００１２】
（ｂ）書き込みモード
書き込みモードにおいて、選択されたメモリセル１０１の制御ゲートＣＧに接続されているワード線ＷＬｍには１Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。選択されたメモリセル１０１のドレインＤに接続されているビット線ＢＬｍには１２Ｖが供給され、それ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされる。
【００１３】
ところで、メモリセル１０１の閾値電圧Ｖｔｈは０．５Ｖである。従って、選択されたメモリセル１０１では、制御ゲートＣＧが閾値電圧Ｖｔｈ付近になり、ソースＳ中の電子は弱反転のチャネルＣＨ中へ移動する。一方、ドレインＤに１２Ｖが印加されるため、ドレインＤと浮遊ゲートＦＧとの間の容量を介したカップリングにより、浮遊ゲートＦＧの電位が持ち上げられる。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界が生じる。従って、チャネルＣＨ中の電子は加速され、ホットエレクトロンとなって浮遊ゲートＦＧへ注入される。その結果、選択されたメモリセル１０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータが書き込まれて記憶される。
【００１４】
この書き込み動作は、消去動作と異なり、選択されたメモリセル１０１毎に行うことができる。
（ｃ）読み出しモード
読み出しモードにおいて、選択されたメモリセル１０１の制御ゲートＣＧに接続されているワード線ＷＬｍには５Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。選択されたメモリセル１０１のドレインＤに接続されているビット線ＢＬｍには２．５Ｖが供給され、それ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚはグランドレベルにされる。
【００１５】
前記したように、消去状態にあるメモリセル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれているため、浮遊ゲートＦＧはプラスに帯電している。また、書き込み状態にあるメモリセル１０１の浮遊ゲートＦＧ中には電子が注入されているため、浮遊ゲートＦＧはマイナスに帯電している。従って、消去状態にあるメモリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨはオンしており、書き込み状態にあるメモリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そのため、制御ゲートＣＧに５Ｖが印加されたときに、ドレインＤからソースＳへ流れる電流（セル電流）は消去状態のメモリセル１０１の方が書き込み状態のメモリセル１０１よりも大きくなる。
【００１６】
この各メモリセル１０１間のセル電流の大小をセンスアンプ群１３０内の各センスアンプで判別することにより、メモリセル１０１に記憶されたデータの値を読み出すことができる。例えば、消去状態のメモリセル１０１のデータの値を「１」、書き込み状態のメモリセル１０１のデータの値を「０」として読み出しを行う。つまり、各メモリセル１０１に、消去状態のデータ値「１」と、書き込み状態のデータ値「０」の２値を記憶させることができる。
【００１７】
この読み出し動作は、消去動作と異なり、選択されたメモリセル１０１毎に行うことができる。
ちなみに、スプリットゲート型メモリセル１０１において、ソースＳをドレインと呼び、ドレインＤをソースと呼ぶフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開示されている。図７ｂに、その場合の各動作モードにおける各部の電位を示す。
【００１８】
ところで、近年、フラッシュＥＥＰＲＯＭの集積度を向上させるため、メモリセルに消去状態と書き込み状態の２値（＝１ビット）を記憶させるだけでなく、３値以上を記憶させるようにした多値メモリが提案されている。
図８に、スプリットゲート型メモリセル１０１における浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す。尚、浮遊ゲート電位ＶｆｇはソースＳに対する浮遊ゲートＦＧの電位である。
【００１９】
読み出しモードにおいて、制御ゲートＣＧには定電圧（＝５Ｖ）が印加されているため、制御ゲートＣＧの直下のチャネルＣＨは定抵抗として機能する。よって、スプリットゲート型メモリセル１０１は、浮遊ゲートＦＧとソースＳおよびドレインＤとから構成されるトランジスタと、制御ゲートＣＧの直下のチャネルＣＨから成る定抵抗とを直列接続したものとみなすことができる。
【００２０】
従って、浮遊ゲート電位Ｖｆｇが一定値（＝３．５Ｖ）未満の領域では、トランジスタの特性が支配的となる。そのため、浮遊ゲート電位Ｖｆｇがメモリセル１０１の閾値電圧Ｖｔｈ（＝０．５Ｖ）未満の領域では、セル電流値Ｉｄは零となる。そして、浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄは右肩上がりの特性を示す。また、浮遊ゲート電位Ｖｆｇが３．５Ｖを越える領域では、制御ゲートＣＧの直下のチャネルＣＨからなる定抵抗の特性が支配的となり、セル電流Ｉｄは飽和する。
【００２１】
ところで、浮遊ゲート電位Ｖｆｇは、書き込み動作において浮遊ゲートＦＧに蓄積された電荷によって生じる電位Ｖｆｇｗと、ドレインＤからのカップリングによって生じる電位Ｖｆｇｃとの和である（Ｖｆｇ＝Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作において、電位Ｖｆｇｃは一定であるため、セル電流値Ｉｄは電位Ｖｆｇｗによって一義的に決定される。また、書き込み動作において、浮遊ゲートＦＧの電荷量は、その動作時間を調整することによって制御することができる。従って、書き込み動作において、その動作時間を調整して浮遊ゲートＦＧの電荷量を制御することで電位Ｖｆｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを制御することができる。その結果、読み出し動作におけるセル電流値Ｉｄを任意に設定することができる。
【００２２】
そこで、図８に示すように、セル電流値Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μＡ以上８０μＡ未満の領域をデータ値「１０」、８０μＡ以上１２０μＡ未満の領域をデータ値「０１」、１２０μＡ以上の領域をデータ値「００」に、それぞれ対応づける。そして、書き込み動作において、浮遊ゲート電位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ）が前記各セル電流値Ｉｄ（＝４０，８０，１２０μＡ）に対応した値になるように動作時間を調整する。このようにすれば、１個のメモリセル１０１に４値（＝２ビット）のデータを記憶させることができる。
【００２３】
ところが、セル電流値Ｉｄにデータの各値を対応させると、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が小さい領域については、セル電流値Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定されず、多値化ができないことになる。つまり浮遊ゲート電位Ｖｆｇが０．５〜２．５Ｖの領域については、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が大きいため、セル電流値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定され、セル電流値Ｉｄに複数のデータ値を対応させることができる。しかし、浮遊ゲート電位Ｖｆｇが０．５Ｖ未満や３．５Ｖ以上の領域については浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄが変化しないため、セル電流値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定されず、セル電流値Ｉｄに複数のデータ値を対応させることができない。
【００２４】
このように、スプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が多きな領域しか利用することができない。
（スタックトゲート型）
図９に、スタックトゲート型メモリセル２０１の断面構造を示す。
【００２５】
Ｐ型単結晶シリコン基板上にＮ型ソースＳ及びドレインＤが形成されている。ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁膜２０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に第２の絶縁膜２０４を介して制御ゲートＣＧが形成されている。浮遊ゲートＦＧと制御ゲートＣＧとは相互にずれること無く積み重ねられている。従って、ソースＳ及びドレインＤは、各ゲートＦＧ，ＣＧ及びチャネルＣＨに対して対称構造をとる。
【００２６】
図１０に、スタックトゲート型メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ２２１の全体構成を示す。
フラッシュＥＥＰＲＯＭ２２１において、図６に示したスプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１２１と異なるのは、以下の点である。
【００２７】
（１）メモリセルアレイ１２２は、複数のメモリセル２０１がマトリックス状に配置されている。
（２）列方向に配列された各メモリセル２０１のソースＳは、共通のビット線ＢＬａ〜ＢＬｚに接続されている。
（３）全てのメモリセル２０１のドレインＤは、共通ドレイン線ＤＬに接続されている。共通ドレイン線ＤＬは共通ドレイン線バイアス回路２２２に接続されている。共通ドレイン線バイアス回路２２２は、後記するように、共通ドレイン線ＤＬの電位を各動作モードに対応して制御する。共通ドレイン線バイアス回路２２２の動作は制御コア回路１３２によって制御される。
【００２８】
ところで、本明細書において、スプリットゲート型メモリセル１０１及びスタックトゲート型メモリセル２０１におけるソースＳ及びドレインＤの呼称は読み出し動作を基本に決定し、読み出し動作において電位の高いほうをドレイン、電位の低い方をソースと呼ぶことにする。そして、書き込み動作や消去動作においても、ソースＳ及びドレインＤの呼称については読み出し動作におけるそれと同じにする。
【００２９】
次に、フラッシュＥＥＰＲＯＭ２２１の各動作モード（消去モード、書き込みモード、読み出しモード）について、図１１を参照して説明する。
（ａ）消去モード
消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚはオープン状態にされ、全てのワード線ＷＬｍの電位はグランドレベルにされる。共通ドレイン線バイアス回路２２２は、共通ドレイン線ＤＬを介して、全てのメモリセル２０１のドレインＤに１２Ｖを印加する。
【００３０】
その結果、ＦＮトンネル電流が流れ、浮遊ゲートＦＧ中の電子がドレインＤ側へ引き抜かれて、メモリセル２０１に記載されたデータの消去が行われる。
この消去動作は、選択されたワード線ＷＬｍに接続されている全てのメモリセル２０１に対して行われる。
尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選択することにより、その各ワード線に接続されている全てのメモリセル２０１に大して消去動作（ブロック消去）を行うこともできる。
【００３１】
（ｂ）書き込みモード
書き込みモードにおいて、選択されたメモリセル２０１の制御ゲートＣＧに接続されているワード線ＷＬｍには１２Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。選択されたメモリセル２０１のソースＳに接続されているビット線ＢＬｍには５Ｖが供給され、それ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされる。共通ドレイン線バイアス回路２２２は、共通ドレイン線ＤＬを介して、全てのメモリセル２０１のドレインＤをグランドレベルに保持する。
【００３２】
すると、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位が持ち上げられ、ソースＳの近傍で発生したホットエレクトロンが浮遊ゲートＦＧへ注入される。その結果、選択されたメモリセル２０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータが書き込まれて記憶される。
（ｃ）読み出しモード
読み出しモードにおいて、選択されたメモリセル２０１の制御ゲートＣＧに接続されているワード線ＷＬｍには５Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。全てのビット線ＢＬａ〜ＢＬｚの電位はグランドレベルにされる。共通ドレイン線バイアス回路２２２は、共通ドレイン線ＤＬを介して、全てのメモリセル２０１のドレインＤに５Ｖを印加する。
【００３３】
その結果、スプリットゲート型メモリセル１０１の場合と同様に、ドレインＤからソースＳへ流れる電流（セル電流）は、消去状態のメモリセル２０１の方が書き込み状態のメモリセル２０１よりも大きくなる。従って、各メモリセル２０１に、消去状態のデータ値「１」と、書き込み状態のデータ値「０」の２値を記憶させることができる。
【００３４】
ところで、スタックトゲート型メモリセル２０１を用いたフラッシュＥＥＰＲＯＭでも、多値メモリが提案されている。
図１２に、スタックトゲート型メモリセル２０１における浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す。尚、浮遊ゲート電位ＶｆｇはソースＳに対する浮遊ゲートＦＧの電位である。
【００３５】
スタックトゲ−ト型メモリセル２０１では、浮遊ゲートＦＧと制御ゲートＣＧとが相互にずれること無く積み重ねられているため、スプリットゲート型メモリセル１０１のように制御ゲートＣＧの直下のチャネルＣＨが定抵抗として機能せず、トランジスタの機能だけを有する。そのため、浮遊ゲート電位Ｖｆｇがメモリセル２０１の閾値電圧Ｖｔｈ（＝１Ｖ）未満の領域では、セル電流値Ｉｄは零となる。そして、浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄは浮遊ゲート電位Ｖｆｇに比例して大きくなる。
【００３６】
従って、スタックトゲート型メモリセル２０１でも、書き込み動作において、その動作時間を調整して浮遊ゲートＦＧの電荷量を制御することで電位Ｖｆｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを制御することができる。その結果、読み出し動作におけるセル電流値Ｉｄを任意に設定することができる。
そこで、図１２に示すように、セル電流値Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μＡ以上８０μＡ未満の領域をデータ値「１０」、８０μＡ以上１２０μＡ未満の領域をデータ値「０１」、１２０μＡ以上１６０μＡ未満の領域をデータ値「００」に、それぞれ対応づける。そして、書き込み動作において、浮遊ゲート電位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ，Ｖｄ）が前記各セル電流値Ｉｄ（＝４０，８０，１２０，１６０μＡ）に対応した値になるように動作時間を調整する。このようにすれば、１個のメモリセル２０１に４値（＝２ビット）のデータを記憶させることができる。
【００３７】
ところが、スタックトゲート型メモリセル２０１では、消去動作において浮遊ゲートＦＧから電荷を引き抜く際、電荷を過剰に抜き過ぎると、メモリせる２０１をオフ状態にするための所定の電圧（＝０Ｖ）を制御ゲートＣＧに印加したときでも、チャネルＣＨがオンしてしまう。その結果、メモリセル２０１が常にオン状態になり、各動作モード（消去モード、書き込みモード、読み出しモード）を行わないスタンバイ状態でもセル電流が流れて、ビット線を共通とするメモリ−セルの正しいデータ値がすべて読めなくなる、いわゆる過剰消去の問題が起こる。従って、過剰消去の領域をデータの記憶に利用するのは望ましくない。
【００３８】
読み出し動作においても、浮遊ゲートＦＧの電位を決めるのは、制御ゲートＣＧとのカップリングによって生じる電位Ｖｆｇｃと、浮遊ゲートＦＧに蓄積された電荷によって生じる電位Ｖｆｇｗとの和である（Ｖｆｇ＝Ｖｆｇｃ＋Ｖｆｇｗ）。即ち、読み出し動作において、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位が５Ｖに持ち上げられる状態（Ｖｆｇｃ＝５Ｖ）では、浮遊ゲート電位ＶｆｇからＶｆｇｃを差し引いた値が、閾値電圧Ｖｔｈを越える領域（Ｖｆｇ−Ｖｆｇｃ＝Ｖｆｇｗ＞Ｖｔｈ）が過剰消去となる。つまりＶｆｇｃが５Ｖの場合、浮遊ゲート電位Ｖｆｇが６Ｖ以上の領域が過剰消去となる。
【００３９】
また、セル電流値Ｉｄにデータの各値を対応させると、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が小さい領域については、セル電流値Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定されず、多値化ができない。つまり、浮遊ゲート電位Ｖｆｇが１Ｖ未満の領域については浮遊ゲート電位Ｖｆｇの変化に大してセル電流値Ｉｄが変化しないため、セル電流値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定されず、セル電流値Ｉｄに複数のデータ値を対応させることができない。
【００４０】
このように、スタックトゲート型メモリセル２０１を用いたフラッシュＥＥＰＲＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇの変化に倒してセル電流値Ｉｄの変化が大きな領域で、且つ、過剰消去でない領域しか利用することができない。
【００４１】
【発明が解決しようとする課題】
単位面積当りのメモリ素子の集積度を上げるためには、多値化は有力な手段の一つであり、近年注目されつつある。
フラッシュＥＥＰＲＯＭでは、多値セルデータを読み出す際には、
参照電流値と、読み出しセルのセル電流を比較し、メモリセルに記録されたデータ値（０，１，２，３ 等）を判別する。
【００４２】
しかしながら、この参照電流とセル電流とを比較して、記録データ値を判別している間には、１セル当り１００μＡ前後の電流を流し続けることが必要であり、消費電力の増加は免れない。
また、メモリセルを多値化すればするほど、記録されている各値と比較するための、参照電流値を多数用意しなければならず、しかも、参照電流値との比較回数が増え、セルあたりの読み出し時間が長くなり、高速化に対応できない問題がある。
【００４３】
一方、データの書き込み読み出しを正確に安定に実施するには、誤書き込み、誤読み出しを防止するために、多値の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲、およびセル電流値Ｉｄの範囲に、十分なマージン（広い許容範囲）を設けるのが望ましい。
しかし、前記したように、従来タイプのフラッシュＥＥＰＲＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が大きな領域しか利用することができない。そのため、多値の各データ値に対応する浮遊ゲート電位Ｖｆｇおよびセル電流値Ｉｄの範囲に十分なマージンをとるのが難しい。
【００４４】
例えば、図８に示すスプリットゲート型メモリセル１０１では、各データ値に対応するセル電流値Ｉｄの範囲は４０μＡであり、データ値「１０」に対応する浮遊ゲート電位Ｖｆｇの範囲は０．５Ｖ、データ値「０１」に対応する浮遊ゲート電位Ｖｆｇの範囲は１Ｖである。
また、図１２に示すスタックトゲート型メモリセル２０１では、各データ値に対応するセル電流値Ｉｄの範囲は４０μＡであり、浮遊ゲート電位Ｖｆｇの範囲は１．２５Ｖである。
【００４５】
このように、各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲が狭いと、書き込み動作において、マージンが少なく、浮遊ゲート電位Ｖｆｇを正確に許容範囲内に設定するのが難しくなり、読み出し動作においてもマージンが少ないために、誤読み出しが起きやすい。
この問題は多値化が進むにつれてより顕著に現れ、８値や１６値では、４値の場合に比べて、多値の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲およびセル電流値Ｉｄの範囲が狭くなる分だけ、書き込み読み出し動作のマージン確保がさらに難しくなる。
【００４６】
一方、マージンを確保することだけを目的に電源電圧を上げ、Ｖｆｇの上限を上げて、セル電流値の上限を上げれば、読み出しの際に、さらに多くの電流を流しながら、センスアンプでセルのデータ値を検出することになり、前述の消費電力増加の問題をさらに助長することになる。
本発明は上記問題点を解決するためになされたものであって、その目的は、読み出し動作において、電力消費が小さく、且つ十分な読み出しマージンを確保することが可能な、不揮発性半導体メモリを提供することにある。
【００４７】
【課題を解決するための手段】
請求項１の不揮発性半導体メモリにあっては、浮遊ゲートＦＧと制御ゲートＣＧとソースＳとドレインＤとチャネルＣＨとから成るメモリセルを有するものであって、浮遊ゲートＦＧに記録されているデータを読み出す際、参照セルの制御ゲートＣＧに電圧を印加し、この参照セルがセル電流を流し始めてから前記メモリセルがセル電流を流し始めるまでの時間を計数し、この計数値の大小によって記録データ値を判別するものである。
【００５０】
すなわち、データの読み出しは、浮遊ゲートＦＧに電圧が印加され始めてから、参照セルの浮遊ゲートＦＧの電位が上昇し、参照セルがセル電流を流し始めてから、参照セルと制御ゲートＣＧを共通にするメモリセルがセル電流を流し始めるまでの時間を計数する。
こうすることにより、ゲート加工等の、プロセスばらつきに起因するチャネル生成に要する時間変動を、効果的にデータ検出の誤差から除くことができる。
【００５１】
そして、この計数値が、例えば、５０ｎｓ未満を０、５０ｎｓ以上１００ｎｓ未満を１、１００ｎｓ以上１５０ｎｓ未満を２、１５０ｎｓ以上、２００ｎｓ未満を３とすれば、計数された時間の大小によって記録データ値を判別することができる。
また、請求項２の不揮発性半導体メモリにあっては、前記浮遊ゲートＦＧに蓄積される電荷の量を制御することで、前記メモリセルに多値データを記録させ、データの読み出しの際には、定電流電源で制御ゲートＣＧに電圧を印加し、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するものである。
【００５２】
すなわち、読み出しモードにおいて、定電流電源から制御ゲートＣＧに流れ込む電流の量を調整して、制御ゲートＣＧの時間当りの電位上昇率が小さくなるように制御する。
また、請求項３の不揮発性半導体メモリにあっては、前記浮遊ゲートＦＧに蓄積される電荷の量を制御することで、前記メモリセルに多値データを記録させ、データの読み出しの際には、時定数が大きい回路を通して制御ゲートＣＧに電圧を印加し、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するものである。
【００５３】
すなわち、読み出しモードにおいて、大きな抵抗を持った、時定数が１０００ｎｓ程度かそれ以上の回路を通して、電圧印加をすることによって、制御ゲートＣＧの時間当りの電位上昇率が小さくなるように制御する。
また、請求項４の不揮発性半導体メモリにあっては、請求項２又は３に記載の不揮発性半導体メモリにおいて、時定電流電源で制御ゲートＣＧに電圧を印加することに代えて、定電流源でドレインＤ又はソースＳに電圧を印加し、ドレインＤ又はソースＳからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するものである。
【００５４】
また、請求項５の不揮発性半導体メモリにあっては、請求項２又は３に記載の不揮発性半導体メモリにおいて、時定数が大きい回路を通して制御ゲートＣＧに電圧を印加することに代えて、時定数が大きい回路を通してドレインＤ又はソースＳに電圧を印加し、ドレインＤ又はソースＳからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するものである。
【００５５】
また、請求項６の不揮発性半導体メモリにあっては、クロックによって時間を計数する時間計数器を設けたものである。
また、請求項７の不揮発性半導体メモリにあっては、計数時間の大小によって記録データ値を判別する制御回路を設けたものである。
【００５６】
【発明の実施の形態】
以下に、本発明を具体化した実施形態を図面に従って説明する。
（第１実施形態）
本発明を具体化した第１の実施形態を図面に基づいて説明する。
図１に本実施形態のスプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭの全体構成を示す。本実施形態においては、１個のメモリセル１０１に４値（＝２ビット）以上のデータを記憶させることができる。
【００５７】
図１において、フラッシュＥＥＰＲＯＭ１が図６に示す従来のフラッシュＥＥＰＲＯＭ１２１と異なるのは読み出しに関する以下の点であり。消去モ−ド、書き込みモードに関する部分については従来例と差がない。
（１）読み出しモードにおいて、カラムデコ−ダでドレインＤに電圧を印加する際には、定電流電源２を用いて行う。他のモードでは、この定電流電源２はバイパスされて電圧印加が行われる。
【００５８】
（２）読み出しモードにおいて、出力バッファとして時間計数器３が用いられる。これは、ビット線毎に、２ビット以上の計数器を設けておき、共通クロック４によって電圧を印加した時刻と読み出しメモリセルが電流を流し始める時刻との時間差を計数する。
本実施形態におけるスプリットゲート型メモリセルの断面構造は図５に示したものと同様である。読み出しの際は、ドレインＤに定電流源２を接続し、ドレインＤの電位を時間とともに上昇させる。この時、ドレインＤからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇも時間と共に上昇する。浮遊ゲートの電位Ｖｆｇがメモリセルの閾値電圧Ｖｔｈを越えると、浮遊ゲートの下にチャネルＣＨが生成され、セル電流が流れ始める。
【００５９】
本実施形態では、制御ゲートＣＧと浮遊ゲートＦＧとの容量Ｃｃｆは、ドレインＤと浮遊ゲートＦＧとの容量、及び、浮遊ゲートＦＧと基板との容量に比べて非常に小さいので、これを無視して以下に説明を続ける。
ドレインＤと読み出しメモリセルの浮遊ゲートＦＧとの間の容量をＣｄｆ，浮遊ゲートＦＧと基板との間の容量（チャネル生成直前）をＣｆｓとし、ドレインＤとのカップリングによって、容量Ｃｄｆ，Ｃｆｓに蓄積された正電荷をそれぞれＱｄｆ，Ｑｆｓとし、ドレインＤの電位をＶｄ，浮遊ゲートの電位をＶｆｇ，浮遊ゲートと基板との電位差をＶｆｓとすれば、浮遊ゲートＦＧの電位Ｖｆｇが、下記（１）式のようにＶｔｈと等しくなったときに、チャネルが生成される。
【００６０】
Ｖｆｇ＝Ｖｔｈ＝Ｖｆｓ＝Ｖｄ−Ｖｄｆ −−−（１）
本発明ではこれに要した時間ｔを測定し、書き込まれたデータ値を判別する。
即ち、データの書き込みによって、浮遊ゲートＦＧに電子（負電荷）−Ｑｗが蓄積された状態で、チャネルが生成される場合は、
Ｖｄｆ＝（Ｑｗ＋Ｑｄｆ）／Ｃｄｆ
Ｖｆｓ＝Ｖｔｈ＝Ｖｆｇ＝Ｑｆｓ／Ｃｆｓ
Ｑｄｆ＝Ｑｆｓ
従って、
Ｖｄ＝Ｖｄｆ＋Ｖｔｈ＝（Ｑｗ＋Ｑｄｆ）／Ｃｄｆ＋Ｑｆｓ／Ｃｆｓ
となり、浮遊ゲートＣＧに電荷の蓄積が無い場合に比べて、制御ゲートＣＧに
Ｑｗ／Ｃｄｆだけ大きな電位を与えないとチャネル生成が起こらず、この分だけチャネル生成に時間を要する。このため、定電流電源２を用い、時間に比例してドレインＤに正電荷を与え、制御ゲートＣＧの電位を上げていけば、データ書き込みによって蓄積された電子の量は、チャネル生成に要する時間によって、一義的に検出される。
【００６１】
例えば、４値のデータを判別する場合、時間 ｔ＜ａ の場合が「００」、
ａ＜ｔ＜ｂ の場合が「０１」、ｂ＜ｔ＜ｃ の場合が「１０」、ｔ＞ｂ の場合が「１１」（ａ＜ｂ＜ｃ＜ｄ）、というようにあらかじめ規定しておき、制御コア回路１３２で比較判定する。
（第２実施形態）
本発明を具体化した第２の実施形態を図面に基づいて説明する。
【００６２】
本実施形態において、第１実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第１実施形態と同様である。
（１）読み出しモードにおいて、カラムデコ−ダ１２４でドレインＤに電圧を印加する際に、定電流電源２に代えて、図２に示すように、時定数の大きな回路５を通して、通常の定電圧電源６を用いて行う。他のモードでは、この時定数の大きな回路５はバイパスされて電圧印加が行われる。
【００６３】
即ち、定電圧電源の出力電圧を Ｖ0、回路５の時定数を τ とすれば、読み出しモードにおける、ドレイン電圧Ｖｄは
Ｖｃｇ = Ｖ0[1-exp(-ｔ/τ)]
（τ は時定数，ｔ は時間，Ｖ0 は電源電圧）
となる。時定数の大きな回路５には大きな抵抗Ｒと容量Ｃが入っており、時定数は１０００ｎｓかそれ以上になっている。このように、大きな時定数を持った回路を通してドレインＤに電圧を印加すると、時間当りの電圧上昇を小さくでき時間の経過とともに、次第に大きな電圧がドレインＤに印加される。このように時定数の大きな回路５を使うことで、時間当りのドレインＤの電圧上昇率を小さくでき、この際には第１実施形態と同様に浮遊ゲートにデータ書き込みによって蓄積された電子が多いほど、読み出しメモリセルが閾値電圧に到達するまでに時間が多くかかり、この時間を計数することで書き込まれたデータ値を判別することができる。
（第３実施形態）
本発明を具体化した第３の実施形態を以下に説明する。
【００６４】
本実施形態において、第１実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第１実施形態と同様である。
（１）読み出しモードにおいて、出力バッファとなる時間計数器３には、同時に読み出すセルの個数だけ、２ビット以上の計数器を設けておき、共通のクロック４の信号を利用して、読み出しメモリセルのドレインＤに電圧を印加した時刻と、読み出しメモリセルが電流を流し始める時刻との時間差を計数する。
【００６５】
従って、計数器の個数はデータの入出力線の本数だけ用意すれば足り、全てのビット線に計数器を付けなくて済むために、回路を省略、小規模にできる。
（第４実施形態）
本発明を具体化した第４の実施形態を図面に基づいて説明する。
本実施形態において、第１実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第１実施形態と同様である。
【００６６】
（１）図１において、各ワ−ド線ごとに、参照信号を検出するための参照セルＲＥＦａ〜ＲＥＦｚを１つずつ設ける。例えば、ビット線ＢＬｚにつながっているセルを参照セルＲＥＦａ〜ＲＥＦｚとする。このセルがセル電流を流し始めた時刻から、読み出しメモリセルがセル電流を流し始める時刻までの時間差を、クロック４の信号を利用して、時間計数器５で計数する。
【００６７】
こうすると、データの読み出しは、ドレインＤからのカップリングによって、浮遊ゲートＦＧに電圧が印加され、参照セルの浮遊ゲートＦＧの電位が上昇し、参照セルが、セル電流を流し始めた信号でクロックによる計数を開始し、参照セルと制御ゲートＣＧを共通にする、読み出しメモリセルがセル電流を流し始めた信号でクロックによる計数を止め、この２種類の時間差を測定、記録する。こうして、ゲート加工等の、プロセスばらつきがあっても、これに起因する、チャネル生成に要する時間変動を、効果的にデータ検出の誤差から除くことができる。
（第５実施形態）
本発明を具体化した第５の実施形態を図面に基づいて説明する。
【００６８】
図３に本実施形態のスタックトゲート型メモリセル２０１を用いたフラッシュＥＥＰＲＯＭの全体構成を示す。本実施形態においては、１個のメモリセル２０１に４値（＝２ビット）以上のデータを記憶させることができる。
図３において、フラッシュＥＥＰＲＯＭ２が図１０に示す従来のフラッシュＥＥＰＲＯＭ２２１と異なるのは読み出しに関する以下の点であり。消去モ−ド、書き込みモードに関する部分については従来例と同様である。
【００６９】
（１）読み出しモードにおいて、ロウデコ−ダ１２３で制御ゲートに電圧を印加する際には、定電流電源２を用いて行う。他のモードでは、この定電流電源２はバイパスされて電圧印加が行われる。
（２）読み出しモードにおいて、出力バッファとして時間計数器３が用いられる。これは、ビット線毎に、２ビット以上の計数器を設けておき、共通クロック４によって電圧を印加した時刻と読み出しメモリセルが電流を流し始める時刻との時間差を計数する。
【００７０】
本実施形態におけるスタックトゲート型メモリセルの断面構造は図９に示したものと同様である。読み出しの際は、制御ゲートＣＧに定電流電源１５１を繋ぎ、制御ゲートＣＧの電位を時間とともに上昇させる。この時、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇも時間と共に上昇する。浮遊ゲートの電位Ｖｆｇがメモリセル２０１の閾値電圧Ｖｔｈを越えるとチャネルＣＨが生成され、セル電流が流れ始める。
【００７１】
制御ゲートＣＧと読み出しメモリセルの浮遊ゲートＦＧとの間の容量をＣｃｆ，浮遊ゲートＦＧと基板との間の容量（チャネル生成直前）をＣｆｓとし、制御ゲートＣＧとのカップリングによって、容量Ｃｃｆ，Ｃｆｓに蓄積された正電荷をそれぞれＱｃｆ，Ｑｆｓとし、制御ゲートの電位をＶｃｇ，浮遊ゲートの電位をＶｆｇ，制御ゲートと浮遊ゲートとの電位差をＶｃｆ，浮遊ゲートと基板との電位差をＶｆｓとすれば、浮遊ゲートＦＧの電位Ｖｆｇが、下記（２）式のようにＶｔｈと等しくなったときに、チャネルが生成される。
【００７２】
Ｖｆｇ＝Ｖｔｈ＝Ｖｆｓ＝Ｖｃｇ−Ｖｃｆ −−−（２）
本発明ではこれに要した時間ｔを測定し、書き込まれたデータ値を判別する。
即ち、データの書き込みによって、浮遊ゲートＣＧに電子（負電荷）−Ｑｗが蓄積された状態で、チャネルが生成される場合は、
Ｖｃｆ＝（Ｑｗ＋Ｑｃｆ）／Ｃｃｆ
Ｖｆｓ＝Ｖｔｈ＝Ｖｆｇ＝Ｑｆｓ／Ｃｆｓ
Ｑｃｆ＝Ｑｆｓ
従って、
Ｖｃｇ＝Ｖｃｆ＋Ｖｔｈ＝（Ｑｗ＋Ｑｃｆ）／Ｃｃｆ＋Ｑｆｓ／Ｃｆｓ
となり、浮遊ゲートＣＧに電荷の蓄積が無い場合に比べて、制御ゲートＣＧにＱｗ／Ｃｃｆだけ大きな電位を与えないとチャネル生成が起こらず、この分だけチャネル生成に時間を要する。このため、定電流電源２を用い、時間に比例して制御ゲートＣＧに正電荷を与え、制御ゲートＣＧの電位を上げていけば、データ書き込みによって蓄積された電子の量は、チャネル生成に要する時間によって、一義的に検出される。
【００７３】
例えば、４値のデータを判別する場合、時間 ｔ＜ａ の場合が「００」、
ａ＜ｔ＜ｂ の場合が「０１」、ｂ＜ｔ＜ｃ の場合が「１０」、ｔ＞ｂ の場合が「１１」（ａ＜ｂ＜ｃ＜ｄ）、というようにあらかじめ規定しておき、制御コア回路１３２で比較判定する。
（第６実施形態）
本発明を具体化した第６の実施形態を図面に基づいて説明する。
【００７４】
本実施形態において、第５実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第５実施形態と同様である。
（１）読み出しモードにおいて、ロウデコ−ダ１２３で制御ゲートＦＧに電圧を印加する際には、図４に示した時定数の大きな回路５を通して、通常の定電圧電源６を用いて行う。他のモードでは、この時定数の大きな回路５はバイパスされて電圧印加が行われる。
【００７５】
即ち、定電圧電源の出力電圧をＶ0、回路５の時定数をτとすれば、読み出し モードにおける制御ゲート電圧Ｖｃｇは
Ｖｃｇ = Ｖ0[1-exp(-ｔ/τ)]
（τ は時定数，ｔ は時間，Ｖ0 は電源電圧）
となる。時定数の大きな回路５には大きな抵抗Ｒと容量Ｃが入っており、時定数は１０００ｎｓかそれ以上になっている。このように、大きな時定数を持った回路を通してドレインＤに電圧を印加すると、時間当りの電圧上昇を小さくでき時間の経過とともに、次第に大きな電圧がドレインＤに印加される。このように時定数の大きな回路５を使うことで、時間当りのドレインＤの電圧上昇率を小さくでき、この際には第５実施形態と同様に浮遊ゲートにデータ書き込みによって蓄積された電子が多いほど、読み出しメモリセルが閾値電圧に到達するまでに時間が多くかかり、この時間を計数することで書き込まれたデータ値を判別することができる。
（第７実施形態）
本発明を具体化した第７の実施形態を以下に説明する。
【００７６】
本実施形態において、第５実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第５実施形態と同様である。
（１）読み出しモードにおいて、出力バファとなる時間計数器３には、同時に読み出すセルの個数だけ、２ビット以上の計数器を設けておき、共通のクロック４の信号を利用して、読み出しメモリセルの制御ゲートＣＧに電圧を印加した時刻と、読み出しメモリセルが電流を流し始める時刻との時間差を計数する。
【００７７】
従って、計数器の個数はデータの入出力線の本数だけ用意すれば足り、全てのビット線に計数器を付けなくて済むために、回路を省略して、小規模にできる。
（第８実施形態）
本発明を具体化した第８の実施形態を図面に基づいて説明する。
本実施形態において、第５実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第５実施形態と同様である。
【００７８】
（１）図３において、各ワード線ごとに、参照信号を検出するための参照セルＲＥＦａ〜ＲＥＦｚを１つずつ設ける。例えば、ビット線ＢＬｚにつながっているセルを参照セルＲＥＦａ〜ＲＥＦｚとする。このセルがセル電流を流し始めた時刻から、読み出しメモリセルがセル電流を流し始める時刻までの時間差を、クロック４の信号を利用して、時間計数器５で計数する。
【００７９】
こうすると、データの読み出しは、制御ゲートＣＧからのカップリングによって、浮遊ゲートＦＧに電圧が印加され、参照セルの浮遊ゲートＦＧの電位が上昇し、参照セルが、セル電流を流し始めた信号でクロックによる計数を開始し、参照セルと制御ゲートＣＧを共通にする、読み出しメモリセルがセル電流を流し始めた信号でクロックによる計数を止め、この２種類の時間差を測定、記録する。こうして、ゲート加工等の、プロセスばらつきがあっても、これに起因する、チャネル生成に要する時間変動を、効果的にデータ検出の誤差から除くことができる。
【００８０】
【発明の効果】
本発明の不揮発性半導体メモリにあっては、２値または３値以上の多値データを記憶させたメモリセルのデータの読みだし動作において、十分な読み出しマージンを確保することが可能であるので、データの読み出しを正確に行うことができる。
【００８１】
また、セル電流をほとんど流さずに多値データを判別できるので、消費電力の少ない、不揮発性半導体メモリを供給することが可能である。しかも、消費電力が少ないことによって、多数のセルを一括読み出しができ、データ読み出し速度の向上が可能である。
【図面の簡単な説明】
【図１】本発明の実施形態におけるスプリットゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成図である。
【図２】時定数の大きな回路及び定電圧電源を示す図である。
【図３】本発明の実施形態におけるスタックトゲ−ト型メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成図である。
【図４】時定数の大きな回路及び定電圧電源を示す図である。
【図５】スプリットゲート型メモリセルの断面構造である。
【図６】従来のスプリットゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成図である。
【図７】従来のフラッシュＥＥＰＲＯＭにおける各動作モードの説明図である。
【図８】スプリットゲート型メモリセルにおける浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す図である。
【図９】スタックトゲート型メモリセルの断面構造を示す図である。
【図１０】従来のスタックトゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成図である。
【図１１】従来のフラッシュＥＥＰＲＯＭにおける各動作モードの説明図である。
【図１２】スタックトゲート型メモリセルにおける浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す図である。
【符号の説明】
２ 定電流電源
３ 時間計数器
４ クロック
５ 時定数の大きな回路
６ 定電圧電源
１０１、２０１ メモリセル
１３２ 制御コア回路
【発明の属する技術分野】
本発明は、半導体不揮発性メモリに関し、詳しくは、フラッシュＥＥＰＲＯＭ等のフローティングゲートに記録された、２値または３値以上の情報を読み出す方法に関する。
【０００２】
【従来の技術】
近年、ＦＲＡＭ(Ferro-electric Random Access Memory)、ＥＰＲＯＭ(Erasable and Programmable Read Only Memory)、ＥＥＰＲＯＭなどの不揮発性半導体 メモリが注目されている。ＥＰＲＯＭやＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値電圧の変化を制御ゲートによって検出することでデータの記憶を行わせるようになっている。また、ＥＥＰＲＯＭには、メモリチップ全体でデータの消去を行うかあるいは、メモリセルアレイを任意のブロックに分けてその各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。
【０００３】
フラッシュＥＰＲＯＭを構成するメモリセルは、スプリットゲート型とスタックトゲート型に大きく分類される。
（スプリットゲート型）
スプリットゲート型のフラッシュＥＥＰＲＯＭは、ＵＳＰ５０２９１３０
(G1 1C 11/40)に開示されている。
【０００４】
図５に、同公報に記載されているスプリットゲート型メモリセル１０１の断面構造を示す。
Ｐ型単結晶シリコン基板１０２上にＮ型のソースＳ及びドレインＤが形成されている。ソースＳとドレインＤに挟まれたチャネルＣＨ上に第１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して制御ゲートＣＧが形成されている。制御ゲートＣＧの一部は、第１の絶縁膜１０３を介してチャネル上に配置され、選択ゲート１０５を構成している。
【０００５】
図６に、同公報に記載されているスプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成を示す。
メモリセルアレイ１２２は、複数のメモリセル１０１がマトリックス上に配置されて構成されている。行（ロウ）方向に配列された各メモリセル１０１の制御ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接続されている。列（カラム）方向に配列された各メモリセル１０１のドレインＤは、共通のビット線ＢＬａ〜ＢＬに接続されている。全てのメモリセル１０１のソースＳは共通ソース線ＳＬに接続され、その共通ソース線ＳＬは接地されている。
【０００６】
各ワード線ＷＬａ〜ＷＬｚはロウデコ−ダ１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラムデコーダ１２４に接続されている。
外部から指定されたロウアドレス及びカラムアドレスは、アドレスパッド１２５に入力される。そのロウアドレス及びカラムアドレスは、アドレスパッド１２５からアドレスバッファ１２６を介してアドレスラッチ１２７へ転送される。アドレスラッチ１２７でラッチされた各アドレスのうち、ロウアドレスはロウデコーダ１２３へ転送され、カラムアドレスはカラムデコ−ダ１２４へ転送される。ロウデコ−ダ１２３は、そのロウアドレスに対応した１本のワード線ＷＬａ〜ＷＬｚを選択し、後記するように、その選択したワード線の電位を各動作モードに対応して制御する。カラムデコ−ダ１２４は、そのカラムアドレスに対応したビット線ＢＬａ〜ＢＬｚを選択し、後記するように、その選択したビット線の電位を各動作モードに対応して制御する。
【０００７】
外部から指定されたデータは、データパッド１２８に入力される。そのデータは、データパッド１２８から入力バッファ１２９を介してカラムデコ−ダ１２４へ転送される。カラムデコ−ダ１２４は、前記のように選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータに対応して後記するように制御する。
任意のメモリセル１０１から読み出されたデータは、ビット線ＢＬａ〜ＢＬｚからカラムデコ−ダ１２４を介してセンスアンプ群１３０へ転送される。センスアンプ群１３０は、数個のセンスアンプ（図示略）から構成されている。カラムデコ−ダ１２４は、選択したビット線ＢＬａ〜ＢＬｚと各センスアンプとを接続する。後記するようにセンスアンプ群１３０で判別されたデータは出力バッファ１３１からデータパッド１２８を介して外部へ出力される。
【０００８】
尚、上記各回路（１２３，１２４，１２６，１２７，１２９，１３０，１３１）の動作は制御コア回路１３２によって制御される。
次に、フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去モード、書き込みモード、読み出しモード）について、図７ａを参照して説明する。尚、いずれの動作モードにおいても、共通ソース線ＳＬの電位はグランドレベル（＝０Ｖ）に保持される。
【０００９】
（ａ）消去モード
消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚの電位はグランドレベルに保持される。選択されたワード線ＷＬｍには１５Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。そのため、選択されたワード線ＷＬｍに接続されている各メモリセル１０１の制御ゲートＣＧは１５Ｖに持ち上げられる。
【００１０】
ところで、浮遊ゲートＦＧとドレインＤの間の静電容量と、制御ゲートＣＧと浮遊ゲートＦＧの間の静電容量とを比べると、前者の方が圧倒的に大きい。そのため、制御ゲートＣＧが１５Ｖ、ドレインが０Ｖの場合、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界が生じる。その結果、ファウラー-ノルドハイム・トンネル電流（Fowler-Nordheim Tunnel Current、以下、ＦＮトンネル電流という）が流れ、浮遊ゲートＦＧの中の電子が制御ゲートＣＧ側へ引き抜かれて、メモリセル１０１に記憶されたデータの消去が行われる。
【００１１】
この消去動作は、選択されたワード線ＷＬｍに接続されている全てのメモリセル１０１に対して行われる。
尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選択することにより、その各ワード線に接続されている全てのメモリセル１０１に対して消去動作を行うこともできる。このように、メモリセルアレイ１２２を複数組のワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてその各ブロック単位でデータの消去を行う消去動作は、ブロック消去と呼ばれる。
【００１２】
（ｂ）書き込みモード
書き込みモードにおいて、選択されたメモリセル１０１の制御ゲートＣＧに接続されているワード線ＷＬｍには１Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。選択されたメモリセル１０１のドレインＤに接続されているビット線ＢＬｍには１２Ｖが供給され、それ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされる。
【００１３】
ところで、メモリセル１０１の閾値電圧Ｖｔｈは０．５Ｖである。従って、選択されたメモリセル１０１では、制御ゲートＣＧが閾値電圧Ｖｔｈ付近になり、ソースＳ中の電子は弱反転のチャネルＣＨ中へ移動する。一方、ドレインＤに１２Ｖが印加されるため、ドレインＤと浮遊ゲートＦＧとの間の容量を介したカップリングにより、浮遊ゲートＦＧの電位が持ち上げられる。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界が生じる。従って、チャネルＣＨ中の電子は加速され、ホットエレクトロンとなって浮遊ゲートＦＧへ注入される。その結果、選択されたメモリセル１０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータが書き込まれて記憶される。
【００１４】
この書き込み動作は、消去動作と異なり、選択されたメモリセル１０１毎に行うことができる。
（ｃ）読み出しモード
読み出しモードにおいて、選択されたメモリセル１０１の制御ゲートＣＧに接続されているワード線ＷＬｍには５Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。選択されたメモリセル１０１のドレインＤに接続されているビット線ＢＬｍには２．５Ｖが供給され、それ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚはグランドレベルにされる。
【００１５】
前記したように、消去状態にあるメモリセル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれているため、浮遊ゲートＦＧはプラスに帯電している。また、書き込み状態にあるメモリセル１０１の浮遊ゲートＦＧ中には電子が注入されているため、浮遊ゲートＦＧはマイナスに帯電している。従って、消去状態にあるメモリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨはオンしており、書き込み状態にあるメモリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そのため、制御ゲートＣＧに５Ｖが印加されたときに、ドレインＤからソースＳへ流れる電流（セル電流）は消去状態のメモリセル１０１の方が書き込み状態のメモリセル１０１よりも大きくなる。
【００１６】
この各メモリセル１０１間のセル電流の大小をセンスアンプ群１３０内の各センスアンプで判別することにより、メモリセル１０１に記憶されたデータの値を読み出すことができる。例えば、消去状態のメモリセル１０１のデータの値を「１」、書き込み状態のメモリセル１０１のデータの値を「０」として読み出しを行う。つまり、各メモリセル１０１に、消去状態のデータ値「１」と、書き込み状態のデータ値「０」の２値を記憶させることができる。
【００１７】
この読み出し動作は、消去動作と異なり、選択されたメモリセル１０１毎に行うことができる。
ちなみに、スプリットゲート型メモリセル１０１において、ソースＳをドレインと呼び、ドレインＤをソースと呼ぶフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開示されている。図７ｂに、その場合の各動作モードにおける各部の電位を示す。
【００１８】
ところで、近年、フラッシュＥＥＰＲＯＭの集積度を向上させるため、メモリセルに消去状態と書き込み状態の２値（＝１ビット）を記憶させるだけでなく、３値以上を記憶させるようにした多値メモリが提案されている。
図８に、スプリットゲート型メモリセル１０１における浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す。尚、浮遊ゲート電位ＶｆｇはソースＳに対する浮遊ゲートＦＧの電位である。
【００１９】
読み出しモードにおいて、制御ゲートＣＧには定電圧（＝５Ｖ）が印加されているため、制御ゲートＣＧの直下のチャネルＣＨは定抵抗として機能する。よって、スプリットゲート型メモリセル１０１は、浮遊ゲートＦＧとソースＳおよびドレインＤとから構成されるトランジスタと、制御ゲートＣＧの直下のチャネルＣＨから成る定抵抗とを直列接続したものとみなすことができる。
【００２０】
従って、浮遊ゲート電位Ｖｆｇが一定値（＝３．５Ｖ）未満の領域では、トランジスタの特性が支配的となる。そのため、浮遊ゲート電位Ｖｆｇがメモリセル１０１の閾値電圧Ｖｔｈ（＝０．５Ｖ）未満の領域では、セル電流値Ｉｄは零となる。そして、浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄは右肩上がりの特性を示す。また、浮遊ゲート電位Ｖｆｇが３．５Ｖを越える領域では、制御ゲートＣＧの直下のチャネルＣＨからなる定抵抗の特性が支配的となり、セル電流Ｉｄは飽和する。
【００２１】
ところで、浮遊ゲート電位Ｖｆｇは、書き込み動作において浮遊ゲートＦＧに蓄積された電荷によって生じる電位Ｖｆｇｗと、ドレインＤからのカップリングによって生じる電位Ｖｆｇｃとの和である（Ｖｆｇ＝Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作において、電位Ｖｆｇｃは一定であるため、セル電流値Ｉｄは電位Ｖｆｇｗによって一義的に決定される。また、書き込み動作において、浮遊ゲートＦＧの電荷量は、その動作時間を調整することによって制御することができる。従って、書き込み動作において、その動作時間を調整して浮遊ゲートＦＧの電荷量を制御することで電位Ｖｆｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを制御することができる。その結果、読み出し動作におけるセル電流値Ｉｄを任意に設定することができる。
【００２２】
そこで、図８に示すように、セル電流値Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μＡ以上８０μＡ未満の領域をデータ値「１０」、８０μＡ以上１２０μＡ未満の領域をデータ値「０１」、１２０μＡ以上の領域をデータ値「００」に、それぞれ対応づける。そして、書き込み動作において、浮遊ゲート電位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ）が前記各セル電流値Ｉｄ（＝４０，８０，１２０μＡ）に対応した値になるように動作時間を調整する。このようにすれば、１個のメモリセル１０１に４値（＝２ビット）のデータを記憶させることができる。
【００２３】
ところが、セル電流値Ｉｄにデータの各値を対応させると、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が小さい領域については、セル電流値Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定されず、多値化ができないことになる。つまり浮遊ゲート電位Ｖｆｇが０．５〜２．５Ｖの領域については、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が大きいため、セル電流値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定され、セル電流値Ｉｄに複数のデータ値を対応させることができる。しかし、浮遊ゲート電位Ｖｆｇが０．５Ｖ未満や３．５Ｖ以上の領域については浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄが変化しないため、セル電流値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定されず、セル電流値Ｉｄに複数のデータ値を対応させることができない。
【００２４】
このように、スプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が多きな領域しか利用することができない。
（スタックトゲート型）
図９に、スタックトゲート型メモリセル２０１の断面構造を示す。
【００２５】
Ｐ型単結晶シリコン基板上にＮ型ソースＳ及びドレインＤが形成されている。ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第１の絶縁膜２０３を介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦＧ上に第２の絶縁膜２０４を介して制御ゲートＣＧが形成されている。浮遊ゲートＦＧと制御ゲートＣＧとは相互にずれること無く積み重ねられている。従って、ソースＳ及びドレインＤは、各ゲートＦＧ，ＣＧ及びチャネルＣＨに対して対称構造をとる。
【００２６】
図１０に、スタックトゲート型メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ２２１の全体構成を示す。
フラッシュＥＥＰＲＯＭ２２１において、図６に示したスプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１２１と異なるのは、以下の点である。
【００２７】
（１）メモリセルアレイ１２２は、複数のメモリセル２０１がマトリックス状に配置されている。
（２）列方向に配列された各メモリセル２０１のソースＳは、共通のビット線ＢＬａ〜ＢＬｚに接続されている。
（３）全てのメモリセル２０１のドレインＤは、共通ドレイン線ＤＬに接続されている。共通ドレイン線ＤＬは共通ドレイン線バイアス回路２２２に接続されている。共通ドレイン線バイアス回路２２２は、後記するように、共通ドレイン線ＤＬの電位を各動作モードに対応して制御する。共通ドレイン線バイアス回路２２２の動作は制御コア回路１３２によって制御される。
【００２８】
ところで、本明細書において、スプリットゲート型メモリセル１０１及びスタックトゲート型メモリセル２０１におけるソースＳ及びドレインＤの呼称は読み出し動作を基本に決定し、読み出し動作において電位の高いほうをドレイン、電位の低い方をソースと呼ぶことにする。そして、書き込み動作や消去動作においても、ソースＳ及びドレインＤの呼称については読み出し動作におけるそれと同じにする。
【００２９】
次に、フラッシュＥＥＰＲＯＭ２２１の各動作モード（消去モード、書き込みモード、読み出しモード）について、図１１を参照して説明する。
（ａ）消去モード
消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚはオープン状態にされ、全てのワード線ＷＬｍの電位はグランドレベルにされる。共通ドレイン線バイアス回路２２２は、共通ドレイン線ＤＬを介して、全てのメモリセル２０１のドレインＤに１２Ｖを印加する。
【００３０】
その結果、ＦＮトンネル電流が流れ、浮遊ゲートＦＧ中の電子がドレインＤ側へ引き抜かれて、メモリセル２０１に記載されたデータの消去が行われる。
この消去動作は、選択されたワード線ＷＬｍに接続されている全てのメモリセル２０１に対して行われる。
尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選択することにより、その各ワード線に接続されている全てのメモリセル２０１に大して消去動作（ブロック消去）を行うこともできる。
【００３１】
（ｂ）書き込みモード
書き込みモードにおいて、選択されたメモリセル２０１の制御ゲートＣＧに接続されているワード線ＷＬｍには１２Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。選択されたメモリセル２０１のソースＳに接続されているビット線ＢＬｍには５Ｖが供給され、それ以外のビット線（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされる。共通ドレイン線バイアス回路２２２は、共通ドレイン線ＤＬを介して、全てのメモリセル２０１のドレインＤをグランドレベルに保持する。
【００３２】
すると、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位が持ち上げられ、ソースＳの近傍で発生したホットエレクトロンが浮遊ゲートＦＧへ注入される。その結果、選択されたメモリセル２０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータが書き込まれて記憶される。
（ｃ）読み出しモード
読み出しモードにおいて、選択されたメモリセル２０１の制御ゲートＣＧに接続されているワード線ＷＬｍには５Ｖが供給され、それ以外のワード線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされる。全てのビット線ＢＬａ〜ＢＬｚの電位はグランドレベルにされる。共通ドレイン線バイアス回路２２２は、共通ドレイン線ＤＬを介して、全てのメモリセル２０１のドレインＤに５Ｖを印加する。
【００３３】
その結果、スプリットゲート型メモリセル１０１の場合と同様に、ドレインＤからソースＳへ流れる電流（セル電流）は、消去状態のメモリセル２０１の方が書き込み状態のメモリセル２０１よりも大きくなる。従って、各メモリセル２０１に、消去状態のデータ値「１」と、書き込み状態のデータ値「０」の２値を記憶させることができる。
【００３４】
ところで、スタックトゲート型メモリセル２０１を用いたフラッシュＥＥＰＲＯＭでも、多値メモリが提案されている。
図１２に、スタックトゲート型メモリセル２０１における浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す。尚、浮遊ゲート電位ＶｆｇはソースＳに対する浮遊ゲートＦＧの電位である。
【００３５】
スタックトゲ−ト型メモリセル２０１では、浮遊ゲートＦＧと制御ゲートＣＧとが相互にずれること無く積み重ねられているため、スプリットゲート型メモリセル１０１のように制御ゲートＣＧの直下のチャネルＣＨが定抵抗として機能せず、トランジスタの機能だけを有する。そのため、浮遊ゲート電位Ｖｆｇがメモリセル２０１の閾値電圧Ｖｔｈ（＝１Ｖ）未満の領域では、セル電流値Ｉｄは零となる。そして、浮遊ゲート電位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄは浮遊ゲート電位Ｖｆｇに比例して大きくなる。
【００３６】
従って、スタックトゲート型メモリセル２０１でも、書き込み動作において、その動作時間を調整して浮遊ゲートＦＧの電荷量を制御することで電位Ｖｆｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを制御することができる。その結果、読み出し動作におけるセル電流値Ｉｄを任意に設定することができる。
そこで、図１２に示すように、セル電流値Ｉｄが４０μＡ未満の領域をデータ値「１１」、４０μＡ以上８０μＡ未満の領域をデータ値「１０」、８０μＡ以上１２０μＡ未満の領域をデータ値「０１」、１２０μＡ以上１６０μＡ未満の領域をデータ値「００」に、それぞれ対応づける。そして、書き込み動作において、浮遊ゲート電位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ，Ｖｄ）が前記各セル電流値Ｉｄ（＝４０，８０，１２０，１６０μＡ）に対応した値になるように動作時間を調整する。このようにすれば、１個のメモリセル２０１に４値（＝２ビット）のデータを記憶させることができる。
【００３７】
ところが、スタックトゲート型メモリセル２０１では、消去動作において浮遊ゲートＦＧから電荷を引き抜く際、電荷を過剰に抜き過ぎると、メモリせる２０１をオフ状態にするための所定の電圧（＝０Ｖ）を制御ゲートＣＧに印加したときでも、チャネルＣＨがオンしてしまう。その結果、メモリセル２０１が常にオン状態になり、各動作モード（消去モード、書き込みモード、読み出しモード）を行わないスタンバイ状態でもセル電流が流れて、ビット線を共通とするメモリ−セルの正しいデータ値がすべて読めなくなる、いわゆる過剰消去の問題が起こる。従って、過剰消去の領域をデータの記憶に利用するのは望ましくない。
【００３８】
読み出し動作においても、浮遊ゲートＦＧの電位を決めるのは、制御ゲートＣＧとのカップリングによって生じる電位Ｖｆｇｃと、浮遊ゲートＦＧに蓄積された電荷によって生じる電位Ｖｆｇｗとの和である（Ｖｆｇ＝Ｖｆｇｃ＋Ｖｆｇｗ）。即ち、読み出し動作において、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位が５Ｖに持ち上げられる状態（Ｖｆｇｃ＝５Ｖ）では、浮遊ゲート電位ＶｆｇからＶｆｇｃを差し引いた値が、閾値電圧Ｖｔｈを越える領域（Ｖｆｇ−Ｖｆｇｃ＝Ｖｆｇｗ＞Ｖｔｈ）が過剰消去となる。つまりＶｆｇｃが５Ｖの場合、浮遊ゲート電位Ｖｆｇが６Ｖ以上の領域が過剰消去となる。
【００３９】
また、セル電流値Ｉｄにデータの各値を対応させると、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が小さい領域については、セル電流値Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定されず、多値化ができない。つまり、浮遊ゲート電位Ｖｆｇが１Ｖ未満の領域については浮遊ゲート電位Ｖｆｇの変化に大してセル電流値Ｉｄが変化しないため、セル電流値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定されず、セル電流値Ｉｄに複数のデータ値を対応させることができない。
【００４０】
このように、スタックトゲート型メモリセル２０１を用いたフラッシュＥＥＰＲＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇの変化に倒してセル電流値Ｉｄの変化が大きな領域で、且つ、過剰消去でない領域しか利用することができない。
【００４１】
【発明が解決しようとする課題】
単位面積当りのメモリ素子の集積度を上げるためには、多値化は有力な手段の一つであり、近年注目されつつある。
フラッシュＥＥＰＲＯＭでは、多値セルデータを読み出す際には、
参照電流値と、読み出しセルのセル電流を比較し、メモリセルに記録されたデータ値（０，１，２，３ 等）を判別する。
【００４２】
しかしながら、この参照電流とセル電流とを比較して、記録データ値を判別している間には、１セル当り１００μＡ前後の電流を流し続けることが必要であり、消費電力の増加は免れない。
また、メモリセルを多値化すればするほど、記録されている各値と比較するための、参照電流値を多数用意しなければならず、しかも、参照電流値との比較回数が増え、セルあたりの読み出し時間が長くなり、高速化に対応できない問題がある。
【００４３】
一方、データの書き込み読み出しを正確に安定に実施するには、誤書き込み、誤読み出しを防止するために、多値の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲、およびセル電流値Ｉｄの範囲に、十分なマージン（広い許容範囲）を設けるのが望ましい。
しかし、前記したように、従来タイプのフラッシュＥＥＰＲＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変化が大きな領域しか利用することができない。そのため、多値の各データ値に対応する浮遊ゲート電位Ｖｆｇおよびセル電流値Ｉｄの範囲に十分なマージンをとるのが難しい。
【００４４】
例えば、図８に示すスプリットゲート型メモリセル１０１では、各データ値に対応するセル電流値Ｉｄの範囲は４０μＡであり、データ値「１０」に対応する浮遊ゲート電位Ｖｆｇの範囲は０．５Ｖ、データ値「０１」に対応する浮遊ゲート電位Ｖｆｇの範囲は１Ｖである。
また、図１２に示すスタックトゲート型メモリセル２０１では、各データ値に対応するセル電流値Ｉｄの範囲は４０μＡであり、浮遊ゲート電位Ｖｆｇの範囲は１．２５Ｖである。
【００４５】
このように、各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲が狭いと、書き込み動作において、マージンが少なく、浮遊ゲート電位Ｖｆｇを正確に許容範囲内に設定するのが難しくなり、読み出し動作においてもマージンが少ないために、誤読み出しが起きやすい。
この問題は多値化が進むにつれてより顕著に現れ、８値や１６値では、４値の場合に比べて、多値の各データ値に対応する浮遊ゲート電位Ｖｆｇの範囲およびセル電流値Ｉｄの範囲が狭くなる分だけ、書き込み読み出し動作のマージン確保がさらに難しくなる。
【００４６】
一方、マージンを確保することだけを目的に電源電圧を上げ、Ｖｆｇの上限を上げて、セル電流値の上限を上げれば、読み出しの際に、さらに多くの電流を流しながら、センスアンプでセルのデータ値を検出することになり、前述の消費電力増加の問題をさらに助長することになる。
本発明は上記問題点を解決するためになされたものであって、その目的は、読み出し動作において、電力消費が小さく、且つ十分な読み出しマージンを確保することが可能な、不揮発性半導体メモリを提供することにある。
【００４７】
【課題を解決するための手段】
請求項１の不揮発性半導体メモリにあっては、浮遊ゲートＦＧと制御ゲートＣＧとソースＳとドレインＤとチャネルＣＨとから成るメモリセルを有するものであって、浮遊ゲートＦＧに記録されているデータを読み出す際、参照セルの制御ゲートＣＧに電圧を印加し、この参照セルがセル電流を流し始めてから前記メモリセルがセル電流を流し始めるまでの時間を計数し、この計数値の大小によって記録データ値を判別するものである。
【００５０】
すなわち、データの読み出しは、浮遊ゲートＦＧに電圧が印加され始めてから、参照セルの浮遊ゲートＦＧの電位が上昇し、参照セルがセル電流を流し始めてから、参照セルと制御ゲートＣＧを共通にするメモリセルがセル電流を流し始めるまでの時間を計数する。
こうすることにより、ゲート加工等の、プロセスばらつきに起因するチャネル生成に要する時間変動を、効果的にデータ検出の誤差から除くことができる。
【００５１】
そして、この計数値が、例えば、５０ｎｓ未満を０、５０ｎｓ以上１００ｎｓ未満を１、１００ｎｓ以上１５０ｎｓ未満を２、１５０ｎｓ以上、２００ｎｓ未満を３とすれば、計数された時間の大小によって記録データ値を判別することができる。
また、請求項２の不揮発性半導体メモリにあっては、前記浮遊ゲートＦＧに蓄積される電荷の量を制御することで、前記メモリセルに多値データを記録させ、データの読み出しの際には、定電流電源で制御ゲートＣＧに電圧を印加し、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するものである。
【００５２】
すなわち、読み出しモードにおいて、定電流電源から制御ゲートＣＧに流れ込む電流の量を調整して、制御ゲートＣＧの時間当りの電位上昇率が小さくなるように制御する。
また、請求項３の不揮発性半導体メモリにあっては、前記浮遊ゲートＦＧに蓄積される電荷の量を制御することで、前記メモリセルに多値データを記録させ、データの読み出しの際には、時定数が大きい回路を通して制御ゲートＣＧに電圧を印加し、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するものである。
【００５３】
すなわち、読み出しモードにおいて、大きな抵抗を持った、時定数が１０００ｎｓ程度かそれ以上の回路を通して、電圧印加をすることによって、制御ゲートＣＧの時間当りの電位上昇率が小さくなるように制御する。
また、請求項４の不揮発性半導体メモリにあっては、請求項２又は３に記載の不揮発性半導体メモリにおいて、時定電流電源で制御ゲートＣＧに電圧を印加することに代えて、定電流源でドレインＤ又はソースＳに電圧を印加し、ドレインＤ又はソースＳからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するものである。
【００５４】
また、請求項５の不揮発性半導体メモリにあっては、請求項２又は３に記載の不揮発性半導体メモリにおいて、時定数が大きい回路を通して制御ゲートＣＧに電圧を印加することに代えて、時定数が大きい回路を通してドレインＤ又はソースＳに電圧を印加し、ドレインＤ又はソースＳからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するものである。
【００５５】
また、請求項６の不揮発性半導体メモリにあっては、クロックによって時間を計数する時間計数器を設けたものである。
また、請求項７の不揮発性半導体メモリにあっては、計数時間の大小によって記録データ値を判別する制御回路を設けたものである。
【００５６】
【発明の実施の形態】
以下に、本発明を具体化した実施形態を図面に従って説明する。
（第１実施形態）
本発明を具体化した第１の実施形態を図面に基づいて説明する。
図１に本実施形態のスプリットゲート型メモリセル１０１を用いたフラッシュＥＥＰＲＯＭの全体構成を示す。本実施形態においては、１個のメモリセル１０１に４値（＝２ビット）以上のデータを記憶させることができる。
【００５７】
図１において、フラッシュＥＥＰＲＯＭ１が図６に示す従来のフラッシュＥＥＰＲＯＭ１２１と異なるのは読み出しに関する以下の点であり。消去モ−ド、書き込みモードに関する部分については従来例と差がない。
（１）読み出しモードにおいて、カラムデコ−ダでドレインＤに電圧を印加する際には、定電流電源２を用いて行う。他のモードでは、この定電流電源２はバイパスされて電圧印加が行われる。
【００５８】
（２）読み出しモードにおいて、出力バッファとして時間計数器３が用いられる。これは、ビット線毎に、２ビット以上の計数器を設けておき、共通クロック４によって電圧を印加した時刻と読み出しメモリセルが電流を流し始める時刻との時間差を計数する。
本実施形態におけるスプリットゲート型メモリセルの断面構造は図５に示したものと同様である。読み出しの際は、ドレインＤに定電流源２を接続し、ドレインＤの電位を時間とともに上昇させる。この時、ドレインＤからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇも時間と共に上昇する。浮遊ゲートの電位Ｖｆｇがメモリセルの閾値電圧Ｖｔｈを越えると、浮遊ゲートの下にチャネルＣＨが生成され、セル電流が流れ始める。
【００５９】
本実施形態では、制御ゲートＣＧと浮遊ゲートＦＧとの容量Ｃｃｆは、ドレインＤと浮遊ゲートＦＧとの容量、及び、浮遊ゲートＦＧと基板との容量に比べて非常に小さいので、これを無視して以下に説明を続ける。
ドレインＤと読み出しメモリセルの浮遊ゲートＦＧとの間の容量をＣｄｆ，浮遊ゲートＦＧと基板との間の容量（チャネル生成直前）をＣｆｓとし、ドレインＤとのカップリングによって、容量Ｃｄｆ，Ｃｆｓに蓄積された正電荷をそれぞれＱｄｆ，Ｑｆｓとし、ドレインＤの電位をＶｄ，浮遊ゲートの電位をＶｆｇ，浮遊ゲートと基板との電位差をＶｆｓとすれば、浮遊ゲートＦＧの電位Ｖｆｇが、下記（１）式のようにＶｔｈと等しくなったときに、チャネルが生成される。
【００６０】
Ｖｆｇ＝Ｖｔｈ＝Ｖｆｓ＝Ｖｄ−Ｖｄｆ −−−（１）
本発明ではこれに要した時間ｔを測定し、書き込まれたデータ値を判別する。
即ち、データの書き込みによって、浮遊ゲートＦＧに電子（負電荷）−Ｑｗが蓄積された状態で、チャネルが生成される場合は、
Ｖｄｆ＝（Ｑｗ＋Ｑｄｆ）／Ｃｄｆ
Ｖｆｓ＝Ｖｔｈ＝Ｖｆｇ＝Ｑｆｓ／Ｃｆｓ
Ｑｄｆ＝Ｑｆｓ
従って、
Ｖｄ＝Ｖｄｆ＋Ｖｔｈ＝（Ｑｗ＋Ｑｄｆ）／Ｃｄｆ＋Ｑｆｓ／Ｃｆｓ
となり、浮遊ゲートＣＧに電荷の蓄積が無い場合に比べて、制御ゲートＣＧに
Ｑｗ／Ｃｄｆだけ大きな電位を与えないとチャネル生成が起こらず、この分だけチャネル生成に時間を要する。このため、定電流電源２を用い、時間に比例してドレインＤに正電荷を与え、制御ゲートＣＧの電位を上げていけば、データ書き込みによって蓄積された電子の量は、チャネル生成に要する時間によって、一義的に検出される。
【００６１】
例えば、４値のデータを判別する場合、時間 ｔ＜ａ の場合が「００」、
ａ＜ｔ＜ｂ の場合が「０１」、ｂ＜ｔ＜ｃ の場合が「１０」、ｔ＞ｂ の場合が「１１」（ａ＜ｂ＜ｃ＜ｄ）、というようにあらかじめ規定しておき、制御コア回路１３２で比較判定する。
（第２実施形態）
本発明を具体化した第２の実施形態を図面に基づいて説明する。
【００６２】
本実施形態において、第１実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第１実施形態と同様である。
（１）読み出しモードにおいて、カラムデコ−ダ１２４でドレインＤに電圧を印加する際に、定電流電源２に代えて、図２に示すように、時定数の大きな回路５を通して、通常の定電圧電源６を用いて行う。他のモードでは、この時定数の大きな回路５はバイパスされて電圧印加が行われる。
【００６３】
即ち、定電圧電源の出力電圧を Ｖ0、回路５の時定数を τ とすれば、読み出しモードにおける、ドレイン電圧Ｖｄは
Ｖｃｇ = Ｖ0[1-exp(-ｔ/τ)]
（τ は時定数，ｔ は時間，Ｖ0 は電源電圧）
となる。時定数の大きな回路５には大きな抵抗Ｒと容量Ｃが入っており、時定数は１０００ｎｓかそれ以上になっている。このように、大きな時定数を持った回路を通してドレインＤに電圧を印加すると、時間当りの電圧上昇を小さくでき時間の経過とともに、次第に大きな電圧がドレインＤに印加される。このように時定数の大きな回路５を使うことで、時間当りのドレインＤの電圧上昇率を小さくでき、この際には第１実施形態と同様に浮遊ゲートにデータ書き込みによって蓄積された電子が多いほど、読み出しメモリセルが閾値電圧に到達するまでに時間が多くかかり、この時間を計数することで書き込まれたデータ値を判別することができる。
（第３実施形態）
本発明を具体化した第３の実施形態を以下に説明する。
【００６４】
本実施形態において、第１実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第１実施形態と同様である。
（１）読み出しモードにおいて、出力バッファとなる時間計数器３には、同時に読み出すセルの個数だけ、２ビット以上の計数器を設けておき、共通のクロック４の信号を利用して、読み出しメモリセルのドレインＤに電圧を印加した時刻と、読み出しメモリセルが電流を流し始める時刻との時間差を計数する。
【００６５】
従って、計数器の個数はデータの入出力線の本数だけ用意すれば足り、全てのビット線に計数器を付けなくて済むために、回路を省略、小規模にできる。
（第４実施形態）
本発明を具体化した第４の実施形態を図面に基づいて説明する。
本実施形態において、第１実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第１実施形態と同様である。
【００６６】
（１）図１において、各ワ−ド線ごとに、参照信号を検出するための参照セルＲＥＦａ〜ＲＥＦｚを１つずつ設ける。例えば、ビット線ＢＬｚにつながっているセルを参照セルＲＥＦａ〜ＲＥＦｚとする。このセルがセル電流を流し始めた時刻から、読み出しメモリセルがセル電流を流し始める時刻までの時間差を、クロック４の信号を利用して、時間計数器５で計数する。
【００６７】
こうすると、データの読み出しは、ドレインＤからのカップリングによって、浮遊ゲートＦＧに電圧が印加され、参照セルの浮遊ゲートＦＧの電位が上昇し、参照セルが、セル電流を流し始めた信号でクロックによる計数を開始し、参照セルと制御ゲートＣＧを共通にする、読み出しメモリセルがセル電流を流し始めた信号でクロックによる計数を止め、この２種類の時間差を測定、記録する。こうして、ゲート加工等の、プロセスばらつきがあっても、これに起因する、チャネル生成に要する時間変動を、効果的にデータ検出の誤差から除くことができる。
（第５実施形態）
本発明を具体化した第５の実施形態を図面に基づいて説明する。
【００６８】
図３に本実施形態のスタックトゲート型メモリセル２０１を用いたフラッシュＥＥＰＲＯＭの全体構成を示す。本実施形態においては、１個のメモリセル２０１に４値（＝２ビット）以上のデータを記憶させることができる。
図３において、フラッシュＥＥＰＲＯＭ２が図１０に示す従来のフラッシュＥＥＰＲＯＭ２２１と異なるのは読み出しに関する以下の点であり。消去モ−ド、書き込みモードに関する部分については従来例と同様である。
【００６９】
（１）読み出しモードにおいて、ロウデコ−ダ１２３で制御ゲートに電圧を印加する際には、定電流電源２を用いて行う。他のモードでは、この定電流電源２はバイパスされて電圧印加が行われる。
（２）読み出しモードにおいて、出力バッファとして時間計数器３が用いられる。これは、ビット線毎に、２ビット以上の計数器を設けておき、共通クロック４によって電圧を印加した時刻と読み出しメモリセルが電流を流し始める時刻との時間差を計数する。
【００７０】
本実施形態におけるスタックトゲート型メモリセルの断面構造は図９に示したものと同様である。読み出しの際は、制御ゲートＣＧに定電流電源１５１を繋ぎ、制御ゲートＣＧの電位を時間とともに上昇させる。この時、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇも時間と共に上昇する。浮遊ゲートの電位Ｖｆｇがメモリセル２０１の閾値電圧Ｖｔｈを越えるとチャネルＣＨが生成され、セル電流が流れ始める。
【００７１】
制御ゲートＣＧと読み出しメモリセルの浮遊ゲートＦＧとの間の容量をＣｃｆ，浮遊ゲートＦＧと基板との間の容量（チャネル生成直前）をＣｆｓとし、制御ゲートＣＧとのカップリングによって、容量Ｃｃｆ，Ｃｆｓに蓄積された正電荷をそれぞれＱｃｆ，Ｑｆｓとし、制御ゲートの電位をＶｃｇ，浮遊ゲートの電位をＶｆｇ，制御ゲートと浮遊ゲートとの電位差をＶｃｆ，浮遊ゲートと基板との電位差をＶｆｓとすれば、浮遊ゲートＦＧの電位Ｖｆｇが、下記（２）式のようにＶｔｈと等しくなったときに、チャネルが生成される。
【００７２】
Ｖｆｇ＝Ｖｔｈ＝Ｖｆｓ＝Ｖｃｇ−Ｖｃｆ −−−（２）
本発明ではこれに要した時間ｔを測定し、書き込まれたデータ値を判別する。
即ち、データの書き込みによって、浮遊ゲートＣＧに電子（負電荷）−Ｑｗが蓄積された状態で、チャネルが生成される場合は、
Ｖｃｆ＝（Ｑｗ＋Ｑｃｆ）／Ｃｃｆ
Ｖｆｓ＝Ｖｔｈ＝Ｖｆｇ＝Ｑｆｓ／Ｃｆｓ
Ｑｃｆ＝Ｑｆｓ
従って、
Ｖｃｇ＝Ｖｃｆ＋Ｖｔｈ＝（Ｑｗ＋Ｑｃｆ）／Ｃｃｆ＋Ｑｆｓ／Ｃｆｓ
となり、浮遊ゲートＣＧに電荷の蓄積が無い場合に比べて、制御ゲートＣＧにＱｗ／Ｃｃｆだけ大きな電位を与えないとチャネル生成が起こらず、この分だけチャネル生成に時間を要する。このため、定電流電源２を用い、時間に比例して制御ゲートＣＧに正電荷を与え、制御ゲートＣＧの電位を上げていけば、データ書き込みによって蓄積された電子の量は、チャネル生成に要する時間によって、一義的に検出される。
【００７３】
例えば、４値のデータを判別する場合、時間 ｔ＜ａ の場合が「００」、
ａ＜ｔ＜ｂ の場合が「０１」、ｂ＜ｔ＜ｃ の場合が「１０」、ｔ＞ｂ の場合が「１１」（ａ＜ｂ＜ｃ＜ｄ）、というようにあらかじめ規定しておき、制御コア回路１３２で比較判定する。
（第６実施形態）
本発明を具体化した第６の実施形態を図面に基づいて説明する。
【００７４】
本実施形態において、第５実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第５実施形態と同様である。
（１）読み出しモードにおいて、ロウデコ−ダ１２３で制御ゲートＦＧに電圧を印加する際には、図４に示した時定数の大きな回路５を通して、通常の定電圧電源６を用いて行う。他のモードでは、この時定数の大きな回路５はバイパスされて電圧印加が行われる。
【００７５】
即ち、定電圧電源の出力電圧をＶ0、回路５の時定数をτとすれば、読み出し モードにおける制御ゲート電圧Ｖｃｇは
Ｖｃｇ = Ｖ0[1-exp(-ｔ/τ)]
（τ は時定数，ｔ は時間，Ｖ0 は電源電圧）
となる。時定数の大きな回路５には大きな抵抗Ｒと容量Ｃが入っており、時定数は１０００ｎｓかそれ以上になっている。このように、大きな時定数を持った回路を通してドレインＤに電圧を印加すると、時間当りの電圧上昇を小さくでき時間の経過とともに、次第に大きな電圧がドレインＤに印加される。このように時定数の大きな回路５を使うことで、時間当りのドレインＤの電圧上昇率を小さくでき、この際には第５実施形態と同様に浮遊ゲートにデータ書き込みによって蓄積された電子が多いほど、読み出しメモリセルが閾値電圧に到達するまでに時間が多くかかり、この時間を計数することで書き込まれたデータ値を判別することができる。
（第７実施形態）
本発明を具体化した第７の実施形態を以下に説明する。
【００７６】
本実施形態において、第５実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第５実施形態と同様である。
（１）読み出しモードにおいて、出力バファとなる時間計数器３には、同時に読み出すセルの個数だけ、２ビット以上の計数器を設けておき、共通のクロック４の信号を利用して、読み出しメモリセルの制御ゲートＣＧに電圧を印加した時刻と、読み出しメモリセルが電流を流し始める時刻との時間差を計数する。
【００７７】
従って、計数器の個数はデータの入出力線の本数だけ用意すれば足り、全てのビット線に計数器を付けなくて済むために、回路を省略して、小規模にできる。
（第８実施形態）
本発明を具体化した第８の実施形態を図面に基づいて説明する。
本実施形態において、第５実施形態と異なるのは、読み出しに関する以下の点であり。その他の部分については、第５実施形態と同様である。
【００７８】
（１）図３において、各ワード線ごとに、参照信号を検出するための参照セルＲＥＦａ〜ＲＥＦｚを１つずつ設ける。例えば、ビット線ＢＬｚにつながっているセルを参照セルＲＥＦａ〜ＲＥＦｚとする。このセルがセル電流を流し始めた時刻から、読み出しメモリセルがセル電流を流し始める時刻までの時間差を、クロック４の信号を利用して、時間計数器５で計数する。
【００７９】
こうすると、データの読み出しは、制御ゲートＣＧからのカップリングによって、浮遊ゲートＦＧに電圧が印加され、参照セルの浮遊ゲートＦＧの電位が上昇し、参照セルが、セル電流を流し始めた信号でクロックによる計数を開始し、参照セルと制御ゲートＣＧを共通にする、読み出しメモリセルがセル電流を流し始めた信号でクロックによる計数を止め、この２種類の時間差を測定、記録する。こうして、ゲート加工等の、プロセスばらつきがあっても、これに起因する、チャネル生成に要する時間変動を、効果的にデータ検出の誤差から除くことができる。
【００８０】
【発明の効果】
本発明の不揮発性半導体メモリにあっては、２値または３値以上の多値データを記憶させたメモリセルのデータの読みだし動作において、十分な読み出しマージンを確保することが可能であるので、データの読み出しを正確に行うことができる。
【００８１】
また、セル電流をほとんど流さずに多値データを判別できるので、消費電力の少ない、不揮発性半導体メモリを供給することが可能である。しかも、消費電力が少ないことによって、多数のセルを一括読み出しができ、データ読み出し速度の向上が可能である。
【図面の簡単な説明】
【図１】本発明の実施形態におけるスプリットゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成図である。
【図２】時定数の大きな回路及び定電圧電源を示す図である。
【図３】本発明の実施形態におけるスタックトゲ−ト型メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成図である。
【図４】時定数の大きな回路及び定電圧電源を示す図である。
【図５】スプリットゲート型メモリセルの断面構造である。
【図６】従来のスプリットゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成図である。
【図７】従来のフラッシュＥＥＰＲＯＭにおける各動作モードの説明図である。
【図８】スプリットゲート型メモリセルにおける浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す図である。
【図９】スタックトゲート型メモリセルの断面構造を示す図である。
【図１０】従来のスタックトゲート型メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成図である。
【図１１】従来のフラッシュＥＥＰＲＯＭにおける各動作モードの説明図である。
【図１２】スタックトゲート型メモリセルにおける浮遊ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す図である。
【符号の説明】
２ 定電流電源
３ 時間計数器
４ クロック
５ 時定数の大きな回路
６ 定電圧電源
１０１、２０１ メモリセル
１３２ 制御コア回路
Claims (7)
- 浮遊ゲートＦＧと制御ゲートＣＧとソースＳとドレインＤとチャネルＣＨとから成るメモリセルを有する不揮発性半導体メモリにおいて、
浮遊ゲートＦＧに記録されているデータを読み出す際、参照セルの制御ゲートＣＧに電圧を印加し、この参照セルがセル電流を流し始めてから前記メモリセルがセル電流を流し始めるまでの時間を計数し、この計数値の大小によって記録データ値を判別することを特徴とした不揮発性半導体メモリ。 - 請求項１に記載の不揮発性半導体メモリにおいて、前記浮遊ゲートＦＧに蓄積される電荷の量を制御することで、前記メモリセルに多値データを記録させ、データの読み出しの際には、定電流電源で制御ゲートＣＧに電圧を印加し、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御することを特徴とした不揮発性半導体メモリ。
- 請求項１に記載の不揮発性半導体メモリにおいて、前記浮遊ゲートＦＧに蓄積される電荷の量を制御することで、前記メモリセルに多値データを記録させ、データの読み出しの際には、時定数が大きい回路を通して制御ゲートＣＧに電圧を印加し、制御ゲートＣＧからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御することを特徴とした不揮発性半導体メモリ。
- 請求項２又は３に記載の不揮発性半導体メモリにおいて、定電流電源で制御ゲートＣＧに電圧を印加することに代えて、定電流源でドレインＤ又はソースＳに電圧を印加し、ドレインＤ又はソースＳからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御することを特徴とした不揮発性半導体メモリ。
- 請求項２又は３に記載の不揮発性半導体メモリにおいて、時定数が大きい回路を通して制御ゲートＣＧに電圧を印加することに代えて、時定数が大きい回路を通してドレインＤ又はソースＳに電圧を印加し、ドレインＤ又はソースＳからのカップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御することを特徴とした不揮発性半導体メモリ。
- 請求項１乃至５のいずれか１項に記載の不揮発性半導体メモリにおいて、クロックによって時間を計数する時間計数器を有することを特徴とした不揮発性半導体メモリ。
- 請求項１乃至５のいずれか１項に記載の不揮発性半導体メモリにおいて、計数時間の大小によって記録データ値を判別する制御回路を設けたことを特徴とする不揮発性半導体メモリ。
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