KR101010982B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR101010982B1
KR101010982B1 KR1020030017728A KR20030017728A KR101010982B1 KR 101010982 B1 KR101010982 B1 KR 101010982B1 KR 1020030017728 A KR1020030017728 A KR 1020030017728A KR 20030017728 A KR20030017728 A KR 20030017728A KR 101010982 B1 KR101010982 B1 KR 101010982B1
Authority
KR
South Korea
Prior art keywords
memory cell
bit line
circuit
selected memory
semiconductor memory
Prior art date
Application number
KR1020030017728A
Other languages
English (en)
Other versions
KR20030076433A (ko
Inventor
야마시타미노루
에이나가유이치
기도가즈나리
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030076433A publication Critical patent/KR20030076433A/ko
Application granted granted Critical
Publication of KR101010982B1 publication Critical patent/KR101010982B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
    • A47B13/00—Details of tables or desks
    • A47B13/02—Underframes
    • A47B13/021—Fastening devices of the feet or legs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Abstract

본 발명은 판독 시의 마진 감소를 방지하는 것을 목적으로 한다.
판독(독출)하는 메모리 셀(M02)의 드레인(d1)과 충전하는 비트선(BL5) 사이의 플로우팅 상태의 비트선(BL4)을 일정 시간 충전한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY}
도 1은 본 발명의 반도체 기억 장치의 개략적인 구성도.
도 2는 반도체 기억 장치의 구성도.
도 3은 반도체 기억 장치의 메모리부의 구성도.
도 4는 판독(독출) 시의 타임 챠트.
도 5는 종래의 가상 그라운드 방식의 불휘발성 반도체 기억 장치 일부분의 개략적인 구성도.
도 6은 종래의 반도체 기억 장치 일부분의 개략적인 구성도로, 메모리 셀이 있는 기억 상태의 조합을 도시한 도면.
도 7은 종래의 반도체 기억 장치 일부분의 개략적인 구성도로, 메모리 셀이 있는 기억 상태의 조합을 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기억 장치
2 : 종속 회로
3 : 센스 앰프
4 : 프리차지 회로
VRG : 가상 그라운드선
ST : 선택 트랜지스터
WL0, WL1, … : 워드선
BL1, BL2, BL3, BL4, BL5, BL6, … : 비트선
M01, M02, M03, M04, M05,… : 메모리 셀
M11, M12, M13, M14, M15,… : 메모리 셀
본 발명은 반도체 기억 장치에 관한 것으로, 특히 가상 그라운드 방식에 의해 구성된 불휘발성 반도체 기억 장치에 관한 것이다.
대용량이면서 고집적인 메모리가 요구되고 있는 최근에, 다중값 방식이나 가상 그라운드 방식 등의 실효 셀 면적을 작게 하는 것이 가능한 불휘발성 반도체 기억 장치가 개발되어 실용화되고 있다.
가상 그라운드 방식의 반도체 기억 장치는 동일 비트선을 2개의 메모리 셀이 공유하는 것과 같은 구조이며 고집적화가 가능하다.
도 5는 종래의 가상 그라운드 방식의 불휘발성 반도체 기억 장치 일부분의 개략적인 구성도이다.
반도체 기억 장치(30)는 가상 그라운드선(VRG)과, 센스 앰프(31)와 캐스코드 회로(32)와, 프리차지 회로(33)와, 선택 회로(34)를 가지며, 워드선(WL)과 교차하는 복수개의 비트선(BL1∼BL6)에 대하여 메모리 셀(M1∼M5)을 병렬로 접속한 구성 으로 이루어진다. 메모리 셀(M1∼M5)의 각 게이트는 워드선(WL)과 접속되고, 드레인 및 소스는, 비트선(BL1∼BL6) 중 어느 하나에 접속된다.
메모리 셀(M2)의 판독 시 동작에 관해서 설명한다.
메모리 셀(M2)의 판독 시에는 우선 워드선(WL)에 예컨대 5V의 전압을 인가한다. 그렇게 하면, 메모리 셀(M1∼M5)까지가 온 상태가 된다. 또한, 메모리 셀(M2)의 소스(s1)에 접속되는 비트선(BL2)에는 선택 회로(34)에 의해서 가상 그라운드선(VRG)이 메모리 셀(M2)의 드레인(d1)에 접속되는 비트선(BL3)에 선택 회로(34)에 의해 캐스코드 회로(32)가 각각 접속된다. 여기서, 드레인(d1)에 접속되는 비트선(BL3)에는 예컨대 1V의 전압이 인가된다.
한편, 메모리 셀(M2)의 드레인(d1)에 접속되는 비트선(BL3)을 공유하는 인접 셀인 메모리 셀(M3)의 반대측 비트선(BL4)에 선택 회로(34)에 의해 프리차지 회로(33)가 접속되어 비트선(BL3)에 흐르는 전류(Ic)가 선택되지 않는 메모리 셀(M3)에 흐르지 않도록 비트선(BL4)을 메모리 셀(M2)의 드레인(d1)과 동전위가 되게 충전한다. 또한, 메모리 셀(M1, M4, M5)에 접속되는 비트선(BL1, BL5, BL6)은 전원 및 가상 그라운드 어디에도 접속되어 있지 않은 플로우팅 상태이다.
여기서 메모리 셀(M2)의 드레인(d1)-소스(s1)사이에 흐르는 전류(Ids)는 메모리 셀(M2)이 기록 상태(이하 PGM 상태로 한다)인 "0"일 때는 그다지 흐르지 않고, 소거 상태(이하 ERASE 상태로 한다)인 "1"일 때 많이 흐른다. 캐스코드 회로(32)에서는 비트선(BL3)에 흐르는 전류(Ic)를 전압으로 변환하여 센스 앰프(31)에 입력한다. 센스 앰프(31)는 레퍼런스 회로(도시 생략)와 접속되어 있 고, 여기로 흐르는 기준 전류를 기초로 센스 앰프(31)에 입력되는 기준 신호와 비교함으로써 메모리 셀(M2)의 상태가 PGM 상태인지, ERASE 상태인지를 판단하여 데이터로서 출력한다.
예컨대, 도시 생략하는 레퍼런스 회로에 15μA의 기준 전류를 흘리는 것으로 한다. 센스 앰프(31)에서는 비트선(BL3)에 흐르는 전류(Ic)가 15μA 보다 큰 경우는, 메모리 셀(M2)의 기억 상태는 ERASE 상태로 판단하고, 15μA보다 작은 경우는, PGM 상태로 판단한다.
또한 통상, 판단의 오류를 방지하기 위해서 몇 개의 마진을 마련해 둔다.
예컨대, PGM 상태에서 10μA, ERASE 상태에서 20μA를 흐르게 하면, 기준 전류를 상기한 바와 같이 15μA라고 했을 때, ± 5μA의 마진을 취할 수 있게 된다.
그러나, 종래의 반도체 기억 장치(30)에는 이하와 같은 문제가 있었다.
도 6은 반도체 기억 장치 일 부분의 개략적인 구성도이며, 메모리 셀이 있는 기억 상태의 조합을 도시한 것이다.
우선, 도 6과 같이 메모리 셀(M2)의 기억 상태가 PGM 상태, 메모리 셀(M3, M4, M5)의 기억 상태가 모두 ERASE 상태인 경우의 판독 시 동작에 관해서 설명한다.
메모리 셀(M2)을 판독하는 경우, 메모리 셀(M2)은 PGM 상태이며, 전류가 그다지 흐르지 않기 때문에, 드레인(d1)의 전위가 약간 높아지게 된다. 이 때, 드레인(d1)측 인접 셀인 메모리 셀(M3)이 ERASE 상태이며, 또한, 그 이웃 셀인 메모리 셀(M4)이 ERASE 상태이며, ERASE 상태에서는 전류가 많이 흐르기 때문에 드레인(d1)과 동전위가 되도록 충전된 메모리 셀(M3)에 접속된 비트선(BL4)의 전위가 약간 낮아진다. 이 때문에, 드레인(d1)으로부터 메모리 셀(M3)측으로 전류(Idp)가 흐른다. 센스 앰프(31)는 비트선(BL3)으로 흐르는 전류(Ic)로 메모리 셀(M2)의 기억 상태를 판단하기 때문에, 판독하는 비트선(BL3)으로 흐르는 전류(Ic)가 Ids+Idp가 되면, 원래, 메모리 셀(M2)이 흘리고 있는 전류(Ids)보다도 많이 흐르고 있는 것 같이 보인다.
이에 따라, 예컨대, 센스 앰프(31)로 비교되는 레퍼런스 회로(도시 생략)에 흐르는 기준 전류가 15μA이며, 통상 Ids가 PGM 상태에서는 10μA, ERASE 상태에서는 20μA 흐른다고 하고, 각각 5μA의 마진이 있는 경우, Idp에 의해 마진이 감소해 버려 Idp이 5μA를 넘으면, 센스 앰프(31)에서는 메모리 셀(M2)이 PGM 상태임에도 불구하고, ERASE 상태로 판단해 버리는 문제가 있었다.
도 7은 반도체 기억 장치 일부분의 개략적인 구성도이며, 메모리 셀이 있는 기억 상태의 조합을 도시한 것이다.
여기서는, 메모리 셀(M2, M3)의 기억 상태가 ERASE 상태, 메모리 셀(M4, M5)의 기억 상태가 모두 PGM 상태인 경우의 판독 시 동작에 관해서 설명한다.
이 경우, 판독하는 대상의 메모리 셀(M2)은 ERASE 상태이며, 전류가 많이 흐르기 때문에 드레인(d1)의 전압이 약간 낮아진다. 이 때, 드레인(d1)측 인접 셀인 메모리 셀(M3)이 ERASE 상태이며, 또한, 그 이웃 셀인 메모리 셀(M4)이 PGM 상태이기 때문에 비트선(BL4)에는 전류가 그다지 흐르지 않고, 메모리 셀(M3)에 접속되는 비트선(BL4)의 전압은 약간 높아지게 된다. 그 때문에 드레인(d1)에는 메모리 셀(M3)측 비트선(BL4)으로부터 전류(Idp)가 흐른다. 센스 앰프(31)는 비트선(BL3)에 흐르는 전류(Ic)로 메모리 셀(M2)의 기억 상태를 판단하기 때문에 판독하는 비트선(BL3)에 흐르는 전류(Ic)는 Ids-Idp가 되므로, 원래 메모리 셀(M2)에서 흐르고 있는 전류(Ids)보다도 적은 것 같이 보인다.
이에 따라, 예컨대, 센스 앰프(31)로 비교되는 레퍼런스 회로(도시 생략)에 흐르는 기준 전류가 15μA이며, 통상 Ids가 PGM 상태에서는 10μA, ERASE 상태에서는 20μA 흐른다고 하고, 각각 5μA의 마진이 있는 경우, Idp에 의해 마진이 감소하여, Idp이 5μA를 넘으면, 센스 앰프(31)에서는 메모리 셀(M2)은 ERASE 상태임에도 불구하고, PGM 상태라고 판단하여 버리는 문제가 있었다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 메모리의 판독 시의 판독 마진의 감소를 방지한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에서는 상기 과제를 해결하기 위해서 도 1에 도시하는 반도체 기억 장치(1)에 있어서 판독 시 판독하는 메모리 셀(M02)의 드레인(d1)과, 충전하는 비트선(BL5) 사이의 플로우팅 상태의 비트선(BL4)을 일정 시간 충전하는 반도체 기억 장치(1)가 제공된다.
상기 구조에 따르면, 판독하는 메모리 셀(M02)의 드레인(d1)으로 유입되는 전류 및 드레인(d1)으로부터 흘러나오는 전류가 감소한다.
이하 본 발명의 실시예를 도면을 참조하여 설명한다.
도 1은 본 발명의 반도체 기억 장치의 개략적인 구성도이다.
반도체 기억 장치(1)는 행렬 모양으로 배열한 복수의 메모리 셀(Mmn) (m은 0 이상의 자연수, n은 1 이상의 자연수)을 가지며, 메모리 셀(Mmn)의 게이트에 접속된 워드선(WLm)[m은 메모리 셀(Mmn)의 m과 대응]과, 워드선(WLm)과 교차하고, 메모리 셀(Mmn)의 소스 또는 드레인이 접속된 비트선(BLn)[n은 메모리 셀(Mmn)의 n과 대응]에 의하여 배선된 메모리 셀 어레이를 갖는다.
또한, 메모리 셀(Mmn)에의 기록, 또는 메모리 셀(Mmn)로부터의 데이터의 판독을 하기 위해서 반도체 기억 장치(1)는 이하의 구성 요소를 갖는다.
그 구성 요소는 메모리 셀(Mmn)에 전류를 공급하기 위한 전류원을 갖는 캐스코드 회로(2)와, 선택하는 메모리 셀(Mmn)의 기억 상태를 판단하는 센스 앰프(3)와, 비트선(BLm)을 충전하기 위한 전류원이 내장된 프리차지 회로(4)와, 캐스코드 회로(2), 프리차지 회로(4) 또는 가상 그라운드선(VRG)의 어디를 비트선(BLm)에 접속하는 가를 선택하는 복수의 선택 트랜지스터(ST)이다. 또한, 설명의 편의상, 도 1에서 선택 트랜지스터(ST)는 비트선(BL4)을 선택하는 것 하나만을 도시하며, 가상 그라운드선(VRG)은 비트선(BL2)에, 캐스코드 회로(2)는 비트선(BL3)에, 프리차지 회로(4)는 비트선(BL5)에 각각 접속해 있는 상태라고 하여 생략했다. 또, 이 부분의 상세에 관하여는 후술한다.
다음에, 메모리 셀(M02)에 기록된 데이터("0" 인지 "1" 인지)를 판독할 때를 예로 하여 반도체 기억 장치(1)의 동작을 이하에 설명한다.
메모리 셀(M02)의 데이터를 판독하는 경우, 우선 워드선(WL0)에 전압(예컨대 3V)을 인가한다. 이에 따라 메모리 셀(M02)은 온 상태가 된다. 다음에, 메모리 셀(M02)의 소스(s1)측 비트선(BL2)에 접속되는 가상 그라운드선 (VRG)과, 드레인(d1)측 비트선(BL3)에 접속되는 캐스코드 회로(2)에 의해 메모리 셀(M02)에는 드레인-소스간 전류(Ids)(이하, 단순히 Ids라고 한다)가 흐른다. Ids는 메모리 셀(M02)이 기록 상태(이하 PGM 상태라고 한다)일 때는 임계치가 크고 그다지 흐르지 않으며, 소거 상태(이하 ERASE 상태라고 한다)일 때는 임계치가 작고 많이 흐른다. 또, 여기서, 비트선(BLl, BL4, BL6, ‥·)은 플로우팅 상태이다.
비트선(BL5)은 메모리 셀(M02)로부터의 전류의 유출을 막기 위해서 프리차지 회로(4)에 의해 충전되어 메모리 셀(M02)에 접속된 비트선(BL3)과 동전위가 된다.
여기서, 판독하는 메모리 셀(M02)의 드레인(d1)에 접속되는 비트선(BL3)과 충전하는 비트선(BL5) 사이에 1개의 플로우팅 상태의 비트선(BL4)을 사이에 둠으로써 드레인-프리차지 사이의 전류를 줄여서 판독 마진의 감소를 적게 할 수 있다. 그러나, 이 경우, 비트선(BL3)과 비트선(BL5) 사이에 있는 플로우팅 상태의 비트선(BL4)을 메모리 셀(M04)을 통해 충전하기 때문에 판독 시간 중에 충분히 충전할 수 없고, 교류적으로 흐르는 드레인-플로우팅 사이의 전류가 커져 오히려 판독 마진이 감소하여 버리는 문제가 있다.
그래서, 추가로, 비트선(BL4)에 접속되는 선택 트랜지스터(ST)를 외부로부터의 프리차지 신호에 의해 판독 개시후 일정 시간만 온으로 하고 플로우팅 상태의 비트선(BL4)을 프리차지 회로(4)에 의해 충전하여 비트선(BL3)의 전압과 비트선(BL4)을 동전위로 한다.
한편, 센스 앰프(3)에서는 레퍼런스 회로(도시 생략)에 흐르는 기준 전류(Iref)(이하, 단순히 Iref라고 한다)를 전압으로 변환한 기준 신호와, 캐스코드 회로(2)에 의해, 비트선(BL3)으로 흐르는 전류(Ic)를 전압으로 변환한 입력 신호를 비교하여 Ic<Iref이면 PGM 상태로 "0"이라고 판단하고, Ic>Iref이면 ERASE 상태로 "1"이라고 판단한다. 예컨대, PGM 상태로 10μA, ERASE 상태로 20μA의 Ids가 흐른다고 하면, Iref를 15μA로 함으로써 5μA의 마진을 취하여 "0" 인지 "1"인지를 판단할 수 있다.
상기한 바와 같이, 판독 시 선택한 메모리 셀(M02)의 드레인(d1)과 프리차지 회로(4)와 접속되어 충전되는 비트선(BL5) 사이에 플로우팅 상태의 비트선(BL4)을 설치하고, 이것을 프리차지 회로(4)로 판독 개시후 일정 시간만 충전함으로써 메모리 셀(M02)로의 전류의 유입 또는 유출을 방지할 수 있어 판독 마진의 감소를 방지할 수 있고, 인접하는 메모리 셀의 기억 상태에 의하지 않고 틀린 데이터로서 판단되는 것을 방지할 수 있다.
또한, 상기에서는 플로우팅 상태의 비트선(BL4)을 프리차지 회로(4)의 전류원에서 충전한다고 설명했지만, 캐스코드 회로(2)와 선택 트랜지스터(ST)를 접속하여 캐스코드 회로(2)의 전류원에서 외부의 프리차지 신호보다 일정 시간 플로우팅 상태의 비트선(BL4)을 충전하도록 하여도 좋다.
이하 본 발명의 실시예의 상세를 설명한다.
도 2는 본 발명의 실시예의 반도체 기억 장치의 구성도이다.
또한 도 3은 반도체 기억 장치의 메모리부의 구성도이다.
이하, 도 2 및 도 3을 이용하여 설명한다.
반도체 기억 장치(10)는 전압 공급부(11)와, 어드레스 입력부(12)와, 판독의 시작시 일정 기간 동안 플로우팅(floating) 상태에서 비트선(BL4)를 충전하기 위해 타이밍 신호를 생성하고 프리차지 회로(18) 또는 캐스코드 회로(17)에 상기 타이밍 신호를 공급하는 타이밍 회로(13)와, 어드레스 입력부(12)로 입력된 어드레스를 선택하는 Y 방향 디코더(14) 및 X 방향 디코더(15)와, 디지탈 데이터의 기억을 위한 메모리부(16)와, 메모리부(16)에 공급하는 전류원을 갖는 캐스코드 회로(17)와, 판독 시 후술하는 비트선(BLn)을 충전하는 프리차지 회로(18)와, 메모리부(16)로 흐르는 전류와 비교하기 위한 기준 전류를 흘리는 레퍼런스 회로(19)와, 메모리부(16)로 흐르는 전류와 레퍼런스 회로(19)로 흐르는 전류를 비교하는 센스 앰프(20)와, 비교 결과를 출력하는 출력 회로(21)로 구성된다.
메모리부(16)는 도 3과 같이 행렬 모양으로 배열한 복수의 메모리 셀(Mmn)(m은 0 이상의 자연수, n은 1 이상의 자연수)을 가지고, 메모리 셀(Mmn)의 게이트에 접속된 워드선(WLm)[m은 메모리 셀(Mmn)의 m과 대응]과, 워드선(WLm)과 교차하여 메모리 셀(Mmn)의 소스 또는 드레인이 접속된 비트선(BLn)[n은 메모리 셀(Mmn)의 n과 대응]에 의하여 배선된 메모리 셀 어레이를 갖는다.
또한, 비트선(BLn)에 가상 그라운드선(VRG), 드레인선(DRL), 프리차지선(PRL)의 어디 선과 접속하는 가를 선택하는 선택 트랜지스터(Sna, Snb, Snc)[n은 비트선(BLn)의 n과 대응하고, 1 이상의 자연수이다]를 갖는다. 또한, 이들 복수의 선택 트랜지스터(Sna, Snb, Snc)를 동작시키기 위한 선택선(SLna, SLnb, SLnc)을 가지며, 선택선(SLna, SLnb, SLnc)은 Y 방향 디코더(14)에 접속한다. 또한, 워드선(WLm)은 X 방향 디코더(15)와 접속한다. 또한, 드레인선(DRL)은 캐스코 드 회로(17)와 접속하고, 프리차지선(PRL)은 프리차지 회로(18)와 접속한다. 가상 그라운드선(VRG)의 전압은 그라운드 레벨(0 V)로 되어 있다.
메모리 셀(Mmn)은 플로우팅 게이트(floating gate)를 갖는 MOS(Metal Oxide Semiconductor)형 FET(Field-Effect Transistor)나 플로우팅 게이트 대신에 게이트 절연막에 질화막 등의 캐리어 트랩 층을 포함하는 것으로 비트 정보를 기억하는 MISFET등 하나의 셀로 다중값의 기억이 가능한 MIS형 FET 등의 불휘발성 MOS 메모리이다.
이하, 반도체 기억 장치(10)의 동작을 설명한다.
우선, 메모리 셀(Mmn)로의 기록 동작을 설명한다. 여기서는 메모리 셀(M02)로의 기록을 예로 들어 설명한다.
어드레스 입력부(12)로부터 입력된 어드레스에 따라 메모리 셀(M02)에 기록을 하는 경우, X 방향 디코더(15)에 의해 워드선(WL0)에 전압이 인가되어 워드선(WL0)에 게이트가 접속되어 있는 복수의 메모리 셀(M0n)은 온이 된다.
또한, Y 방향 디코더(14)에 의해 선택선(SL2a)에 전압이 인가되어 선택 트랜지스터(S2a)가 온이 된다. 이에 따라, 메모리 셀(M02)에 접속되어 있는 비트선(BL2)은 가상 그라운드선(VRG)과 접속하여 그라운드 레벨이 된다. 또한, 마찬가지로 Y 방향 디코더(14)에 의해 선택선(SL3b)에 전압이 인가되어 선택 트랜지스터(S3b)가 온이 된다. 이에 따라, 메모리 셀(M02)에 접속되어 있는 비트선(BL3)은 드레인선(DRL)과 접속하여 캐스코드 회로(17)에 의해 전압이 인가된다. 또한, Y 방향 디코더(l4)에 의해 선택 트랜지스터(Sla, S1b, S1c, S4a, S4b, S4c, S5a, S5b, S5c,·‥)는 오프 상태가 되고, 비트선(BL1, BL4, BL5,·‥)은 플로우팅 상태 가 된다.
또한, 이 때 Y 방향 디코더(14)에 의해 비트선(BL2)에 드레인선(DRL)을, 비트선(BL3)에 가상 그라운드선(VRG)을 접속하도록 하여도 좋다.
여기서, 메모리 셀(Mmn)로서 플로우팅 게이트 타입의 MOSFET를 이용한 경우, 예컨대, 드레인 전압을 5 V, 게이트 전압을 10 V로 하면, 채널 열 전자 주입 등에 의해 메모리 셀(M02)의 플로우팅 게이트에 전자가 주입되어 임계치(Vth)가 올라가고 PGM 상태가 된다.
또한, 소거 시에는 예컨대, 드레인 전압을 5 V, 게이트 전압을 -10 V, 소스를 플로우팅 상태로 하면, 터널 산화막을 통해서 전자가 플로우팅 게이트로부터 빠져 나와서 임계치(Vth)가 내려가고 ERASE 상태가 된다.
다음에 메모리 셀(Mmn)의 판독 시의 동작을 설명한다.
메모리 셀(M02)을 판독하는 경우에 관해서 설명하면, 전술한 기록 시의 경우와 마찬가지로, 워드선(WL0)에 전압을 인가하여 메모리 셀(M02)을 온으로 하고, 비트선(BL2)에 가상 그라운드선(VRG)을 접속하고 비트선(BL3)에 드레인선(DRL)을 접속한다. 다만 이 때, 워드선(WL0)에 인가하는 전압은, 예컨대 5 V이며, 비트선(BL3)에 접속하는 드레인선(DRL)에 인가하는 전압은, 예컨대 1 V이다.
또한, 본 발명의 실시예에서는 종래 기술과 달리, 메모리 셀(M02)의 판독 시, 비트선(BL4)은 프리차지선(PRL)과 접속하지 않고, 비트선(BL4)은 기본적으로 플로우팅 상태로 한다. 그 대신, 비트선(BL5)을 충전한다. 즉, 선택선(SL5c)에 전압을 인가하여 선택 트랜지스터(S5c)를 온으로 하고, 메모리 셀(M04)에 접속되는 비트선(BL5)을 프리차지선(PRL)과 접속시킨다. 여기서, 비트선(BL5)을 프리차지 회로(18)의 전류원에서 충전하여 비트선(BL3, BL5)을 동전위로 한다.
또한, 플로우팅 상태인 비트선(BL4)을 일정 시간만 프리차지선(PRL)과 접속시킨다. 즉, Y 방향 디코더(14)에 의해 선택선(SL4c)에 전압을 인가하여 선택 트랜지스터(S4c)를 온시키고, 비트선(BL4)을 프리차지선(PRL)과 접속시켜 프리차지 회로(18)의 전류원에 의해 충전하여 비트선(BL3) 및 비트선(BL5)과 동전위로 한다.
이로 인해, 메모리 셀(M02)이나 인접하는 메모리 셀(M03)의 기억 상태에 의하지 않고, 메모리 셀(M02)의 드레인(d1)측 비트선(BL3)으로부터 비트선(BL4)으로의 전류(Ic)의 유출 및 비트선(BL4)으로부터 비트선(BL3)으로의 전류의 유입을 방지할 수 있다.
도 4는 판독 시의 타임 챠트이다.
도 4와 같이, 우선, 어떤 메모리 셀(Mmn)을 판독하는 지의 내부 어드레스 지정이 행하여지고, Y 방향 디코더(14) 및 X 방향 디코더(15)에 의해 메모리 셀(Mmn)의 선택이 행하여진다. 예컨대, 메모리 셀(M02)의 선택이 행하여지면 판독이 시작된다.
이 때, 선택선(SL2a)에 의해 선택 트랜지스터(S2a)가 온 되고 비트선(BL2)이 가상 그라운드선(VRG)에 접속된다. 선택선(SL3b)에 의해 선택 트랜지스터(S3b)가 온 되고 비트선(BL3)이 드레인선(DRL)에 접속된다. 또한, 선택선(SL5c)에 의해 선택 트랜지스터(S5c)가 온 되고 비트선(BL5)이 프리차지선(PRL)에 접속된다.
판독의 최초의 부분, 예컨대, 판독이 도와 같이 30ns인 경우, 그 전반인 10ns에서, 선택선(SL4c)으로 프리차지 신호를 보내고, 플로우팅 상태이던 비트선(BL4)을 프리차지선(PRL)과 접속시켜 충전한다.
여기서, 비트선(BL3)으로 흐르는 전류(Ic)를 캐스코드 회로(17)에서 전압으로 변환하여, 레퍼런스 회로(19)로부터 입력되는 레퍼런스 신호와, 센스 앰프(20)에서 비교하여 메모리 셀(M02)의 기억 상태("0"인지 "1"인지)를 판단한다.
이 때, 센스 앰프(20)에서는 도 4와 같이, 예컨대 5ns 동안 래치하여 출력 회로(21)에 판단 결과("0"인지 "1"인지)를 출력한다.
상기한 바와 같이, 판독 시 드레인(d1)과 충전된 비트선(BL5) 사이의 플로우팅 상태로 있는 비트선(BL4)을 일정 시간 충전하는 것으로 메모리 셀(M02)로의 전류의 유입 및 유출을 방지할 수 있고, 센스 앰프(20)에서는 메모리 셀(M02) 및 인접하는 메모리 셀(M03)의 기억 상태(PGM 상태 또는 ERASE 상태)에 상관없이 정확한 값을 읽는 것이 가능하다.
그리고, 상기에서 예로 든 전압이나 전류의 값은 어디까지나 일례에 지나지 않으며, 이것에 한정되는 것은 아니다.
또한, 상기에서는 플로우팅 상태의 비트선(BL4)을 프리차지 회로(18)의 전류원에서 충전한다고 설명했지만, 이것에 한정되는 것은 아니며, 캐스코드 회로(17)의 전류원에 의해 충전하도록 하여도 좋다. 즉, SL4b에 프리차지 신호를 판독의 일정 시간 입력하여 선택 트랜지스터(S4b)를 온으로 하여 드레인선(DRL)과 비트선(BL4)을 접속시키도록 하여도 좋다.
이상에서 설명한 바와 같이 본 발명에서는, 판독 시 판독하는 메모리 셀의 드레인과 충전하는 비트선 사이의 플로우팅 상태에 있는 비트선을 일정 시간만 충전하도록 하였기 때문에 판독하는 메모리 셀의 드레인으로부터 다른 메모리 셀로의 전류의 유출 및 다른 메모리 셀로부터 판독하는 메모리 셀의 드레인으로의 전류의 유입을 방지할 수 있고, 판독 시의 마진 감소를 방지할 수 있다.

Claims (9)

  1. 가상 그라운드 방식에 의해 기초한 불휘발성 반도체 기억 장치에 있어서,
    행렬 모양으로 배열된 복수의 메모리 셀과,
    열 방향으로 배열된 메모리 셀의 소스 또는 드레인에 각각 접속된 복수의 비트선과,
    상기 비트선과 각각 교차하고, 행 방향으로 배열된 메모리 셀 게이트에 각각 접속된 복수의 워드선과,
    선택 메모리 셀(MO2)의 상기 드레인에 접속된 상기 비트선(BL3)과 접속되어, 판독시 전류를 공급하는 전류 공급 회로와,
    판독시 제2 비선택 메모리 셀(MO4)의 한쪽에 접속된 비트선(BL5)을 충전하는 프리차지 회로로서, 상기 제2 비선택 메모리 셀(MO4)은 상기 선택 메모리 셀 (MO2)의 드레인에 접속된 상기 비트선(BL3)을 공유하는 제1 비선택 메모리 셀(MO3)에 인접하고, 상기 제2 비선택 메모리 셀(MO4)의 상기 한쪽은 상기 제1 비선택 메모리 셀 (MO3)의 반대쪽에 있는 것인 상기 프리차지 회로와,
    판독 시 상기 제1 비선택 메모리 셀(MO3)과 상기 제2 비선택 메모리 셀(MO4)에 의해 공유되는 비트선(BL4)을 일정 시간만 충전하는 충전 회로를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 전류 공급 회로와 직렬로 접속되고, 상기 메모리 셀의 기억 상태를 판단하는 센스 앰프를 갖는 것인 반도체 기억 장치.
  3. 제1항에 있어서, 판독 시 상기 제1 비선택 메모리 셀(MO3)과 상기 제2 비선택 메모리 셀(MO4)에 의해 공유되는 비트선(BL4)은 상기 일정 시간 이외의 기간동안, 플로우팅 상태인, 반도체 기억 장치.
  4. 제1항에 있어서, 상기 충전 회로는 상기 프리차지 회로인 것인 반도체 기억 장치.
  5. 제1항에 있어서, 상기 충전 회로는 상기 전류 공급 회로인 것인 반도체 기억 장치.
  6. 제1항에 있어서, 상기 전류 공급 회로는 캐스코드 회로인 것인 반도체 기억 장치.
  7. 제1항에 있어서, 상기 복수의 메모리 셀은 플로우팅 게이트를 갖는 MOSFET인 것인 반도체 기억 장치.
  8. 제1항에 있어서, 상기 복수의 메모리 셀은, 캐리어 트랩 층을 포함하는 게이트 절연막을 가진 MOSFET인 것인 반도체 기억 장치.
  9. 제1항에 있어서, 판독의 시작시 일정기간 동안 상기 제1 비선택 메모리 셀(MO3)와 상기 제2 비선택 메모리 셀(MO4)에 의해 공유되는 상기 비트선(BL4)을 충전하기 위해 타이밍 신호를 생성하고 상기 타이밍 신호를 상기 충전 회로에 공급하는 타이밍 회로를 더 포함하는 반도체 기억 장치.
KR1020030017728A 2002-03-22 2003-03-21 반도체 기억 장치 KR101010982B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002080554A JP2003281896A (ja) 2002-03-22 2002-03-22 半導体記憶装置
JPJP-P-2002-00080554 2002-03-22

Publications (2)

Publication Number Publication Date
KR20030076433A KR20030076433A (ko) 2003-09-26
KR101010982B1 true KR101010982B1 (ko) 2011-01-26

Family

ID=28035706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030017728A KR101010982B1 (ko) 2002-03-22 2003-03-21 반도체 기억 장치

Country Status (5)

Country Link
US (1) US6914824B2 (ko)
JP (1) JP2003281896A (ko)
KR (1) KR101010982B1 (ko)
CN (1) CN1242417C (ko)
TW (1) TW588364B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391672B1 (en) * 2006-12-27 2008-06-24 Macronix International Co., Ltd. Sequential memory and accessing method thereof
CN101310631B (zh) * 2008-06-30 2010-06-02 宋拯澳 一种用于提高香烟品质的处理液
US7903498B2 (en) * 2008-09-05 2011-03-08 Macronix International Co., Ltd. Y-decoder and decoding method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620488A (ja) * 1992-07-03 1994-01-28 Hitachi Ltd 半導体メモリ
JPH10177798A (ja) 1996-12-16 1998-06-30 Nec Corp 半導体記憶装置
US20020034101A1 (en) * 2000-09-20 2002-03-21 Atsushi Semi Nonvolatile semiconductor storage device capable of correctly reading selected memory cell and read method therefor
US20050132933A1 (en) * 2003-12-18 2005-06-23 Bernard Blum Method and apparatus for control of kiln feed chemistry in cement clinker production

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3608919B2 (ja) 1997-10-07 2005-01-12 シャープ株式会社 半導体記憶装置
JP3754600B2 (ja) * 2000-06-13 2006-03-15 シャープ株式会社 不揮発性半導体記憶装置およびそのテスト方法
JP2002319287A (ja) * 2001-04-20 2002-10-31 Fujitsu Ltd 不揮発性半導体メモリ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620488A (ja) * 1992-07-03 1994-01-28 Hitachi Ltd 半導体メモリ
JPH10177798A (ja) 1996-12-16 1998-06-30 Nec Corp 半導体記憶装置
US20020034101A1 (en) * 2000-09-20 2002-03-21 Atsushi Semi Nonvolatile semiconductor storage device capable of correctly reading selected memory cell and read method therefor
US20050132933A1 (en) * 2003-12-18 2005-06-23 Bernard Blum Method and apparatus for control of kiln feed chemistry in cement clinker production

Also Published As

Publication number Publication date
JP2003281896A (ja) 2003-10-03
TW200305886A (en) 2003-11-01
US20030179628A1 (en) 2003-09-25
CN1447338A (zh) 2003-10-08
KR20030076433A (ko) 2003-09-26
TW588364B (en) 2004-05-21
US6914824B2 (en) 2005-07-05
CN1242417C (zh) 2006-02-15

Similar Documents

Publication Publication Date Title
KR970002069B1 (ko) 불휘발성 반도체 기억장치
US6567316B1 (en) Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device
CN100555456C (zh) 使用双动态参考的用于多位闪存读取的系统和方法
US7529126B2 (en) Nonvolatile memory device and semiconductor device
US6999365B2 (en) Semiconductor memory device and current mirror circuit
US6804151B2 (en) Nonvolatile semiconductor memory device of virtual-ground memory array with reliable data reading
US20130003458A1 (en) Nand architecture memory with voltage sensing
US7212443B2 (en) Non-volatile memory and write method of the same
US20020057599A1 (en) Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same
US4758748A (en) Sense amplifier for programmable read only memory
JPH03155667A (ja) フラッシュ消去ｅｐｒｏｍメモリ用の新規なアーキテクチャー
US6947325B2 (en) Non-volatile semiconductor memory device and controlling method of the same
JPH10302482A (ja) 半導体メモリ
CA2497528A1 (en) Method of recovering overerased bits in a memory device
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
EP0862184B1 (en) Semiconductor storage device capable of accurately collectively executing erase verify operation on all memory cells
US5253210A (en) Paritioned bit line structure of EEPROM and method of reading data therefrom
KR101010982B1 (ko) 반도체 기억 장치
JP3342878B2 (ja) 不揮発性半導体記憶装置
US6853586B2 (en) Non-volatile memory architecture and method thereof
JP3128383B2 (ja) 不揮発性半導体記憶装置
US7301820B2 (en) Non-volatile memory dynamic operations
JP4607166B2 (ja) 半導体記憶装置
JP3670763B2 (ja) 不揮発性半導体メモリ
US6091638A (en) Method for programming, reading and erasing a flash memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140107

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150107

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160303

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170113

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180115

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee