CN1242417C - 半导体存储器 - Google Patents

Abstract

一个半导体存储器防止在读取时降低容限。在特定的时间段内对在要被读取的存储单元中的漏极和被充电位线之间的一条处于浮置状态的位线进行充电。

Description

半导体存储器

技术领域

本发明涉及一种半导体存储器，特别涉及一种基于虚拟接地方法的非易失性半导体存储器件。

背景技术

在最近几年，需要更高的容量更高集成度的存储器。结果，基于多值方法、虚拟接地方法等等可以减小有效单元面积的非易失性半导体存储器已经被开发并且投入使用。

基于虚拟接地方法的半导体存储器具有这样一种结构，其中两个存储单元共用一条位线，从而可以获得高集成度。

图5为示出根据一种虚拟接地方法的常规非易失性半导体存储器的部分的大体结构的示意图。

半导体存储器30包括一个虚拟接地线VRG、读出放大器31、共射共基放大电路(cascode circuit)32、预充电电路33和选择电路34，并且具有这样一种结构，其中存储单元M1至M5在与字线WL相交的多条位线BL1至BL6中并联连接。每个存储单元M1至M5中的一个栅极连接到字线WL。在每个存储单元M1至M5的一个漏极连接到位线BL1至BL6之一。在每个存储单元M1至M5中的一个源极还连接到一个位线BL1至BL6。

现在，将描述当读取存储单元M2时执行的操作。

当读取存储单元M2时，例如5V的电压首先被施加到字线WL。然后存储单元M1至M5进入导通状态。另外，虚拟接地线VRG被选择电路34连接到与存储单元M2的源极s1相连接的位线BL2。共射共基放大电路32由选择电路34连接到与存储单元M2的漏极d1相连接的位线BL3。例如1V的电压被施加到与漏极d1相连接的位线BL3。

预充电电路33被选择电路34连接到与存储单元M3相连接的相对位线BL4，该存储单元M3与存储单元M2相邻，并且其用连接到存储单元M2的漏极d1的位线BL3，以对位线BL4充电，从而其电势将等于存储单元M2的漏极d1的电势。这防止通过位线BL3的电流Ic流到不被选择的存储单元M3。分别连接到存储单元M1、M4和M5的位线BL1、BL5和BL6处于浮置状态，也就是说，它们不连接到电源或虚拟地。

当存储单元M2处于写入状态时(PGM状态)，也就是说，当存储单元M2存储“0”时，在存储单元M2的漏极d1和源极s1之间流动的电流Ids不大。另一方面，当存储单元M2处于擦除状态时(ERASE状态)，也就是说，当存储单元M2存储“1”时，电流Ids较大。共射共基放大电路32把流过位线BL3的电流Ic转换为电压，并且输入到读出放大器31。读出放大器31连接到参考电路(未示出)。读出放大器31通过把流过该参考电路的参考电流与输入到读出放大器31的参考信号相比较，以判断该存储单元M2是否处于PGM状态或ERASE状态，并且把判断结果作为数据输出。

假设15微安的参考电流通过该参考电路(未示出)。如果通过位线BL3的电流值Ic大于15微安，则读出放大器31判断存储单元M2处于擦除状态。如果通过位线BL3的电流值Ic小于15微安，则读出放大器31判断存储单元M2处于写入状态。

为了避免判断错误，通常保留预定的容限。假设在写入状态为10微安的电流，并且在擦除状态为20微安的电流。另外，如上文所述，假设15微安的参考电流通过该参考电流。则将保留±5微安的容限。

但是，常规的半导体存储器30具有如下问题。

图6为示出存储单元的存储状态被组合的半导体存储器的部分的大体结构的示意图。

如图6中所示，首先描述当存储单元M2处于写入状态并且存储单元M3、M4和M5处于擦除状态的情况下实时执行的操作。

当读取存储单元M2时，它处于写入状态，并且在存储单元M2的漏极d1和源极之间流动的电流不大。因此，漏极d1的电势略高。在此时，在漏极d1侧并且与存储单元M2相邻的存储单元M3处于擦除状态。与存储单元M3相邻的存储单元M4也处于擦除状态。在擦除状态中有大电流流过。因此，连接到存储单元M3的位线BL4的电势变为略低，该存储单元M3被充电，从而其电势将等于漏极d1的电势。结果，电流Idp从漏极d1流到存储单元M3。读出放大器31根据流过位线BL3的电流Ic判断存储单元M2的存储状态。因此，如果通过用于读取的位线BL3的电流Ic由Ids+Idp给出，则电流Ic的数值变为大于最初在存储单元M2中的漏极d1和源极s1之间流动的电流Ids的数值。

假设流过参考电路(未示出)并且由读出放大器31用于比较的参考电流的数值为15微安，则通常在写入状态中，Ids的数值为10微安，并且在擦除状态中为20微安，并且在每个状态中保留5微安的容限。然后Idp将降低该容限。如果Idp大于5微安，则读出放大器31将把实际处于写入状态的存储单元M2判断为处于擦除状态。

图7为示出存储单元的存储状态的另一种组合的半导体存储器的部分的大体结构的示意图。

现在，将描述在存储单元M2和M3处于擦除状态并且存储单元M4和M5处于写入状态的情况下实时执行的操作。

在这种情况中，要被读取的存储单元M2处于擦除状态，并且大电流在存储单元M2的漏极d1和源极s1之间流动。因此，漏极d1的电压略低。在此时，在漏极d1侧并且与存储单元M2相邻的存储单元M3处于擦除状态。与存储单元M3相邻的存储单元M4处于写入状态。结果，通过位线BL4的电流不大，并且与存储单元M3相连接的位线BL4的电压略高。因此，电流Idp将从存储单元M3侧的位线BL4流到漏极d1。读出放大器31根据流过位线BL3的电流Ic判断存储单元M2的状态。相应地，如果流过用于读取的位线BL3的电流Ic由Ids-Idp给出，则该电流Ic的数值变为小于最初在存储单元M2中的漏极d1和源极s1之间流动的电流Ids。

假设流过参考电路(未示出)并且被读出放大器31用于比较的参考电流为15微安，通常在写入状态中Ids的数值为10微安，并且在擦除状态中为20微安，在每个状态中保留5微安的容限。然后Idp将减小该容限。如果Idp超过5微安，则半导体存储器30将把实际处于擦除状态的存储单元M2判断为处于写入状态。

发明内容

本发明在上述背景环境下做出。本发明的一个目的是提供一种半导体存储器，其在存储器被读取时防止读取容限的减小。

为了实现上述目的，提供一种基于虚拟接地方法的非易失性半导体存储器。该半导体存储器包括：被设置为矩阵形状的多个存储单元；分别连接到在列方向上排列的存储单元的源极或漏极的多条位线；分别与多条位线相交并且分别连接到设置在行方向上的存储单元的栅极的多条字线；电流源电路，用于在读取时通过与被连接到所选择存储单元的漏极的位线相连接而提供电流；预充电电路，用于在读取时对连接到第二未选择存储单元的与第一未选择存储单元相反的一侧的位线进行充电，该第二未选择存储单元与共用连接到被选择存储单元的漏极的位线的第一未选择存储单元相邻；以及充电电路，用于在读取时仅仅在特定的时间段内对由第一未选择存储单元和第二未选择存储单元所共用的位线进行充电。

从下文结合附图对本发明的优选实施例的描述中，本发明的上述和其它目的特点和优点将变得更加清楚。

附图说明

图1为示出根据本发明的半导体存储器的大体结构的示意图。

图2为示出半导体存储器的结构的示意图。

图3为示出在半导体存储器中的存储器部分的结构的示意图。

图4为在读取时的时序图。

图5为示出基于虚拟接地方法的常规非易失性半导体存储器的部分的大体结构的示意图。

图6为示出存储单元的存储状态的一个组合的常规半导体存储器的部分的大体结构的示意图。

图7为示出存储单元的存储状态的另一个组合的常规半导体存储器的部分的大体结构的示意图。

具体实施方式

下面将参照附图描述本发明的实施例。

图1为示出根据本发明的半导体存储器的大体结构的示意图。

半导体存储器1包括排列为矩阵状的多个存储单元Mmn(“m”为自然数，并且“n”为除了0之外的一个自然数)。具有连接到存储单元Mmn的栅极的字线WLm以及与字线WLm相交并且连接到存储单元Mmn的源极或漏极的位线BLn(“n”对应于存储单元“Mmn”中的“n”)。这些存储单元Mmn、字线WLm和位线BLn形成一个存储单元阵列。

另外，为了对存储单元Mmn读写数据，半导体存储器1包括具有用于把电流提供到存储单元Mmn的电流源的共射共基放大电路2、用于判断所选择的存储单元Mmn的存储状态的读出放大器3、具有用于对位线BLn进行充电的内置电流源的预充电电路4、以及用于选择应当被连接到位线BLn的共射共基放大电路2或预充电电路4或虚拟接地线VRG的多个选择晶体管ST。为了便于说明，在图1中仅仅示出选择位线BL4的一个选择晶体管ST。另外，假设虚拟接地线VRG、共射共基放大电路2和预充电电路4分别连接到位线BL2、BL3和BL5。下面将详细描述该连接。

现在，将对于存储在存储单元M02中的数据(“0”或“1”)被读取为例描述在半导体存储器1中执行的操作。

为了从存储单元M02读取数据，电压(例如3V)被首先施加到字线WL0上。结果，存储单元M02进入导通状态。然后漏极-源极电流Ids(在下文简称为Ids)经连接到在存储单元M02的源极s1侧上的位线BL2和连接到在存储单元M02的漏极d1侧上的位线BL3流过存储单元M02。当存储单元M02处于写入状态(PGM状态)，阈值较大，因此Ids较弱。另一方面，当存储单元M02处于擦除状态(ERASE状态)时，阈值较小，因此Ids较大。在这种情况中，位线BL1、BL4、BL6、...处于浮置状态。

为了防止电流从存储单元M02流出，位线BL5被预充电电路4所充电，从而位线BL5的电势将等于与存储单元M02相连接的位线BL3的电势。

通过把处于浮置状态的位线BL4置于连接到要被读取的存储单元M02的漏极d1的位线BL3和被充电的位线BL5之间，在该漏极与位线BL5之间流过的电流将减小，并且可以减小在读取容限中的下降量。但是，在这种情况中，在位线BL3和BL5之间处于浮置状态的位线BL4被通过存储单元M04而充电，从而在读取过程中位线BL4不能够被充分地充电。结果，交替地在漏极和位线BL4之间流过的电流相变大，因此将减小读取容限。

从而，通过仅仅在开始读取之后的特定时间段内用来自外部的预充电信号使连接到位线BL4的选择晶体管处于导通状态，并且通过预充电电路4对处于浮置状态的位线BL4进行充电，则位线BL4的电势可以等于位线BL3的电势。

读出放大器3把通过转换流过参考电路的参考电流Iref(下文中简称为Iref)转换为电压所获得的参考信号与通过在共射共基放大电路2中转换流过位线BL3的电流Ic为电压所获得的输入信号相比较。如果Ic＜Iref，则读出放大器3判断存储单元M02处于写入状态，也就是说，存储单元M02存储“0”。如果Ic＞Iref则读出放大器3判断存储单元M02处于擦除状态，也就是说，存储单元M02存储“1”。假设在写入状态中，Ids的数值为10微安，并且在擦除状态中为20微安，以及Iref的数值为15微安。则读出放大器3能够以5微安的容限来判断存储单元M02是否存储“0”或“1”。

如上文所述，通过把处于浮置状态的位线BL4置于被选择用于读取的存储单元M02的漏极d1和被预充电电路4所连接和充电的位线BL5之间，并且用预充电电路4仅仅在开始读取之后的特定时间段内对位线BL4进行充电，可以防止电流流入或流出存储单元M02。结果，无论相邻存储单元的存储状态如何，都可以防止读取容限的减小，以及防止把一个数据块判断为另一个数据块。

下面将描述以包含在预充电电路4中的电流源对处于浮置状态的位线BL4进行充电的情况。但是，通过连接共射共基放大电路2和选择晶体管ST，处于浮置状态的位线BL4可能被包含在共射共基放大电路2中的电流源以来自外部的预充电信号在特定的时间段内进行充电。

下面将详细描述本发明的一个实施例。

图2为示出根据本发明一个实施例的半导体存储器的结构的示意图。

图3为示出在半导体存储器中的存储器部分的结构的示意图。

下面将给出对图2和3的描述。

半导体存储器10包括电压源部分11、地址输入部分12、用于产生时序信号的时序电路13、用于从地址输入部分12选择一个地址输入的Y方向解码器14和X方向解码器15、用于存储数字数据的存储器部分16、包括用于把电流提供到存储器部分16的电流源的共射共基放大电路17、用于在读取的情况中对下文所述的位线BLn进行充电的预充电电路18、用于发送与流到存储器部分16的电流相比较的参考电流的参考电路19、用于把流到存储器部分16的电流与流到参考电路19的电流相比较的读出放大器20、以及用于输出比较结果的输出电路21。

如图3中所示，半导体存储器16包括排列为矩阵状的多个存储单元Mmn(“m”为自然数，并且“n”为除了0之外的一个自然数)。具有连接到存储单元Mmn的栅极的字线WLm(“m”对应于存储单元“Mmn”中的“m”)以及与字线WLm相交并且连接到存储单元Mmn的源极或漏极的位线BLn(“n”对应于存储单元“Mmn”中的“n”)。这些存储单元、字线和位线形成一个存储单元阵列。

另外，存储器部分16包括用于选择应当被连接到位线BLn的虚拟接地线VRG、漏极线DRL或预充电线PRL的选择晶体管Sna、Snb和Snc(在此，“n”对应于在位线“BLn”中的“n”，并且是除了0之外的自然数)。另外，存储器部分16包括用于分别操作选择晶体管Sna、Snb和Snc的选择线SLna、SLnb和SLnc，并且选择线SLna、SLnb和SLnc连接到Y方向解码器14。字线WLm连接到X方向解码器15。漏极线DRL和预充电线PRL分别连接到共射共基放大电路17和预充电电路18。虚拟接地线VRG的电压处于地电平(0V)。

每个存储单元Mmn为非易失性MOS存储器。该非易失性MOS存储器可以是具有浮置栅极的金属氧化物半导体(MOS)场效应晶体管(FET)、通过在其栅绝缘体中包含例如氮化膜这样的载流子俘获层以取代浮置栅极并且可以在一个单元中存储多个数值的MISFET，等等。

现在，将描述在半导体存储器中执行的操作。

首先描述对存储单元Mmn的写入操作。以写入存储单元M02为例进行描述。

当根据从地址输入部分12输入的地址对存储单元M02进行写入时，由X方向解码器15把电压施加到字线WL0，并且栅极连接到WL0的多个存储单元M0n变为导通状态。

然后，通过Y方向解码器14把电压施加到选择线SL2a，并且选择晶体管S2a变为导通状态。结果，连接到存储单元M02的位线BL2与虚拟接地线VRG相连接，并且位线BL2的电压处于地电平。类似地，Y方向解码器14把电压施加到选择线SL3b，并且选择晶体管S3b进入导通状态。结果，连接到存储单元M02的位线BL3与漏极线DRL相连接，并且由共射共基放大电路17把电压施加到位线BL3。由Y方向解码器14把选择晶体管S1a、S1b、S1c、S4a、S4b、S4c、S5a、S5b、S5c、、、置于截止状态，从而位线BL1、BL4、BL5、、、进入浮置状态。

在这种情况中，漏极线DRL和虚拟接地线VRG可以分别通过Y方向解码器14连接到位线BL2和BL3。

假设浮置栅极型MOSFET被用作为存储单元Mmn。如果漏极电压和栅极电压例如分别为5V和10V，由于沟道热电子注入的结果，电子将被注入到存储单元M02中的浮置栅极。因此，阈值Vth升高，并且存储单元M02进入写入状态。

在擦除的情况中，假设漏极电压和栅极电压分别为5V和-10V，并且源极处于浮置状态。然后，电子将通过隧道氧化膜流出该浮置栅极。因此，阈值Vth减小，并且存储单元M02进入擦除状态。

现在将描述读取存储单元Mmn的操作。

将以读取存储单元M02的情况为例进行描述。电压被施加到字线WL0，并且存储单元M02被置于导通状态。然后，虚拟接地线VRG连接到位线BL2，并且漏极线DRL连接到位线BL3。这与上述写入操作相同。在这种情况中，例如5V的电压被施加到字线WL0上，并且例如1V的电压被施加到与位线BL3相连接的漏极线DRL。

在本发明的实施例中，与现有技术不同，在读取存储单元M02的情况中，位线BL4不连接到预充电线PRL，但是基本上被置于浮置状态。位线BL5被充电。也就是说，电压被施加到选择线SL5c，以把选择晶体管S5c置于导通状态。由此，连接到存储单元M04的位线BL5被连接到预充电线PRL。然后，位线BL5被包含在预充电电路18中的电流源所充电，从而位线BL5的电势将等于位线BL3的电势。

另外，在浮置状态中的位线BL4仅仅在特定的时间段内被连接到预充电线PRL。也就是说，由Y方向解码器14把电压施加到选择线SL4c，以把选择晶体管S4c置于导通状态。由此，位线BL4连接到预充电线PRL。然后，位线BL4被包含在预充电电路18中的电流源所充电，从而位线BL4的电势将等于位线BL3和BL5的电势。

无论存储单元M02和与其相邻的存储单元M03的存储状态如何，这防止电流Ic从存储单元M02的漏极d1侧上的位线BL3流到位线BL4，并且防止电流从位线BL4流到位线BL3。

图4为在读取时的时序图。

如图4中所示，首先执行内部寻址，以确定要被读取的存储单元Mmn。也就是说，一个存储单元Mmn被Y方向解码器14和X方向解码器15所选择。例如，当存储单元M02被选择时，开始读取。

在这种情况中，选择晶体管S2a被选择线SL2a置于导通状态，并且位线BL2连接到虚拟接地线VRG。选择晶体管S3b被选择线SL3b置于导通状态，并且位线BL3连接到漏极线DRL。另外，选择晶体管S5c被选择线SL5c置于导通状态，并且位线BL5连接到预充电线PRL。

如图4中所示，假设读取时间为30纳秒。在读取的第一部分的过程中，也就是说，在前10纳秒中，预充电信号被发送到选择线SL4c，以连接处于浮置状态的位线BL4和预充电线PRL，并且对位线BL4进行充电。

共射共基放大电路17把通过位线BL3的电流Ic转换为电压。读出放大器20把该电压与从参考电路19输入的参考信号相比较，以判断存储单元M02的存储状态(“0”或“1”)。

在这种情况中，读出放大器20在特定的时间段内(在本例中为5纳秒)锁存判断结果(“0”或“1”)，然后把它输出到输出电路21。

如上文所述，在读取的情况中，在特定时间段内对漏极d1与被充电的位线BL5之间的处于浮置状态的位线BL4进行充电将防止电流流入和流出存储单元M02。因此，无论存储单元M02以及与其相邻的存储单元M03的存储状态(写入或擦除状态)如何，读出放大器20都可以读取正确的数值。

顺便提及，上述电压和电流值仅仅是举例说明，并且该电压和电流值不限于此。

上文已经针对用包含在预充电电路18中的电流源对处于浮置状态的位线BL4充电的情况进行描述。但是，在浮置状态的位线BL4可以被包含在Y方向解码器14中的电流源所改变。在这种情况中，预充电信号在读取过程中的特定时间段内被输入到选择线SL4b，以把选择晶体管S4b置于导通状态。结果，漏极线DRL和位线BL4被连接。

如上文所述，在本发明中，在要被读取的存储单元的一个漏极与被充电的位线之间处于浮置状态的一条位线仅仅在特定的时间段内被充电。这防止电流从要被读取的存储单元中的漏极流到另一个存储单元，并且防止电流从另一个存储单元流到要被读取的存储单元的漏极。因此，可以避免在读取时的容限减小。

上文仅仅是认为是对本发明原理的说明。另外，由于本领域的普通技术人员可以容易做出各种变型和改变，因此本发明不限于在此所示和描述的具体结构和应用，相应地，所有适当的变型和等价替换被认为是落在所附权利要求及其等价描述的范围内。

Claims (9)

1.一种基于虚拟接地方法的非易失性半导体存储器(1)，该存储器包括：

被设置为矩阵形状的多个存储单元(M1-M05，M11-M15)；

分别连接到在列方向上排列的存储单元的源极或漏极的多条位线(BL1-BL6)；

分别与所述多条位线相交并且分别连接到设置在行方向上的存储单元的栅极的多条字线(W0-W1)；

电流源电路(2)，用于在读取时通过与被连接到所选择存储单元(M02)的漏极(d1)的位线(BL3)相连接而提供电流；

预充电电路(4)，用于在读取时对连接到第二未选择存储单元(M04)的与第一未选择存储单元(M03)相反的一侧的位线(BL5)进行充电，该第二未选择存储单元(M04)与第一未选择存储单元(M03)相邻，该第一未选择存储单元(M03)共用连接到所述被选择存储单元(M02)的漏极(d1)的位线(BL3)；以及

充电电路(ST)，用于在读取时仅仅在特定的时间段内对由第一未选择存储单元(M03)和第二未选择存储单元(M04)所共用的位线(BL4)进行充电。

2.根据权利要求1所述的半导体存储器，其中进一步包括一个读出放大器，其与电流源电路相串联，用于判断该存储单元的存储状态。

3.根据权利要求1所述的半导体存储器，其中在读取时，在除了所述特定的时间段之外的时间，由第一未选择存储单元和第二未选择存储单元所共用的位线处于浮置状态。

4.根据权利要求1所述的半导体存储器，其中该充电电路为预充电电路。

5.根据权利要求1所述的半导体存储器，其中该充电电路是电流源电路。

6.根据权利要求1所述的半导体存储器，其中该电流源电路是共射共基放大电路。

7.根据权利要求1所述的半导体存储器，其中多个存储单元是具有浮置栅极的金属氧化物半导体场效应晶体管(MOSFET)。

8.根据权利要求1所述的半导体存储器，其中该多个存储单元是具有包括载流子俘获层的栅极绝缘体的金属绝缘半导体场效应晶体管(MISFET)。

9.根据权利要求1所述的半导体存储器，其中进一步包括一个时序电路，用于产生一个时序信号，以在开始读取时，在特定时间段内对由第一未选择存储单元和第二未选择存储单元所共用的位线进行充电。

Images