CN1267929C - 非易失性半导体存储装置 - Google Patents
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Abstract
提供一种非易失性半导体存储装置，包括：分别具有多个存储单元且这些多个存储单元连接于多个字线的多个存储单元阵列；连接上述多个存储单元阵列，且选择驱动对应的存储单元阵列的上述多个字线的多个字线驱动电路；以及连接于上述多个存储单元阵列，且控制上述字线驱动电路中的字线的选择驱动动作的多个控制电路，上述各控制电路具有：锁存应向对应的存储单元阵列的上述多个存储单元写入的数据，同时锁存在检验读出时从上述各存储单元读出的数据的多个锁存电路；和在数据写入时和检验读出时，判定被上述锁存电路锁存的数据是否为同一逻辑电平的判定电路，且执行已写入上述存储单元的数据的检验读出，并根据上述判定电路检验读出的判定结果控制对应的上述字线驱动电路。
Description
(相关申请的交叉引用
本申请基于并要求以2001年7月6日申请的在先日本专利申请No.2001-206923为优先权，该申请的整个内容在此引入作为参考。)
技术领域
本发明涉及一种具有多个存储单元阵列、在这些多个存储单元阵列中并列进行数据写入的非易失性半导体存储装置。
背景技术
作为一种非易失性存储装置，已知有NAND闪存储器。NAND闪存储器中，串联连接多个非易失性晶体管构成NAND单元，电气地并且汇总地消除多个非易失性晶体管的存储数据。NAND闪存储器的数据写入通过对选择的存储单元施加规定的电压并变换阈值电压来进行。该写入时，并非一气将阈值电压变换到希望的值，而是分级地变化施加在存储单元上的电压并且多次分开进行1次的写入动作，使阈值电压小刻度地改变。该写入动作中间，从进行写入的存储单元读出数据，执行是否与写入数据一致的检验读出动作。对于检验结果是通过，即阈值电压为希望的范围内的值的存储单元结束写入动作，而对检验结果是失败，即阈值电压未变换到希望的范围内的值的存储单元，改变电压条件再次进行写入。
另外，下面将消除状态或阈值电压为原始的低值的存储单元的存储数据作为“1”、将进行写入并且阈值电压变化为高值的存储单元的存储数据作为“0”来进行说明。
NAND闪存储器中，设置判定存储单元中是否正常写入数据的检验检测电路。
图1表示设置检验检测电路的已有NAND闪存储器的主要电路结构。
NAND单元内分别设置具有控制栅和浮动栅的非易失性晶体管构成的多个存储单元MC。这些多个存储单元MC串联连接源极和漏极之间。并且，各NAND单元的一端连接选择NAND单元的第一选择晶体管SGT1，另一端连接选择NAND单元的第二选择晶体管SGT2。构成各NAND单元的多个存储单元MC的控制栅一起连接于跨过多个NAND单元延伸设置的多个字线WL中的对应的一个上。第一选择晶体管SGT1的选择栅和第二选择晶体管SGT2的选择栅一起连接于跨过多个NAND单元延伸设置的第一选择栅线SG1和第二选择栅线SG2上。
上述多个第一选择晶体管SGT1的每一个经多个位线BL的每一个连接到多个锁存电路31的每一个。这些锁存电路31的每一个在数据写入时锁存写入数据，在检验读出时锁存从存储单元读出到各个位线BL上的读出数据。这些锁存电路31的每一个连接到检验检测电路41。
行解码电路42连接上述多个字线WL、第一选择栅线SG1和第二选择栅线SG2，数据写入时、读出时和消除时，分别向上述多个字线WL、第一选择栅线SG1和第二选择栅线SG2提供规定电压。
图1所示的存储器的写入动作表示在图2的流程图中。首先，写入数据输入到各锁存电路31并锁存(S1)。之后，进行写入(S2)。该写入按如下进行。首先，连接锁存“1”电平的写入数据的锁存电路31的位线BL用对应“1”数据的电压充电，连接锁存“0”电平的写入数据的锁存电路31的位线BL设置为“0”。接着，从行解码电路42向第一选择栅线SG1和第二栅选择线SG2输出将第一、第二选择晶体管SGT1和SG2设为接通状态的电压。另外，从行解码电路42向连接进行写入的存储单元的选择栅线输出高电压Vpgm、向连接不进行写入的存储单元的剩余的所有非选择的各栅线输出比上述高电压Vpgm低的高电压Vpass(Vpgm≥Vpass)。
由此，对应“1”数据的位线BL的电压传递到进行写入的存储单元的漏极，可对该存储单元进行数据写入。
数据写入后，选择进行写入的存储单元并读出数据，通过由对应的锁存电路31锁存进行检验读出(S3)。各锁存电路31锁存的数据送到检验检测电路41，在这里与写入数据作比较，判断是否正确进行写入(S4)。未正确写入数据时，再次进行读出动作和检验读出动作。通过反复进行这种动作最终正确写入数据。
但是，NAND闪存储器中，为提高有效的写入速度，采用汇总写入大量数据的方式。即，连接1个字线的多个存储单元中并排进行数据写入。因此，写入单位为字线单位，将该写入单位称为1页。
为了存储器大容量化和高速化而增大汇总写入单位时，在具有多个存储单元阵列的闪存储器中，1页跨过多个存储单元阵列。这样，若1页跨过多个存储单元阵列，进行数据写入时，1页内的全部存储单元阵列的选择字线和非选择字线上同时提供高电压Vpgm、Vpass。因此，1页内即便有1个写入未完成的存储单元，也向已经完成写入的存储单元阵列内的存储单元的控制栅上连续施加这些高电压。不管写入完成与否，都进行连续写入时，该存储单元的阈值电压离开希望的分布范围，进行误写入。写入完成时间因存储单元阵列而不同的原因是存储单元制造中的偏差使得写入条件不同。
为防止这种误写入，原来实施的对策是将连接写入完成的存储单元的位线电学上设为浮动状态。
但是，即便采取这种对策，存储数据“1”的消除状态的存储单元稍稍被写入，其阈值电压如图3中的虚线所示偏离到要求的范围之外。
因此，对于写入完成的存储单元阵列，必须不向存储单元的控制栅施加不必要的电压。
写入数据未满1页，有时多个存储单元阵列中存在至少一个不需要写入数据的存储单元阵列。这种情况下，原来是到在全部存储单元阵列中完成数据写入之前，也连续向不需要写入的存储单元阵列的存储单元的控制栅提供高电压。此时也与上述同样，存储数据“1”的消除状态的存储单元稍稍被写入，其阈值电压偏离到要求的范围之外。
这样，汇总写入的单位跨过多个存储单元阵列的已有非易失性存储器中，对于一起设置在多个存储单元阵列上的字线提供电压进行数据写入，因此由于存储单元的制造偏差造成写入条件不同时，写入后阈值电压偏离要求的分布范围。
发明内容
根据本发明，提供一种非易失性半导体存储装置，包括：
分别具有多个存储单元且这些多个存储单元连接于多个字线的多个存储单元阵列；
连接上述多个存储单元阵列，且选择驱动对应的存储单元阵列的上述多个字线的多个字线驱动电路；以及
连接于上述多个存储单元阵列，且控制上述字线驱动电路中的字线的选择驱动动作的多个控制电路，
上述各控制电路具有：
锁存应向对应的存储单元阵列的上述多个存储单元写入的数据，同时锁存在检验读出时从上述各存储单元读出的数据的多个锁存电路；和
在数据写入时和检验读出时，判定被上述锁存电路锁存的数据是否为同一逻辑电平的判定电路，且
执行已写入上述存储单元的数据的检验读出，并根据上述判定电路检验读出的判定结果控制对应的上述字线驱动电路。
附图说明
图1是表示已有的NAND闪存储器的主要部分构成的电路图；
图2是图1的NAND闪存储器的写入动作时的流程图；
图3是表示图1的NAND闪存储器的存储单元的阈值电压的分布状态的图；
图4是表示本发明的第一实施例的NAND闪存储器的主要构成的框图；
图5是表示图4的NAND闪存储器中1个存储单元阵列和位线控制电路的详细构成的电路图；
图6是表示图4的NAND闪存储器中字线驱动电路的详细构成的电路图；
图7是表示图6的升压电路的详细构成的电路图；
图8是图4的NAND闪存储器的数据写入动作时的流程图；
图9是表示本发明的第二实施例的NAND闪存储器的数据写入动作时的流程图；
图10是表示本发明的第三实施例的NAND闪存储器的主要构成的框图；
图11是表示图10的NAND闪存储器中字线驱动电路的详细构成的电路图。
具体实施方式
图4表示本发明的第一实施例的NAND闪存储器的主要电路构成的框图。
该闪存储器中设置多个存储单元阵列21。各个存储单元阵列21内分别设置多个字线、选择栅线和位线。对应上述多个存储单元阵列21分别设置多个位线控制电路22和多个字线驱动电路23。
各个存储单元阵列21内的多个位线连接对应的位线控制电路22，多个字线和选择栅线连接对应的字线驱动电路23。上述各字线驱动电路23具有行解码电路。
对全部的存储单元阵列21共同设置行解码器电源控制电路24、地址缓冲器25和高电压/中间电压发生电路26。上述行解码器电源控制电路24和地址缓冲器25连接上述多个字线驱动电路23的每一个。高电压/中间电压发生电路26连接上述行解码器电源控制电路24、各存储单元阵列21和各位线控制电路22。
命令锁存器27接受命令输入。该命令锁存器27上连接命令解码器28。命令解码器28解码命令并输出各控制信号。并且，基于从命令解码器28输出的控制信号控制上述多个位线控制电路22、字线驱动电路23、行解码器电源控制电路24、地址缓冲器25和高电压/中间电压发生电路26的动作。
除上述电路之外，还设置列解码电路、阱(well)电位控制电路、源线控制电路、数据输入输出缓冲器等，但这些在图中都省略了。
上述多个位线控制电路22的每一个时应上述列解码电路的输出信号和从命令解码器28输出的控制信号控制数据读出动作、写入动作、再写入动作、写入检验动作和消除动作。上述多个位线控制电路22的每一个主要设置CMOS触发器电路构成的锁存电路，进行用于在存储单元中写入的写入数据的锁存动作、用于读出位线的电位的传感动作和用于写入后的检验读出的传感动作以及再写入数据的锁存动作等。
上述多个字线驱动电路23的每一个通过上述字线和选择栅线控制对应的存储单元阵列21内的存储单元的控制栅和选择栅的电位。上述行解码器电源控制电路24控制上述多个字线驱动电路23的每一个的电源电位。
上述高电压/中间电压发生电路26产生消除用高电压、写入用高电压和读出用中间电压等，在消除动作中，向形成上述各存储单元阵列21的p型阱或p型衬底提供上述消除用高电压，并且经上述行解码器电源控制电路24和上述多个字线驱动电路23的每一个向各存储单元阵列21内的写入中的字线提供写入用高电压，还经上述多个位线控制电路22的每一个向各存储单元阵列21内的上述各位线提供读出用中间电压。
图5表示图4内的1个存储单元阵列21和与其连接的位线控制电路22的详细电路构成的一例。
上述存储单元阵列21内设置多个NAND单元。这些NAND单元的每一个上分别设置具有控制栅和浮动栅的非易失性晶体管构成的多个存储单元MC。这些多个存储单元MC的源极、漏极之间串联连接。NAND单元的一端和另一端分别连接用于选择NAND单元的第一选择晶体管SGT1和第二选择晶体管SGT2的一端。上述各第一选择晶体管SGT1的每一个的另一端连接多个位线BL中对应的一个。上述各第二选择晶体管SGT2的每一个的另一端一起连接源线SL。
上述多个存储单元MC的每一个的控制栅一起连接跨过多个NAND单元延伸设置的多个字线WL中对应的一个。第一选择晶体管SGT1的选择栅和第二选择晶体管SGT2的选择栅一起连接跨过多个NAND单元延伸设置的第一选择栅线SG1和第二选择栅线SG2。
多个字线WL对每个存储单元阵列21进行分割。但是，进行并排写入的写入单位，即1页可跨过多个存储单元阵列设定。即，与连接某存储单元阵列21的1个字线WL的多个存储单元中并排进行写入和读出的同时，在其他存储单元阵列21中在与对应的位置的字线WL连接的多个存储单元中也并排进行写入和读出。
上述各位线控制电路22内设置由对应上述多个位线BL的每一个连接的CMOS触发器电路构成的多个锁存电路31。这些多个锁存电路31的每一个在数据写入时锁存应对存储单元进行写入的写入数据，在检验读出时读出写入在存储单元中的数据并锁存该读出数据。另外，位线控制电路22中设置在数据写入时和检验读出时判定上述多个锁存电路31锁存的数据是否全部为相同的逻辑电平的判定电路。该判定电路由在锁存电路31的每一个上分别设置的2个N沟道MOS晶体管32，33和对多个锁存电路31一起设置的1个P沟道MOS晶体管34构成。
上述2个N沟道MOS晶体管32、33的每一个的源极、漏极之间串联连接在判定信号COM的输出节点和接地电位的节点之间。各MOS晶体管32的栅连接对应的锁存电路31。各MOS晶体管33的栅一起连接控制信号CHK的节点。上述P沟道MOS晶体管34的源极、漏极之间连接在电源电压Vcc的节点和上述判定信号COM的输出节点之间。晶体管34的栅连接控制信号COMHn的节点。
上述判定信号COM送到检测结果保持电路35中并保持。上述检测结果保持电路35可设置在上述位线控制电路22内或如图所示设置在上述位线控制电路22外部。
上述检测结果保持电路35按规定的定时保持上述判定信号COM，如图5中的例子所示，由NAND电路36和反相电路37构成的逻辑电路和设置/复位型的触发器电路38构成。上述NAND电路36中输入判定信号COM和对控制信号CHK稍作延迟而上升为H电平的控制信号CJK’。反相电路37中输入上述NAND电路36的输出信号。触发器电路38的设置端子(SET)上输入上述反相电路37的输出信号，复位端子(RESET)上输入复位信号。并且，上述信号/COM从上述触发器电路38的/Q输出端子输出。
上述字线驱动电路23对应从图4中的地址缓冲器25输出的行地址信号选择驱动连接对应的存储单元阵列21的多个字线WL和选择栅线SG1，SG2。图6中表示该字线驱动电路23中选择驱动多个字线WL的电路部分的构成。
如图6所示，字线驱动电路23内设置N沟道MOS晶体管构成的多个开关用晶体管39。这些开关用晶体管39的源极和漏极之间连接在输出用于提供给多个字线WL的电压，如用于向连接例如进行写入的存储单元的选择字线施加的高电压Vpgm、向连接不进行写入的存储单元的非选择字线施加的高电压Vpass等的驱动电压的多个节点的每一个和多个字线WL的每一个之间。
从检测结果保持电路35输出的信号/COM输入到NAND电路40的一个输入端子。上述NAND电路40的另一个输入端子上从字线驱动电路输入控制是否对对应的存储单元阵列21内的多个字线WL施加驱动电压的电压施加控制信号SWV。NAND电路40的输出信号输入到反相电路41中。该反相电路41的输出信号与多个地址信号一起输入到解码电路42中。上述解码电路42由P沟道MOS晶体管构成的预充电用晶体管43、在各栅上分别输入上述多个地址信号的N沟道MOS晶体管构成的多个解码用晶体管44、N沟道MOS晶体管构成的放电用晶体管45构成。这些晶体管43、44、45的源极和漏极之间串联连接在电源电压Vcc的节点和接地电压的节点之间。上述晶体管43，45的各栅山输入上述反相电路41的输出信号。
上述解码电路42的输出信号经反相电路46和N沟道MOS晶体管构成的电位分离用晶体管47的源极和漏极之间输入登记电路(boot circuit)48。登记电路48将从上述反相电路46输出的Vcc系列的信号进行电平变换到Vpp系列的高电压信号并输出，这里电平变换的信号并排输入到上述多个开关用晶体管39的栅上。
图7表示图6的登记电路48的详细电路构成的一例。
高电压Vpp的节点和输出节点OUT之间串联连接3个N沟道MOS晶体管51、52、53的源极和漏极之间。上述晶体管51的栅连接输出节点OUT。上述晶体管52，53的各自的栅分别连接其漏极。上述晶体管51和52的串联连接节点和上述晶体管52和53的串联连接节点上连接电容器54、55的各自的一端。上述一个电容器54的另一端输入输入了节点IN的信号和规定频率的振荡信号OSCBST的NAND电路56的输出信号。上述另一电容器55的另一端输入反转上述NAND电路56的输出信号的反相电路57的输出信号。输入节点IN和输出节点OUT之间连接N沟道MOS晶体管构成的输出节点的初始充电用晶体管58的源极和漏极之间。另外，高电压Vpp的节点和输出节点OUT之间连接在N沟道MOS晶体管构成的电压限制用晶体管59的源极和漏极之间。
接着参考图8所示的流程图来说明上述结构构成的闪存储器的数据写入动作和检验读出动作将。数据写入涉及到图4中的多个存储单元21，对分别与对应的1个字线WL连接的多个存储单元作并联。
通过数据写入用的命令开始数据写入动作。该命令数据写入用的命令由锁存器27锁存后送到命令解码器28中，由命令解码器28产生用于控制数据写入动作的各种控制信号。
首先，写入数据被送到位线控制电路22内的各锁存电路31并被锁存，进行数据输入(S11)，接着进行写入(S12)。该写入如下进行。首先，连接锁存1电平的写入数据的锁存电路31的位线BL用对应“1”数据的电压充电。另外，连接锁存“0”电平的写入数据的锁存电路31的位线BL设置为“0”。
在数据写入之前，从位线控制电路22输出的判定信号COM设为H电平。这是将控制信号COMHn设为L电平并把P沟道MOS晶体管34设为接通状态，将判定信号COM设为H电平。另外，数据写入之前，检测结果保持电路35内的触发器电路38通过复位信号预先复位。因此，信号/COM设为H电平。数据写入时，电压施加控制信号SWV设为H电平。因此数据写入时，图6中的NAND电路40的输出信号为L电平，反相电路41的输出信号为H电平。
另一方面，写入动作前预充电用晶体管43为接通状态，解码电路42的输出信号为H电平。并且，写入动作开始，NAND电路40的输出信号为L电平，反相电路41的输出信号为H电平时，解码电路42内的预充电用晶体管43断开，放电用晶体管45接通。此时，多个MOS晶体管44的栅上输入的多个地址信号的各逻辑电平为对应选择状态的电平，具体说多个H地址信号全部为电平，则这些多个MOS晶体管44全部接通，解码电路42的输出信号下降到L电平。与此相反，反相电路46的输出信号上升为H电平。
反相电路46的输出信号为H电平时，如图7所示的登记电路48中经晶体管58，输出节点OUT用对应H电平的Vcc的电压进行初始充电。
接着，NAND电路56开动，电容器54、55的另一端上顺序施加对应振荡信号OSCBST的彼此反相的信号，由此输出节点OUT的电压顺序上升。因此，输出节点OUT上得到比Vpp还高的高电压。该高电压高到某种程度以上时，电压限制用晶体管59接通，输出节点OUT的电压限制到某种程度以上。即，登记电路48将Vcc系列的信号电平变换为具有比其高的电压的信号。
之后，登记电路48电平变换的信号并列输入到上述多个开关用晶体管39的栅上时，这些晶体管39全部接通。
数据写入在各NAND单元中从位于例如最远离位线BL的位置的存储单元开始顺序进行。即，上述多个开关用晶体管39中，在图中最下面的晶体管上提供高电压Vpgm(例如18V左右)，剩余的开关用晶体管39上分别提供比上述高电压Vpgm低的高电压Vpass(Vpgm＞Vpass)。这些高电压从图4中的高电压/中间电压发生电路26提供。上述多个开关用晶体管39在数据写入时全部为接通状态，因此上述高电压Vpgm或Vpass输出到对应的字线WL。此时，从字线驱动电路23对选择栅线SG1输出存储单元阵列内的选择晶体管SG1为接通状态的电压。
由此，各位线BL的电压传递到进行写入的存储单元的地址，对各存储单元进行数据写入。
数据写入后，选择进行写入的存储单元并向各位线BL读出数据，分别由与各位线BL连接的锁存电路31锁存并进行检验读出(S13)。这里，在输入了从正常写入数据“0”并且阈值电压收敛在希望的分布范围中的存储单元读出的数据的锁存电路31中，锁存数据以使位线BL侧为H电平。另一方面，输入了从未正常写入数据“0”并且阈值电压偏离希望的分布范围的存储单元读出的数据的锁存电路31中，锁存数据以使位线BL侧为L电平。
各锁存电路31锁存读出的数据后，各位线控制电路22将各个控制信号COMHn设为H电平，并且将各控制信号CHK设为H电平来进行数据的一致性判定(S14)。控制信号CHK为H电平时，判定电路内的各N沟道晶体管33为接通状态。将锁存来自正常写入数据“0”的存储单元的读出数据的锁存电路31的输出提供给栅的N沟道晶体管32为断开状态。另一方面，将锁存来自未正常写入数据“0”的存储单元的读出数据的锁存电路31的输出提供给栅的N沟道晶体管32为接通状态。因此，1个存储单元阵列内，即便是未正常写入数据“0”的存储单元为1个时，从判定电路输出的判定信号COM为不一致，即为对应失败状态的L电平。
判定信号COM为L电平时，控制信号CHK’上升到H电平后触发器电路38不被设置，信号/COM仍为H电平。NAND电路40的输出信号也为L电平，字线驱动电路23内的多个开关用晶体管39仍为接通状态。并且之后，改变高电压Vpgm的值等写入条件，再次进行写入，随后进行检验读出。
检验读出后，全部的锁存电路31锁存数据以使位线BL侧为H，之后进行判定时，判定电路内的全部N沟道晶体管32为断开状态。此时，判定信号COM为一致，即为对应通过状态的H电平。由此，控制信号CHK’上升到H电平后设置触发器电路38，信号/COM为H电平，NAND电路40的输出信号从L电平变为H电平。并且，字线驱动电路23内的多个开关用晶体管39全部为断开状态。其结果是在这之后，不从字线驱动电路23向对应的存储单元阵列21的字线WL输出高电压Vpgm或Vpass。即，停止字线的选择驱动动作，完成写入动作。
这样地数据写入时，多个存储单元阵列21中同时开始写入动作。这里，由于存储单元的制造偏差引起的写入条件不同，考虑仅某存储单元阵列完成数据写入的情况。该写入完成了的存储单元阵列中，通过对应的字线驱动电路23停止字线的选择驱动动作，因此之后不进行写入动作。因此写入完成了的存储单元阵列内的存储单元的阈值电压即便在其他存储单元阵列中继续写入动作时也不发生改变。
另一方面，写入未完成的存储单元阵列中，通过对应的字线驱动电路23不停止字线的选择驱动动作，向字线输出高电压Vpgm或Vpass，并且之后继续进行写入动作。并且从写入完成了的存储单元阵列开始，依次停止字线的选择驱动动作，在全部的存储单元阵列中完成了写入后结束写入动作。
这样，上述实施例的闪存储器中，数提的写入动作在多个存储单元阵列中同时开始，结束在每个存储单元阵列进行，因此即便是由于存储单元的制造偏差引起的写入条件不同，写入后的存储单元的阈值电压也可收敛在要求的分布范围内。
接着说明本发明的第二实施例。
上述第一实施例的闪存储器中，说明数据写入后进行检验读出，对每个存储单元阵列判定读出数据的一致/不一致，之后进行是否还继续向字线输出电压的控制的情况。
这样，同一页上的某存储单元阵列内的全部存储单元上写入数据“1”，即对连接不需要提高存储单元的阈值电压的存储单元的字线也输出高电压Vpgm或Vpass。由此，恐怕存储数据“0”的存储单元的阈值电压分布范围扩大。
所以，该第二实施例的闪存储器中，如图9的流程图所示，步骤S11的写入数据输入后，添加判定锁存电路31锁存的写入数据是否全部为“1”的步骤S15。该判定动作使用图5的位线控制电路22内的判定电路进行。
即，写入各锁存电路31中的数据输入后，对应向存储单元写入的数据全部为“1”电平的存储单元阵列的位线控制电路22中，判定电路内的全部N沟道晶体管32为断开状态。因此，控制信号CHK设为H电平，即便各N沟道晶体管33为接通状态，判定信号COM维持H电平。此时，控制信号CHK’在上升到H电平后信号/COM为L电平，因此NAND电路40的输出信号为H电平，对应的存储单元阵列的字线上从写入动作开始时不输出高电压Vpgm或Vpass。即，该存储单元阵列的写入动作不开始。
另一方面，判定电路中写入数据并非全部为“1”时，之后，与图8的流程图同样进行数据的写入动作(S12)并进行检验读出动作(S13)，之后，进行检验读出数据的一致判定(S14)。并且，如前面的情况一样，全部的存储单元阵列中完成写入后结束写入动作。
这样，第二实施例的闪存储器中，输入写入锁存电路31的数据后，由判定电路判定锁存电路31锁存的数据是否全部为“1”，对于全部为“1”的存储单元阵列从写入动作开始时就不输出高电压。其结果是防止不需要上升存储单元的阈值电压的存储单元的阈值电压的分布范围扩大。
判定写入数据是否全部为“1”后，与第一实施例相同，按每一存储单元阵列执行数据的写入动作完成，因此即便是由于存储单元的制造偏差引起的写入条件不同，写入后的存储单元的阈值电压也可收敛在希望的分布范围内。
接着说明第三实施例。
上述第一和第二实施例中如图5所示，表示出存储单元阵列21内的各位线BL上仅连接1个NAND单元的情况。
但是，一般地，NAND闪存储器中，如图10所示，各位线BL上分别连接多个NAND单元。并且，由共有字线WL和选择栅线SG1，SG2的多个NAND单元块分割NAND单元，各存储单元阵列21内选择1个块进行数据的写入。
这样，存储单元阵列21内设置多个块的情况下，如图11的字线驱动电路23所示，对于NAND电路40，除前面的信号/COM和电压施加控制信号SWV外，通过还输入块选择信号BS可对应块选择信号BS选择块，仅对选择的块内的多个字线WL输出高电压Vpgm或Vpass。图11中的登记电路48与图7所示相同。
如上所述，各位线BL上分别连接多个NAND单元的闪存储器中，与前面的第二实施例同样，对于向存储单元写入的数据全部为“1”电平的存储单元阵列，可不开始写入动作。即，如图9的流程图所示，写入数据后，由判定电路判定锁存电路31锁存的写入数据是否全部为“1”，对于向存储单元写入的数据全部为“1”电平的存储单元阵列，对对应的存储单元阵列的字线从写入动作开始时就不输出高电压Vpgm或Vpass。
对于熟悉本领域的技术人员而言，其它的优点和变形是显而易见的。因此，本发明在更广义方面不限于这里所示的以及所述的特定细节和代表性实施例。因此，在不背离由后附权利要求及其等价物所限定的一般的发明概念的精神或范围的情况下，可进行各种修改。
Claims (11)
1.一种非易失性半导体存储装置，包括：
分别具有多个存储单元且这些多个存储单元连接于多个字线的多个存储单元阵列；
连接上述多个存储单元阵列，且选择驱动对应的存储单元阵列的上述多个字线的多个字线驱动电路；以及
连接于上述多个存储单元阵列，且控制上述字线驱动电路中的字线的选择驱动动作的多个控制电路，
上述各控制电路具有：
锁存应向对应的存储单元阵列的上述多个存储单元写入的数据，同时锁存在检验读出时从上述各存储单元读出的数据的多个锁存电路；和
在数据写入时和检验读出时，判定被上述锁存电路锁存的数据是否为同一逻辑电平的判定电路，且
执行已写入上述存储单元的数据的检验读出，并根据上述判定电路检验读出的判定结果控制对应的上述字线驱动电路。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个存储单元阵列在数据写入或读出时，在各存储单元阵列内在分别与对应的字线连接的全部存储单元中并列执行数据的写入或读出。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于：在由上述判定电路得到的上述检验读出结果为通过时，上述控制电路进行控制，使得对应的上述字线驱动电路停止对应的存储单元阵列的上述多个字线的选择驱动动作。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个存储单元的每一个分别由非易失性晶体管构成，多个非易失性晶体管串联连接构成NAND单元。
5.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个字线驱动电路的每一个具有连接在提供给上述多个字线的驱动电压的节点和上述多个字线之间，根据从上述多个控制电路的每一个输出的控制信号进行导通控制的多个开关。
6.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述判定电路具有：
连接在第一电位的节点和与上述检测结果对应的判定信号的节点之间，并按规定的定时导通控制的第一晶体管；以及
分别并列插入上述判定信号的节点和第二电位的节点之间，且根据上述多个锁存电路的每一个所锁存的数据导通控制的多个第二晶体管。
7.根据权利要求6的非易失性半导体存储装置，其特征在于：上述判定电路还具有：分别插入上述多个第二晶体管和上述第二电位的节点之间，并在上述第一晶体管导通的期间进行导通控制的多个第三晶体管。
8.根据权利要求1的非易失性半导体存储装置，其特征在于：上述多个控制电路各自还具有保持从上述判定电路输出的上述判定信号的保持电路。
9.根据权利要求8的非易失性半导体存储装置，其特征在于：上述保持电路具有：
接收上述判定信号并按规定定时输出该判定信号的逻辑电路；以及
具有设置端子和复位端子、向设置端子输入上述逻辑电路的输出、向复位端子输入复位信号的触发器电路。
10.根据权利要求1的非易失性半导体存储装置，其特征在于：由上述多个控制电路的每一个内的上述多个锁存电路锁存的多个写入数据全部是不必须进行对上述存储单元的写入动作的逻辑电平的数据时，对应的上述字线驱动电路由上述控制电路控制，以便不开始对应的存储单元阵列的上述多个字线的选择驱动动作。
11.根据权利要求1的非易失性半导体存储装置，其特征在于：根据上述多个控制电路内的上述多个锁存电路中锁存的多个检验读出数据的检验读出结果为通过时，对应的上述字线驱动电路由上述控制电路控制，以便停止对应的存储单元阵列的上述多个字线的选择驱动动作。
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