CN1883009A - 具有位线至位线耦合补偿的非易失性存储器及方法 - Google Patents

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Abstract

本发明揭示一种具有位线至位线耦合补偿的非易失性存储器及方法。当对存储器存储单元的一邻接页进行编程时，每当一存储器存储单元已达到其目标状态并被禁止编程或闭锁而不能进一步编程时，其均会在仍处于编程状态下的一邻近存储器存储单元上产生一扰动。本发明提供作为编程一部分的电路及方法，其中将对所述扰动的一偏移添加至仍处于编程状态下的所述邻近存储器存储单元。所述偏移是通过所述被禁止编程的存储器存储单元与所述仍处于编程状态下的存储器存储单元的邻近位线之间的一受控耦合来添加。以此方式，可消除或使并行编程高密度存储器存储单元中固有的错误最小化。

Description

具有位线至位线耦合补偿的非易失性存储器及方法
技术领域
本发明一般来说涉及非易失性半导体存储器，例如电可擦除可编程只读存储器(EEPROM)及快闪EEPROM，且具体来说涉及具有用于电荷存储单元的一页邻接行的改进型编程及感测电路的非易失性半导体存储器。
背景技术
能够非易失性存储电荷的固态存储器，尤其是封装成较小形状因数卡的EEPROM及快闪EEPROM形式的固态存储器，最近已成为各种移动及手持式装置、特别是信息设备及消费电子产品的优选存储器。与也为固态存储器的RAM(随机存取存储器)不同的事，快闪存储器是非易失性的，从而即使在关断电源之后仍保持其存储数据。尽管成本较高，但快闪存储器仍然越来越多地被用于大容量存储器应用。基于旋转磁性媒体的传统大容量存储器(例如硬盘驱动器及软盘)不适合于移动及手持环境。这是因为磁盘驱动器往往体积大、易于出现机械故障并具有高延迟及高功率要求。这些非期望的特性使得基于磁盘的存储器在大多数移动及便携式应用中不切实际。另一方面，嵌入式及呈可移除卡形式的快闪存储器因其尺寸小、功率消耗低、速度高及可靠性高等特征而理想地适用于移动及手持式环境。
EEPROM及电可编程只读存储器(EPROM)为非易失性存储器，其可被擦除并将新数据写入或“编程”至其存储器单元中。两者均利用一场效晶体管结构中定位在一半导体衬底的源极区域与漏极区域之间的一通道区域中的浮动(未连接)传导栅极。然后，将控制栅极提供在所述浮动栅极上。通过保持所述浮动栅极上的电荷量来控制所述晶体管的临界电压特征。也就是说，对于所述浮动栅极上的给定电荷电平而言，存在一必须在“接通”晶体管之前施加至所述控制栅极的对应电压(临界电压)，以允许其源极区域与漏极区域之间的传导。
浮动栅极可保持一电荷范围，并因此可被编程为临界电压窗口内的任一临界电压电平。临界电压窗口的尺寸由装置的最小临界电平及最大临界电平来界定，所述最小及最大临界电平对应于可编程至浮动栅极的电荷范围。临界窗口一般取决于存储器装置的特征、操作条件及历史。原理上，可将窗口内各不同的、可分辨的临界电压电平范围用以指定单元的确定存储器状态。
通常通过二种机制中的一种将用作存储器单元的晶体管编程为“已编程”状态。在“热电子注入”中，施加于漏极的高电压会使电子加速跨越衬底通道区域。同时，施加于控制栅极的高电压将热电子通过薄栅极电介质拉至浮动栅极上。在“隧道注入”中，相对于衬底将高电压施加于控制栅极。以此方式，可将电子从衬底拉至中间浮动栅极。
可通过许多机制来擦除存储器装置。对于EPROM而言，通过利用紫外线辐射从浮动栅极中移除电荷即可整体擦除所述存储器。对于EEPROM而言，通过相对于控制栅极施加高电压于衬底以诱导浮动栅极中的电子穿隧薄氧化物而到达衬底通道区域(即Fowler-Nordheim隧道)中，即可电擦除存储器单元。通常，可逐个字节擦除EEPROM。对于快闪EEPROM而言，既可一次性电擦除全部存储器也可一次一个或多个区块地电擦除存储器，其中一个区块可由存储器的512个或更多字节组成。
存储器装置通常包括可安装于卡上的一或多个存储器芯片。每一存储器芯片包括由周边电路(例如译码器及擦除、写入及读取电路)所支持的一存储器单元阵列。更复杂的存储器装置还包括一控制器，其执行智能型及更高水平的存储器操作及介面连接。如今已有许多商业上成功的非易失性固态存储器装置正在使用。这些存储器装置可使用不同类型的存储器单元，每一种类型具有一或多个电荷存储单元。
图1示意性地说明一呈EEPROM单元形式的非易失性存储器单元。其具有一呈浮动栅极形式的电荷存储单元。电可擦除及可编程只读存储器(EEPROM)具有类似于EPROM的结构，但是另外提供一用于在施加适当电压之后无需暴露于UV辐射即将电荷电载入其浮动栅极及从其浮动栅极移除电荷的机制。此类单元及制造此类单元的方法的实例提供在美国专利第5,595,924号中。
图2示意性地说明组织成一NAND单元或串的一串电荷存储单元。NAND单元50由一系列存储器晶体管M1、M2、...Mn(n＝4、8、16或更高)组成，所述晶体管由其源极与漏极形成菊链。一对选择晶体管S1、S2控制存储器晶体管链经由NAND单元的源极端子54及漏极端子56与外部的连接。在一存储器阵列中，当信号SGS接通源极选择晶体管S1时，源极端子与一源极线耦合。同样地，当信号SGD接通漏极选择晶体管S2时，NAND单元的漏极端子与存储器阵列的一位线耦合。链中的每一存储器晶体管均具有电荷存储单元来存储给定数量的电荷，以表示一所预计的存储器状态。通道区域位于每一存储器晶体管的每一源极与漏极之间。每一存储器晶体管(例如60、62、64)上的控制栅极上的电压分别控制存储器晶体管M1、M2、...、Mn的通道中的电流传导。选择晶体管S1、S2分别经由其源极端子54及漏极端子56提供对NAND单元的控制存取，并且通过其控制栅极的适当电压接通每一晶体管。
当在编程期间读取或确认NAND单元内的一已寻址存储器晶体管时，为其控制栅极供应一适当的参考电压。同时，通过在其控制栅极上施加一足够电压VPASS，可完全接通NAND单元50中的其余非寻址存储器晶体管。以此方式，有效地建立了从个别存储器晶体管的源极至NAND单元的源极端子54的传导路径，并同样地建立了从个别存储器晶体管的漏极至单元的漏极端子56的传导路径。同样地，在编程期间，拟编程的存储器晶体管的控制栅极上供应有编程电压VPGM，而串中的其它存储器晶体管的控制栅极上供应有通过电压VPASS。具有此类NAND单元结构的存储器装置描述在美国专利第5,570,315、5,903,495及6,046,935号中。
另一类似的非易失性存储器的每一电荷存储单元均呈介电层形式。不使用上文说述的传导浮动栅极组件，而使用介电层。Eitan等人已于2000年11月在“NROM：新颖局部捕获2位非易失性存储器单元”，IEEE电子装置通信第21卷第11号第543至545页中描述了此类利用介电存储组件的存储器装置。ONO介电层延伸跨越源极扩散与漏极扩散之间的通道。在邻近于漏极的介电层中局部化用于一个数据位的电荷，而在邻近于源极的介电层中局部化用于另一个数据位的电荷。举例而言，美国专利第5,768,192及6,011,725号揭示一种具有夹持在二个二氧化硅层之间的捕获电介质的非易失性存储器单元。多态数据存储是通过独立地读取电介质内空间分离的电荷存储区域的二进制状态来实施。
存储器阵列
一存储器装置通常包括布置成行及列并可由字线及位线寻址的二维存储器单元阵列。
图3说明一NAND单元阵列的实例，例如图2所示的实例。沿每一列NAND单元，将位线36耦合至每一NAND单元的漏极端子56。沿每一行NAND单元，源极线34可连接其所有源极端子54。此外，将沿一行的NAND单元的控制栅极60、...、64连接至一系列对应字线。可通过其控制栅极SGD及SGS上的适当电压经由连接的字线接通一对选择晶体管(参见图2)对寻址整行NAND单元。当正在读取NAND单元的链内的存储器晶体管时，经由其相关联字线而硬接通所述链中的其余存储器晶体管，以便流经所述链的电流实质上取决于存储在正被读取的所述单元中的电荷的电平。作为存储器系统一部分的NAND架构阵列及其操作的实例可在美国专利第5,570,315、5,774,397及6,046,935号中找到。
区块擦除
对电荷存储存储器装置的编程仅可导致给其电荷存储组件添加更多的电荷。因此在编程操作之前，必须移除(或擦除)电荷存储组件中的现有电荷。提供擦除电路(图中未显示)来擦除存储器单元的一或多个区块。当一起电擦除一整个单元阵列或所述阵列的重要单元群组(即在快闪存储器中)时，非易失性存储器(例如EEPROM)被称为“快闪”EEPROM。一旦被擦除，便可再编程单元群组。可一起擦除的单元群组可由一或多个可寻址擦除单元组成。虽然在单一操作中可编程或读取一个以上的页，但是擦除单元或区块通常存储一或多页数据，所述页为编程及读取的单元。每一页通常存储一或多个数据擦除区块，所述擦除区块的尺寸由主机系统界定。一实例为一个512字节使用者数据的擦除区块，其遵循关于磁盘驱动器所建立的标准，加上某一数量的关于使用者数据及/或其所存储的区块的开销信息的字节。在其它系统中，擦除区块尺寸可比512个字节大很多。
读取/写入电路
在常用二态EEPROM单元中，建立至少一个电流断点电平，以便将传导窗口分割为二个区域。当通过施加预定、固定电压读取单元时，通过与断点电平(或参考电流IREF)进行比较来将其源极/漏极电流分解为一存储器状态。如果读取的电流高于断点电平或IREF的电流，则确定所述单元是处于一个逻辑状态(例如“零”状态)。另一方面，如果所述电流小于断点电平的电流，则确定所述单元是处于另一个逻辑状态(例如“1”状态)。因此，此二态单元存储一个位的数字信息。通常提供一可外部编程的参考电流源作为存储器系统的一部分以产生所述断点电平电流。
随着半导体技术状态的进步，为了增加存储器容量，正采用越来越高的密度制造快闪EEPROM装置。另一用以增加存储容量的方法是使每一存储器单元存储二个以上的状态。
对于多态或多电平EEPROM存储器单元而言，通过一个以上的断点将传导窗口分割为二个以上的区域，以使每一单元均能够存储一个以上位的数据。因此，一给定EEPROM阵列可存储的信息随每一单元可存储的状态数量而增加。美国专利第5,172,338号已说明具有多态或多电平存储器单元的EEPROM或快闪EEPROM。
实际上，当将参考电压施加于控制栅极时，通常通过感测跨过单元的源极电极与漏极电极的传导电流来读取单元的存储器状态。因此对于单元的浮动栅极上的每一给定电荷而言，可检测相对于固定参考控制栅极电压的对应传导电流。同样地，可编程至浮动栅极上的电荷范围界定对应临界电压窗口或对应传导电流窗口。
或者，不检测一所分割电流窗口当中的传导电流，可在控制栅极处为一受测试的给定存储器状态设定一临界电压，并检测传导电流是低于还是高于临界电流。在一实施方案中，通过检查传导电流正通过位线的电容放电的速率来完成对传导电流相对于临界电流的检测。
影响读取/写入性能及精确度的因素
为了改进读取及编程性能，并行读取或编程一阵列中的多个电荷存储组件或存储器晶体管。因此，一起读取或编程存储器组件的一逻辑“页”。在现有存储器架构中，一行通常包含数个交错页。将一起读取或编程一页的所有存储器组件。列译码器将选择性地将交错页的每一页连接至对应数量的读取/写入模块。举例而言，在一实施方案中，将存储器阵列设计成具有一532个字节(512个字节加上20个开销字节)的页尺寸。如果每一列包含一漏极位线并且每一行具有二个交错页，则此总计8512个列，而每一页各与4256个列相关联。将存在4256个可连接的传感模块，以并行读取或写入所有偶数位线或奇数位线。以此方式，一个4256个位(即532个字节)数据的页被并行地从存储器组件的所述页中读取或编程至所述页中。可将形成读取/写入电路170的读取/写入模块布置成各种架构。
如上所述，传统存储器装置通过以大规模并行方式操作来改进读取/写入操作。此方法可改进性能，但对读取及写入操作的精确度有影响。
另一个问题是关于位线至位线的耦合或串音。如果是并行感测紧密间隔的位线，此问题变得更为尖锐。一避免位线至位线串音的传统办法是感测所有偶数位线或所有奇数位线，同时使其它位线接地。由二个交错页组成一行的此架构将有助于避免位线串音，并减轻密集配合读取/写入电路的页的问题。页译码器用以将所述读取/写入模块组多路复用至偶数页或奇数页。以此方式，无论何时读取或编程一组位线，均可将交错组接地以消除奇数位线与偶数位线之间的串音，但无法消除奇数线或偶数线之间的串音。
然而，交错页架构在至少三方面是不利的。首先，其需要额外的多路复用电路。其次，其性能低。为了完成由一字线连接或连接成一行的存储器单元的读取或编程，需要二次读取操作或二次编程操作。第三，其在解决其它干扰影响方面也并非最佳，例如当在不同时间(例如在奇数页及偶数页中独立地)编程二个相邻电荷存储组件时，浮动栅极电平处相邻电荷存储组件之间的场耦合。
如果存储器晶体管之间的间隔更接近，相邻场耦合的问题变得更明显。在存储器晶体管中，电荷存储单元被夹持在通道区域与控制栅极之间。流经通道区域的电流是控制栅极处及电荷存储单元的电场所作用的合成电场的函数。在密度不断增加的情况下，存储器晶体管形成得彼此越来越近。来自相邻电荷组件的电场随后变为一受影响单元的合成电场的主要作用者。相邻电场取决于编程至相邻电荷存储单元中的电荷。此扰动电场在性质上是动态的，因为其随相邻电荷存储单元的编程状态而改变。因此，依据相邻电荷存储单元的变化状态，受影响单元可在不同时间不同地读取。
交错页的传统架构加剧了由相邻电荷存储单元耦合所引起的错误。由于相互独立地编程并读取偶数页及奇数页，因此依据交错页同时发生了何种情况，可在一组条件下编程一个页而在一组完全不同的条件下读回一个页。读取错误将随密度的增加而变得更严重，从而需要更精确的读取操作及临界窗口的更宽广分割以用于多态实施方案。性能将受到影响，并且多态实施方案中的电位容量受到限制。
于2002年9月24日申请的美国专利申请案第10/254483及10/254290号揭示一种存储器架构，其中并行编程或读取一个邻接存储器存储单元的页。由于是在一个邻接存储器存储单元的页上执行编程，因此在此过程期间将禁止编程或闭锁已编程至其目标状态的存储器存储单元使其不能进一步编程。在一较佳方案中，通过浮动其通道及增强此处的电压来闭锁存储器存储单元以禁止编程。此增强的电压于仍在编程状态下的邻近存储单元上产生一明显扰动。
因此，普遍需要一种高性能及高容量的非易失性存储器。特定而言，需要具有一种具有可有效管控上述问题的改进型读取及编程性能的高容量非易失性存储器。
发明内容
通过使一大内存页读取/写入电路并行地读取及写入一对应页的存储器单元即可满足对高容量及高性能非易失性存储器装置的这些需求。特定而言，可消除或最小化可能会将错误引入读取及编程中的高密度芯片集成所固有的干扰效应。
当编程一邻接页的存储单元时，每当存储单元已达到其目标状态并被禁止编程或闭锁而不能进一步编程时，其均会对仍处于编程状态下的邻近存储单元产生扰动。本发明提供编程一部分的电路及方法，其中给仍在编程状态下的邻近存储单元添加一扰动偏移。通过被禁止编程的存储单元与仍在编程状态下的存储单元的邻近位线之间的受控耦合来添加偏移。以此方式，可消除或最小化并行编程高密度存储器存储单元中所固有的错误。
根据一较佳实施例，通过浮动存储单元的通道并将其电压增强至一禁止编程电压而将存储单元置于禁止编程模式中。此必须提高其位线电压以启用浮动。针对此电压上升的某一部分，浮动仍在编程状态下的存储单元的邻近位线以将预定偏移耦合至其自己的位线。以此方式，可在受控位线至位线耦合条件下，通过所述偏移自动追踪并补偿被禁止编程的存储单元对仍在编程状态下的存储单元的扰动。
根据另一实施例，在耦合所述偏移之前，执行用于禁止编程的通道增强。
根据本发明的另一方面，将仍在编程状态下的存储单元的位线设定至一无论何时两个其相邻存储单元也仍在编程状态下均可最大化编程效率的电位。在较佳实施例中，将位线设定至接地电位。此避免来自邻近存储单元的任何耦合，所述单元可能使其电压通过禁止编程状态下的相邻存储单元而得以增强。
通过以下应结合附图阅读的对本发明较佳实施例的说明将了解本发明另外的特征及优点。
附图说明
图1示意性地说明呈EEPROM单元形式的非易失性存储器单元。
图2示意性地说明组织成一NAND单元或串的一串电荷存储单元。
图3说明一NAND单元阵列的实例，例如图2所示的阵列。
图4A示意性说明根据本发明的一实施例的一存储器装置，其具有用于并行读取及编程一页存储器单元的读取/写入电路。
图4B说明图4A所示存储器装置的较佳配置。
图5A说明沿图2所示方向5A-5A的存储器晶体管及电荷存储单元与字线之间以及电荷单元与通道之间的等效电容的断面透视图。
图5B示意性说明图5A所示存储器晶体管的电容耦合，从而特别显示因通道处的电压及字线处的电压而引起的电荷存储单元处的电压。
图6A说明在二个邻近存储器晶体管均处在编程模式中的情况下图3所示NAND单元的阵列的断面透视图。
图6B说明类似于图6A的NAND阵列的断面透视图，不同之处在于一个邻近存储器晶体管处在禁止编程模式中。
图7示意性地表示二个位线之间通过电容器的电容耦合。
图8(A)至8(G)为根据本发明第一实施例的时序图，其说明在编程操作期间通过电容位线至位线耦合的电压补偿方案。
图9(A)至9(G)为根据本发明第二实施例的时序图，其说明在编程操作期间通过电容位线至位线耦合的电压补偿方案。
图10为依据一较佳实施例的流程图，其显示一种编程一页邻接存储器存储单元同时使因所述单元中个别存储器晶体管被禁止编程或闭锁而引起的耦合错误最小化的方法。
图11为依据另一较佳实施例的流程图，其显示一种编程一页邻接存储器存储单元同时使因所述单元中个别存储器晶体管被禁止编程或闭锁而引起的耦合错误最小化的方法。
图12说明实施本发明的各方面的较佳传感模块。
图13说明沿其中仍可能出现二阶错误的一行NAND链的编程配置。
图14说明其中每一传感模块也感测其邻居的INV信号的传感模块配置。
图15说明一替代实施方案，其中指示邻居是处在编程模式还是禁止编程模式中的信号是直接从邻近存储器晶体管的位线的状态中获得。
具体实施方式
所有位线编程
较佳以一配置成执行所有位线感测的存储器架构来实施图4A、图4B及图12所示的传感模块380。换句话说，一行中的邻接存储器单元可各自连接至一传感模块以并行实施感测。此类存储器架构也揭示在由Cernea等人于2002年9月24日申请的共同待审及共同转让的美国专利申请案第10/254,483号中，其名称为“极度紧凑型非易失性存储器及其方法”。所述专利申请案的整个揭示内容以引用的方式并入本文中。
如上文所述，同时编程或读取的一“页”中的存储器单元的数量可依据主机系统所发送或请求的数据的尺寸而改变。因此存在数个方法来编程与单一字线耦合的存储器单元，例如(1)独立地编程偶数位线与奇数位线，所述编程可包括上页编程及下页编程，(2)编程所有位线(“所有位线编程”)，或(3)独立地编程左页或右页中的所有位线，所述编程可包括右页编程及左页编程。
图4A依据本发明的一实施例示意性地说明一存储器装置，其具有用以并行读取及编程一页存储器单元的读取/写入电路。存储器装置包括存储器单元300的二维阵列、控制电路310及读取/写入电路370。字线可通过行译码器330而位线可通过列译码器360寻址存储器阵列300。读取/写入电路370包括多个传感模块380，并允许并行读取及编程一页存储器单元。
在本发明中，拟并行读取或编程的所述存储器单元页较佳为一行邻接的存储器存储单元或存储单元。在其它实施例中，所述页为一行邻接的存储器存储单元或存储单元的一区段。
控制电路310与读取/写入电路370配合，以对存储器阵列300执行存储器操作。控制电路310包括状态机312、芯片上地址译码器314及功率控制模块316。状态机312提供存储器操作的芯片电平控制。芯片上地址译码器314提供主机或存储器控制器所使用的硬件地址至译码器330所使用的硬件地址与电路370之间的地址接口。功率控制模块316控制在存储器操作期间供应给字线及位线的功率及电压。
图4B说明图4A所示存储器装置的较佳布置。在存储器阵列300的相对侧上以对称方式实施各周边电路对所述阵列的存取，以便可将每一侧上存取线及电路的密度减半。因此将行译码器分为行译码器330A及330B，并将列译码器分为列译码器360A及360B。同样地，将读取/写入电路分为从阵列300的底部连接至位线的读取/写入电路370A，及从阵列300的顶部连接至位线的读取/写入电路370B。以此方式，实质上将读取/写入模块的密度减半，并因此将传感模块380的密度减半。
通道及电荷存储单元上的增强电压
高密度集成电路、非易失性存储器装置中所固有的错误是因相邻电荷存储单元与通道区域的耦合而引起的。如果相对于一邻近存储器存储单元增强一存储器存储单元的通道区域及电荷存储单元，则此将导致对所述邻近单元的电荷存储单元产生扰动。当密集地封装或不充分地遮蔽正被并行编程的存储器存储单元时，此效应更明显。
图5A说明沿图2所示方向5A-5A的存储器晶体管及电荷存储单元与字线之间及电荷单元与通道之间的等效电容的断面透视图。存储器晶体管M1具有控制栅极60，其形成为沿NAND阵列100的一行延伸的字线的一部分(参见图3)。在此视图中，漏极从图5A的页出来而源极位于背后，从而界定两者之间的通道区域80。将电荷存储单元70内插在控制栅极60与通道80之间，并通过多个介电材料层将其与两者绝缘。通过等效电容器CWF可模拟电荷存储单元70与控制栅极60之间的电耦合。同样地，通过等效电容器CFC可模拟电荷存储单元70与控制栅极80之间的耦合。
图5B示意性地说明图5A所示存储器晶体管的电容耦合，从而特定显示因通道处的电压及字线处的电压而产生的电荷存储单元处的电压。如果电荷存储单元70正在存储Q电荷量，则CWF及CFC均保持相同的电荷。电荷存储单元70处的电压VCS＝(CWFVW+CWFVC)/(CWF+CFC)。可容易地看出，电荷存储单元的电压一般随通道及/或字线处电压的增强而增强。如下一章节中将说明，当将一存储器晶体管(例如M1)放置于禁止编程模式中时，可将通道电压增强至高电压。因此，此也将在电荷存储单元处导致一增强电压。通道80及电荷存储单元70处增强电压的组合将对处于一编程模式中的邻近存储器晶体管产生扰动效应。
因增强(禁止编程)状态中的邻近单元而起的编程过冲
图6A说明在二个邻近存储器晶体管均处于编程模式中的情况下的图3所示NAND单元阵列的断面透视图。例如，图6A可表示沿一个共享相同字线60的行的三个邻近存储器晶体管，例如分别属于NAND串50-1、50-2及50-3的M1-1、M1-2及M1-3。NAND串50-1、50-2及50-3分别具有可连接至其的位线36-1、36-2及36-3。存储器晶体管M1-1、M1-2及M1-3具有对应电荷存储单元70-1、70-2及70-3与通道80-1、80-2及80-3。
随着存储器阵列密度的增加，存储器晶体管更接近地形成在一起，并且其对彼此的影响也变得更明显。例如，存储器晶体管M1-2的临界电压取决于其电荷存储单元70-2上的电压。因为紧密接近其邻近邻居M1-1及M1-3，所以M1-1及M1-3的通道及电荷存储单元处的电压可以影响M1-2的电荷存储单元上的电压。例如，可将电荷存储单元70-2视为通过等效电容器C12及C23分别耦合至其邻近电荷存储单元70-1及70-3。同样地，可将电荷存储单元70-2视为通过等效电容器C′12及C′23分别耦合至其邻近通道80-1及80-3。存储器晶体管之间的间隔越近，则其之间的耦合将越多。
图6A说明当二个邻近存储器晶体管M1-2及M1-1均处于编程模式中时的情况。集中说明因M1-1而对M1-2产生的影响上，因字线及位线电压而产生变化很小，因为所述电压对于M1-2及M1-1而言是相同的。通道电压也是类似的。电荷存储单元70-2所看见的唯一变化是因电荷存储单元70-1的变化而引起，所述唯一变化主要为电荷存储单元70-2正保持的电荷的函数或其数据表示。例如，M1-1及M1-2的电荷存储单元上的电压可为约1至2V。通常通过允许二个不同存储器状态之间具有充分的裕度来解决因该类型扰动而引起的扰动。
图6B说明除其中一邻近存储器晶体管处于禁止编程模式中外其他均类似于图6A的NAND阵列的断面透视图。在此情况下，正编程M1-2，同时禁止M1-1进行进一步的编程。字线电压对于两者保持相同，但M1-1的位线36-1上的电压现已变为VDD，其为一预定系统电压，例如～2.5V。此可有效地关断选择晶体管S2(参见图2)、将NAND链50-1与其位线36-1断开、并浮动M1-1的通道80-1，以便当一高电压出现在字线60上时可将所述通道以电容方式增强至高电压。例如，以此方式，可将M1-1的通道80-1增强至10V。增强通道电压将有效地减小通道与电荷存储单元之间的电位差，从而阻止将电子从通道拉至电荷存储单元来实施编程。
根据上文结合图5B所做的论述，增强通道将导致以一增强的电荷存储单元。例如当存储器晶体管M1-1处于禁止编程模式中时，其可导致通道80-1处约10V的电压增强，及电荷存储单元70-1处从2V至8V的电压增强。此可在很大程度上扰动拟编程的相邻存储器晶体管(例如M1-2)。例如，M1-2的电荷存储单元70-2可使其电压增强ΔV2～0.2V。这是因为其电荷存储单元70-2被分别以电容(例如C12及C′12)方式耦合至增强(禁止编程)存储器晶体管M1-1的电荷存储单元70-1及通道80-1。通常，以0.8V至约0.1V之间或更小的步进编程存储器晶体管的临界电压，此将导致错误地将M1-2编程为高于期望的临界值。
迄今为止已将论述集中在因M1-1而产生的对存储器晶体管M1-2的影响上。如果M1-3也处于禁止编程模式中，则其增强电压将以类似方式耦合，以帮助增强M1-2的电荷存储单元70-2上的电压。在存储器晶体管M1-2处于编程模式中而其任一侧上的邻居M1-1及M1-3正被闭锁(被禁止编程)不能进一步编程的最糟情况下，M1-2的电荷存储单元70-2上的扰动可高达0.2V。对于处于编程状态下的M1-2而言，此效应等效于其控制栅极上的编程电压增强高达0.4V。在某些情况下，此可导致过度编程至错误状态。例如，存储器单元可使其临界窗口被分割成具有约0.3V的分离度，且每次将编程脉冲步进增强约0.1V，使得其通常花费多于一个脉冲来横贯每一分割。电流编程脉冲步进可使M1-2正好低于指定所需编程状态的临界区域。同时，电流脉冲步进可将晶体管M1-1及M1-3编程为其最终状态，以便通过进入禁止编程模式而闭锁所述晶体管不能进一步的编程。因此，在下一编程脉冲步进中，M1-2突然承受多达0.5V的大编程步进。此将很可能使M1-2过冲所需临界区域，并被错误地编程为下一存储器状态。
对因邻居的电压增强而引起的干扰的自动补偿
图7依据本发明的一较佳实施例说明用于补偿来自禁止编程模式中的邻近存储器晶体管的扰动的位线至位线耦合机制。
采用与图6B中相同的实例，正编程存储器晶体管M1-2并同时禁止邻近晶体管M1-1不进一步编程。如以上说明所指示，M1-1的增强通道80-1及电荷存储单元70-1将导致M1-2的电荷存储单元70-2处的电压增强ΔV2，从而导致编程错误。
根据一较佳实施例，通过在位线36-2上引入一类似量来补偿电荷存储单元70-2处的扰动ΔV2。此位线补偿电压将被传递至通道，以便电荷存储单元70-2与通道80-2之间电位差的净变化将实际上为零。以此方式，将删除临界电压中的任何错误。使用一自动补偿方案。无论何时存储器晶体管(例如M1-1)进入禁止编程模式，其位线36-1均从电压0V变为VDD，以便可使其通道能够浮动来实现禁止编程增强。可使用此位线电压的上升通过二个位线之间的电容耦合来增强相邻位线(例如位线36-2)的电压。
图7示意性地表示二个位线36-1与36-2之间通过电容器CBL12的电容耦合。一类似的电容器CBL23存在于位线36-2与36-3之间。当用于存储器晶体管M1-2的位线36-2浮动，并且相邻位线36-1上的电压提高ΔV1时，升高的电压αΔV1(其中α为耦合常数并且在某一实例中已被估计为～40％)的一部分将经由电容器CBL12耦合至位线36-2。此耦合电压将作为一用于其电荷存储单元70-2处错误ΔV2的偏移。一般而言，ΔV1为预定电压，以使耦合部分αΔV1～ΔV2。当位线36-1(用于程序闭锁或被禁止存储器晶体管M1-1)从0V变为VDD，使位线36-2(用于拟编程的存储器晶体管M1-2)浮动，从而以一预定αΔV1耦合。较佳地，在位线36-1的电压从0V上升至VDD-ΔV1的第一周期期间，将位线36-2设定为0V(非浮动)。接着在位线36-1上升最后的ΔV1的第二周期中，浮动位线36-2从而以αΔV1～ΔV2耦合。以此方式，对于处在编程状态下的存储器晶体管M1-2(在NAND链50-2中)而言，无论何时其相邻晶体管中的一个(例如NAND链50-1中的M1-1)进入禁止编程模式，均以一等于ΔV2的偏移对其位线36-2电压进行补偿。
图8(A)至8(G)为根据本发明第一具体实施例的时序图，其说明在编程操作期间通过电容位线对位线耦合的电压补偿方案。对于处在编程及禁止编程状态下的NAND链(也参见图2及图3)，将所示电压施加于存储器阵列的各字线及位线。可将编程操作组合成位线预充电阶段、编程阶段及放电阶段。
在位线预充电阶段中：
(1)源极选择晶体管被处在0V的SGS关断(图8(A))，而漏极选择晶体管被升高至VSG的SGD接通(图8(B))，从而允许位线存取NAND链。
(2)允许禁止编程NAND链的位线电压上升(在二步进上升的第一步进中)至由VDD-ΔV1所给定的预定电压(图8(F))。同时，主动地将程序NAND链的位线电压下拉至0V(图8(G))。
(3)在此周期中，随着禁止编程NAND链的位线电压继续上升至VDD，所述电压变化(在二步进上升的第二步进中)ΔV1(图8(F))。当漏极选择晶体管上的栅极电压SGD下降至VDD时，此将允许被禁止编程的NAND链浮动。在相同周期中，如果编程NAND链的邻居中的一个处在禁止编程模式中，则现在编程NAND链的位线电压被允许浮动并能够以ΔV2＝αΔV1进行耦合(图8(G))。
(4)连接至NAND链的一行的漏极选择晶体管的漏极字线使其电压下降至VDD。此将仅浮动那些被禁止编程的NAND链，其中其位线电压可与VDD相比，因为其漏极选择晶体管已被关断(图8(B)及8(F))。至于包含拟编程存储器晶体管的NAND链，将不相对于其漏极处接近0V的位线电压关断其漏极选择晶体管。此外如上所述，当拟编程的存储器晶体管紧靠一个处在禁止编程状态下的晶体管时，其电荷存储单元将因邻居的增强通道及电荷存储单元而以ΔV2进行耦合。
(5)NAND链中未被寻址的存储器晶体管使其控制栅极电压设定为VPASS，以完全将其接通(图8(C))。由于一被禁止编程的NAND链正在浮动，因此施加于未寻址存储器晶体管的高VPASS及VPGM增强其通道及电荷存储组件处的电压，从而禁止编程。通常将VPASS设定为相对于VPGM(例如～15至24V)的某一中间电压(例如～10V)。对于正被禁止编程的链，VPASS有助于减小承受较高电压VPGM的单元的有效VDS，从而有助于减小泄漏。对于正被编程的链，VPASS应理想地处于接地电位，因此一中间VPASS电压将为合理的折衷。
在编程阶段中：
(6)将编程电压施加于选择用于编程的存储器晶体管的控制栅极(图8(D))。将不编程处在禁止编程状态下的链(即增强通道及电荷存储单元)。
在放电阶段中：
(7)允许各控制线及位线放电。
基本上，二种类型的增强发生在拟编程的存储器晶体管上。第一种类型是因邻近存储器晶体管而引起，所述晶体管具有由来自一字线的高控制栅极电压以电容方式增强的浮动通道及电荷存储单元。此发生在将NAND链置入禁止编程模式中时。因一邻近禁止编程存储器晶体管而引起的第一种类型的增强会增强拟编程的存储器晶体管的电荷存储单元上的电压。此是禁止编程的不期望的副作用。第二种类型的增强是对拟编程的存储器晶体管的位线的补偿性调整，以便偏移第一种类型的增强。通过在升高一相邻位线的电压的某一周期期间浮动位线，所述位线通过电容耦合获得一电压增强以偏移第一增强的影响。
在刚刚描述的第一实施例中，第二补偿位线增强出现在第一增强之前。此提供可能的ΔV1的一最大范围。另一方面，其还意味着拟编程的存储器晶体管的位线将变得浮动，并且其电压易于被随后的高编程电压所移动。然而，已估计位线电容在相当程度上大于通道电容，且因此当一高编程电压出现在控制栅极上时，即使位线浮动，位线及通道电压仍将不会有大的变化。
或者，根据第二实施例，首先启动第一增强，然后启动第二增强。以此方式，可使因高编程电压而引起的至浮动位线的任何耦合最小化。
图9(A)至9(G)为根据本发明第二实施例的时序图，其说明在编程操作期间通过电容位线至位线耦合的电压补偿方案。
位线预充电及增强阶段：
(1)源极选择晶体管被处于0V的SGS关断(图9(A))，而漏极选择晶体管被升高至VSG的SGD接通(图9(B))，从而允许一位线存取NAND链。
(2)将一被禁止编程的NAND链的位线电压升高(在二步进上升的第一步进中)至一由VDD-ΔV1所给定的预定电压(图9(F))。此预定电压在SGD于(3)中下降至VDD时足以将NAND链的漏极与其位线切断，从而浮动其中的通道。同时，将程序NAND链的位线电压固定在0V(图9(G))。
(3)连接至NAND链的一行的漏极选择晶体管的控制栅极的SGD的漏极字线使其电压下降至VDD。此将仅使那些被禁止编程的NAND链浮动，其中因为其位线电压可与VDD相比，因此其漏极选择晶体管已被关断(图9(B)及9(F))。至于包含拟编程的存储器晶体管的NAND链，将不相对于其漏极处的0V位线电压关断其漏极选择晶体管。
(4)NAND链中未被寻址的存储器晶体管使其控制栅极电压设定为VPASS，以完全将其接通(图9(C))。由于一被禁止编程的NAND链正在浮动，因此施加于未被寻址的存储器晶体管的高VPASS及VPGM增强其通道及电荷存储组件处的电压，从而禁止编程。
在编程阶段中：
(5)在此周期中，随着被禁止编程的NAND链的位线电压继续上升至VDD，所述电压变化(在二步进上升的第二步进中)ΔV1(图9(F))。在相同周期中，如果程序NAND链的邻居中的一个处在禁止编程模式中，则编程NAND链的位线电压现在被允许浮动并能够以ΔV2＝αΔV1进行耦合(图9(G))。
将编程电压施加于选择用于编程的存储器晶体管的控制栅极(图9(D))。将不编程处在禁止编程状态下的存储器晶体管(即增强通道及电荷存储单元)。
在放电阶段中：
(6)允许各控制线及位线放电。
图10为根据一较佳实施例的流程图，其显示编程一页邻接的存储器存储单元同时使因所述单元中被禁止编程或闭锁的个别存储器晶体管而引起的耦合错误最小化的方法。
所有位编程
步骤400：对于一页邻接的存储器存储单元而言，每一单元具有位于一控制栅极与一源极和一漏极所界定的一通道区域之间的一电荷存储单元，提供一可切换地耦合至每一单元的漏极的位线及一耦合至所述存储器存储单元页的所有控制栅极的字线。
位线预充电
步骤410：将一初始、第一预定电压施加至拟启用编程的所述页的指定存储器存储单元的位线。
步骤420：将一初始、第二预定电压施加至拟禁止程序的所述页的未指定存储器存储单元的位线。
步骤430：使被启用编程的位线浮动，同时通过一预定电压差将被禁止编程的位线从所述第二预定电压升高至第三预定电压，其中将预定电压差的一预定部分作为一偏移耦合至任何相邻、浮动、被启用编程位线，并且所述第三预定电压启用每一被禁止编程存储器存储单元的通道的浮动。
编程脉冲、确认及禁止
步骤440：将一编程电压脉冲施加至字线，以编程所述页的指定存储器存储单元，其中所述页的那些未指定存储器存储单元借助于其增强至禁止编程电压条件的浮动通道而被禁止编程，并且因任何相邻启用编程存储器单元上的增强而产生的扰动由所述偏移进行补偿。
步骤450：确认处在编程状态下的所选择存储器存储单元。
步骤460：重新指定尚未被确认的任何存储器存储单元。
步骤470：是否确认所述页的所有存储器存储单元？如果未确认，则返回至步骤420。如果已确认，则进行至步骤480。
步骤480：结束。
图11为依据另一较佳实施例的流程图，其显示编程一页邻接的存储器存储单元，同时最小化因所述单元中个别存储器晶体管被禁止编程或闭锁而引起的耦合错误的方法。此实施例类似于图10所示实施例，但在用于以扰动偏移进行预充电的步骤中，增强通道步骤先于浮动位线步骤。
位线预充电
步骤410′：将一初始、第一预定电压施加至拟启用编程的所述页的指定存储器存储单元的位线。
步骤420′：将一初始、第二预定电压施加至拟被禁止编程的所述页的未指定存储器存储单元的位线，所述第二预定电压启用每一被禁止编程存储器存储单元的位线及通道的浮动。
步骤430′：使被启用编程位线浮动，同时通过预定电压差将被禁止编程位线从所述第二预定电压升高至第三预定电压，其中将预定电压差的一预定部分作为一偏移耦合至任何相邻、被浮动、被启用编程位线，并且所述第三预定电压启用每一禁止编程存储器存储单元的通道的浮动。
图12说明实施本发明各方面的较佳传感模块。传感模块380包括位线隔离晶体管502、位线下拉电路520、位线电压箝位电路610、读出总线传输栅极530及读出放大器600。
一类似传感模块揭示在共同待审及共同拥有的美国专利申请案中，其名称为“具改进感测的非易失性存储器及方法”，由Adrian-Raul Cernea及Yan Li于本申请案的同一天提出申请。所述共同待审申请案的整个揭示内容以引用的方式并入本文中。
一般而言，并行操作一页存储器单元。因此对应数量的传感模块并行操作。在一实施例中，页控制器540便利地给并行操作的传感模块提供控制及时序信号。
当信号BLS启用位线隔离晶体管520时，传感模块380可连接至存储器单元10的位线36。传感模块380通过读出放大器600感测存储器单元10的传导电流，并锁存读取结果作为感测节点501处的数字电压电平SEN2，并将所述结果输出至读出总线532。
读出放大器600实质上包括第二电压箝位电路620、预充电电路640、鉴别器或比较电路650及锁存器660。鉴别器电路650包括专用电容器652。
传感模块380的一个特征是在感测期间将恒定电压供应并入位线。此操作较佳由位线电压箝位电路610实施。位线电压箝位电路610如同二极管箝位电路一样操作，而晶体管612与位线36串联。其栅极被偏压至恒定电压BLC，其等于超过其临界电压VT的所需位线电压VBL。以此方式，其将位线与感测节点501隔离，并在编程确认或读取期间为位线设定一恒定电压电平，例如所需VBL＝0.5至0.7伏特。一般而言，将位线电压电平设定至一足够低以避免较长的预充电时间但又足够高以避免接地噪声及其它因素的电平。
读出放大器600感测穿过感测节点501的传导电流，并决定所述传导电流高于还是低于一预定值。读出放大器将呈数字形式的所感测结果作为感测节点501处的信号SEN2输出至读取总线532。
还输出实质上为信号SEN2的反转状态的数字控制信号INV以控制下拉电路520。当所感测传导电流高于预定值时，INV将为高而SEN2将为低。下拉电路520会加强此结果。下拉电路520包括由控制信号INV所控制的n晶体管522，及由控制信号GRS所控制的另一n晶体管550。当GRS信号变为低时，不管INV信号的状态如何，所述GRS信号基本上允许位线36浮动。在编程期间，GRS信号变为高以允许位线36被拉至接地。当需要浮动位线时，GRS信号会变为低。
图8(H)至8(O)说明图12所示与本发明的特征有关的较佳传感模块的时序。关于其它发明特征的较佳传感模块的操作的详细说明，已在共同待审及共同拥有的美国专利申请案第10/254830号中予以说明并主张其专利权，其由Adrian-Raul Cernea及YanLi于2002年9月24日提出申请。所述参考申请案的整个揭示内容以引用的方式并入本文中。
在两个邻居被闭锁时具有校正的替代实施例
如上文所说明，当NAND链中的一存储器单元处在编程状态下时，将其位线及因此其通道保持在约接地电位。当高编程电压出现在所述存储器单元的控制栅极上时，其在其浮动栅极上诱导一高电压。通道保持在约接地电位有助于最大化通道与浮动栅极之间的电位差，从而为其中间传送的穿隧电子创建有利的条件，以实施编程。
对于不再需要编程的同一组字线上的那些NAND链而言，尽管其控制栅极上承受编程电压，但其仍被禁止编程或闭锁。通过减小穿隧电位来完成此操作。拟禁止编程的NAND链使其位线从接地提高至VDD。此有效地关断漏极选择晶体管并浮动NAND链的通道。当通道浮动时，其将因高编程电压出现在字线上而从接地上升至较高电压。此减小相关联浮动栅极与通道之间的穿隧电位以禁止编程。
因此，总方案是将NAND链的通道接地以创建有利条件以进行编程并浮动通道以禁止编程。然而如上文所指出，如果NAND链的邻居处在禁止编程模式中，则其一个或两个邻居的通道上的高电位会扰动处在编程状态下的NAND链。上文所说明的方案通过尝试在一种“共同模式”取消中以相同量调整处在编程状态下的NAND链的位线电压来而补偿此扰动。通过使位线离开接地而浮动并且当相邻位线电压从零转变为VDD时电容式耦合所述电压的一部分，可完成所述调整。当一编程NAND链使其邻居处于禁止编程模式中时，将存在来自二个邻居的位线的电容耦合作用。
图13说明沿其中二阶错误仍可能出现的一行NAND链的编程配置。此出现当处在编程状态下的NAND链50侧翼有也处在编程状态下的二个邻近链51、51′并在侧翼进一步有处在禁止编程模式中的二个次邻近链52、52′时。上述方案要求在编程状态下的链50、51及51′使其位线36-0、36-1、36-1′浮动并自接地电容式耦合一来自其相邻位线的电压。此对于邻近链51、51′较佳，因为额外的耦合电压ΔV1被用以补偿因次邻近链52、52′的增强通道而引起的扰动。然而对于侧翼有邻近链51、51′的NAND链50而言，其通道电压应理想地为接地以提供最大编程效率。如果其位线36-0也自接地浮动，则其将获得自邻近链的位线36-1、36-1′的额外电压ΔV1的一部份耦合而来的一额外、非零电压ΔV0。
根据本发明的另一方面，当NAND链的一单元处在编程状态下并且所述NAND链侧翼有也处在编程状态下的二个邻近邻居时，耦合至NAND链的位线被迫使至一电压，以便最大化所述单元的浮动栅极与通道之间的电位差。在一较佳实施例中，此将需要将位线设定为接地电位。此将需要NAND链认知其邻居的状态，即其处在编程模式还是禁止编程模式中。
在一较佳实施例中，传感模块(例如图12所示的传感模块380)控制位线上的电压。如上文所说明，传感模块380并且尤其是耦合至位线36的读出放大器600会产生控制信号INV，其在编程模式中时为高而在禁止编程模式中时为低。因此信号INV可用以向邻居指示：耦合至位线36的NAND链是处在编程模式还是禁止编程模式中。
图14说明其中每一传感模块也感测其邻居的INV信号的传感模块配置。位线36-0的侧翼分别有位线36-1及36-1′。将传感模块380-0耦合至位线36-0，而将传感模块380-1及380-1′分别耦合至位线36-1及36-1′。由于每一传感模块从其邻近邻居接收INV信号，所以传感模块380-0分别从传感模块380-1及380-1′接收INV信号，作为输入信号INVL及INVR。同样地，将传感模块380-0的INV信号输入至传感模块380-1及380-1′。
图12说明根据一较佳实施例的传感模块，其响应相邻状态以将位线下拉至接地。此通过一用以依据相邻状态将节点523下拉至接地的可选位线下拉电路560来实施。当耦合至位线36的NAND链处在编程模式中时，INV为高，且晶体管522在传导以便将位线耦合至节点523。位线下拉电路包括二个串联接地的n晶体管。二个n晶体管的传导分别由相邻传感模块380′及380″输入的INV信号INVL及INVR进行控制。当两个邻居处在编程模式中时，INVL及INVR将也为高，从而将节点523并因此将位线36下拉至接地。相反，如果一或多个邻居处在禁止编程模式中，则电路560将不把节点523下拉至接地。
图15说明一替代实施方案，其中指示邻居是处在编程模式还是禁止编程模式中的信号直接从邻居位线的状态中获得。当不易从相邻传感模块中获得信号时，此方案有用。如上文所说明，当NAND链处在编程模式中时，将其位线电压保持在约接地电位，而当NAND链处在禁止编程模式中时，将其位线电压保持在VDD。
虚拟INV信号产生器570感测位线电压并输出一虚拟INV信号VINV，其在逻辑上等效于一传感模块产生的INV信号。虚拟INV信号产生器570包括一p晶体管572，其与一用于输出信号VINV的节点的上拉/下拉配置中的n晶体管574串联。p晶体管572由其栅极处的一电压VWKP微弱地上拉。位线36′的电压被输入至n晶体管574的栅极。虚拟INV信号产生器570实质上相当于三态反相器，其在位线36-1具有接近于接地的电压(编程模式)时输出高VINV信号，而在所述电压为VDD(禁止编程模式)时输出低VINV信号。
在图15所示的实例中，VINV信号作为信号VINVL被输入至相邻传感模块380-0。因此使用信号INV或VINV，将关于编程或禁止编程状态的信息传送至耦合至NAND链的传感模块380-0。在其相邻NAND链的两者均处在编程模式中的情况下，传感模块380-0借助位线下拉电路560将位线下拉至接地。
虽然已依据某些实施例说明了本发明的各方面，但是应了解，在所附权利要求书的全部范围之内，本发明应受保护。

Claims (30)

1、一种在一具有一存储器存储单元阵列的非易失性存储器中将具有互连控制栅极的一页邻接存储器存储单元编程为其目标状态的方法，每一单元具有位于一控制栅极与由一源极和一漏极界定的一通道区域之间的一电荷存储单元，及一可切换地耦合至所述漏极的位线，所述方法包括：
(a)提供一可切换地耦合至每一存储器存储单元的所述漏极的位线及一耦合至存储器存储单元的所述页的所有所述控制栅极的字线；
(b)将一初始的、第一预定电压施加至所述页的指定存储器存储单元的所述位线以启用编程；
(c)将一初始的、第二预定电压施加至所述页的未指定存储器存储单元的所述位线以禁止编程；
(d)浮动所述被启用编程的位线，同时将所述被禁止编程位线从所述第二预定电压升高一预定电压差至一第三预定电压，其中将所述预定电压差的一预定部分作为一偏移耦合至任何相邻、浮动、被启用编程位线，并且所述第三预定电压启用每一被禁止编程存储器存储单元的通道的浮动；
(e)将一编程电压脉冲施加至所述字线，以便编程所述页的所述指定存储器存储单元，其中所述页的那些未指定存储器存储单元凭借其增强至一被禁止编程电压条件的浮动通道而被禁止编程，并且由任何相邻启用编程存储器存储单元上的增强所产生的扰动通过所述偏移进行补偿。
2、如权利要求1所述的方法，其进一步包括：
(f)确认在编程状态下的所述选定存储器存储单元；
(g)重新指定尚未被确认的任何存储器存储单元；及
(h)重复(c)至(g)，直至所述页的存储器存储单元全部已被确认。
3、如权利要求1或2中任一权利要求所述的方法，其中所述浮动所述被启用编程位线先于每一被禁止编程存储器存储单元的所述通道的所述浮动。
4、如权利要求1或2中任一权利要求所述的方法，其中所述浮动所述被启用编程位线是在每一被禁止编程存储器存储单元的所述通道的所述浮动之后。
5、如权利要求1或2中任一权利要求所述的方法，其中存储器存储单元的所述页形成所述阵列的一行。
6、如权利要求1或2中任一权利要求所述的方法，其中存储器存储单元的所述页形成所述阵列的一行的一区段。
7、如权利要求1或2中任一权利要求所述的方法，其中：
所述存储器被组织为存储器存储单元的NAND链的一阵列，每一链具有复数个串联连接的存储器存储单元，并且存储器存储单元的所述页是由来自其一页中每一NAND链的一存储器存储单元组成。
8、如权利要求1或2中任一权利要求所述的方法，其中每一存储器存储单元存储一个位的信息。
9、如权利要求1或2中任一权利要求所述的方法，其中每一存储器存储单元存储一个以上位的信息。
10、如权利要求1或2中任一权利要求所述的方法，其中所述电荷存储单元为一浮动栅极。
11、如权利要求1或2中任一权利要求所述的方法，其中所述电荷存储单元为一介电层。
12、如权利要求1或2中任一权利要求所述的方法，其中所述非易失性存储器呈一种卡的形式。
13、如权利要求1或2中任一权利要求所述的方法，其进一步包括：
将一被启用编程位线设定为一预定电位，每当所述位线具有二个也被启用编程的相邻位线时，所述电位基本上使编程效率最大化。
14、如权利要求13所述的方法，其中所述预定电位接地。
15、一种在一具有一存储器存储单元阵列的非易失性存储器中将具有互连控制栅极的一页邻接存储器存储单元编程为其目标状态的编程电路，每一单元具有位于一控制栅极与由一源极和一漏极界定的一通道区域之间的一电荷存储单元及一可切换地耦合至所述漏极的位线，所述电路包括：
一位线，其可切换地耦合至每一存储器存储单元的所述漏极；
一字线，其耦合至存储器存储单元的所述页的所有所述控制栅极；
用以将一初始、第一预定电压施加至所述页的指定存储器存储单元的所述位线以启用编程之构件；
用以将一最初、第二预定电压施加至所述页的未指定存储器存储单元的所述位线以禁止编程之构件；
用以浮动所述被启用编程位线，同时将所述禁止编程位线从所述第二预定电压升高一预定电压差至一第三预定电压之构件，其中将所述预定电压差的一预定部分作为一偏移耦合至任何相邻、浮动、被启用编程位线，并且所述第三预定电压启用每一被禁止编程存储器存储单元的所述通道的浮动；
用以将一编程电压脉冲施加至所述字线，以便编程所述页的所述指定存储器存储单元之构件，其中所述页的那些未指定存储器存储单元凭借其增强至一被禁止编程电压条件的浮动通道而被禁止编程，并且由任何相邻启用编程存储器存储单元上的增强所产生的扰动由所述偏移进行补偿。
16、如权利要求15所述的非易失性存储器，其进一步包括：
用以将一被启用编程位线设定为一预定电位之构件，每当所述位线具有二个也被启用编程的相邻位线时，所述电位基本上使编程效率最大化。
17、如权利要求16所述的非易失性存储器，其中所述预定电位接地。
18、一种在一具有一存储器存储单元阵列的非易失性存储器中将具有互连控制栅极的一页邻接存储器存储单元编程为其目标状态的编程电路，每一单元具有位于一控制栅极与由一源极和一漏极界定的一通道区域之间的一电荷存储单元及一可切换地耦合至所述漏极的位线，所述电路包括：
一位线，其可切换地耦合至每一存储器存储单元的所述漏极；
一字线，其耦合至存储器存储单元的所述页的所有所述控制栅极；
一控制器及一响应所述控制器的电源；
所述控制器指定所述页中拟编程的存储器存储单元；
所述电源将一第一预定电压施加至所述页的所述指定存储器存储单元的所述位线以启用编程；
所述电源将一第二预定电压施加至所述页的所述未指定存储器存储单元的所述位线以禁止编程；
多个开关，其响应所述控制器用以浮动所述被启用编程位线，同时所述电源将所述禁止编程位线从所述第二预定电压升高一预定电压差至一第三预定电压，其中将所述预定电压差的一预定部分作为一偏移耦合至任何相邻、浮动、被启用编程位线，并且所述第三预定电压启用每一被禁止编程存储器存储单元的所述通道的浮动；及
所述电源将一编程电压脉冲施加至所述字线，以便编程所述页的所述指定存储器存储单元，其中所述页的那些未指定存储器存储单元凭借其增强至一被禁止编程电压条件的浮动通道而被禁止编程，并且由任何相邻被启用编程存储器存储单元上的增强所产生的扰动由所述偏移进行补偿。
19、如权利要求18所述的非易失性存储器，其中对所述被启用编程位线的所述浮动先于每一被禁止编程存储器存储单元的所述通道的所述浮动。
20、如权利要求18所述的非易失性存储器，其中对所述被启用编程位线的所述浮动是在每一被禁止编程存储器存储单元的所述通道的所述浮动之后。
21、如权利要求18所述的非易失性存储器，其中存储器存储单元的所述页形成所述阵列的一行。
22、如权利要求18所述的非易失性存储器，其中存储器存储单元的所述页形成所述阵列的一行的一区段。
23、如权利要求18所述的非易失性存储器，其中：
所述存储器被组织为存储器存储单元的NAND链的一阵列，每一链具有复数个串联连接的存储器存储单元，并且存储器存储单元的所述页是由自其一页中每一NAND链的一存储器存储单元组成。
24、如权利要求18所述的非易失性存储器，其中每一存储器存储单元存储一个位的信息。
25、如权利要求18所述的非易失性存储器，其中每一存储器存储单元存储一个以上位的信息。
26、如权利要求18所述的非易失性存储器，其中所述电荷存储单元为一浮动栅极。
27、如权利要求18所述的非易失性存储器，其中所述电荷存储单元为一介电层。
28、如权利要求18所述的非易失性存储器，其中所述非易失性存储器呈一卡的形式。
29、如权利要求18所述的非易失性存储器，其中拟编程的所述存储器存储单元的每一单元可连接至一位线，并且所述非易失性存储器进一步包括：
一电压源，其用以将所述位线设定为一预定电位，每当所述位线具有二个与未被禁止编程的相邻存储器存储单元相关联的邻近位线时，所述电位基本上使编程效率最大化。
30、如权利要求16所述的非易失性存储器，其中所述预定电位接地。
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