KR20060067970A

KR20060067970A - 비트라인간 접속 보상을 갖는 비휘발성 메모리 및 방법

Info

Publication number: KR20060067970A
Application number: KR1020067005471A
Authority: KR
Inventors: 라울- 아드리안 세르네아; 안 리; 메르다드 모피디; 샤자드 칼리드
Original assignee: 쌘디스크 코포레이션
Priority date: 2003-09-17
Filing date: 2004-09-08
Publication date: 2006-06-20
Also published as: TW200529239A; US20060227614A1; CN100538906C; US7532514B2; US7064980B2; CN1883009A; WO2005029502A1; US7269069B2; JP4658052B2; EP1671332B1; EP1671332A1; ATE433597T1; TWI295803B; DE602004021493D1; US20070297234A1; KR101076239B1; US20050057965A1; JP2007506221A

Abstract

연속한 한 페이지의 메모리 저장유닛들을 프로그램할 때, 메모리 저장유닛이 이의 타겟의 상태에 도달하고 후속 프로그래밍으로부터 프로그램 금지 혹은 록 아웃 될 때마다, 여전히 프로그래밍 중에 있는 이웃한 메모리 저장유닛에 교란을 야기한다. 본 발명은 교란에 대한 오프셋이 여전히 프로그래밍 중에 있는 이웃한 메모리 저장유닛에 더해지는 프로그래밍 회로의 일부 및 방법을 제공한다. 오프셋은 프로그램 금지의 메모리 저장유닛의 이웃한 비트라인들과 여전히 프로그래밍 중에 있는 메모리 저장유닛 간의 제어된 커플링에 의해 더해진다. 이에 따라, 병렬로 고밀도 메모리 저장유닛들을 프로그래밍하는 것에 본질적인 에러가 제거 혹은 최소화된다.

Description

비트라인간 접속 보상을 갖는 비휘발성 메모리 및 방법{NON-VOLATILE MEMORY AND METHOD WITH BIT LINE TO BIT LINE COUPLED COMPENSATION}

이 발명은 일반적으로 전기적 소거가능한 프로그래머블 판독전용 메모리(EEPROM), 플래시 EPROM과 같은 비휘발성 반도체 메모리에 관한 것으로, 특히 한 페이지의 연속한 한 행의 전하 저장유닛들에 대해 개선된 프로그래밍 및 감지 회로들을 구비한 것들에 관한 것이다.

전하의 비휘발성 저장을 할 수 있는, 특히 소 폼팩터(small form factor) 카드로서 패키지된 EEPROM 및 플래시 EEPROM 형태의 고체(solid)-상태 메모리는 최근에, 다양한 이동 및 휴대 디바이스들, 특히 정보기기들 및 소비자 전자제품들에서 선택되는 저장장치가 되었다. 고체상태 메모리인 RAM(랜덤 액세스 메모리)과는 달리, 플래시 메모리는 비휘발성이어서, 이의 저장된 데이터는 파워가 턴 오프 된 뒤에도 보존된다. 가격이 높음에도 불구하고, 플래시 메모리는 대량 저장 응용들에서 점점 더 사용되고 있다. 하드 드라이브들 및 플로피 디스크들과 같은 회전하는 자기 매체에 기초한 종래의 대량 저장장치는 이동 및 휴대 환경엔 적합하지 않다. 이것은 디스크 드라이브들이 부피가 큰 경향이 있고, 기계적 고장이 나기 쉽고 큰 레이턴시(latency) 및 고 전력 요건들을 갖기 때문이다. 이들 바람직하지 못한 속성 들은 디스크 기반 저장장치를 이동 및 휴대응용들에 비현실적이게 한다. 반면, 내장 및 착탈가능 카드 형태의 플래시 메모리는 이의 소형의 크기, 저전력 소비, 고속 및 고 신뢰도 특징들로 인해 이동 및 휴대 환경에 이상적으로 적합하다.

EEPROM 및 전기적 프로그램가능한 판독전용 메모리(EPROM)은 소거될 수 있고 이들의 메모리 셀들에 새로운 데이터가 기록 혹은 "프로그램되게" 할 수 있는 비휘발성 메모리이다. 이들 메모리들은 전계효과 트랜지스터 구조에서, 소스영역과 드레인 영역 사이의, 반도체 기판 내 채널영역 상에 놓여진 플로팅(비접속된) 도전성 게이트를 이용한다. 제어 게이트는 플로팅 게이트 상에 설치된다. 트랜지스터의 임계전압 특성은 플로팅 게이트 상에 보존된 전하량에 의해 제어된다. 즉, 플로팅 게이트 상의 전하의 주어진 레벨에 대해서, 트랜지스터의 소스영역과 드레인 영역간에 도통이 되게 이 트랜지스터가 턴 "온" 되기 전에 제어 게이트에 인가되어야 하는 대응하는 전압(임계)이 있다.

플로팅 게이트는 일 범위의 전하들을 보존할 수 있고 따라서 임계 전압 윈도우 내 임의의 임계 전압 레벨로 프로그램될 수 있다. 임계 전압 윈도우의 크기는 디바이스의 최소 및 최대 임계레벨들에 의해 범위가 정해지고, 이들은 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하들에 대응한다. 임계전압 윈도우는 일반적으로 메모리 디바이스의 특징들, 동작상태들 및 이력에 좌우된다. 윈도우 내 각각의 구별되는 분해가능 임계전압 레벨 범위는 원리적으로, 셀의 명확한 메모리 상태를 지정하는데 사용될 수 있다.

메모리 셀로서 작용하는 트랜지스터는 통상적으로 두 가지 메커니즘들 중 하 나에 의해 "프로그램된(programmed)" 상태로 프로그램된다. "핫 전자 주입(hot electron injection)"에서, 드레인에 인가되는 고전압은 기판 채널영역에 걸쳐 전자들을 가속시킨다. 동시에, 제어 게이트에 인가되는 고전압은 핫 전자들을 얇은 게이트 유전층을 통해 플로팅 게이트로 인출시킨다. "터널링 주입(tunneling injection)"에서, 고전압은 기판에 대해 제어 게이트에 인가된다. 따라서, 전자들이 기판으로부터, 개재된 플로팅 게이트로 인출된다.

메모리 디바이스는 다수의 메커니즘들에 의해 소거될 수 있다. EPROM에 있어서, 메모리는 자외 방사에 의해 플로팅 게이트로부터 전하를 제거함으로써 대량으로 소거될 수 있다. EEPROM에 있어서, 메모리 셀은 플로팅 게이트 내 전자들을 얇은 산화물을 통해 기판 채널영역으로 터널링되게 유기하기 위해서 제어 게이트에 대해 기판에 고전압을 인가함으로써 전기적으로 소거될 수 있다(즉, 파울러 노다임 터널링). 통상, EEPROM은 바이트씩 소거될 수 있다. 플래시 EEPROM에 있어서, 메모리는 한번에 모두 혹은 한번에 하나 이상의 블록들이 전기적으로 소거될 수 있고, 여기서 한 블록은 메모리의 512 바이트 이상으로 구성될 수 있다.

메모리 디바이스들은 통상, 카드에 실장될 수 있는 하나 이상의 메모리 칩들을 포함한다. 각 메모리 칩은 디코더들 및 소거, 기록 및 판독회로들과 같은 주변회로들에 의해 지지되는 메모리 셀 어레이를 포함한다. 보다 정교한 메모리 디바이스들에는 지능형의 고 레벨의 메모리 동작들 및 인터페이스를 수행하는 제어기가 구비된다. 최근에 사용되는 많은 상업적으로 성공적인 비휘발성 고체상태 메모리가 있다. 이들 메모리 디바이스들은 각 유형이 하나 이상의 전하 저장유닛을 구비하 는, 서로 다른 유형들의 메모리 셀들을 채용할 수도 있다.

도 1은 EEPROM 셀 형태의 비휘발성 메모리 셀을 개략적으로 도시한 것이다. 이것은 플로팅 게이트 형태의 전하 저장 유닛을 구비한다. 전기적 소거가능한 프로그래머블 판독전용 메모리(EEPROM)은 EPROM과 유사한 구조를 가지나, 추가로, UV 방사에 노출할 필요없이 적합한 전압들의 인가시 플로팅 게이트로부터 전기적으로 전하를 로딩 및 제거하는 메카니즘을 제공한다. 이러한 셀들 및 이들을 제조하는 방법들의 예들이 미국특허 5,595,924에 개시되어 있다.

도 2는 NAND 셀 혹은 스트링으로 구성한 전하 저장유닛 스트링을 개략적으로 도시한 것이다. NAND 셀(50)은 소스들 및 드레인들에 의해 데이지 체인된 일련의 메모리 트랜지스터들(M1, M2,...,Mn)(n=4, 8, 16, 혹은 그 이상)로 구성된다. 한 쌍의 선택 트랜지스터들(S1, S2)은 NAND 셀의 소스단자(54) 및 드레인 단자(56)를 통해 외부에의 메모리 트랜지스터들의 체인 접속을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 신호(SGS)에 의해 턴 온 될 때, 소스단자는 신호(SGD)에 의해 턴 온되고, NAND 셀의 드레인 단자는 메모리 어레이의 비트라인에 결합된다. 체인 내 각 메모리 트랜지스터는 의도하는 메모리 상태를 나타내기 위해서 주어진 량의 전하를 저장하는 전하저장유닛을 구비한다. 각 메모리 트랜지스터의 각 소스와 드레인 사이는 채널영역이다. 60, 61,...,64와 같은 각 메모리 트랜지스터 상의 제어 게이트에의 전압은 각각 메모리 트랜지스터들(M1, M2,...,Mn)의 채널 내 전류 도통을 제어한다. 선택 트랜지스터들(S1, S2)은 이의 소스단자(43) 및 드레인 단자(56)를 통해 NAND 셀에의 제어 액세스를 제공하며, 각각은 그의 제어 게이트에 의 적합한 전압에 의해 턴 온된다.

NAND 셀 내의 어드레스된 메모리 트랜지스터가 판독되거나 혹은 프로그래밍시 검증될 때, 그의 제어 게이트에는 적합한 기준전압이 공급된다. 아울러, NAND 셀(50) 내 비-어드레스된 나머지 메모리 트랜지스터들은 이들의 제어 게이트들에 충분한 전압(V_PASS)의 인가에 의해 완전히 턴 온 된다. 따라서, 개개의 메모리 트랜지스터의 소스에서 NAND 셀의 소스단자(54)로, 마찬가지로 개개의 메모리 트랜지스터의 드레인에 있어서는 셀의 드레인 단자(56)로의 도통경로가 효과적으로 생성된다. 유사하게, 프로그래밍시, 프로그램될 메모리 트랜지스터는 이의 제어 게이트에는 프로그래밍 전압(V_PGM)이 공급되고 스트링 내 다른 메모리 트랜지스터들은 이들의 제어 게이트에 통과전압(V_PASS)가 공급된다. 이러한 NAND 셀 구조를 가진 메모리 디바이스들은 미국특허들 5570315, 5903495, 6046935에 기재되어 있다.

또 다른 유사한 비휘발성 메모리는 유전층 형태의 전하저장유닛들 각각을 구비한다. 전술한 도전성 플로팅 게이트 요소들 대신에, 유전층이 사용된다. 유전 저장요소를 이용하는 이러한 메모리 디바이스들은 Eitan et al., "NROM: A Novel Loclized Trapping, 2-Bit Non-volatile Memory Cell," IEEE Electron Device Letters, vol. 21, no.11, November 2000, pp.543-545에 기재되어 있다. ONO 유전층은 소스확산영역과 드레인 확산영역 사이의 채널에 걸쳐 확장하여 있다. 한 데이터 비트를 위한 전하는 드레인에 인접한 유전층에 집중되고, 다른 데이터 비트를 위한 전하는 소스에 인접한 유전층에 집중된다. 예를 들면, 미국특허들 5768192 및 6011725는 두 개의 실리콘 유전층 사이에 개재된 트래핑 유전층을 구비한 비휘발성 메모리 셀을 개시한다. 복수상태 데이터 저장은 유전층 내 공간적으로 분리된 전하 저장 영역들의 2진 상태들을 개별적으로 판독함으로써 구현된다.

메모리 어레이

메모리 디바이스는 통상적으로, 행들과 열들로 배열되고 워드라인들 및 비트라인들에 의해 어드레스가능한 2차원 메모리 셀 어레이로 구성된다.

도 3은 도 2에 도시한 것과 같은, NAND 셀 어레이의 예를 도시한 것이다. NAND 셀들의 각 열을 따라, 비트라인(36)이 각 NAND 셀의 드레인 단자(56)에 결합된다. NAND 셀들의 각 행을 따라, 소스라인(34)은 이들의 모든 소스단자들(54)을 연결할 수도 있다. 또한 행을 따른 NAND 셀들의 제어 게이트들(60,...,64)은 일련의 대응하는 워드라인들에 접속된다. NAND 셀들의 전체 행은 연결된 워드라인들을 통해 제어 게이트들(SGD, SGS)에 적합한 전압들로 한 쌍의 선택 트랜지스터들(도 2 참조)를 턴 온 시킴으로써 어드레스될 수 있다. NAND 셀 체인 내 메모리 트랜지스터가 판독되고 있을 때, 체인 내 나머지 메모리 트랜지스터들은 이들의 연관된 워드라인들을 통해 거의 턴 온 되지 않으므로 체인을 통해 흐르는 전류는 근본적으로 판독되는 셀에 저장된 전하의 레벨의 좌우된다. 메모리 시스템의 일부로서 NAND 구조 어레이 및 이의 동작의 예는 미국특허 5570315 및 5774397 및 6046935에서 발견된다.

블록 소거

전하 저장 메모리 디바이스들의 프로그래밍은 보다 많은 전하를 이의 전하저 장요소들에 더하게 되는 결과만이 될 수도 있다. 그러므로, 프로그램 동작에 앞서, 전하저장요소 내 존재하는 전하는 제거되어야 한다(혹은 소거되어야 한다). 소거회로(도시생략)가 하나 이상의 블록들의 메모리 셀들을 소거하기 위해 제공된다. EEPROM과 같은 비휘발성 메모리는 전체 셀 어레이, 혹은 어레이의 상당 그룹들의 셀들이 전기적으로 함께 소거될 때(즉, 플래시로) "플래시" EEPROM이라고 한다. 일단 소거되면, 일군의 셀들은 재프로그램될 수 있다. 함께 소거가능한 일군의 셀들은 하나 이상의 어드레스가능한 소거유닛으로 구성될 수 있다. 소거유닛 혹은 블록은 통상적으로 프로그래밍 및 판독의 유닛인 페이지로서 하나 이상 페이지들의 데이터를 저장하지만, 2 페이지 이상이 단일 동작으로 프로그램 혹은 판독될 수 있다. 각 페이지는 통상적으로 하나 이상의 소거 블록들의 데이터를 저장하는데, 소거블록의 크기는 호스트 시스템에 의해 정의된다. 예는 자기 디스크 드라이브들에 확정된 표준에 따라, 512바이트의 사용자 데이터의 소거블록 및 이에 더하여 사용자 데이터 및/또는 이것이 저장된 블록에 관한 몇 바이트의 오버헤드 정보이다. 다른 시스템들에서, 소거블록 크기는 512바이트보다 훨씬 클 수 있다.

판독/기록회로들

통상의 2상태 EEPROM에서는 도통 윈도우를 2영역들로 분할하기 위해서 적어도 한 전류 구분점 레벨이 수립된다. 셀이 소정의 고정된 전압들을 인가함으로써 판독될 때, 이의 소스/드레인 전류는 구분점 레벨(혹은 기준전류(I_REF))과 비교함으로써 메모리 상태로 분해된다. 판독된 전류가 구분점 레벨 혹은 I_REF보다 높다면, 셀은 한 논리 상태(예를 들면, "제로" 상태)에 있는 것으로 판정된다. 한편, 전류가 구분점 레벨 미만이면, 셀은 다른 논리 상태(예를 들면, "1" 상태)에 있는 것으로 판정된다. 이에 따라, 이러한 2상태 셀은 1비트의 디지털 정보를 저장한다. 외부적으로 프로그램가능할 수 있는 기준전류 소스는 흔히 구분점 레벨 전류를 생성하기 위해 메모리 시스템의 일부로서 제공된다.

메모리 용량을 증가시키기 위해서, 플래시 EEPROM 디바이스들은 반도체 기술의 상태가 진보함에 따라 점점 더 높은 밀도로 제조되고 있다. 저장용량을 증가시키는 또 다른 방법은 각 메모리 셀에 3 이상의 상태를 저장하는 것이다.

복수상태 혹은 복수레벨 EEPROM 메모리 셀에 있어서, 도통 윈도우는 각 셀이 2이상의 비트의 데이터를 저장할 수 있게 2이상의 구분점에 의해 3이상의 영역들로 분할된다. 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 수에 따라 증가된다. 복수상태 혹은 복수 레벨 메모리 셀들을 구비한 EEPROM 혹은 플래시 EEPROM은 미국특허 5172338에 기재되어 있다.

실제로, 셀의 메모리 상태는 통상 기준전압이 제어 게이트에 인가되었을 때 셀의 소스와 드레인 전극들에 걸친 도통전류를 감지함으로써 읽혀진다. 이에 따라, 셀의 플로팅 게이트에의 각각의 주어진 전하에 대해서, 고정된 기준 제어 게이트 전압에 관한 대응하는 도통전류가 검출될 수 있다. 유사하게, 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하는 대응하는 임계전압 윈도우 혹은 대응하는 도통전류 윈도우를 정의한다.

대안적으로, 분할된 전류 윈도우 중에 도통전류를 검출하는 대신에, 제어 게 이트에서 테스트 하에 소정의 메모리 상태에 대해 임계전압을 설정하고 도통전류가 임계 전류보다 낮은지 아니면 높은지를 검출하는 것이 가능하다. 일 구현에서, 임계전류에 대한 도통전류의 검출은 도통전류가 비트라인의 커패시턴스를 통해 방전되는 레이트를 조사함으로써 달성된다.

판독/기록 수행 및 정확도에 영향을 미치는 요인들

판독 및 프로그램 수행을 향상시키기 위해서, 메모리 내 복수의 전하 저장 요소들 혹은 메모리 트랜지스터들은 병렬로 판독 혹은 프로그램된다. 이에 따라, 메모리 요소들의 논리 "페이지"가 함께 판독 혹은 프로그램된다. 기존의 메모리 구조들에서, 행은 통상적으로 몇 개의 인터리브된 페이지들을 포함한다. 페이지의 모든 메모리 요소들은 함께 판독 혹은 프로그램될 것이다. 열 디코더는 인터리브된 페이지들 각각을 대응하는 수의 판독/기록 모듈들에 선택적으로 연결할 것이다. 예를 들면, 일 구현에서, 메모리 어레이는 532 바이트들(512 바이트 및 이에 더하여 20바이트의 오버헤드)의 페이지 크기를 갖도록 설계된다. 각 열이 드레인 비트라인을 포함하고 행 당 2개의 인터리브된 페이지들이 있다면, 이것은 각 페이지가 4256 열들에 연관되어 8512 열들에 이르게 된다. 모든 우수 비트라인들 혹은 기수 비트라인들을 병렬로 판독 혹은 기록하게 연결될 수 있는 4256 센스 모듈들이 있을 것이다. 따라서, 병렬로 한 페이지의 4256 비트의 데이터(즉 532 바이트)는 한 페이지의 메모리 요소들로부터 판독되거나 이에 프로그램된다. 판독/기록 회로들(170)을 형성하는 판독/기록 모듈들은 여러 구조들로 구성될 수 있다.

전에 언급한 바와 같이, 종래의 메모리 디바이스들은 대량으로 병렬 방식으 로 동작함으로써 판독/기록 동작들을 향상시킨다. 이 방법은 성능을 향상시키지만 판독 및 기록 동작들의 정확도에 영향을 미친다.

또 다른 문제는 비트라인간 커플링 혹은 크로스토크를 처리해야 한다. 이 문제는 밀접하게 이격된 비트라인들을 병렬 감지에서 더욱 심하게 된다. 비트라인간 크로스토크를 피하는 종래의 해결책은 한번에 모든 우수 혹은 기수 비트라인들을 감지하고 다른 비트라인들은 접지하는 것이다. 2개의 인터리브된 페이지들로 구성된 한 행의 이러한 구조는 비트라인 크로스토크를 피하게 할뿐만 아니라 한 페이지의 판독/기록 회로들을 조밀하게 끼워맞추는 문제를 완화시키는데 도움을 줄 것이다. 페이지 디코더는 한 세트의 판독/기록 모듈들을 우수 페이지 혹은 기수 페이지에 다중화시키는데 사용된다. 이에 따라, 한 세트의 비트라인들이 판독 혹은 프로그램되고 있을 때는 언제나, 인터리빙은 기수 비트라인과 우수 비트라인간 크로스토크를 제거하기 위해 접지될 수 있으나, 우수라인들간 혹은 우수라인들간은 그렇지 않다.

그러나, 인터리빙 페이지 구조는 적어도 3가지 면에서 문제가 있다. 먼저, 추가의 다중화 회로를 요한다. 두 번째, 수행이 느리다. 워드라인에 의해 혹은 한 행에 연결된 메모리 셀들의 판독 혹은 프로그램을 종료하기 위해서는 2개의 판독 혹은 2개의 프로그램 동작들이 요구된다. 세 번째, 이를테면 기수 및 우수 페이지들에 개별적으로와 같이, 두 개의 이웃들이 서로 다른 시간들에서 프로그램될 때 플로팅 게이트 레벨의 이웃한 전하 저장 요소들간에 필드 결합과 같은 다른 교란영향들을 해결하는데 있어서는 최적이 아니다.

이웃 필드 결합의 문제는 메모리 트랜지스터들간 더욱 더 밀접한 간격에선 더욱 두드러지게 된다. 메모리 트랜지스터에서, 전하저장유닛은 채널영역과 제어 게이트 간에 개재된다. 채널 영역에 흐르는 전류는 제어 게이트에서의 필드와 전하 저장유닛에 의해 기여되는 결과적인 전계의 함수이다. 밀도가 더욱 증가함에 따라, 메모리 트랜지스터들은 더욱 더 함께 가깝게 형성된다. 이웃하는 전하 요소들로부터의 필드는 영향받는 셀의 결과적인 필드에 주된 기여자가 된다. 이웃 필드는 이웃들의 전하저장유닛에 프로그램된 전하에 좌우된다. 이러한 교란을 주는 필드는 이웃들의 프로그램된 상태들에 따라 변하기 때문에 사실상 동적이다. 따라서, 영향받은 셀은 이웃들의 변하는 상태들에 따라 다른 시간들에서 다르게 판독될 수 있다.

인터리빙 페이지의 종래의 구조는 이웃한 전하 저장유닛의 커플링에 의해 야기되는 에러를 악화시킨다. 우수 페이지 및 기수 페이지가 프로그램되고 서로 무관하기 때문에, 페이지는 한 세트의 조건들 하에서 프로그램될 수 있으나, 추후에, 개재된 페이지에서 발생한 것에 따라, 완전히 다른 한 세트의 조건들 하에서 읽혀질 수 있다. 판독 에러들은 밀도가 증가함에 따라 더욱 심해질 것이므로, 보다 정확한 판독동작과 복수상태 구현을 위한 임계 윈도우의 보다 넓은 분할을 필요로 한다. 성능은 나빠질 것이고 복수상태 구현에서 잠재적 용량은 제한된다.

2002년 9월 24일 출원된 미국특허출원 10/254483 및 10/254290은 한 페이지의 연속한 메모리 저장유닛들이 병렬로 프로그램되거나 판독되는 메모리 구조를 개시한다. 프로그래밍이 한 페이지의 연속한 메모리 저장 유닛들에 수행될 때, 프로 세스 동안 이들의 타겟의 상태로 프로그램되어 있는 이들 메모리 저장 유닛들은 이후 프로그램으로부터 프로그램 금지되거나 록 아웃 될 것이다. 바람직한 방식에서, 메모리 저장유닛들은 이들의 채널들을 플로팅시키고 이에 프로그래밍이 금지되게 전압을 부스트함으로써 록 아웃된다. 이 부스트된 전압은 아직 프로그램 중에 있는 이웃한 저장유닛에 현저한 교란을 야기한다.

그러므로, 고성능 및 고용량 비휘발성 메모리에 대한 일반적으로 필요성이 있다. 특히, 효과적으로 전술한 문제들을 처리하는 향상된 판독 및 프로그램 수행의 고용량 비휘발성 메모리를 갖출 필요성이 있다.

<발명의 요약>

고용량 및 고성능 비휘발성 메모리 디바이스에 대한 이들 필요성들은 큰 한 페이지의 판독/기록 회로들을 대응하는 한 페이지의 메모리 셀들을 병렬로 판독 및 기록하게 함으로써 충족된다. 특히, 판독 및 프로그래밍에 에러들을 유발시킬 수 있는 고밀도 칩 집적화에 본연의 교란영향들이 소거 혹은 최소화된다.

바람직한 실시예에 따라서, 저장유닛은 이의 채널을 플로팅되게 하고 이의 전압을 프로그램 금지 전압까지 부스트시킴으로써 프로그램 금지 모드에 놓여진다. 이에 따라 그의 비트라인 전압이 상승하게 됨으로써 플로팅이 가능해진다. 여전히 프로그래밍 중에 있는 저장유닛의 이웃한 비트라인은 이 전압 상승의 일 부분동안에는 그 자신의 비트라인에 소정의 오프셋을 결합하기 위해 플로팅된다. 이에 따라, 아직 프로그래밍 중의 저장유닛에의 프로그램 금지의 저장유닛에 의한 교란은 비트라인간 제어된 커플링 하에 오프셋에 의해 자동적으로 추적되고 보상된다.

또 다른 실시예에 따라서, 프로그램 금지를 위한 채널 부스팅은 오프셋의 커플링 전에 수행된다.

본 발명의 또 다른 면에 따라서, 여전히 프로그래밍 중의 저장유닛의 비트라인은 그의 인접한 이웃하는 저장유닛들 둘 다가 아직 프로그래밍 중에 있을 때마다 프로그래밍 효율을 최대화하는 전위로 설정된다. 바람직한 실시예에서, 비트라인은 접지전위로 설정된다. 이것은 이웃한 저장유닛들로부터의 어떠한 결합이든 피하며 이에 따라 프로그램 금지 하의 이웃한 저장유닛에 의해 그들의 전압들이 부스트하게 된다.

본 발명의 추가의 특징들 및 잇점들은 다음의 바람직한 실시예들의 설명으로부터 이해될 것이며, 이 설명은 첨부한 도면에 관련하여 취해질 것이다.

도 1은 EEPROM 형태의 비휘발성 메모리 셀을 개략적으로 도시한 것이다.

도 2는 NAND 셀 혹은 스트링으로 구성된 전하 저장 유닛들의 스트링을 개략적으로 도시한 것이다.

도 3은 도 2에 도시된 바와 같은, NAND 셀 어레이의 예를 도시한 것이다.

도 4a는 본 발명의 일 실시예에 따라서, 한 페이지의 메모리 셀들을 병렬로 판독 및 프로그래밍하기 위한 판독/기록회로들을 구비한 메모리 디바이스를 개략적으로 도시한 것이다.

도 4b는 도 4a에 도시한 메모리 디바이스의 바람직한 구성을 도시한 것이다.

도 5a는 도 2에 도시한 방향 5A-5A를 따른 메모리 트랜지스터의 단면 사시도 로 전하 저장유닛과 워드라인간 및 전하유닛과 채널간의 등가 커패시턴스를 도시한 것이다.

도 5b는 도 5a에 도시한 메모리 트랜지스터의 용량성 커플링을 개략적으로 도시한 것으로, 채널에서의 전압과 워드라인에서의 전압에 기인한 전하 저장유닛에서의 전압을 특히 도시한 것이다.

도 6a는 두 개의 인접한 메모리 트랜지스터들이 모두 프로그래밍 모드에 있을 때의 경우에 있어 도 3에 도시한 NAND 셀 어레이의 단면 사시도이다.

도 6b는 인접한 메모리 트랜지스터들 중 하나가 프로그램 금지 모드에 있는 것을 제외하고, 도 5a와 유사한 NAND 어레이의 단면 사시도이다.

도 7은 커패시터에 의해 두 개의 비트라인들간 용량성 커플링을 개략적으로 나타낸 도면이다.

도 8(A)-8(G)는 본 발명의 제1 실시예에 따라, 프로그램 동작 중에 용량성 비트라인간 커플링에 의한 전압 보상 방법을 도시한 타이밍도이다.

도 9(A)-9(G)는 본 발명의 제2 실시예에 따라서, 프로그램 동작들 동안에 용랑성 비트라인간 커플링에 의한 전압 보상방법을 도시한 타이밍도이다.

도 10은 바람직한 일 실시예에 따라, 한 페이지의 연속한 메모리 저장유닛들 중 프로그램 금지 혹은 록 아웃되는 개개의 메모리 트랜지스터들에 기인한 커플링 에러들을 최소화하면서 이들 한 페이지의 연속한 메모리 저장유닛들을 프로그래밍하는 방법을 도시한 흐름도이다.

도 11은 바람직한 또 다른 실시예에 따라, 한 페이지의 연속한 메모리 저장 유닛들 중 프로그램 금지 혹은 록 아웃되는 개개의 메모리 트랜지스터들에 기인한 커플링 에러들을 최소화하면서 이들 한 페이지의 연속한 메모리 저장유닛들을 프로그래밍하는 방법을 도시한 흐름도이다.

도 12는 본 발명의 여러 면들을 구현하는 바람직한 센스모듈을 도시한 것이다.

도 13은 2차 에러가 여전히 일어날 수 있는 한 행의 NAND 체인들을 따라 프로그래밍 구성을 도시한 것이다.

도 14는 각 센스모듈이 이의 이웃들의 INV 신호를 감지하는 센스모듈 구성을 도시한 것이다.

도 15는 이웃이 프로그램 모드에 있는지 아니면 프로그램 금지모드에 있는지를 나타내는 신호가 이웃의 비트라인의 상태로부터 직접 도출되는 다른 구현을 도시한 것이다.

전(all) 비트라인 프로그래밍

도 4a, 도 4b, 도 12에 도시한 센스모듈(380)은 바람직하게는 전 비트라인 감지를 수행하게 구성되는 메모리 구조로 구현된다. 즉, 한 행의 연속한 메모리 셀들 각각은 병렬로 감지를 수행하기 위해 센스모듈에 연결될 수 있다. 이러한 메모리 구조는 "Highly Compact Non-Volatile Memory And Method Thereof" 명칭으로 2002년 9월 24일 Cornea 출원의 미국특허출원 10/254483에 기재되어 있다. 이 특허출원의 전체 개시된 바를 참조로 여기 포함시킨다.

앞에서 기술한 바와 같이, 동시에 프로그램 혹은 판독되는 "페이지" 내 메모리 셀들의 수는 호스트 시스템에 의해 보내진 혹은 요청되는 데이터의 크기에 따라 다를 수 있다. 따라서, 단일 워드라인에 결합된 메모리 셀들을 프로그램하는 몇가지 방법들, 이를테면 (1) 상측 페이지 프로그래밍 및 하측 페이지 프로그래밍을 포함할 수 있는 것으로 우수 비트라인들 및 기수 비트라인들을 각각 프로그래밍하는 것, (2) 모든 비트라인들을 프로그래밍하는 것("전 비트라인 프로그래밍"), 혹은 (3) 우측 페이지 프로그래밍 및 좌측 페이지를 포함할 수 있는 것으로 좌측 혹은 우측 페이지 내 모든 비트라인들을 개별적으로 프로그래밍하는 것이 있다.

도 4a는 본 발명의 일 실시예에 따라, 한 페이지의 메모리 셀들을 병렬로 판독 및 프로그래밍하기 위한 판독/기록 회로들을 구비한 메모리 디바이스를 개략적으로 도시한 것이다. 메모리 디바이스는 2차원 어레이의 메모리 셀들(300), 제어회로(310), 및 판독/기록 회로들(370)을 포함한다. 메모리 어레이(300)는 행 디코더(330)에 의해 워드라인들에 의해서 그리고 열 디코더(360)를 통해 비트라인들에 의해 어드레스가능하다. 판독/기록 회로들(370)은 복수의 센스모듈들(380)을 포함하며 한 페이지의 메모리 셀들이 병렬로 판독 혹은 프로그램될 수 있게 한다.

본 발명에서, 병렬로 판독 혹은 프로그램될 한 페이지의 메모리 셀들은 바람직하게는 한 행의 연속한 메모리 저장셀들 혹은 저장유닛들이다. 다른 실시예들에서, 페이지는 한 행의 연속한 메모리 저장셀들 혹은 저장유닛들의 한 세그먼트이다.

제어회로(310)는 메모리 어레이(300)에 메모리 동작들을 수행하기 위해 판독 /기록 회로들(370)과 함께 동작한다. 제어회로(310)는 상태머신(312), 온칩 어드레스 디코더(314) 및 파워 제어모듈(316)을 포함한다. 상태머신(312)은 메모리 동작들의 칩 레벨 제어를 제공한다. 온칩 어드레스 디코더(314)는 호스트에 의해 사용되는 것 혹은 메모리 제어기와 디코더들(330, 370)에 의해 사용되는 하드웨어 어드레스간의 어드레스 인터페이스를 제공한다. 파워 제어모듈(316)은 메모리 동작들 동안 워드라인들 및 비트라인들에 공급되는 파워 및 전압들을 제어한다.

도 4b는 도 4a에 도시한 메모리 디바이스의 바람직한 구성을 도시한 것이다. 여러 주변회로들에 의한 메모리 어레이(300)에의 액세스는 어레이의 서로 대향하는 양측에서 대칭형태로 구현되므로, 각 측에 액세스 라인들 및 회로의 밀도들은 반으로 감소된다. 이에 따라, 행 디코더는 행 디코더들(330A, 330B)로 분할되고 열 디코더는 열 디코더들(360A, 360B)로 분할된다. 유사하게, 판독/기록 회로들은 하부로부터 비트라인들에 연결하는 판독/기록 회로들(370A) 및 어레이(300)의 상부로부터 비트라인들에 연결하는 판독/기록 회로들(370B)로 분할된다. 따라서, 판독/기록 모듈들의 밀도, 그러므로 센스모듈들(380)의 밀도는 근본적으로 반만큼 감소된다.

채널에 부스트된 전압 및 전하저자유닛

고밀도 집적회로, 비휘발성 메모리 디바이스에 본연의 에러는 이웃한 전하 저장유닛들 및 채널영역들의 커플링에 기인한다. 한 메모리 저장유닛의 채널 영역 및 전하저장유닛이 이웃한 것에 대해 부스트되었다면, 이것은 이웃한 유닛의 전하 저장유닛에 교란을 야기할 것이다. 이 영향은 병렬로 프로그램되는 메모리 저장유닛이 밀집하여 팩되거나 부적절하게 차폐될 때 더욱 두드러진다.

도 5a는 도 2에 도시한 방향 5A-5A를 따른 메모리 트랜지스터의 단면 사시도로 전하 저장유닛과 워드라인간 및 전하유닛과 채널간의 등가 커패시턴스를 도시한 것이다. 메모리 트랜지스터(M1)는 한 행의 NAND 어레이(100)를 따라 이어진 워드라인의 일부로서 형성되는 제어 게이트(60)를 구비한다(도 3 참조). 이 도에서, 드레인은 도 5a의 면 밖으로 나오고 소스는 뒤쪽에 있고, 이들 사이에 채널 영역(80)을 형성하고 있다. 전하 저장유닛(70)은 제어 게이트(60)와 채널(80) 사이에 개재되어 있고 유전물질층들에 의해 이들 둘이 절연된다. 전하 저장유닛(70)과 제어 게이트(60) 사이의 전기적 커플링은 등가 커패시터(C_WF)에 의해 모델링될 수 있다. 유사하게, 전하 저장유닛(70)과 채널(80)과의 커플링은 등가 커패시터(C_FC)에 의해 모델링될 수 있다.

도 5b는 도 5a에 도시한 메모리 트랜지스터의 용량성 커플링을 개략적으로 도시한 것으로, 채널에서의 전압과 워드라인에서의 전압에 기인한 전하 저장유닛에서의 전압을 특히 도시한 것이다. 전하 저장유닛(70)이 Q의 전하량을 저장하고 있다면, C_WF 및 C_FC 둘 다는 동일 전하를 보유한다. 전하 저장유닛(70)에서의 전압 VCS=(C_WFV_W + C_WFV_C/(C_WF+ C_FC)이다. 일반적으로 전하저장유닛의 전압은 채널에서 및/또는 워드라인에서의 증가하는 전압에 따라 증가함을 쉽게 알 수 있다. 다음 절에서 기술하는 바와 같이, M1과 같은 메모리 트랜지스터가 프로그램 금지모드에 놓였을 때, 채널 전압은 고전압으로 부스트된다. 그러므로, 이에 따라 전하 저장유닛에 전압이 부스트하게 될 것이다. 채널(80) 및 전하 저장유닛(70)에서의 부스트된 전 압들의 조합은 프로그래밍 모드에 연루된 이웃한 메모리 트랜지스터들에 교란영향을 줄 것이다.

부스트된(프로그램 금지) 상태에서 인접 유닛에 기인한 프로그램 오버슈트

도 6a는 두 개의 인접한 메모리 트랜지스터들이 모두 프로그래밍 모드에 있을 때의 경우에 있어 도 3에 도시한 NAND 셀 어레이의 단면 사시도이다. 예를 들면, 도 6a는 동일 워드라인(60)을 공유하는 행을 따라, NAND 스트링들(50-1, 50-2, 50-3)에 각각 속하는 이를테면 M1-1, M1-2, M1-3과 같은 3개의 이웃한 메모리 트랜지스터들을 나타낸다. NAND 스트링들(50-1, 50-2, 50-3)은 각각 이들에 연결될 수 있는 비트라인들(36-1, 36-2, 36-3)을 갖는다. 메모리 트랜지스터들(M1-1, M1-2, M1-3)은 대응하는 전하 저장유닛들(70-1, 70-2, 70-3) 및 채널들(80-1, 80-2, 80-3)을 갖는다.

메모리 어레이의 밀도가 증가함에 따라, 메모리 트랜지스터들은 함께 더 가깝게 형성되고 이들의 서로에의 영향은 더욱 현저해진다. 예를 들면, 메모리 트랜지스터(M1-2)의 임계전압은 이의 전하저장유닛(70-2)의 전압에 의존한다. 이의 인접한 이웃들(M1-1, M1-3)에의 근접성에 기인해서, 채널들 및 M1-1과 M1-3의 전하 저장유닛들에서의 전압들은 M1-2의 전하저장유닛의 전압에 영향을 미칠 수 있다. 예를 들면, 전하저장유닛(70-2)은 등가 커패시터들(C'₁₂, C'₂₃)에 의해 각각 그의 인접 채널들(80-1, 80-3)에 결합된 것으로서 간주될 수 있다. 메모리 트랜지스터들간 간격이 밀접해 질수록, 이들간에 커플링은 더해 질 것이다.

도 6a는 두 개의 인접한 메모리 트랜지스터들(M1-2, M1-1) 둘 다가 프로그래밍 모드에 있을 때의 경우를 도시한 것이다. M1-1에 기인한 M1-2에의 영향에 중점을 두면, 워드라인 및 비트라인의 전압들이 M1-2 및 M1-2에서 동일하기 때문에 이들에 기인한 변화는 거의 없다. 채널전압들도 유사하다. 전하저장유닛(70-2)에서 본 유일한 변화는 전하저장유닛(70-1)의 것에 기인한 것인데, 이는 주로 이 유닛이 보존하고 있는 전하 혹은 그의 데이터 표현의 함수이다. 예를 들면, M1-1 및 M1-2의 전하저장유닛들의 전압은 약 1 내지 2V일 수 있다. 이러한 유형의 교란에 기인한 교란은 통상 두 개의 서로 다른 메모리 상태들간에 충분한 마진을 갖게 함으로써 벌충된다.

도 6b는 인접 메모리 트랜지스터들 중 하나가 프로그램 금지 모드에 있는 것을 제외하고 도 6a와 유사한 NAND 어레이의 단면 사시도이다. 이 경우, M1-2는 프로그램되고 있는 반면 M1-1은 추후 프로그래밍으로부터 금지된다. 워드라인 전압은 둘 다에 동일한 상태에 있으나 M1-1의 비트라인(36-1)의 전압은 소정의 시스템 전압, 예를 들면 ~2.5V인 V_DD로 변경되었다. 이것은 선택 트랜지스터(S2)(도 2 참조)를 효과적으로 턴 오프 시키고, NAND 체인(50-1)을 이의 비트라인(36-1)으로부터 단절시키고, M1-1의 채널(80-1)을 플로팅시키므로 고전압이 워드라인(60)에 나타날 때 고전압으로 용량적으로 부스트될 수 있다. 예를 들면, 이에 따라, M1-1의 채널(80-1)은 10V로 부스트될 수 있다. 채널 전압을 부스트시키는 것은 채널과 전하저장유닛간 전위차를 효과적으로 감소시킬 것이고, 이에 의해, 프로그래밍을 달성하 기 위해 채널로부터 전하저장유닛으로 전자들을 인출하는 것이 좌절된다.

앞에 도 5b에 관련한 논의에서, 부스트된 채널은 부스트된 전하저장유닛을 야기할 것이다. 예를 들면, 메모리 트랜지스터(M1-1)이 프로그램 금지 모드에 있을 때, 채널(80-1)에 약 10V의 전압 부스트 및 전하저장유닛(70-1)에 2V에서 8V로 전압 부스트가 생기게 할 수 있다. 이것은 프로그램될 이웃 메모리 트랜지스터(예를 들면, M1-2)를 현저하게 교란시킬 수 있다. M1-2의 전하저장유닛(70-1)은 예를 들면 ΔV₂~0.2V만큼 부스트된 전압을 가질 수 있다. 이것은 이의 전하저장유닛(70-2)이 전하저장유닛(70-1) 및 부스트된(프로그램 금지된) 메모리 트랜지스터(M1-1)의 채널(80-1)에 각각 용량적으로 결합되는 C₁₂ 및 C'₁₂에 기인한다. 통상적으로, 메모리 트랜지스터의 임계전압은 0.8V 내지 0.1V 이하 사이의 단계들로 프로그램되며, 이것은 예상되는 것보다 높은 임계전압으로 잘못 프로그램되는 결과를 초래할 것이다.

지금까지 논의는 M1-1에 기인한 메모리 트랜지스터(M1-2)에의 영향에 중점을 두었다. M1-3이 프로그램 금지 모드에 있다면, 이의 부스트된 전압은 유사한 방식으로 M1-2의 전하저장유닛(70-2)에의 전압의 부스팅에 기여하게 결합할 것이다. 메모리 트랜지스터(M1-2)이 프로그램 모드에 있고 이의 어느 일측의 이웃들(M1-1 및 M1-3)이 후속 프로그래밍으로부터 록 아웃되어 있는 최악의 경우에, M1-2의 전하저장유닛(70-2)에의 교란은 0.2V만큼 높을 수 있다. 프로그래밍 하의 M1-2에의, 이 영향은 0.3V만큼 제어 게이트에의 프로그래밍 전압이 높아지게 되는 것과 같다. 이 것은 어떤 상황 하에선 틀린 상태로 과-프로그래밍을 유발할 수 있다. 예를 들면, 메모리 셀은 약 0.3V의 간격으로 분할된 임계 윈도우를 가질 수 있고, 프로그래밍 펄스 스텝은 매번 약 0.1V만큼 증분되므로 통상적으로 각 분할을 거치는데 있어 2이상의 펄스가 소요된다. 현재의 프로그래밍 펄스 스텝은 원하는 프로그램된 상태를 지정하는 임계 영역 바로 미만까지 M1-2를 가져갈 수 있다. 동시에 현재 펄스 스텝은 M1-1 및 M1-3을 이들의 최종 상태로 프로그램할 수 있으므로 이들은 프로그램 금지 모드에 들어감으로써 추후 프로그래밍으로부터 록 아웃된다. 이에 따라, 다음 프로그래밍 펄스 단계에서, M1-2는 0.5V만큼이나 큰 프로그래밍 스텝을 갑자기 받는다. 이것은 M1-2를 원하는 임계영역을 오버슈트하게 하여 다음 메모리 상태로 잘못 프로그램될 것이다.

이웃의 전압 부스트에 기인한 교란의 자동보상

도 7은 본 발명의 바람직한 실시예에 따라 프로그램 금지 모드에서 이웃 메모리 트랜지스터로부터의 교란을 보상하기 위한 비트라인간 커플링 메커니즘을 도시한 것이다.

도 6b에서와 동일한 예를 사용하여, 메모리 트랜지스터(M1-2)이 프로그램되고 있고 이웃 M1-1은 후속 프로그래밍으로부터 금지되고 있다. 전술한 바와 같이, M1-2의 부스트된 채널(80-1) 및 전하저장유닛(70-1)은 M1-2의 전하저장유닛(70-2)에 전압이 ΔV₂만큼 부스트될 것이므로 프로그래밍 오류가 된다.

바람직한 실시예에 따라서, 전하저장유닛(70-2)에서의 교란 ΔV₂은 비트라인 (36-2)에 그와 비슷한 량을 도입함으로써 보상된다. 이 비트라인 보상 전압은 채널을 통과할 것이므로 전하저장유닛(70-2)과 채널(80-2) 사이의 전위차에 순 변화는 효과적으로 제로가 될 것이다. 따라서, 임계전압에 어떠한 에러들이든 상쇄될 것이다. 자동 보상 방식이 채용된다. M1-1과 같은 메모리 트랜지스터가 프로그램 금지 모드에 진입하는 언제든지, 이의 비트라인(36-1)은 0V의 전압에서 V_DD로 변하게 되므로 이의 채널의 플로팅이 프로그램 금지 부스팅을 달성할 수 있게 된다. 비트라인 전압의 이러한 상승은 두 비트라인들간 용량성 결합에 의해 비트라인(36-2)과 같은 이웃 비트라인의 전압을 부스트하는데 사용될 수 있다.

도 7은 커패시터(C_BL12)에 의해 2개의 비트라인들(36-1, 36-2)간 용량성 결합을 개략적으로 나타낸 것이다. 유사한 커패시터(C_BL23)이 비트라인들(36-1, 36-2) 사이에 존재한다. 메모리 트랜지스터(M1-2)의 비트라인(36-2)이 플로팅되고 이웃 비트라인(36-1)의 전압이 ΔV₁만큼 상승되었을 때, 상승된 전압의 부분 αΔV₁은(α는 결합상수이고 어떤 경우엔 ~40%인 것으로 추정된다) 커패시터(C_BL12)를 통해 비트라인(36-2)에 결합될 것이다. 이 결합된 전압은 전하 저장유닛(70-2)에서의 오류 ΔV₂에 대한 오프셋으로서 작용할 것이다. 일반적으로, ΔV₁은 결합된 부분이 ΔV₁~ΔV₂이 되게 하는 소정의 전압이다. 비트라인(36-1)(프로그램 록아웃 혹은 금지된 메모리 트랜지스터(M1-1)에 대해서)가 0V에서 V_DD로 변할 때, 비트라인(36-2)(프로그램 될 메모리 트랜지스터(M1-2)에 대해서)은 플로팅되어 소정의 αΔV₁으로 결합한다. 바람직하게, 비트라인(36-2)는 비트라인(36-1)의 전압이 0V에서 V_DD-ΔV₁으로 상승하는 제1 기간동안 0V로 설정된다(플로팅되지 않는다). 이어서, 비트라인(36-1)이 마지막 ΔV₁만큼 상승하는 제2 기간에서, 비트라인(36-2)은 플로팅되어 αΔV₁~αΔV₂으로 결합한다. 따라서, 프로그래밍 하에 메모리 트랜지스터(M1-2)(NAND 채널(50-2) 내의)에 대해서, 이의 비트라인(36-2) 전압은 이의 이웃 트랜지스터 중 하나(예를 들면, NAND 체인(50-1) 내 M1-1)가 프로그램 금지 모드에 진입할 때는 항시 ΔV₂의 오프셋에 의해 보상된다.

도 8(a)-8(g)는 본 발명의 제1 실시예에 따라, 프로그램 동작 중에 용량성 비트라인간 커플링에 의한 전압 보상 방법을 도시한 타이밍도이다. 도시된 전압들은 프로그래밍 및 프로그램 금지 하의 NAND 체인들에 대해서(도 2 및 도 3 참조), 메모리 어레이의 여러 워드라인들 및 비트라인들에 인가된다. 프로그램 동작은 비트라인 프리차지 국면, 프로그램 국면 및 방전 국면으로 나눌 수 있다.

비트라인들의 프리차지 국면에서:

(1) 소스 선택 트랜지스터는 0V의 SGS에 의해 턴 오프 되고(도 8(A)) 드레인 선택 트랜지스터는 VGS로 하이로 가는 SGD에 의해 턴 온 되고(도 8(B)), 그럼으로써 비트라인은 NAND 체인에 액세스하게 된다.

(2) 프로그램 금지된 NAND 체인의 비트라인 전압은 V_DD-ΔV₁으로 주어진 소정 의 전압으로 상승하게 된다(2-스텝 상승 중 첫 번째)(도 8(f)). 동시에, 프로그래밍 NAND 체인의 비트라인 전압은 능동적으로 0V로 풀 다운된다(도 8(g)).

(3) 프로그램 금지된 NAND 체인의 비트라인 전압은 V_DD까기 계속 상승함에 따라 이 기간에서 변한다(2-스텝 상승 중 두 번째)(도 8(f)). 이것은 드레인 선택 트랜지스터의 게이트 전압(SGD)이 V_DD로 떨어질 때 프로그램 금지 NAND 체인이 플로팅되게 할 것이다. 동일 기간에, 프로그래밍 NAND 체인의 비트라인 전압은 이제 플로팅하게 되어 이의 이웃들 중 하나가 프로그램 금지모드에 있다면 ΔV₂=αΔV₁으로 결합할 수 있다(도 8(g))

(4) 한 행의 NAND 체인들의 드레인 선택 트랜지스터들에 연결하는 드레인 워드라인은 이의 전압이 V_DD로 강하된다. 이것은 이들 프로그램 금지된 NAND 체인들의 드레인 선택 트랜지스터들이 턴 오프 하므로, 이들 체인들의 비트라인 전압이 V_DD와 유사하게 체인들을 플로팅되게 할 것이다(도 8(b), 8(f)). 프로그램될 메모리 트랜지스터를 포함한 NAND 체인들에 대해서, 이들의 드레인 선택 트랜지스터는 이들의 드레인에서 OV에 가까운 비트라인 전압에 대해 턴 오프 되지 않을 것이다. 또한, 언급한 바와 같이, 프로그램될 메모리가 프로그램 금지 하의 것에 다음 것일 때, 이의 전하 저장유닛은 이웃의 부스트된 채널 및 전하 저장유닛에 기인해서 ΔV₂로 결합되어 있게 될 것이다.

어드레스되지 않은 NAND 체인 내 메모리 트랜지스터들은 이들의 제어 게이트 전압이 V_PASS로 설정되어 이들이 완전히 턴 온 한다(도 8(c)). 프로그램 금지된 NAND 체인이 플로팅하여 있기 때문에, 어드레스되지 않은 메모리 트랜지스터들에 인가된 하이 V_PASS 및 V_PGM은 이들의 채널들 및 전하저장요소들의 전압들을 부스트하고, 그럼으로써 프로그래밍을 금지한다. V_PASS는 통상적으로 V_PGM(예를 들면, ~15-24V)에 대해 어떤 중간의 전압(예를 들면, ~10V)로 설정된다. 체인이 프로그램 금지될 때, V_PASS는 보다 높은 전압 V_PGM을 받는 셀에 대해 유효 V_DS를 감소시킬 수 있고, 그럼으로써 누설을 감소시킬 수 있게 된다. 프로그램되는 체인에 대해서, V_PASS는 이상적으로는 접지전위에 있어야 하고, 따라서 중간 V_PASS 전압이 적절한 타협일 것이다.

프로그램 국면에서:

(6) 프로그래밍을 위해 선택된 메모리 트랜지스터의 제어 게이트에 프로그래밍 전압이 인가된다(도 8(d)). 프로그램 금지 하의 것들(즉, 부스트된 채널들 및 전하저장유닛들을 가진)은 프로그램되지 않을 것이다.

방전 국면에서:

(7) 여러 제어라인들 및 비트라인들이 방전하게 된다.

기본적으로, 두 가지 유형들의 부스팅이 프로그램될 메모리 트랜지스터에 발생한다. 첫 번째는 플로팅된 채널 및 워드라인으로부터 하이 제어 게이트 전압에 의해 용량적으로 부스트된 전하 저장유닛을 갖는 이웃 메모리 트랜지스터에 기인한다. 이것은 NAND 체인이 프로그램 금지 모드에 있을 때 일어난다. 인접 프로그램 금지 메모리 트랜지스터에 기인한 제1 유형의 부스팅은 프로그램될 메모리 트랜지스터의 전하저장유닛의 전압을 부스트한다. 이것은 프로그램 금지의 바람직한 부작용이다. 두 번째는 제1 부스팅을 오프셋하기 위해서, 프로그램할 메모리 트랜지스터의 비트라인에 대한 보상적 조정이다. 이웃한 비트라인의 전압이 상승되었을 때 어떤 기간동안 비트라인을 플로팅되게 함으로써, 비트라인은 용량성 결합에 의해서 제1 부스팅의 영향을 오프셋하는 전압 부스트를 획득한다.

지금 기술한 제1 실시예에서, 제2 보상적 비트라인 부스팅은 제1 부스팅 전에 일어난다. 이것은 가능한 ΔV₁의 최대 범위를 제공한다. 한편, 프로그램될 메모리 트랜지스터의 비트라인은 플로팅하게 될 것이고 이의 전압은 후속 하이 프로그래밍 전압들에 의해 이동되기가 쉬워짐을 의미한다. 그러나, 비트라인 커패시턴스는 채널 커패시턴스보다 상당히 큰 것으로 추정되었으며, 따라서 비트라인이 플로팅되더라도, 비트라인 및 채널전압은 하이 프로그래밍 전압이 제어 게이트에 나타날 때 크게 변하지 않을 것이다.

대안적으로, 제2 실시예에 따라서, 제1 부스팅이 먼저 시작되고, 이어서 제2 부스팅이 이어진다. 따라서, 플로팅된 비트라인에 하이 프로그래밍 전압에 기인한 어떠한 커플링이든 최소가 된다.

비트라인 프리차지 및 부스팅 국면:

(1) 소스 선택 트랜지스터는 0V의 SGS에 의해 턴 오프되고(도 9(a)) 드레인 선택 트랜지스터는 VSG로 하이로 가는 SGD에 의해 턴 온 되며(도 9(b)), 그럼으로써 비트라인은 NAND 체인에 액세스하게 된다.

(2) 프로그램 금지된 NAND 체인의 비트라인 전압은 V_DD-ΔV₁으로 주어진 소정의 전압으로 상승하게 된다(도 9(f)). 이 소정의 전압은 SGD가 (3)에서 V_DD로 강하될 때 비트라인으로부터 NAND 체인의 드레인을 컷 오프하기에 충분하고, 그럼으로써 그 내의 채널들을 플로팅되게 한다. 동시에, 프로그래밍 NAND 체인의 비트라인 전압은 0V에 고정된다(도 9(g)).

(3) 한 행의 NAND 체인들의 드레인 선택 트랜지스터들의 제어 게이트들의 SGD에 연결하는 드레인 워드라인은 이의 전압이 V_DD로 강하된다. 이것은 이들 프로그램 금지된 NAND 체인들만을 플로팅되게 할 것이며 이 경우 이들 프로그램 금지된 NAND 체인들의 비트라인 전압이 V_DD와 유사해지기 때문에, 이들의 드레인 선택 트랜지스터들이 턴 오프 된다(도 9(b), 9(f)). 프로그램될 메모리 트랜지스터를 포함한 NAND 체인들에 대해서, 이들의 드레인 선택 트랜지스터는 이들의 드레인에서 OV의 비트라인 전압에 대해 턴 오프 되지 않을 것이다.

(4) 어드레스되지 않는 NAND 체인 내 메모리 트랜지스터들은 이들의 제어 게이트 전압이 V_PASS로 설정되어 이들을 완전히 턴 온 시킨다(도 9(c)). 프로그램 금지된 NAND 체인이 플로팅하여 있기 때문에, 어드레스되지 않은 메모리 트랜지스터들 에 인가된 하이 V_PASS 및 V_PGM은 이들의 채널들 및 전하 저장요소들의 전압들을 부스트하고, 그럼으로써 프로그래밍을 금지한다.

프로그램 국면에서:

(5) 프로그램 금지된 NAND 체인의 비트라인 전압은 V_DD까기 계속 상승함에 따라 이 기간에서 ΔV₁만큼 변한다(2-스텝 상승 중 두 번째에서)(도 9(f)). 동일 기간에, 프로그래밍 NAND 체인의 비트라인 전압은 이제 플로팅하게 되어 이의 이웃들 중 하나가 프로그램 금지모드에 있다면 ΔV₂=αΔV₁으로 결합할 수 있다(도 9(g))

프로그래밍을 위해 선택된 메모리 트랜지스터의 제어 게이트에 프로그래밍 전압이 인가된다(도 9(d)). 프로그램 금지 하의 것들(즉, 부스트된 채널들 및 전하저장유닛들을 가진)은 프로그램되지 않을 것이다.

방전 국면에서:

(6) 여러 제어라인들 및 비트라인들이 방전하게 된다.

전 비트 프로그래밍

단계 400: 한 페이지의 연속한 메모리 저장유닛들에 대해서, 각 유닛은 제어 게이트와 소스 및 드레인에 의해 정의된 채널영역 사이에 전하 저장유닛을 구비하 는 것으로, 각 유닛의 드레인에 절환가능하게 결합된 비트라인 및 상기 한 페이지의 메모리 저장유닛들의 모든 제어 게이트들에 결합된 워드라인을 제공하는 단계.

비트라인 프리차지

단계 410: 프로그래밍이 될 수 있게 페이지의 지정된 메모리 저장유닛들의 비트라인들에 초기 제1 소정의 전압을 인가하는 단계.

단계 420: 프로그램 금지된 페이지의 지정되지 않은 메모리 저장유닛들의 비트라인들에 초기 제2 소정의 전압을 인가하는 단계.

단계 430: 프로그램 가능 비트라인들을 프로팅시키고, 상기 제2 소정의 전압으로부터 프로그램 금지의 비트라인들을 소정의 전압차만큼 제3 소정의 전압으로 상승시키는 단계로서, 상기 소정의 전압차의 소정의 부분은 임의의 이웃한 플로팅된 프로그램 가능의 비트라인들에 오프셋으로서 결합되고, 상기 제3 소정의 전압은 각 프로그램 금지의 메모리 저장유닛의 채널의 플로팅을 가능하게 한다.

프로그램 펄스인가, 검증 및 금지

단계 440: 페이지의 지정된 메모리 저장유닛들을 프로그램하기 위해서 워드라인에 프로그래밍 전압펄스를 인가하는 단계로서, 프로그램의 이들 지정되지 않은 메모리 저장유닛들은 프로그램 금지된 전압조건으로 부스트된 이들의 플로팅된 채널에 의해 프로그램 금지되며, 임의의 이웃한 프로그램 가능의 메모리 저장유닛들에의 부스팅에 기인한 교란이 이 오프셋에 의해 보상된다.

단계 450: 프로그래밍 중인 선택된 메모리 저장유닛들을 검증하는 단계.

단계 460: 검증되지 않은 어떠한 메모리 저장유닛들이든 재지정하는 단계.

단계 470: 페이지의 모든 메모리 저장유닛들이 검증되었나? 그렇지 않다면, 단계 420으로 가고 그러하다면 단계 480로 진행한다.

단계 480; 종료.

도 11은 바람직한 또 다른 실시예에 따라, 한 페이지의 연속한 메모리 저장유닛들 중 프로그램 금지 혹은 록 아웃되는 개개의 메모리 트랜지스터들에 기인한 커플링 에러들을 최소화하면서 이들 한 페이지의 연속한 메모리 저장유닛들을 프로그래밍하는 방법을 도시한 흐름도이다. 이 실시예는 교란 오프셋을 행하는 프리차지를 위한 단계들에서, 채널을 부스트하는 단계가 비트라인을 플로팅시키는 단계들에 선행하는 것을 제외하곤, 도 10에 도시한 것과 유사하다.

비트라인 프리차지

단계 410': 프로그래밍이 될 수 있게 페이지의 지정된 메모리 저장유닛들의 비트라인들에 초기 제1 소정의 전압을 인가하는 단계.

단계 420': 프로그램 금지된 페이지의 지정되지 않은 메모리 저장유닛들의 비트라인들에 초기 제2 소정의 전압을 인가하는 단계로서, 상기 제2 소정의 전압은 각 프로그램 금지의 메모리 저장유닛의 비트라인 및 채널이 플로팅되게 한다.

단계 430': 프로그램 가능 비트라인들을 프로팅시키고, 상기 제2 소정의 전압으로부터 프로그램 금지의 비트라인들을 소정의 전압차만큼 제3 소정의 전압으로 상승시키는 단계로서, 상기 소정의 전압차의 소정의 부분은 임의의 이웃한 플로팅된 프로그램 가능의 비트라인들에 오프셋으로서 결합되고, 상기 제3 소정의 전압은 각 프로그램 금지의 메모리 저장유닛의 채널의 플로팅을 가능하게 한다.

도 12는 본 발명의 여러 면들을 구현하는 바람직한 센스모듈을 도시한 것이다. 센스모듈(380)은 비트라인 분리 트랜지스터(502), 비트라인 풀다운 회로(520), 비트라인 전압 클램프(610), 판독 버스 전송 게이트(530) 및 센스 증폭기(600)를 포함한다.

유사한 센스모듈은 본원과 동일날에 Adrain-Raul Cernea 및 Yan Li에 의해 출원된 "Non-volatle memory and method with improved sensing" 명칭의 미국특허출원에 기재되어 있다. 상기 출원의 전체 개시된 바를 참조로 여기 포함시킨다.

일반적으로 한 페이지의 메모리 셀들은 병렬로 동작된다. 그러므로 대응하는 수의 센스모듈들은 병렬로 동작한다. 일 실시예에서, 페이지 제어기(540)는 편의상, 병렬로 동작되는 센스모듈들에 제어 및 타이밍 신호들을 제공한다.

센스모듈(380)은 비트라인 분리 트랜지스터(502)가 신호(BLS)에 의해 인에이블될 때 메모리 셀(10)의 비트라인(36)에 접속될 수 있다. 센스모듈(380)은 센스 증폭기(600)에 의해 메모리 셀(10)의 도통전류를 감지하고 판독된 결과를 센스 노드(501)에 디지털 전압 레벨(SEN2)로서 래치하고 이를 판독버스(532)에 출력한다.

센스 증폭기(600)는 제2 전압 클램프(620), 프리차지 회로(640), 판별기 혹은 비교회로(650) 및 래치(660)를 근본적으로 포함한다. 판별기 회로(650)는 전용 커패시터(652)를 포함한다.

센스모듈(380)의 한 특징은 감지 동안에 비트라인에의 일정 파워 서플라이의 포함이다. 이것은 바람직하게는 비트라인 전압 클램프(610)에 의해 구현된다. 비트라인 전압 클램프(610)는 트랜지스터(612)가 비트라인(36)에 직렬로 된 다이오드 클램프처럼 동작한다. 이의 게이트는 그의 임계전압(V_T)보다 큰 원하는 비트라인 전압(V_BL)와 같은 일정 전압(BLC)으로 바이어스된다. 이에 따라, 이것은 비트라인을 센스 노드(501)로부터 분리하고 비트라인에 대해 일정 전압레벨, 이를테면 프로그램 검증 혹은 판독시 원하는 V_BL=0.5 내지 0.7볼트로 설정한다. 일반적으로 비트라인 전압레벨은 긴 프리차지 시간을 피할만큼 충분히 낮으면서도 접지 잡음 및 그 외 다른 인자들을 피할만큼 충분히 크게 하는 레벨로 설정된다.

센스 증폭기(600)는 센스 노드(501)를 통해 도통전류를 감지하고 도통전류가 소정의 값 이상인지 아니면 미만인지를 판정한다. 센스 증폭기는 감지된 결과를 디지털 형태로 센스 노드(501)에 신호(SEN2)로서 판독 버스(532)에 출력한다.

근본적으로 신호(SEN2)의 반전된 상태인 디지털 제어신호(INV)가 풀다운 회로(520)를 제어하게 출력된다. 감지된 도통전류가 소정의 값보다 클 때, INV는 하이가 될 것이고 SEN2는 로우가 될 것이다. 이 결과는 풀다운 회로(520)에 의해 보강된다. 풀다운 회로(520)는 제어신호(INV)에 의해 제어되는 n-트랜지스터(522) 및 제어신호(GRS)에 의해 제어되는 또 다른 n-트랜지스터(520)를 포함한다. GRS 신호는 기본적으로 INV 신호의 상태에 관계없이 LOW로 갈 때 비트라인(36)을 플로팅이 되게 한다. 프로그래밍 동안에, GRS 신호는 HIGH로 가서 비트라인이 접지로 되게 한다. 비트라인이 플로팅되어야 할 때, GRS 신호는 LOW로 간다.

도 8(h)-8(o)는 본 발명의 특징에 관련하여 도 12에 도시한 바람직한 센스모듈의 타이밍을 도시한 것이다. 다른 발명 특징에 관하여 바람직한 센스모듈의 동작 의 상세한 설명은 Adrain-Raul Cernea 및 Yan Li에 의해 2002년 9월 24일 출원된 미국특허출원 10/254830에 기재되어 있다. 참조된 출원의 전체 개시된 바를 참조로 여기 포함시킨다.

이웃들 둘 다가 록 아웃하여 있을 때 정정된 대안적 실시예

앞서 기술한 바와 같이, NAND 체인 내 메모리 셀이 프로그램 중에 있을 때, 이의 비트라인 및 따라서 이의 채널은 거의 접지전위로 유지된다. 메모리 셀의 제어 게이트에 하이 프로그래밍 전압이 나타날 때, 그의 플로팅 게이트에 하이 전압을 유발시킨다. 거의 접지전위로 유지되는 채널은 채널과 플로팅 게이트간의 전위치가 최대가 되게 하고, 그럼으로써 프로그래밍이 행해지게 그들 간에 전자 전송 터널링을 할 수 있게 하는 상태가 만들어진다.

더 이상 프로그래밍이 필요없는 동일 한 세트의 워드라인들 상의 NAND 체인들에 대해서, 이들은 이들의 제어 게이트에 프로그래밍 전압들이 가해져도 프로그램 금지 혹은 록 아웃된다. 이것은 터널링 전위를 감소시킴으로써 달성된다. 프로그램 금지될 NAND 체인은 이의 비트라인을 접지에서 V_DD로 상승시킨다. 이것은 드레인 선택 트랜지스터를 효과적으로 턴 오프 시키고 NAND 체인의 채널을 플로팅시킨다. 채널이 플로팅됨에 따라, 이것은 하이 프로그래밍 전압들이 워드라인들에 나타나기 때문에 접지에서 높은 전압으로 상승할 것이다. 이것은 연관된 플로팅 게이트와 채널간 터널링 전위를 감소시켜 프로그래밍을 금지시킨다.

이에 따라, 전반적인 방식은 프로그래밍을 위해 유리한 상태를 만들고 프로 그래밍을 금지하기 위해 채널을 플로팅시키기 위해 NAND 체인의 채널을 접지시키는 것이다. 그러나, 앞서 지적한 바와 같이, 프로그래밍 중의 NAND 체인은 채널의 이웃들이 프로그램 금지 모드에 있다면 이들 이웃들 중 하나 혹은 둘 다의 채널에 하이 전위에 의해 교란된다. 앞서 기술한 방식은 일종의 "공통모드" 상쇄에서 동일 량만큼 프로그램 중의 NAND 체인의 비트라인 전압을 조정하려는 시도에 의해서 이러한 교란을 보상한다. 조정은 비트라인을 접지로부터 플로팅시키고 제로에서 V_DD로 이행될 때 이웃 비트라인 전압의 일부를 용량적으로 결합시킴으로써 달성된다. 프로그래밍 NAND 체인이 이의 이웃들이 프로그램 금지 모드에 있을 때, 이웃들 둘 다의 비트라인으로부터의 용량성 커플링 기여들이 있을 것이다.

도 13은 2차 에러가 여전히 일어날 수 있는 한 행의 NAND 체인들을 따라 프로그래밍 구성을 도시한 것이다. 이것은 프로그래밍 중의 NAND 체인(50)이 프로그래밍 중의 2개의 인접한 체인들(51, 51') 사이에 있음과 아울러 프로그램 금지 모드에 있는 두 개의 그 다음 인접한 체인들(52, 52') 사이에 놓일 때 일어난다. 위에 기술한 방식은 프로그램 중의 체인들(50, 51, 51')에 이들의 비트라인들(36-0, 36-1, 36-1')을 플로팅할 것과 이들의 이웃한 비트라인들로부터의 전압을 접지로부터 용량적으로 결합시킬 것을 요구한다. 이것은 추가 결합된 전압 ΔV₁을 사용하여 그 다음 이웃한 체인들(52, 52')의 부스트된 채널들에 기인한 교란을 보상하는데 사용할 때 이웃 체인들(51, 51')에 대해서는 좋다. 그러나, 이웃한 체인들(51, 51') 사이에 놓인 NAND 체인(50)에 경우, 이의 채널전압은 최대 프로그래밍 효율을 제공하기 위해 이상적으로는 접지에 있어야 한다. 그의 비트라인(36-0)이 접지로부터 플로팅되어 있다면, 인접 체인들의 비트라인들(36-1, 36-1')로부터의 추가 전압의 일부 ΔV₁로부터 결합된, 추가의 제로가 아닌 전압 ΔV₀을 얻을 것이다.

본 발명의 또 다른 면에 따라서, NAND 체인의 한 셀이 프로그램 중에 있고 NAND 체인이 2개의 이웃한 프로그램 중의 이웃들 사이에 있을 때, NAND 체인에 결합된 비트라인은 셀의 플로팅 게이트와 채널 사이의 전위차를 최대화하도록 하는 전압으로 강제된다. 바람직한 실시예에서, 이것은 비트라인이 접지전위로 설정될 것을 요할 것이다. 이것은 NAND 체인이 이의 이웃들의 상태를 알고 있을 것을, 즉 이들이 프로그램 모드인지 아니면 프로그램 금지 모드에 있는지를 알 것을 요구한다.

바람직한 실시예에서, 도 12에 도시된 센스모듈(380)과 같은 센스모듈은 비트라인 상에 전압을 제어한다. 앞에 기술한 바와 같이, 센스모듈(380) 및 특히 비트라인(36)에 결합된 센스 증폭기(600)는 프로그램 모드에 있을 땐 하이이고 프로그램 금지 모드에 있을 땐 로우인 제어신호(INV)를 발생한다. 이에 따라, 신호(INV)는 비트라인(36)에 결합된 NAND 체인이 프로그램 모드에 있는지 아니면 프로그램 금지 모드에 있는지를 이웃에 알리는데 사용될 수 있다.

도 14는 각 센스모듈이 이의 이웃들의 INV 신호를 감지하는 센스모듈 구성을 도시한 것이다. 비트라인(36-0)은 각각 비트라인들(36-1, 36-1') 사이에 놓여있다. 센스모듈(380-0)은 비트라인(36-0)에 결합되고 센스모듈들(380-1, 380-1')는 각각 비트라인(36-1, 36-1')에 각각 결합된다. 각 센스모듈은 이의 인접한 이웃들로부터 INV 신호들을 수신하기 때문에, 센스모듈(380-0)은 입력신호들(INV_L, INV_R)로서 각각 센스모듈(380-1, 380-1')로부터 INV 신호를 수신한다. 유사하게, 센스모듈(380-0)의 INV 신호는 센스모듈들(380-1, 380-1')에 입력된다.

도 12는 바람직한 실시예에 따라서, 비트라인을 접지로 풀다운시키기 위한 이웃 상태들에 응답하는 센스모듈을 도시한 것이다. 이것은 이웃 상태들에 따라 노드(523)를 접지로 풀다운시키기 위한 선택적인 비트라인 풀다운 회로(560)에 의해 구현된다. 비트라인(36)에 결합된 NAND 체인이 프로그램 모드에 있을 때, INV는 하이이고, 트랜지스터(522)는 비트라인이 노드(523)에 결합되도록 도통하여 있다. 비트라인 풀다운 회로는 직렬로 접지에 접속된 2개의 n트랜지스터들을 포함한다. 2개의 n트랜지스터들의 도통은 각각 이웃한 센스모듈들(380', 380'')로부터 입력된 INV 신호들(INV_L, INV_R)에 의해 제어된다. 이들 두 이웃들이 프로그램 모드에 있을 때, INV_L 및 INV_R은 둘 다 하이가 될 것이고, 그럼으로써 노드(523) 및 따라서 비트라인(36)을 접지가 되게 한다. 역으로, 하나 이상의 이웃들이 프로그램 금지 모드에 있을 때, 노드(523)는 회로(560)에 의해 접지로 되지 않을 것이다.

도 15는 이웃이 프로그램 모드에 있는지 아니면 프로그램 금지모드에 있는지를 나타내는 신호가 이웃의 비트라인의 상태로부터 직접 도출되는 다른 구현을 도시한 것이다. 이 방식은 신호가 이웃 센스모듈로부터 쉽게 얻어질 수 없을 때 유용하다. 앞에서 기술한 바와 같이, NAND 체인이 프로그램 모드에 있을 때, 이의 비트 라인 전압은 거의 접지전위로 유지되고 프로그램 금지 모드에 있을 때, 이의 비트라인 전압은 V_DD로 유지된다.

가상 INV 신호 발생기(570)는 비트라인 전압을 감지하고 센스모듈에 의해 발생된 INV신호와 논리적으로 등가인 가상 INV 신호 VINV를 출력한다. 가상 INV 신호 발생기(570)는 신호(VINV)를 출력하는 노드에 대해 풀업/다운 구성에서 n트랜지스터(574)와 직렬의 p트랜지스터(572)를 포함한다. p트랜지스터(572)는 이의 게이트에 전압(V_WKP)만큼 약하게 풀업된다. 비트라인(36')의 전압은 n트랜지스터(574)의 게이트에 입력된다. 가상 INV 신호 발생기(570)는 근본적으로 비트라인(36-1)이 접지에 가까운 전압을 갖고 있을 때(프로그램 모드) 하이 VINV 신호를 출력하고 전압이 VDD에 있을 때(프로그램 금지 모드) 로우 VINV를 출력하는 3상태 인버터처럼 행동한다.

도 15에 도시한 예에서, VINV 신호는 이웃한 센스모듈(380-0)에 신호(VINV_L)로서 입력된다. 이에 따라, 신호 INV 혹은 VINV 중 어느 하나를 사용하여, 프로그래밍 혹은 프로그램 금지상태에 관한 정보가 NAND 체인에 결합된 센스모듈(380-0)에 통보된다. 이의 이웃한 NAND 체인들 둘 다가 프로그램 모드에 있을 때의 경우, 센스모듈(380-0)은 비트라인 풀다운 회로(560)에 의해 비트라인을 접지로 풀다운한다.

본 발명의 여러 면들을 어떤 실시예들에 관하여 기술하였으나, 본 발명은 첨부한 청구항들의 전체 범위 내에서 보호되게 한 것임을 알 것이다.

Claims

메모리 저장유닛 어레이를 구비한 비휘발성 메모리에서, 각 유닛은 제어 게이트와 소스 및 들인에 의해 정의된 채널영역 사이에 전하 저장유닛, 및 상기 드레인에 절환가능하게 결합된 비트라인을 구비한 것으로, 상호접속된 제어 게이트들을 구비한 한 페이지의 연속된 메모리 저장유닛들을 이들의 타겟 상태들로 프로그래밍하는 방법에 있어서,

(a) 각 메모리 저장유닛의 상기 드레인에 절환가능하게 결합된 비트라인 및 상기 한 페이지의 메모리 저장유닛의 모든 제어 게이트들에 결합된 워드라인을 제공하는 단계;

(b) 프로그래밍이 될 수 있게, 지정된 메모리 저장유닛들의 상기 비트라인들에 초기 제1 소정의 전압을 인가하는 단계;

(c) 프로그램이 금지되게, 상기 페이지의 미지정된 메모리 저장유닛들의 비트라인들에 초기 제2 소정의 전압을 인가하는 단계;

(d) 상기 프로그램 가능의 비트라인들을 플로팅시키고, 상기 제2 소정의 전압으로부터 상기 프로그램 금지의 비트라인들을 소정의 전압차만큼 제3 소정의 전압으로 상승시키는 단계로서, 상기 소정의 전압차의 소정의 부분은 임의의 이웃한 플로팅된 프로그램 가능의 비트라인들에 오프셋으로서 결합되고, 상기 제3 소정의 전압은 각 프로그램 금지의 메모리 저장유닛의 채널의 플로팅을 가능하게 하는 것인, 단계;

(e) 상기 페이지의 상기 지정된 메모리 저장유닛들을 프로그램하기 위해서 상기 워드라인에 프로그래밍 전압펄스를 인가하는 단계로서, 상기 페이지의 이들 미지정 메모리 저장유닛들은 프로그램 금지 전압조건으로 부스트된 이들의 플로팅된 채널에 의해 프로그램 금지되며, 임의의 이웃한 프로그램 가능의 메모리 저장유닛들에의 부스팅에 기인한 교란이 상기 오프셋에 의해 보상되는 것인, 단계를 포함하는, 방법.
제1항에 있어서, (f) 프로그램 중의 상기 선택된 메모리 저장유닛들을 검증하는 단계;

(g) 검증되지 않은 임의의 메모리 저장유닛들을 재지정하는 단계; 및

(h) 상기 한 페이지의 메모리 저장유닛들 전부가 검증될 때까지 (c) 내지 (g)를 반복하는 단계를 더 포함하는, 방법.
제1항 또는 제2항에 있어서, 상기 프로그램 가능의 비트라인들을 플로팅시키는 단계는 각 플그램 금지의 메모리 저장유닛의 채널을 플로팅시키는 단계에 선행하는 것인, 방법.
제1항 또는 제2항에 있어서, 상기 프로그램 가능의 비트라인들을 플로팅시키는 단계는 각각의 프로그램 금지의 메모리 저장유닛의 채널을 플로팅시키는 단계 이후인, 방법.
제1항 또는 제2항에 있어서, 상기 한 페이지의 메모리 저장유닛들은 한 행의 상기 어레이를 형성하는, 방법.
제1항 또는 제2항에 있어서, 상기 한 페이지의 메모리 저장유닛들은 한 행의 상기 어레이의 한 세그먼트를 형성하는, 방법.
제1항 또는 제2항에 있어서, 상기 메모리는 메모리 저장유닛들의 한 어레이의 NAND 체인들로서 구성되고, 각 체인은 직렬로 연결된 복수의 메모리 저장유닛들을 구비하고, 상기 한 페이지의 메모리 저장유닛들은 페이지 중에 각 NAND 체인으로부터 메모리 저장유닛으로부터 구성되는, 방법.
제1항 또는 제2항에 있어서, 각 메모리 저장유닛은 한 비트의 정보를 저장하는, 방법.
제1항 또는 제2항에 있어서, 각 메모리 저장유닛은 2 비트 이상의 정보를 저장하는, 방법.
제1항 또는 제2항에 있어서, 상기 전하저장유닛은 플로팅 게이트인, 방법.
제1항 또는 제2항에 있어서, 상기 전하저장유닛은 유전층인, 방법.
제1항 또는 제2항에 있어서, 상기 비휘발성 메모리는 카드 형태인, 방법.
제1항 또는 제2항에 있어서, 프로그램 가능의 비트라인이 프로그램 가능의 두 개의 이웃한 비트라인들을 가질 때마다 프로그래밍 효율을 최대화하는 소정의 전위로 상기 프로그램 가능의 비트라인을 설정하는 단계를 더 포함하는, 방법.
제13항 중 어느 한 항에 있어서, 상기 소정의 전위는 접지에 있는, 방법.
각 유닛은 제어 게이트와 소스 및 들인에 의해 정의된 채널영역 사이에 전하 저장유닛, 및 상기 드레인에 절환가능하게 결합된 비트라인을 구비한 것인 메모리 저장유닛들의 어레이와, 상호접속된 제어 게이트들을 구비한 한 페이지의 연속된 메모리 저장유닛들을 이들의 타겟 상태들로 프로그래밍하는 프로그래밍 회로를 구비한 비휘발성 메모리에서,

각 메모리 저장유닛의 상기 드레인에 절환가능하게 결합된 비트라인;

상기 한 페이지의 메모리 저장유닛의 모든 제어 게이트들에 결합된 워드라인;

프로그래밍이 될 수 있게, 지정된 메모리 저장유닛들의 상기 비트라인들에 초기 제1 소정의 전압을 인가하는 수단;

프로그램이 금지되게, 상기 페이지의 미지정된 메모리 저장유닛들의 비트라인들에 초기 제2 소정의 전압을 인가하는 수단;

상기 프로그램 가능의 비트라인들을 플로팅시키고, 상기 제2 소정의 전압으로부터 상기 프로그램 금지의 비트라인들을 소정의 전압차만큼 제3 소정의 전압으로 상승시키는 것으로, 상기 소정의 전압차의 소정의 부분은 임의의 이웃한 플로팅된 프로그램 가능의 비트라인들에 오프셋으로서 결합되고, 상기 제3 소정의 전압은 각 프로그램 금지의 메모리 저장유닛의 채널의 플로팅을 가능하게 하는 것인, 수단;

상기 페이지의 상기 지정된 메모리 저장유닛들을 프로그램하기 위해서 상기 워드라인에 프로그래밍 전압펄스를 인가하는 것으로, 상기 페이지의 이들 미지정 메모리 저장유닛들은 프로그램 금지 전압조건으로 부스트된 이들의 플로팅된 채널에 의해 프로그램 금지되며, 임의의 이웃한 프로그램 가능의 메모리 저장유닛들에의 부스팅에 기인한 교란이 상기 오프셋에 의해 보상되는 것인, 수단을 포함하는, 비휘발성 메모리.
제15항에 있어서, 프로그램 가능의 비트라인이 프로그램 가능의 두 개의 이웃한 비트라인들을 가질 때마다 프로그래밍 효율을 최대화하는 소정의 전위로 상기 프로그램 가능의 비트라인을 설정하는 수단을 더 포함하는, 비휘발성 메모리.
제16항에 있어서, 상기 소정의 전위는 접지에 있는, 비휘발성 메모리.
각 유닛은 제어 게이트와 소스 및 들인에 의해 정의된 채널영역 사이에 전하 저장유닛, 및 상기 드레인에 절환가능하게 결합된 비트라인을 구비한 것인 메모리 저장유닛들의 어레이와, 상호접속된 제어 게이트들을 구비한 한 페이지의 연속된 메모리 저장유닛들을 이들의 타겟 상태들로 프로그래밍하는 프로그래밍 회로를 구비한 비휘발성 메모리에서,

각 메모리 저장유닛의 상기 드레인에 절환가능하게 결합된 비트라인;

상기 한 페이지의 메모리 저장유닛의 모든 제어 게이트들에 결합된 워드라인;

상기 제어기에 응답하는 제어기 및 파워 서플라이;

상기 제어기는 상기 페이지 중에 프로그램될 메모리 저장유닛들을 지정하며;

상기 파워 서플라이는 프로그래밍이 될 수 있게, 상기 지정된 메모리 저장유닛들의 상기 비트라인들에 초기 제1 소정의 전압을 인가하며;

상기 파워 서플라이는 프로그램이 금지되게, 상기 페이지의 미지정된 메모리 저장유닛들의 비트라인들에 초기 제2 소정의 전압을 인가하며;

상기 제어기에 응답하여, 상기 프로그램 가능의 비트라인들을 플로팅시키고, 상기 파워 서플라이는 상기 제2 소정의 전압으로부터 상기 프로그램 금지의 비트라인들을 소정의 전압차만큼 제3 소정의 전압으로 상승시키는 것으로, 상기 소정의 전압차의 소정의 부분은 임의의 이웃한 플로팅된 프로그램 가능의 비트라인들에 오프셋으로서 결합되고, 상기 제3 소정의 전압은 각 프로그램 금지의 메모리 저장유 닛의 채널의 플로팅을 가능하게 하는 것인, 스위치들; 및

상기 파워 서플라이는 상기 페이지의 상기 지정된 메모리 저장유닛들을 프로그램하기 위해서 상기 워드라인에 프로그래밍 전압펄스를 인가하는 것으로, 상기 페이지의 이들 미지정 메모리 저장유닛들은 프로그램 금지 전압조건으로 부스트된 이들의 플로팅된 채널에 의해 프로그램 금지되며, 임의의 이웃한 프로그램 가능의 메모리 저장유닛들에의 부스팅에 기인한 교란이 상기 오프셋에 의해 보상되는 것;

을 포함하는, 비휘발성 메모리.
제18항에 있어서, 상기 프로그램 가능의 비트라인들을 플로팅시키는 것은 각 프로그램 금지의 메모리 저장유닛의 채널을 플로팅시키는 것에 선행하는 것인, 비휘발성 메모리.
제18항에 있어서, 상기 프로그램 가능의 비트라인들을 플로팅시키는 것은 각각의 프로그램 금지의 메모리 저장유닛의 채널을 플로팅시키는 것 이후인, 비휘발성 메모리.
제18항에 있어서, 상기 한 페이지의 메모리 저장유닛들은 한 행의 상기 어레이를 형성하는 것인, 비휘발성 메모리.
제18항에 있어서, 상기 한 페이지의 메모리 저장유닛들은 한 행의 상기 어레 이의 세그먼트를 형성하는 것인, 비휘발성 메모리.
제18항에 있어서, 상기 메모리는 메모리 저장유닛들의 한 어레이의 NAND 체인들로서 구성되고, 각 체인은 직렬로 연결된 복수의 메모리 저장유닛들을 구비하고, 상기 한 페이지의 메모리 저장유닛들은 페이지 중에 각 NAND 체인으로부터 메모리 저장유닛으로부터 구성되는, 비휘발성 메모리.
제18항에 있어서, 각 메모리 저장유닛은 한 비트의 정보를 저장하는, 비휘발성 메모리.
제18항에 있어서, 각 메모리 저장유닛은 2 비트 이상의 정보를 저장하는, 비휘발성 메모리.
제18항에 있어서, 상기 전하저장유닛은 플로팅 게이트인, 비휘발성 메모리.
제18항에 있어서, 상기 전하저장유닛은 유전층인, 비휘발성 메모리.
제18항에 있어서, 상기 비휘발성 메모리는 카드 형태인, 비휘발성 메모리.
제18항에 있어서, 프로그램될 상기 메모리 저장유닛들 각각은 비트라인에 접 속가능하고, 상기 비휘발성 메모리는,

프로그램 가능의 비트라인이 프로그래밍이 금지되지 않은 이웃 메모리 저장유닛들에 연관된 두 개의 이웃한 비트라인들을 가질 때는 언제나 프로그래밍 효율을 최대화하는 소정의 전위로 상기 프로그램 가능의 비트라인을 설정하는 전원 소스를 더 포함하는, 비휘발성 메모리.
제16항에 있어서, 상기 소정의 전위는 접지에 있는 것인, 비휘발성 메모리.