TWI295803B - Non-volatile memory and method with bit line to bit line coupled compensation - Google Patents

Description

1295803 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於非揮發性半導體記憶體，例如電性可 抹除可程式化唯讀記憶體（EEPROM)及快閃EEPROM，明確 地說係關於具有用於電荷儲存單元之鄰接列之一頁的改進 程式化及感測電路的記憶體。 【先前技術】 能進行電荷之非揮發性儲存、尤其係以封裝為較小形式 因數卡的EEPROM及快閃EEPR〇M之形 < 的固態記憶體，最 近已成為各種行動及手持裝置、特別是資訊應用及消費電 子產品中的優選儲存器。不像亦為固態記憶體的ram(隨機 存取記憶體）-樣’快閃記憶體係非揮發性的，從而即使在 關閉電源之後仍保持其健存資料。儘管成本較高，但仍然 越來越多地將快閃記憶體用於大量儲存器應用。基於旋轉 磁性媒體的傳統大量儲存器（例如硬碟機及軟碟）不適合於 行動及手持環境。此係因為磁碟機趨向於為體積大的、趨 向於出現機械故障及具有高潛時與高功率要求。該等不合 需要的特徵使以磁碟為基礎㈣存器在大多數行動及 =中不切實際。另一方面，篏入式快閃記憶體及以； 移除卡的形式之快閃記憶體因其小尺寸、低功率消耗一 速度及南可靠性特徵而理想地適用於行動及手持環境。门 EEPROM及電性可藉★ a _ & 矛式唯碩記憶體（EPROM)為非揮發 性吕己f思體，其可以被抹除並將 " 其記憶體單元中。兩者皆利用』[寫入或程式化」至 矛用源極區域與汲極區域之間、 96067.doc 1295803 在半導體基板之通道區域中、在場效電晶體結構中的 :味連接）傳導閘極。接著將控制閘極提供在浮動問極 辟R 1由保持在洋動間極上的電荷之數量而控制電晶體之 1電壓特徵。也就是說，對於浮動閘極上的電荷之給定 位準而，* 曰_ 子對應電壓（臨界電壓），其必須在「開啟」電 :^之㈣力π於控制閘極’以允許其源極區域與沒極 之間的傳導。 ^咖°可保持電荷之範圍’並因此可程式化為臨界電 ::窗内的任一臨界電壓位準。由裝置之對應於可程式化 f*動閘極上的電荷之範圍的最小臨界位準及最大臨界位 準’對臨界電壓視窗的尺寸進行界定。臨界視窗—般取決 於:己憶體裝置的特徵、操作條件及歷史。原理上可將視窗 、不同可分辨臨界電壓位準範圍用以指定單元之明 確記憶體狀態。 通^猎由二種機制之_將用作記憶體單元的電晶體程式 化^私式化」狀態。*「熱電子注射」中，施加於汲極 的兩電I會對橫跨基板通道區域的電子進行加速。同時， :力於控制閘極的高電廢透過薄間極介電質將熱電子拖至 "〗木上在「牙隧注射」中，相對於基板而將高電壓 2加於才：制閘極。採用此方法，可將電子從基板拖至中間 浮動閘極。 一可藉由,午多機制來抹除記憶體裝置。對於⑽而言， '利用糸外線軺射從浮動閘極中移除電荷，可大量抹除 。己隐體對於EEPROM而言，藉由相對於控制閘極而施加 96067.doc 1295803 高電壓於基板，以便誘導浮動閘極中的電子穿隧透過薄氧 化物而至基板通道區域（即F〇wler_N〇rdheim穿隧）中，可電 性抹除記憶體單元。通常而言，可逐個位元組抹除 EEPROM。對於快閃EEPR0M而言，可一次電性抹除全部記 憶體或-或多個區塊’其中一個區塊可由記憶體之512個或 更多位元組組成。 記憶體裝置通常包括可安裝於卡上的—或多個記憶體晶 片。各記憶體晶片包括由周邊電路（例如解碼器及抹除、寫 入及讀取電路）所支援的一記憶體單元陣列。更複雜的記憶 體裝置還包括一控制器，其執行智慧及較高位準記憶體操 作及連接。如今已有許多商業上成功之非揮發性固態記憶 體裝置在使用。該等記憶體裝置可使用不同類型的記憶體 單元’各類型具有一或多個電荷儲存單元。 圖1示意性地解說以EEPR0M單元的形式之非揮發性記 隐體單元。其具有以浮動閘極的形式之電荷儲存單元。電 性可抹除及可程式化唯讀記憶體（EEPR0M)具有類似於 EPROM的結構，但是另外提供機制，以在施加適當電壓之 後從其浮動閘極電性載入及移除電荷，而無需曝露於輻 射。此類單元及製造此類單元的方法之範例係提供在美國 專利第5,595,924號中。 、 圖2示思性地解說組織成一 NAND單元或串的電荷儲存 單元之一串。NAND單元5〇由一系列的記憶體電晶體M1、 M2、···Mn(n=4、8、16或更高）組成，該等電晶體係由其 源極與汲極形成菊鏈。一對選擇電晶體SI、S2控制記憶體 96067.doc ^95803 電晶體鏈經由§ -、 疋之源極端子54及汲極端子56與外 口P的連接。在記憶體 Μ中虽由信號挪開啟源極選擇 寬日日體S1日寸’將源極 鳊于與源極線耦合。同樣地，當由信 就SGD開啟沒極選擇雷曰 释電日日體S2時，將NAND單元之汲極端子 :、：L體：列之位凡線耦合。鏈中的各記憶體電晶體具有 電荷儲存：元來儲存給定數量的電荷，以便表示所預計的 、 、£域係在各冗憶體電晶體之各源極與各 汲極之間各3己憶體電晶體(例如6〇、以、⑷上的控制閘極 上的電，分別控制記憶體電晶體Ml、M2、…、Μη之通道 中的電机傳導。選擇電晶體S1、S2分別經*其源極端子Μ 及沒極端子56提供對NAND單元的控制存取，並且藉由其控 制閘極的適當電壓開啟各電晶體。 當在程式化期間讀取或確認NAND單元内的定址記憶體 電a曰體B守為其控制閘極供應適當的參考電壓。同時，藉 由施加充分電壓Vpass於其控制閘極上，可完全開啟NAND 單兀50中的其餘非定址記憶體電晶體。採用此方法，有效 地建立從個別記憶體電晶體之源極至NAND單元之源極端 子54的傳導路徑，並同樣地建立從個別記憶體電晶體之汲 極至單元之汲極端子56的傳導路徑。同樣地，在程式化期 間’要程式化的記憶體電晶體使其控制閘極供應以程式化 電壓VPGM，而串中的其他記憶體電晶體使其控制閘極供應 以通過電壓Vpass。具有此類NAND單元結構的記憶體裝置 係說明在美國專利第5,570,315、5,903,495及6,046,935號 中0 96067.doc 1295803 另-類似的非揮發性記憶體具有以介電層的形式之各電 荷儲存單元。^使用上文說日㈣料浮㈣極元件，而使 用介電層。利用介電儲存元件的此類記憶體裝置已由仙扣 等人錢⑼糾月說明在「NR0M:新穎局部捕獲2位元非 揮發性記憶體單元」，IEEE電子裝置通信第21卷第u號第 543至545頁中。ΟΝΟ介電層橫跨源極擴散與汲極擴散之間 的通道而延伸。將用於一個資料位元的電荷局部化在鄰近 於沒極的介電層中，而將用於另一個資料位元的電荷局部 化在鄰近於源極的介電層中。例如美國專利第5,768，192及 6,〇 11，725號揭不具有夾持在二層二氧化矽層之間的捕獲介 電質之非揮發性記憶體單元。藉由獨立地讀取介電質内的 空間分離電荷儲存區域之二進制狀態而實施多態資料儲 存。 記憶體陣列 5己k、體裝置通常包括配置成列及行並可由字線及位元線 定址的二維記憶體單元陣列。 圖3解說一 NAND單元陣列之範例，例如圖2所示的範 例。沿NAND單元之各行，將位元線36與各NAND單元之汲 極端子56耦合。沿NAND單元之各列，源極線34可與其所有 源極端子54連接。此外將沿一列的NAND單元之控制閘極 60、.··、64與一系列的對應字線連接。經由連接的字線採 用一對選擇電晶體（參見圖2)之控制閘極SGD及SGS上的適 當電壓而開啟該對電晶體，可定址NAND單元之整個列。當 正在讀取NAND單元之鏈内的記憶體電晶體時，經由其相關 96067.doc -10- 1295803 #的命、^開啟忒鏈中的其餘記憶體電晶體，以便流經該 位進Γ’巩貫質上取決於儲存在正被讀取之單元中的電荷之 作為η己憶體系統之一部分的NAND架構陣列及其操作 60^係發現在美國專利第5,57咖、_州及 6,〇46,935號中。 區塊抹除 存記憶體裝置之程式化僅可導致將更多的電荷加 技何儲存70件。111此在程式化操作之前，必須移除（或 抹除 =荷儲存元件中的現有電荷。提供抹除電路（圖中未顯 T敕己憶體單元之-或多個區塊。在-起電性抹除單 ㈣、夕味陣列之早70的重要群組(即在快閃記憶 "N況下，將非揮發性記憶體（例如EEPROM)稱為「快 門」EEPROM。一旦被抹除，便可再程式化單元之群缸。 二起抹除的單元之群組可以由一或多個可定址抹除單元 雖然在单一操作中可程式化或讀取-個以上的頁， 但是抹除單元或區塊通常儲存一或多頁之資料，該頁為程 式化及讀取之單元。各頁通常儲存一或多個區塊之資料， 由主，系㈣義抹除區塊的尺寸。—範例為512個位元組使 用者貝料之一抹除區塊，遵循磁碟機所建立的標準，加上 關於使用者資料及/或儲存資料所用的區塊之負擔資訊之 某數量的位元組。在其他系統中，抹除區塊尺寸可^比⑴ 個位元組大甚多。 讀取/寫入電路 在常用二態㈣ROM翠元中，建立至少—個電流斷點位 96067.doc 1295803 準，以便將傳導視窗分割為二個區域。當藉由施加預定、 固定電壓而讀取單元時，藉由與斷點位準(或參考電流“) 比較而將其源極續極電流分解為記憶體狀態。若讀取之電 流高於斷點位準或lREF之電流’則決㈣單元係處於一個邏 輯狀態（例如「零」狀態）。另—方面，若該電流小於斷點位 準之電流’則決定該單元係處於另-個邏輯狀態（例如「1」 ，態)。因此’此二態單元儲存數位資訊之一個位元。通常 提供可外部程式化的參考電流源作為記憶體系統之一部分 以產生斷點位準電流。 隨著半導體技術之狀態進步’為了增加記憶體容量，正 採用越來越高的密度製造快閃卿⑽ 存容量的[方法係使各記憶體單元儲存二種以2= 態。 對於多態或多位準EEPROM記憶體單元而言，藉由一個 以上的斷點將傳導視窗分割為二個以上的區域，以便各單 元能儲存一個以上的位元之資料。所給定的EEpR〇M陣列 可儲存的資訊因此隨各單元可儲存的狀態之數量而增加。 美國專利第5，172,338號已說明具有多態或多位準記憶體單 元之EEPROM或快閃EEPROM。 實務上當將參考電壓施加於控制閘極時，通常藉由感測 橫跨單元之源極電極與汲極電極的傳導電流而讀取單元之 記憶體狀態。因此對於單元之浮動閘極上的各給定電荷而 言，可偵測關於固定參考控制閘極電壓之對應傳導電流。 同樣地，可程式化至浮動閘極上的電荷之範圍定義對應臨 96067.doc -12- 1295803 界電壓視窗或對應傳導電流視窗。 或者，不偵測所分割的電流視窗當中的傳導電流，可以 =!!閘極中於測試條件下設定用於給定的記憶體狀態之 二”| :壓κ貞測傳導電流係低於還是高於臨界電流。在 一項貫施方案中，藉由檢查傳導電流正透過位元線之電容 放電的速率，完成相對於臨界電流而偵測傳導電流。 料讀取/寫入性能及精確度的因素 為了改進碩取及程式化性能，並列讀取或程式化一陣列 中的夕電何儲存元件或記憶體電晶體。因此一 式化記憶體元件之邏輯「頁」。在現有記憶體二^ 通常包含數個交錯頁。將一起讀取或程式化一頁之所有記 憶體元件。行解碼器將選擇性地將交錯頁之各頁與對應數 量的讀取/寫入模組連接。例如在一項實施方案中，將記憶 體陣列設計成-胃尺寸為532個位元組（512個位元組加上 2〇個負擔位元組）。若各行包含一汲極位元線並且每列具有 二交錯頁，則此總計8512個行，而各頁與4256個行相關聯。 將存在4256個可連接的感測模組，以並列讀取或寫入所有 偶數位元線或奇數位元線。採用此方法，並列的資料之6 個位兀（即532個位元組）之一頁係從記憶體元件之該頁中讀 取或程式化至該頁中。可將形成讀取/寫入電路丨7〇的讀取/ 寫入权組配置成各種架構。 如上所述，傳統記憶體裝置藉由以大量並列方式操作而 改進讀取/寫入操作。此方法可改進性能，但對讀取及寫入 操作之精確度有影響。 96067.doc -13- 1295803 另一個必須處理的問題係位元線對位元線耦合或串音。 緊山門隔的位元線之並列感測的情況下，此問題變得更 為尖銳：避免位元線對位元串音之傳統辦法，係感測所有 偶數位元線或所有奇數位元線，同時使其他位元線接地。 =一交錯胃組成的一列之此架才冓將有助於冑免位元線串 曰，並減輕密集配合讀取/寫入電路之該頁的問題。將頁解 碼器用以將該組讀取/寫入模組多工化為偶數頁或奇數 頁。採用此方法，無論何時讀取或程式化一組位元線，均 ϋ 1父錯、、且進行接地以消除奇數位元線與偶數位元線之間 的串音，但無法消除奇數線或偶數線之間的串音。 然而，父錯頁架構在至少三方面係不利的。首先，其需 要額外的多工化電路。其次，其性能較低。為了完成由字 線連接或連接成一列的記憶體單元之讀取或程式化，需要 二次讀取操作或二次程式化操作。第三，其在處理其他干 擾效應方面亦並非最佳，例如當在不同時間（例如在奇數頁 及偶數頁中獨立地）程式化二相鄰電荷儲存元件時，處於浮 動閘極位準之該等相鄰電荷儲存元件之間的場耦合。 在記憶體電晶體之間的間隔更接近的情況下，相鄰場耦 合的問題變得更明顯。在記憶體電晶體中，將電荷儲存單 元夾持在通道區域與控制閘極之間。流經通道區域的電流 為由控制閘極及電荷儲存單元中的電場所貢獻的合成電場 之函數。在密度不斷增加的情況下，將記憶體電晶體越來 越近地形成在一起。接著自相鄰電荷元件的電場變為受影 響的單元之合成電場的重要貢獻者。相鄰電場取決於程式 96067.doc •14· 1295803 :至相鄰電荷儲存單元中的電荷。此擾動電場係動態性 :，因為其隨該等相鄰電荷儲存單元之程式化狀態而改 ’、°因此’㈣響的單元在不同時間的讀取可能不同，取 決於該等相鄰電荷儲存單元之變化狀態。 交錯頁之傳統架構加劇由相鄰電荷儲存單絲合所引起 的錯决。因為相互獨立地程式化並讀取偶數頁及奇數頁， 所以可在一組條件下程式化-頁而在-組完全不同的條件 :頃回：取決於交錯頁同時發生了何情況。讀取錯誤將隨 密度的&加而更嚴重，從而需要更精確的讀取操作及 用於多態實施方案的臨界視窗之更寬的分割。性能將受影 響，並且多態實施方案中的電位容量受到限制。 於2〇02年9月24日巾請的美國專利申請案第10/254483及 10/254290號揭示—記憶體架構，其中並列程式化或讀取鄰 ，記憶體儲存單元之—頁。因為對鄰接記憶體儲存單元之 -頁執行程式化，所以在處理期間將從進一步的程式化中 程式禁止或封鎖已程式化為其目標狀態的記憶體儲存單 兀。在較佳方案中，藉由浮動其通 封鎖記憶體儲存單元以孥止程切…一電这而 、 不止％式化。此增加的電壓於仍在 程式化條件下的鄰近儲存單元上建立㈣的擾動。 丄因此普遍需要高性能及高容量的非揮發性記憶體。特定 吕之’需要具有高容量的非揮發性記憶體，其具有可有效 地處理上述問題的改進讀取及程式化性能。 > 【發明内容】 藉由具有讀取/寫人電路之—較大頁以並列讀取而且寫 96067.doc 1295803 入記憶體單元之對應頁，可滿足對古六旦 _ 间谷3：及高性能的非掘 發性記憶體裝置之該等需求。特定+ 井禪 、σ之，可消除或最小化 可能會將錯誤引入讀取及程式化中沾丄 Τ的向密度晶片整人中因 有的干擾效應。 "中〇 當程式化儲存單元之鄰接頁時，备^ ^ 母-人儲存單元已達到直 目才示狀恶並從進一步的程式化中得到 程式π止或封鎖，直 均會於仍在程式化條件下的鄰近儲存w _ 八 . 早疋上建立擾動。太 發明提供程式化電路及方法之一邻八 口丨刀，其中將擾動之 加入仍在程式化條件下的鄰近儲存單元。藉由程式杯 存單元之鄰近位元線與仍在程式化條件下的儲存單: 近位元線之間的受控耦合而添加偏 妹用此方法，可消 除或最小化並列程式化高密度記憶 誤。 股储存早凡中固有的錯 依據較佳具體實施例，藉由浮動儲 ^ ^ ^ 儲存早疋的通道並將其 電壓杧加至程式禁止電壓而使儲存 .^ 诚仔早70進入程式禁止模 式。此必尚提尚其位元線電麼以啟用浮動。針對此電遷上 升之某部分而浮動仍在程式化條件下的儲存單元之鄰近位 兀線’以便將預定偏移與其自已的位元線輕合。採用此方 法’可在受控位元線對位元線耦合條件下，由偏移自動追 ㈣補償由程式禁止儲存單元對仍將在程式化條件下的儲 存單元所進行的擾動。 依據另-具體實施例，在麵合偏移之前執行用於程 止的通道增加。 π 依 據本發明之另—方面，將仍在程式化條件下的儲存單 96067-doc -16- 1295803 =之位元線設定為：無論何時其相鄰儲存單元之兩者亦仍 且：式化條件下，均可最大化程式化效率的電位。在較佳 施例中，將位元線設定為接地電位。此避免自鄰近 杯子早疋的任何輕合’該等單元可能使其電麼藉由在程式 不止條件下的相鄰儲存單元而得以增加。 將仗本發明之較佳具體實施例之以下說明中瞭解本發明 之另外的特徵及優點，該說明應結合附圖。 【實施方式】 所有位元線程式化 較佳採用配置成執行所有位元線感測的記憶體架構來實 施圖4Α、圖4Β及圖12所示的感測模組38〇。換言之，一列 中的鄰接記憶體單元可與一感測模組相互連接以並列執行 感測。此類記憶體架構亦係揭示在由Cernea等人於2〇〇2年9 月24日中請的共同待審及共同讓渡之美國專利中請案第 10/254,483號中’其名稱為「非常小型之非揮發性記憶體及 其方法」。β亥專利申睛案之整個揭示内容係以引用的方式併 入本文中。 如上文所說明，同時得以程式化或讀取之一「頁」中的 記憶體單X之數量，可能會依據由主機系統所發送或請求 的資料之尺寸而改變。因此存在數個方法來程式化與單一 字線耦合的記憶體單元，例如獨立地程式化偶數位元線 與奇數位凡線，該程式化可包括上頁程式化及下頁程式 化，（2)程式化所有位元線（r所有位元線程式化」），或（3) 獨立地程式化左頁或右頁中的所有位元線，該程式化可包 96067.doc 1295803 括右頁程式化及左頁程式化。 圖4 A示意性地解說依據本發明之一項具體實施例的一記 憶體裝置，其具有用以並列讀取及程式化記憶體單元之一 頁的讀取/寫入電路。記憶體裝置包括記憶體單元3〇〇之二 維陣列、控制電路310及讀取/寫入電路37〇。經由列解碼器 330藉由字線，及經由行解碼器36〇藉由位元線，可定址記 憶體陣列300。讀取/寫入電路37〇包括多個感測模組38〇， 並使記憶體單元之一頁可得以並列讀取及程式化。 在本發明中，要並列讀取或程式化的記憶體單元之該頁 較佳為鄰接記憶體儲存單元或儲存單元之一列。在其他具 體實施例中，該頁為鄰接記憶體儲存單元或儲存單元之一 列之一區段。 控制電路310與讀取/寫入電路37〇配合，以對記憶體陣列 3〇〇執行記憶體操作。控制電路3 1〇包括狀態機312、晶片上 位址解碼器314及功率控制模組316。狀態機312提供記憶體 刼作之晶片位準控制。晶片上位址解碼器3 14提供由主機或 纪憶體控制器所用的硬體位址至由解碼器33〇所用的硬體 位址，與電路370之間的位址介面。功率控制模組316控制 在忑憶體操作期間供應給字線及位元線的功率及電壓。 圖4B解說圖4A所示的記憶體裝置之較佳配置。在記憶體 陣列300之相對側上以對稱方式實施藉由各周邊電路的該 陣列之存取，以便可將各側上的存取線及電路之密度減 半。因此將列解碼器分為列解碼器33 0A及33 0B，並將行解 碼斋分為行解碼器360A及360B。同樣地，將讀取/寫入電路 96067.doc 1295803 分為從陣列300之底部與位元線連接的讀取/寫入電路 370A，及從陣列300之頂部與位元線連接的讀取/寫入電路 370B。採用此方法，實質上將讀取/寫入模組之密度減半， 因此將感測模組380之密度減半。 通道及電荷儲存單元上的增壓電壓 高密度積體電路、非揮發性記憶體裝置中固有的錯誤係 因相鄰電荷儲存單元與通道區域之耦合而起。若相對於一 鄰近記憶體儲存單元而增加一個記憶體儲存單元之通道區 域及電荷儲存單元，則此將在該鄰近單元之電荷儲存單元 上引起擾動。當密集地封裝或不充分地遮蔽正被並列程式 化的C憶體儲存單元時，此效應更明顯。 圖5 A解說沿圖2所示的方向5A-5A之記憶體電晶體，及電 荷儲存單元與字線之間以及電荷單元與通道之間的等效電 容之斷面透視圖。記憶體電晶體“丨具有控制閘極6〇，其係 形成為沿NAND陣列1〇〇之一列延伸的字線之一部分（參見 圖3)。在此圖中，汲極從圖5A之頁伸出來而源極在背後， 從而界定兩者之間的通道區域8〇。將電荷儲存單元7〇内插 在拴制閘極60與通道80之間，並藉由介電材料層將該單元 舁兩者絶緣。藉由等效電容器Cwf，可模擬電荷儲存單元π 與控制閘極60之間的電耦合。同樣地，藉由等效電容器 Cfc，可模擬電荷儲存單元7〇與控制閘極8〇之間的耦合。 圖5B示意性地解說圖5入所示的記憶體電晶體之電容耦 合，從而特定顯示因通道中的電壓及字線中的電壓而起的 電荷儲存單元中的電壓。若電荷儲存單元7〇在儲存Q數量的 96067.d〇, 1295803 電荷，則CWF及Cfc皆保持相同的電荷。電荷儲存單元7〇中 的電壓 vcs = (cWF vw + cWF Vc)/(CwF + Cfc)。可輕易地看 出電荷儲存單元之電壓一般隨通道及/或字線中的增加電 壓而增加。在下一章節中將說明，當將例如M1之記憶體電 晶體放置於程式禁止模式中時，可將通道電壓增加至高電 壓。因此，此將亦導致電荷儲存單元中的增加電壓。通道 80及電荷儲存單元70中的增加電壓之組合，將對以程式化 模式所接合的鄰近記憶體電晶體產生擾動效應。 因增加（程式禁止）狀態中的鄰近單元而起的程式化過衝 圖6A解說在二鄰近記憶體電晶體係皆在程式化模式中的 情況下，圖3所示的NAND單元之陣列之斷面透視圖。例如， 圖6A可表示三個鄰近記憶體電晶體，例如Μ1βΐ、Mi_2& Ml-3，其分別屬於沿共享相同字線6〇的一列之NAND串 50-1、50_2 及 50-3。NAND 帛 5(M、5〇_2及5〇_3 分別具有可 與之連接的位兀線36-1、36-2及36_3。記憶體電晶體]^“、 訄^及以^具有對應電荷儲存單元7〇_丨、7〇_2及7〇_3，與 通道 80-1、80-2及 80-3。 隨著記憶體陣列之密度增加，將記憶體電晶體更接近地 形成在一起，並且其對彼此的效應會變得更顯著。例如， 記憶體電晶體Ml_2之臨界電壓取決於其電荷儲存單元7〇_2 上的電壓。因為其鄰近鄰居Μι_βΜι_3緊密接近，所以 Μ1-1及Ml_3之通道及電荷儲存單元中的電塵可以影響 Mi-2之電荷儲存單元上的電壓。例如，可將電荷儲存單元 70-2視為藉由等效電容器c]2及b分別與其鄰近電荷儲存 96067.doc -20 - 1295803 早元70-1及70-3耦合。同樣地，可將電荷儲存單元70-2視為 藉由等效電容器(：：，12及（：，23分別與其鄰近通道80-1及80-3搞 合。記憶體電晶體之間的間隔越近，則其間的耦合將越多。 圖6A解說當二鄰近記憶體電晶體M1-2及M1-1係皆在程 式化模式中時的情況。集中在因M1-1而對Ml-2的效應上， 口予線及位元線電壓而存在很小的變化，因為該等電壓對 於M1-2及]νπ-丨而言係相同的。通道電壓亦係類似的。由電 荷储存單元70_2所看見的唯一變化係因電荷儲存單元70-1 之變化而起，該唯一變化主要為電荷儲存單元7〇_2在保持 的電荷之函數或其資料表示。例如Μ1·1及M1-2之電荷儲存 單元上的電壓可以為約丨至2 ν。通常藉由允許二不同記憶 體狀恶之間具有充分的裕度而解決因為此類型的擾動而起 的擾動。 圖6Β解說類似於圖6八的1^八1^〇陣列之斷面透視圖，鄰近 記憶體電晶體之一係在程式禁止模式中除外。在此情況 下，程式化Μ1-2而從進一步的程式化中禁止Μ1-1。字線電 壓對於兩者而言保持相g ’而ΜΜ之位元線⑹上的電壓 現已變為vDD，其為預定系統電壓，例如~2 5 ν^此可有效 地關閉選擇電晶體叫參見圖幻、將驗卵賴」與其位元 線⑹斷開、並浮動购之通道队1，以便當高電麼出現 在字線60上時可將該通道電容式增加至高電麼。例如，採 用此方法可將之通道8(M增加至1〇 V。增加通道電壓 將有效地減小通道與電荷儲存單元之間的電位差，從而阻 礙將電子從通道拖至電荷健存單元來影響程式化。 96067.doc 1295803 根據上文結合圖5B所進行的論述，增加通道將引起增加 電荷儲存單元。例如當記憶體電晶體M1-1係在程式禁止模 式中時，其可導致通道80-1中約10 V的電壓增加，及電荷 儲存單元70-1中從2 乂至8 V的電壓增加。此可在很大程度 上擾動要程式化的相鄰記憶體電晶體（例如M1-2)。例如 Ml-2之電荷儲存單元70_2可使其電壓增加△V2〜0·2V。此係 因其電荷儲存單元70-2，該單元分別將（例如）電容器及 12 &加（程式禁止）記憶體電晶體Μ1 -1之電荷儲存單元 70-1及通道80-1電容式耦合。通常而言，以〇·8 ν至約〇ι ν 或更小之間的段差而程式化記憶體電晶體之臨界電壓，此 將導致錯誤地將]VH-2程式化為高於期望的臨界值。 迄今為止已將論述集中在因M14而對記憶體電晶體 Ml-2的效應上。若m1_3亦係在程式禁止模式中，則其增加 電壓將以類似方式耦合，以貢獻Ml-2之電荷儲存單元70·2 上的電壓之增加。在記憶體電晶體Μ1-2係在程式化模式 中，而從進一步的程式化中封鎖（程式禁止）任一側上的其鄰 居]\^1-1及]^1-3之最差情況下，]^1_2之電荷儲存單元7〇-2上 的擾動可高達0.2 V。對於在程式化條件下的“丨·？而言，此 效應等效於其控制閘極上增加高達〇·4 V的程式化電壓。在 某些情況下此可引起對錯誤狀態的過度程式化。例如，記 憶體單元可使其臨界視窗採用約〇·3 V的分離加以分割，並 且每次將程式化脈衝段差增加約〇· i V，使得其通常花費一 個以上的脈衝來横斷各分割。電流程式化脈衝段差可使 Μ1-2正好低於指示所需程式化狀態的臨界區域。同時電流 96067.doc -22- 1295803 脈衝段差可將電晶體M1-1及M1-3程式化為其最終狀態，以 便藉由進入程式禁止模式而從進一步的程式化中封鎖該等 電晶體。因此在下一程式化脈衝段差中，M1_2突然遭受多 達0.5 V的較大程式化段差。此將彳艮可能使M1_2過衝所需臨 界區域，並被錯誤地程式化為下一記憶體狀態。 因鄰居之電壓增加而起的干擾之自動補償 圖7解說依據本發明之較佳具體實施例的位元線對位元 線耦合機制，其用以補償自程式禁止模式中的鄰近記憶體 電晶體之擾動。 採用與圖6B相同的範例，程式化記憶體電晶體M丨_2，而 攸進步的私式化中禁止鄰近電晶體Μ1 -1。如以上的說明 所指示，Μ1-1之增加通道80-1及電荷儲存單元川]將導致 Μ1-2之電荷儲存單元70-2中的電壓增加AV2,從而導致程式 化錯誤。 依據較佳具體實施例，藉由引入位元線36_2上類似數量 的電荷而補償電荷儲存單元70-2中的擾動Αν"此位元線補 償電壓將被傳遞至通道，以便電荷儲存單元7〇-2與通道8〇_2 之間的電位差之淨變化將有效地為零。採用此方法，將消 除臨界電壓中的任何錯誤。使用自動補償方案。無論何時 記憶體電晶體（例如Μ1-1)進入程式禁止模式，其位元線 36-1均從電壓〇 V變為Vdd，以便可啟用其通道以浮動來達 到程式禁止增加。可將位元線電壓之此上升用以藉由二位 元線之間的電容_合而增加相鄰位元線（例如位元線36 2) 之電壓。 96067.doc -23- 1295803 圖7示意性地表示二位元線36-1與36-2之間藉由電容器 CBL12的電谷搞合。類似的電容器CBL23存在於位元線36-2與 36 3之間虽浮動用於記憶體電晶體M1-2的位元線36-2， 並將：鄰位元線36]上的電壓提高時，經由電容器。— 將提的電壓αΔΥ!(其中α為轉合常數並且在某實例中已 被估》十為40 /〇)之一部分與位元線36_2麵合。此麵合電壓將 料用於其電荷儲存單元7〇_2中的錯誤W之偏移。一般而 ° ΔΥΐ為預定電壓’以便耦合部分αΔν^Δν〗。隨著位元 線36-1(用於程式封鎖或禁止記憶體電晶體mm)從〇 ν變為 VDD，浮動位元線36_2(用於要程式化的記憶體電晶體 Ml 2)’以彳木用預定aAVi耦合。較佳在位元線Μ」之電壓從 〇v上升至乂如^义的第一週期期間，將位元線36_2設定為〇 V(非浮動）。接著在位元線36]上升最後的Δνι之第二週期 中，汙動位το線36-2以採用αΔνι_Δν2耦合。採用此方法， 對於在程式化條件下的記憶體電晶體厘^(在NAND鏈5o·2 中）而言，無論何時其位元線36_2的相鄰電晶體之一（例如 NAND鏈5(Μ中的Μ1·υ進入程式禁止模式，均補償該位元 線電壓達等於av2的偏移。 圖8(A)至8(G)為依據本發明之第一具體實施例的時序 圖，其解說在程式化操作期間藉由電容位元線對位元線耦 合之電壓補償方案。針對在程式化及程式禁止條件下的 NAND鏈（亦參見圖2及圖3)，將所示的電壓施加於記憶體陣 列之各字線及位元線^可將程式化操作聚合成位元線預充 電相位、程式化相位及放電相位。 96067.doc -24- 1295803 在位元線預充電相位中： (1) 由0 V情況下的SGS關閉源極選擇電晶體（圖8(A))，而 由提高至VSG的SGD開啟汲極選擇電晶體（圖8(B))，從而使 位元線可存取NAND鏈。 (2) 使程式禁止NAND鏈之位元線電壓可上升（在二段差 上升之第一段差中）至由VDD-A Vi所給定的預定電壓（圖 8(F))。同時，主動地將程式NAND鏈之位元線電壓下拉至0 V(圖 8(G))。 (3) 在此週期中，隨著程式禁止NAND鏈之位元線電壓繼 續上升至VDD，該電壓變化（在二段差上升之第二段差中）達 △ Vi(圖8(F))。此將在汲極選擇電晶體上的閘極電壓SGD下 降至VDD時，使程式禁止NAND鏈可以浮動。在相同週期 中，若程式化NAND鏈的鄰居之一係在程式禁止模式中，則 現在使程式化NAND鏈之位元線電壓可浮動，並能採用 AVfaAV!耦合（圖 8(G))。 (4) 與NAND鏈之一列之汲極選擇電晶體連接的汲極字線 使其電壓下降至VDD。此將僅浮動程式禁止NAND鏈，其中 其位元線電壓可與VDD相比，因為已關閉其汲極選擇電晶體 (圖8(B)及8(F))。至於包含要程式化的記憶體電晶體之 NAND鏈，將不相對於其汲極中接近0 V的位元線電壓而關 閉其汲極選擇電晶體。此外如上所述，當要程式化的記憶 體電晶體係緊靠在程式禁止條件下的一個電晶體時，其電 荷儲存單元將因鄰居之增加通道及電荷儲存單元而採用 △V2耦合。 96067.doc -25- 1295803 ()未疋止之NAND鏈中的記憶體電晶體使其控制閘極電 壓設定為VPASS ’以完全將其關閉（圖8(c))。因為在浮動程 式禁止N A N D鍵，戶斤以始4 上 7以知加於未定址記憶體電晶體的高 PASS及乂1>(^增加其通道及電荷儲存元件中的電壓，從而禁 止私式化。通“目對於VpGM(例如〜15至24 V)而將VpASs設定 為某中間電壓(例如〜10 V)。對於正被程式禁止的鏈而言， VPASS有助於減小用於遭受較高電麼VpGM的單元之有效的 VDS，從而有助於減小茂漏。對於正被程式化的鏈而言， vPASS應理想地為接地電位，因此中間VpAss_將為合理的 折衷。 在程式化相位中： ⑹將程式化電壓施加於選擇詩程式化的記憶體電晶 體之控制閘極(圖8(D))。將不程式化在程式禁止條件下的鏈 (即增加通道及電荷儲存單元）。 在放電相位中： (7)使各控制線及位元線可放電。 基本而言，二種類型的增加會發生在要程式化的記憶體 電晶體上。第一種類型係因鄰近記憶體電晶體而起，該電 晶體具有由自字線的高控制閘極電壓所電容式增加的浮動 通道及電荷儲存單元。此出現在使NAND鏈進入程式禁止模 式τ 因鄰近私式禁止記憶體電晶起而起之第一種類型的 增加’會增加要程式化的記憶體電晶體之電荷儲存單元上 的電壓。此為程式禁止之不合需要的副作用。第二種類型 的增加為對要程式化的記憶體電晶體之位元線的補償性調 96067.doc -26- 1295803 整，以便偏移第一種類型的增加。藉由在提高相鄰位元線 之電壓的某週期期間浮動位元線，該位元線藉由電容耦合 獲得電壓之增加以偏移第一增壓之效應。 在剛說明的第一具體實施例中，第二補償位元線的増加 出現在第一增壓之前。此提供可能的AVi之最大範圍。另一 方面，其還意味著要程式化的記憶體電晶體之位元線將被 浮動，並且其電壓易於被隨後的高程式化電壓所移動。然 而，已估計位元線電容在相當程度上大於通道電容，因此 當高程式化電壓出現在控制閘極上時，即使浮動位元線， 位元線及通道電壓仍將不會有大的變化。 或者依據第二具體實施例，首先啟動第一增壓，然後啟 動第二增壓。採用此方法，可最小化因高程式化電壓而起 的與浮動位元線之任何搞合。 圖9(A)至9(G)為依據本發明之第二具體實施例的時序 圖，其解說在程式化操作期間藉由電容位元線對位元線耦 合之電壓補償方案。 位元線預充電及增加相位： (1) 由在0 V情況下的SGS關閉源極選擇電晶體（圖9(A))， 而由提高至从8(}的800開啟汲極選擇電晶體（圖9(B))，從而 使位元線可存取NAND鏈。 (2) 將程式禁止NAND鏈之位元線電壓提高（在二段差上 升之第一段差中）至由VDD- AV〗所給定的預定電壓（圖 9(F))。此預定電壓在SGD於（3)中下降至VDD時足以將NAND 鏈之汲極與其位元線切斷，從而浮動其中的通道。同時， 96067.doc •27- 1295803 將程式NAND鏈之位元線電壓固定在0 V(圖9(G))。 (3) 與NAND鏈之一列之汲極選擇電晶體的控制閘極之 SGD連接的汲極字線使其電壓下降至VDD。此將僅浮動程式 禁止NAND鏈，其中已關閉其汲極選擇電晶體，因為其位元 線電壓可與VDD相比（圖9(B)及9(F))。至於包含要程式化的 記憶體電晶體之NAND鏈，將不相對於其汲極中Ο V的位元 線電壓而關閉其汲極選擇電晶體。 (4) 未定址之NAND鏈中的記憶體電晶體使其控制閘極電 壓設定為VPASS，以完全將其關閉（圖9(C))。因為在浮動程 式禁止NAND鏈，所以施加於未定址記憶體電晶體的高 VPASS及VPGM增加其通道及電荷儲存元件中的電壓，從而禁 止程式化。 在程式化相位中： (5) 在此週期中，隨著程式禁止NAND鏈之位元線電壓繼 續上升至VDD，該電壓變化（在二段差上升之第二段差中）達 AVi(圖9(F))。在相同週期中，若程式NAND鏈的鄰居之一 係在程式禁止模式中，則現在使程式化NAND鏈之位元線電 壓可浮動，並能採用AVfocAVi耦合（圖9(G))。 將程式化電壓施加於選擇用於程式化的記憶體電晶體之 控制閘極（圖9(D))。將不程式化在程式禁止條件下的鏈（即 增加通道及電荷儲存單元）。 在放電相位中· (6)使各控制線及位元線可放電。 圖10為依據一項較佳具體實施例的流程圖，其顯示程式 96067.doc -28- 1295803 化鄰接記憶體儲存單 中得到程式禁止或封 誤之方法。 元之頁，同時最小化因該等單元去 鎖之個別記憶體電晶體而起的耦合= 所有位元程式化 步驟400 ••對於鄰接記憶體儲存單元之一頁而言，各單 。有"於控制閘極與由—源極和—汲極所界定的—通 區域之間的-電荷儲存單元’提供_可切換式麵合至各單 疋之該㈣的位元線，及與記憶體儲存單元之該頁的所有 控制閘極耦合的一字線。 位元線預充電 步驟41 〇 ·施加一最初、第一箱金雷 二 取仞乐預疋電壓於要啟用程式化的 該頁之指定記憶體儲存單元之位元線。 步驟420··施加-最初、第二預定電壓於要程式禁止的該 頁之未指定記憶體儲存單元之位元線。 步驟430 ·浮動程式啟用位元線，同時藉由預定電壓差將 程式禁止位元線從該第二預定電壓提高至第三預定電壓， 其中將預定電壓差之一預定部分耦合為任何相鄰、浮動、 程式啟用位元線之一偏移，並且該第三預定電壓啟用各程 式禁止記憶體儲存單元之通道的浮動。 程式化脈衝、確認及禁止 步驟440 :施加一程式化電壓脈衝於字線，以便程式化該 頁之指定記憶體儲存單元，其中該頁之未指定記憶體儲存 單元係依靠增加至程式禁止電壓條件的其浮動通道而得以 私式禁止’並且增加任何相鄰程式啟用記憶體單元所導致 96067.doc -29· 1295803 的擾動係由該偏移所補償。 步驟450 :確認在程式化條件下的選擇記憶體儲存單元。 乂驟460 ·重新^曰疋尚未被確認的任何記憶體儲存單元。 步驟470:是否已確認該頁之所有記憶體儲存單元？若未 確認，則返回至步驟420。若已確認，則進行至步驟48〇。 步驟480 :結束。 圖11為依據另一項較佳具體實施例的流程圖，其顯示程 式化鄰接δ己憶體儲存單元之一頁，同時最小化因該等單元 當中得到程式禁止或封鎖之個別記憶體電晶體而起的耦合 錯误之方法。此具體實施例類似於圖丨〇所示的具體實施 例’但在用於採用擾動偏移進行預充電的步驟中，增加通 道步驟先於浮動位元線步驟。 位元線預充電 步驟410 ·施加一最初、第一預定電壓於要啟用程式化 的該頁之指定記憶體儲存單元之位元線。 步驟420’ ：施加一最初、第二預定電壓於要得以程式禁 止的該頁之未指定記憶體儲存單元之位元線，該第二預定 電壓啟用各程式禁止記憶體儲存單元之位元線及通道的浮 動。 步驟430’ ：浮動程式啟用位元線，同時藉由預定電壓差 將程式禁止位元線從該第二預定電壓提高至第三預定電 壓，其中將預定電壓差之一預定部分耦合為任何相鄰、浮 動、程式啟用位元線之一偏移，並且該第三預定電壓啟用 各程式禁止記憶體儲存單元之通道的浮動。 96067.doc -30- 1295803 圖12解說實施本發明之各方面的較佳感測模組。感測模 組380包括位元線隔離電晶體5〇2、位元線下拉電路52〇、位 元線電壓箝610、讀出匯流排傳送閘極53〇、及感測放大器 600 〇 類似感測模組係揭示在共同待審及共同擁有的美國專利 申請案中，其名稱為「具改進感測之非揮發性記憶體及方 法」’由Addan_Raul Cernea及Yan Li於本申請案的同一天提 出申請。該共同待審申請案之整個揭示内容係以引用的方 式併入本文中。 一般而言，並列操作記憶體單元之一頁。因此並列操作 對應數量的感測模組。在一項具體實施例中，頁控制器54〇 便利地提供控制及時序信號給以並列操作的感測模組。 當由信號BLS啟用位元線隔離電晶體52〇時，感測模組 380可與記憶體單元10之位元線36連接。感測模組38〇藉由 感測放大器600而感測記憶體單元1〇之傳導電流，並採用感 測節點501鎖存作為數位電壓位準SEN2的讀取結果，而且 將該結果輸出至讀出匯流排2。 感測放大器600實質上包括第二電壓箝62〇、預充電電路 640、鑑別器或比較電路65〇及鎖存器66〇。鑑別器電路 包括專用電容器652。 感測模組3 8 0之一個特徵係在感測期間將恆定電壓供應 併入位元線。較佳由位元線電壓箝61〇實施此點。位元線電 壓箝610如二極體箝一樣操作，而電晶體612與位元線刊串 聯。將其閘極偏壓為恆定電壓BLC，其等於超過其臨界電 96067.doc 31 1295803 壓^的所需位元線電壓Vbl。採用此方法，其將位元線與感 測即點5G1隔離，並在程式化確認或讀取期間設定用於位元 線的怪定電壓位準，例如所需Vbl = 〇5至〇7伏特。一般將 位το線電壓位準m位準，以便其足夠低來避免較長 的預充電時間，而足夠高來避免接地雜訊及其他因素。 感測放大器600透過感測節點5〇1而感測傳導電流，並決 疋该傳導電流係高於還係低於預定數值。感測放大器採用 感測節點5(Π將作為信號咖2的以數位形式之感測結果輸 出至讀取匯流排532。 亦將實質上為信號SEN2之反轉狀態的數位控制信號mv 輸出以控制下拉電路520。當感測傳導電流高於預定值時， INV將為高而SEN2將為低。由下拉電路52〇加強此結果。下 拉電路520包括由控制信號INV所控制的11電晶體522，及由 控制信號GRS所控制的另一n電晶體55〇。當GRS信號變為低 而不管INV信號之狀態時，該GRS信號基本上使位元線％ 可得以浮動。在程式化期間，GRS信號變為高以使位元線 36可以被拉降至接地。當需要浮動位元線時，信號會 變為低。 圖8(H)至8(0)解說與本發明之特徵有關的圖12所示的較 佳感測模組之時序。關於其他發明特徵的較佳感測模組之 操作的詳細說明，已在共同待審及共同擁有的美國專利申 請案第10/254830號中多予以說明並主張專利權，其由 Adrian-Raul Cernea及Yan Li於2002年9月24日提出申請。今 參考申請案之整個揭示内容係以引用的方式併入本文中。 96067.doc -32- 1295803 在封鎖兩鄰居時具校正之替代具體實施例 如上文所說明，當NAND鏈中的記憶體單元係在程式化 條件下時，將其位元線及因此其通道保持為約接地電位。 當鬲程式化電壓出現在記憶體單元之控制閘極上時，其誘 導其浮動閘極上的高電壓。保持為約接地電位的通道有助 於最大化通道與浮動閘極之間的電位差，從而建立有利的 條件用於在其間傳送的穿隧電子，以影響程式化。 對於不再需要程式化的字線之相同組上的NAND鏈而 言，對其進行程式禁止或封鎖，而不管遭受其控制閘極上 的程式化電壓。藉由減小穿隧電位而完成此點。要得以程 式禁止的NAND鏈使其位元線從接地提高至Vdd。此可有效 地關閉沒極選擇電晶體並浮動NAND鏈之通道。隨著通道得 以浮動，通道將因為高程式化電壓出現在字線上而從接地 上升至較高電壓。此減小相關聯浮動閘極與通道之間的穿 隧電位來禁止程式化。

因此，總方案係對NAND鏈之通道進行接地，以建立有 利的條件來進行程式化並浮動通道來禁止程式化。然而如 上文所指出’若NAND鏈的鄰居係在程式禁止模式中，則藉 由該等鄰居之一或兩者之通道上的高電位而擾動在程式化 條件下的NAND鏈。上文所說明的方案藉由嘗試利用一種 「共同模式」取消中的相同數量，來調整在程式化條件下 的NAND鏈之位元線電壓，從而補償此擾動。藉由採用接地 而浮動位元線，並且當相鄰位元線電壓從零轉變為vDD時電 容式耦合該電壓之一部分，可完成該調整。當程式化NAND 96067.doc -33- 1295803 鏈使其鄰居處於程式禁止模式中時，將存在自二鄰居之位 元線的電容輛合貢獻。 圖13解說沿其中仍可能會出現第二級錯誤的NAND鏈之 一列的程式化組態。此出現在以下情況下：由亦在程式化 條件下的二鄰近鏈51、51’侧翼包圍在程式化條件下的 NAND鏈50’並由在程式禁止模式中的二緊密鄰近鏈52、52, 進一步側翼包圍該NAND鏈。以上說明的方案要求在程式化 條件下的鏈50、51及51，使其位元線36_〇、36_丨、36_丨，，採 用自其相鄰位兀線的接地電壓而得以浮動及電容式耦合。 此對於鄰近鏈51、5Γ而言較佳，因為將額外的耦合電壓 用以補償因緊密鄰近鏈52、52,之增加通道而起的擾動。然 而對於由鄰近鏈51、5Γ所側翼包圍的]^八]^1)鏈5〇而言，其 通道電壓應理想地為接地以提供最大程式化效率。若亦採 用接地浮動其位元線36_0,則其將獲得額外、非零電壓 △V〇，其係採用自鄰近鏈的位元線％]、36_i，之額外電壓 △Vi之一部份而麵合。 依據本發明之另一方面，當NAND鏈之一單元係在程式 化條件下，並且由亦在程式化條件下的二鄰近鄰居側翼包 圍NAND鏈時，迫使與NAND鏈耦合的位元線為一電壓，、以 便最大化該單元之浮動閘極與通道之間的電位差。在較佳 具體實施例中，此將需要將位元線設定為接地電位。此= 需要N A N D鏈認知其鄰居之狀態，即其係在程式化模式還係 程式禁止模式中。 ’' 在較佳具體實施例中，感測模組（例如圖丨2所示的感測模 96067.doc -34- 1295803 組380)控制位元線上的電壓。如上文所說明，感測模組380 並且尤其係與位元線36麵合的感測放大器600會產生控制 j吕號INV，其在程式化模式中時為高，而在程式禁止模式中 時為低。因此信號INV可用以向鄰居指示··與位元線3 6耦合 的NAND鏈係在程式化模式還係程式禁止模式中。 圖14解說其中各感測模組亦感測其鄰居之INV信號的感 測模組組態。分別由位元線36-1及36-1，側翼包圍位元線 36-0。將感測模組380-0與位元線36-0耦合，而將感測模組 3 80-1及380-Γ分別與位元線36-1及36-1’耦合。因為各感測 模組從其鄰近鄰居接收INV信號，所以感測模組38〇_〇分別 從感測模組380-1及380-1，接收INV信號，作為輸入信號 INVL及INVR。同樣地，將感測模組380-0之INV信號輸入感 測模組380-1及380-Γ。 圖12解說依據較佳具體實施例之感測模組，其回應用以 將位元線下拉至接地的相鄰狀態。實施此點係藉由用以將 節點523下拉至接地的任選位元線下拉電路56〇，取決於相 鄰狀態。當與位元線36耦合的NAND鏈係在程式化模式中 日π ’ INV為尚’而電晶體522在進行傳導以便將位元線與節 點5 2 31禺合。位元線下拉電路包括與接地串聯連接的二個卫 電晶體。分別由自相鄰感測模組380,及3 80，，的INV信號INVl 及11^乂11輸入而控制二個n電晶體之傳導。當兩鄰居係在程式 化模式中時，invl及invr將亦為高，從而下拉節點523， 並因此將位元線36拉降至接地。相反，若鄰居之一或多個 係在程式禁止模式中，則將不由電路560將節點523拉降至 96067.doc -35- 1295803 接地。 圖15解說一替代實施方案，苴中 禾，、T從鄰居之位元線的狀態 中直接取得指示鄰居係在程式化模式還係程式禁止模式令 的信號。當不易從相鄰感測模組中得到信號時，可利用此 方案。如上文所說明，當ΝΑΝ_係在程式化模式中時，將 其位元線電壓保持在約接地電位，而當nand鏈係在程式禁 止杈式中時，將其位元線電壓保持在。 虛擬INV信號產生測位元線電壓，並輸出虛擬 號VINV，其係在邏輯上等效於由感測模組所產生的 INV信號。虛擬INV信號產生器57〇包括p電晶體，其係 與用於輸出信號VINV的節點之上拉/下拉組態中的n電晶體 574串聯。p電晶體572係由其閘極中的電壓所微弱地上 拉。將位元線36,之電壓輸入n電晶體574之閘極。虛擬mv 信號產生器570實質上作為三態反相器，其在位元線％-丨具 有接近於接地的電壓（程式化模式）時輸出高VINV信號，而 在该電壓為vDD(程式禁止模式）時輸出低VINV信號。 在圖15所示的範例中，將VINV信號作為信號VINVl輸入 至相鄰感測模組380-0。因此採用信號INV或VINV，可將關 於程式化或程式禁止狀態的資訊與NAND鏈耦合的感測模 組380-0通信。在其相鄰NAND鏈之兩者均係在程式化模式 中的情況下’感測模組380-0經由位元線下拉電路560而將 位元線下拉至接地。 雖然已就某些具體實施例而說明本發明之各方面，但是 應瞭解本發明被授予受所附申請專利範圍之完全範圍所保 96067.doc -36- 1295803 護的權利。 【圖式簡單說明】 圖1示意性地解說以EEPROM單元的形式之 〈非揮發性記 憶體單元。 圖2示意性地解說組織成一 N AND單元或奉 〇 % —甲的電荷儲存 单元之一串。 單元陣列的範

圖3解說例如圖2所示的陣列之一 NAND 例 圖4示意性地解說依據本發明之一項具體實施例的一記 憶體裝置’其具有用以並列讀取及程式化記憶體翠元之一 頁的讀取/寫入電路。 圖4B解說圖4A所示的記憶體裝置之較佳配置。 圖5A解說沿圖2所示的方向5A-5A之記憶體電晶體，及電 荷儲存單元與字線之間以及電荷單元與通道之間的等效電 容之斷面透視圖。 圖5B不意性地解說圖5入所示的記憶體電晶體之電容耦 合，從而特定顯示因通道中的電壓及字線中的電壓而起的 電荷儲存單元中的電壓。 圖6A解說在二鄰近記憶體電晶體係皆在程式化模式中的 情況下，圖3所示的NAND單元之陣列之斷面透視圖。 圖6B解說類似於圖陣列之斷面透視圖，鄰近 冗憶體電晶體之一係在程式禁止模式中除外。 圖7示意性地表示二位元線之間藉由電容器的電容耦合。 圖8(A)至8(G)為依據本發明之第一具體實施例的時序 96067.doc -37- 1295803 圖，其解說在程式化操作期間藉由電容位元線對位元線輕 合之電壓補償方案。 圖陶至8⑼解說與本發明之特徵有關的圖㈣示的較

佳感測模組之時序。 X 圖9(A)至9(G)為依據本發明之第二具體實施例的時序 圖，其解說在程式化操作期間藉由電容位元線對位元 合之電壓補償方案。 圖10為依據一項較佳具體實施例的流程圖，其顯示程式 化鄰接記憶體儲存單元之一頁，同時最小化因該等單元^ 中得到程式禁止或封鎖之個別記憶體電晶體而起的耦合= 誤之方法。 圖11為依據另一項較佳具體實施例的流程圖，其顯示程 式化鄰接記憶體儲存單元之一頁，同時最小化因該等單元 當中得到程式禁止或封鎖之個別記憶體電晶體而起的耦合 錯誤之方法。 圖12解說實施本發明之各方面的較佳感測模組。 圖13解說沿其中仍可能會出現第二級錯誤的NAND鏈之 一列的程式化組態。 圖14解說其中各感測模組亦感測其鄰居之INV信號的感 測模組組態。 圖15解說一替代實施方案，其中從鄰近記憶體電晶體之 位元線的狀態中直接取得指示鄰居係在程式化模式還係程 式禁止模式中的信號。 【主要元件符號說明】 96067.doc •38- 1295803 10 記憶體單元 36 位元線 36， 位元線 36-0 位元線 36-1 位元線 36-11 位元線 36-2 位元線 36-3 位元線 50 NAND串/鏈 50-1 NAND 串 50-2 NAND 串 50-3 NAND 串 51 鏈 51， 鏈 52 鏈 52f 鍵 54 源極端子 5 6 汲極端子 60、"·、64 控制閘極/字線 70 電荷儲存單元 70-1 電荷儲存單元 70-2 電荷儲存單元 70-3 電荷儲存單元 80 通道 96067.doc -39- 1295803 80-1 通道 80-2 通道 80-3 通道 170 電路 300 記憶體單元 310 控制電路 312 狀態機 314 晶片上位址解碼 316 功率控制模組 330 列解碼器 330A 列解碼器 330B 列解碼器 360 行解碼器 360A 行解碼器 360B 行解碼器 370 讀取/寫入電路 370A 言買取/寫入電路 370B 言買取/寫入電路 380 感測模組 380， 感測模組 380，’ 感測模組 380-0 感測模組 380-1 感測模組 380-Γ 感測模組 96067.doc -40- 1295803 501 感測節點 502 隔離電晶體 520 下拉電路 522 η電晶體 523 節點 530 讀出匯流排傳送閘極 532 讀出匯流排 540 頁控制器 550 η電晶體 560 下拉電路 570 信號產生器 572 ρ電晶體 574 η電晶體 600 感測放大器 610 位元線電壓箝 612 電晶體 620 第二電壓箝 640 預充電電路 650 鑑別器電路 652 專用電容器 660 鎖存器 96067.doc -41 -

Claims (1)

1. Ι2938)Θ&297 號專射請案 一一―——,— 中文申請專利範圍替換本(97年i月）ύη , ——^十、申請專利範圍： 1. -種將具有互連控制間極的鄰接記憶體儲存單元之一頁 程式化為其目標狀態的方法’該方法用 體’其中該記憶體具有一記憶體健存單元陣列，各單： 具有介於-控制極與由-源極和1極所界㈣一通 =之間的一電荷餘存單元’及一可切換式麵合至該 /及極的位元線，該方法包括·· ⑷提供—可㈣式搞合至各記憶體儲存單元之該沒極 的位讀，及-與記憶體儲存單元之該頁的所有該等控 制閘極耦合的字線； ⑻施加-最初、第一預定電麼於要啟用程式化的該頁 之指定記憶體儲存單元之該等位元線； ⑷施加-最初、第二職電I於要得以程式禁止的該 頁之未扣疋記憶體儲存單元之該等位元線； H動該等程式啟用位元線，同時藉由預定電壓差 將忒4程式禁止位元線從該第二預定電壓提高至一第三 預定，其中將該預定電麼差之一預定部：麵合為： 可二鄰H程式啟隸元線之_偏移，並且該第三 預定電Μ啟用各程式禁止記憶體儲存單元之通道的浮動； ⑷施加-程式化電壓脈衝於該字線’以便程式化該頁 指定記憶體儲存單元，其中該頁之該等未指定記 憶體儲存單元係依靠增壓至—程式禁止電壓條件的其浮 =道而得以程式禁止，並且增壓任何相鄰程式啟用記 錯存單元所導致的—擾動係由該偏移所補償。 96067-970102.doc 1295803 2·如請求項1之方法，其進一步包括： (f) 確認在程式化條件下的該等被選定記憶體儲存單元； (g) 重新指定尚未被確認的任何記憶體儲存單元；及 ㈨重複⑷至（g)，直至記憶體儲存單元之該頁的全 已被確認。 3.如請求項!或2中任一項之方法，其中該浮動該等程式啟 用位70線先於各程式禁止記憶體儲存單元之該通道之該 4. 如請求項1或2中任-項之方法，其中該浮動該等程式啟 用位7G線係在各程式禁止記㈣料單元之該通道之該 浮動之後。 其中記憶體儲存單元之 5·如請求項1或2中任一項之方法 該頁形成該陣列之一列。 6. 如請求項1或2中任一項之方法，其 該頁形成該陣列之一列之一區段。 中記憶體儲存單元之 如請求項1或2中任一項之方法，其中 存單元之NAND鏈的一陣 的記憶體儲存單元，並且 其一頁當中的各NAND鏈 ，其中各記憶體儲存單元 該記憶體係組織為記憶體儲 列，各鏈具有複數個串聯連接 記憶體儲存單元之該頁係由自 之一記憶體儲存單元組成。 8. 如請求項1或2中任一項之方法 館存一個位元之資訊。 9. 如請求項1或2中任一項之方法 錯存一個以上的位元之資訊。 其中各記憶體儲存單元 96067-970102.doc 1295803 ίο 11. 12. \ 13. 14. 15. 其中該電荷儲存單元為 其中該電荷儲存單元為 其中該非揮發性記憶體 •如睛求項1或2中任一項之方法 一浮動閘極。 如請求項1或2中任一項之方法 一介電層。 如請求項1或2中任一項之方法 係以卡的形式。 如請求項1或2中任—項之方法，其進一步包括： 將一程式啟用位元線設定為一預定電位，無論何時該 位線具有亦得以程式啟用的二相鄰位元線，該電位 質上均最大化程式化效率。 如請求項13之方法，其中該預定電位為接地電位。 種用以將具有互連控制閘極的鄰接記憶體儲存單元之 -頁程式化為其目標狀態的程式化電路，該電路用於非 揮發性㈣體，其中該記憶體具有—記憶_存單元陣 列各單元具有介於一控制閘極與由一源極和一没極所 界定的一通道區域之間的一電荷儲存單元，及一可切換 式耦合至該汲極的位元線，該電路包括： -位元、線，其可㈣式麵合至各記憶體儲存單元之該 >及極； 一字線’其與記憶體儲存單元之㈣的所有該等控制 閘極麵合； 施加構件，其用以施加一最初、第一預定電壓於要啟 用程式化的該頁之指定記憶體儲存單元之該等位元線； 施加構件，其用以施加一最初、第二預定電壓於要得 96067-970102.doc 1295803 定記憶體儲存單元之該等位元 以程式禁止的該頁之未指 浮動構件， 其用以、:玄#A «Wr 妨 re，.-.，

   元之該通道的浮動； ^加構件，其用以施加一程式化電壓脈衝於該字線， 以便私式化該頁之該等指定記憶體儲存單元，其中該頁 之該等未指定記憶體儲存單元係依靠增加至一程式禁止 電堅條件的其浮動通道而得以程式禁止，並且增壓任何 相鄰程式啟用記憶體儲存單元所導致的—擾動係由該偏 移所補償。 16.如請求項15之程式化電路，其進一步包括： 。又定構件，其用以將一程式啟用位元線設定為一預定 電位，無論何時該位元線具有亦得以程式啟用的二相鄰 位凡線，該電位實質上最大化程式化效率。 17·如請求項16之程式化電路，其中該預定電位為接地電位。 1 8· 一種用以將具有互連控制閘極的鄰接記憶體儲存單元之 一頁程式化為其目標狀態的程式化電路，該電路用於非 揮發性纪憶體，其中該記憶體具有一記憶體健存單元陣 歹J各單元具有介於一控制閘極與由一源極和一沒極所 界定的一通道區域之間的一電荷儲存單元，及一可切換 96067-970lQ2.doc 1295803 該電路包括： 合至各記憶體儲存單元之該 式耦合至該汲極的位元線， 一位元線，其可切換式輕 汲極； 一字線， 閘極耗合； 其與記憶體儲存單 元之該頁的所有該等控制 一控制器及回應該控制器的一電源 該控制器指定要在該頁當 單元； 中得以程式化的記憶體儲存 吞亥電源施加一第一預定雷殿认亦 頂疋電壓於要啟用程式化的該頁之 該等指定記憶體儲存單元之該等位元線； 該電源施加-第二預定電麼於要得以程式禁止的該頁 之未指定記憶體儲存單元之該等位元線，· 開關，其回應用以浮動該等程式啟用位元線的該控制 器’同時該電源藉由-預定電職將該等程式禁止位元 線從該第二敎電壓提高至—第三狀電壓，其中將該 預疋電壓差之一預定部分耦合為任何相鄰、浮動、程式 啟用位元線之-偏移’並且該第三預定電壓啟用各程式 禁止冗憶體儲存單元之該通道的浮動；以及 19. 該電源施加一程式電壓脈衝於該字線，以便程式化該 頁之該專私疋記憶體儲存單元，其中該頁之該等未指定 冗憶體儲存單元係依靠增壓至一程式禁止電壓條件的其 洋動通道而得以程式禁止，並且增壓任何相鄰程式啟用 記憶體儲存單元所導致的一擾動係由該偏移所補償。 月求項18之程式化電路，其中該浮動該等程式啟用位 96067-970102.doc 1295803 元之該通道之該浮 元線先於各程式禁止記憶體儲存單 動0 20.如請求項18之程式化電路， 元線係在各程式禁止記憶體 之後。 21·如請求項18之程式化電路， 形成該陣列之一列。 其中該浮動該等程式啟用位 儲存單元之該通道之該浮動 其中記憶體儲存單元之該頁 22. 如請求項18之程式化電路，其中記憶體儲存單元之該頁 形成該陣列之一列之一區段。 23. 如請求項18之程式化電路，其中： 該記憶體係組織為記憶體儲存單元之财_鍵的一陣 列’各鏈具有複數個串聯連接的記憶體儲存單元，並且 記憶體儲存單元之該頁係由自其—頁當中的各NAND鏈 之 5己體儲存单元組成。 24. 如請求項18之程式化電路，其中各記憶體儲存單元儲存 一個位元之資訊。 25. 如請求項18之程式化電路，其中各記憶體儲存單元儲存 一個以上的位元之資訊。 26. 如請求項18之程式化電路，其中該電荷儲存單元為一浮 動閘極。 27. 如請求項18之程式化電路，其中該電荷儲存單元為一介 電層。 28. 如請示項18之程式化電路，其中該非揮發性記憶體係以 卡的形式。 96067-970102.doc 1295803 2 9 ·如凊求項1 8之程式化電路’其中要程式化的該等記憶體 儲存單元之各單元可與一位元線連接，並且該非揮發性 記憶體進一步包括： 一電壓源，其用以將該位元線設定為一預定電位，無 論何時該位元線具有與未禁止用於程式化的相鄰記憶體 儲存單元相關聯之二鄰近位元線，該電位實質上均最 化程式化效率。 30.如請求項29之程式化電路，其中該預定電位為接地電位。 96067-970102.doc 1295803 第093128297號專利申請案 中文圖式替換頁(95年3月） 务年3月Τ日修®正替換頁j m

   m. ADDR <-> ADDR 3SG 1 2 P 2SQ 231 K M I/O 主機/控制器 圖4A 96067.doc -4- 1295803 第093128297號專利申請案 中文圖式替換頁(95年3月） 紗如^修(更)正替裘頁 m 1 <-► 資料I/O 360B 370B 3ΖΩΔ 360A 資料，/〇 八 主機/控制器 圖4B 96067.doc 129綠Q328297號專利申請案 中文圖式替換頁(97年1月）

   96067-970102.doc -14- 1295803 第〇93128297號專利申請案^3月y日條(更)正替換頁 中文圖式替換頁(95年3月）f ____ BL_1 BL-0 BL-11

   380-1 380-0 380-1 圖14 BL-1 BL-0

   96067.doc -16-