KR100773742B1 - 저장 소자들 사이의 커플링 효과를 감소시킬 수 있는비휘발성 메모리 장치와 그 방법 - Google Patents

저장 소자들 사이의 커플링 효과를 감소시킬 수 있는비휘발성 메모리 장치와 그 방법 Download PDF

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KR100773742B1
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김기남
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Abstract

저장 소자들 사이의 커플링 효과를 감소시킬 수 있는 비휘발성 메모리 장치가 개시된다. 상기 비휘발성 메모리 장치는 다수의 서브 메모리 어레이들, 및 상기 다수의 서브 메모리 어레이들 중에서 대응되는 두 개의 서브 메모리 어레이 사이에 형성된 적어도 하나의 스트래핑 라인을 구비한다. 프로그램 동작은 선택된 워드라인에 인가되는 프로그램 전압에 따라 서브 메모리 어레이 단위로 프로그램된다. 따라서 상기 서브 메모리 어레이 단위로 프로그램되는 경우, 로우 방향에 의한 커플링 디스터브는 완전히 제거된다.
비휘발성 메모리 장치, 플레쉬 EEPROM

Description

저장 소자들 사이의 커플링 효과를 감소시킬 수 있는 비휘발성 메모리 장치와 그 방법{Non-volatile memory device and method for reducing effects of coupling between store elements}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 다수의 서브 메모리 어레이들을 구비하는 메모리 어레이의 블록도를 나타낸다.
도 2는 도 1에 도시된 메모리 어레이를 구비하는 비휘발성 메모리 장치의 블록도를 나타낸다.
도 3은 도 2에 도시된 서브 메모리 어레이의 프로그램되는 메모리 셀들의 순서를 나타내는 블록도인다.
도 4는 일반적인 메모리 셀들 사이의 커플링 효과를 설명하기 위한 개념도이다.
도 5a 내지 도 5d는 종래의 프로그램 방법들에 따라 프로그램된 경우 커플링 디스터브에 의하여 발생되는 최악의 경우의 메모리 셀의 문턱 전압의 산포들을 나타낸다.
도 6a는 본 발명의 실시예에 따른 서브 메모리 어레이들을 구비하는 메모리 어레이의 블록도를 나타내다.
도 6b는 스트래핑 라인의 구체적인 실시예를 나타낸다.
도 7은 본 발명의 실시예에 따른 서브 메모리 어레이들을 구비하는 메모리 어레이의 블록도를 나타내다.
도 8은 도 6a 또는 도 7에 도시된 메모리 어레이의 프로그램되는 메모리 셀들의 순서를 나타내는 도면이다.
도 9는 본 발명의 실시예에 따른 메모리 어레이를 구비하는 비휘발성 메모리 장치의 블록도를 나타낸다.
도 10은 본 발명의 실시예에 따른 메모리 어레이를 구비하는 비휘발성 메모리 장치의 블록도를 나타낸다.
도 11은 본 발명의 실시예에 따라 프로그램되는 경우 가로 방향의 커플링 디스터브를 설명하기 위한 도면이다.
도 12a 내지 도 12d는 본 발명의 실시예에 따라 프로그램된 경우 커플링 디스터브에 의하여 발생되는 최악의 경우의 메모리 셀의 문턱 전압의 산포들을 나타낸다.
도 13은 첫 번째 페이지 데이터의 프로그램 시이퀀스를 나타낸다.
도 14는 두 번째 페이지 데이터의 프로그램 시이퀀스를 나타낸다.
본 발명은 커플링 효과를 제거하기 위한 기술에 관한 것으로, 특히 저장 소자들 사이의 커플링 효과를 감소시킬 수 있는 비휘발성 메모리 장치와 그 방법에 관한 것이다.
도 1은 종래의 다수의 서브 메모리 어레이들을 구비하는 메모리 어레이의 블록도를 나타낸다. 도 1을 참조하면, 메모리 어레이(10)는 제1서브 메모리 어레이(11)와 제2서브 메모리 어레이(13)를 포함하는 다수의 서브 메모리 어레이들, 및 상기 서브 메모리 어레이들 중에서 대응되는 두 개의 서브 메모리 어레이들 사이에 비트 라인 방향(또는 칼럼 방향)으로 배치된 다수의 스트래핑 라인들(12)을 구비한다. 각각의 서브 메모리 어레이(11과 13)는 다수의 짝수 번째 비트 라인들과 다수의 홀수 번째 비트 라인들을 구비한다.
도 2는 도 1에 도시된 메모리 어레이를 구비하는 비휘발성 메모리 장치의 블록도를 나타낸다. 도 2를 참조하면, 비휘발성 메모리 장치(20)는 메모리 어레이 (10), 로우 디코더(12), 제어신호 발생회로(14), 스위칭 블록(16), 및 페이지 버퍼(18)를 구비한다.
메모리 어레이(10)의 제1서브 메모리 어레이(11)는 다수의 짝수 번째 비트라인들(BLe1, BLe2, ...), 및 다수의 홀수 번째 비트 라인들(BLo1, BLo2,...)을 구비한다. 각각의 셀 스트링들(cell string; 15)은 다수의 짝수 번째 비트 라인들(BLe1, BLe2, ...) 각각과 다수의 홀수 번째 비트 라인들(BLo1, BLo2,...) 각각에 접속된다. 셀 스트링들(15)을 NAND 스트링이라고도 한다.
각각의 셀 스트링(15)은 제1선택 트랜지스터, 제2선택 트랜지스터, 및 상기 제1선택 트랜지스터와 상기 제2선택 트랜지스터 사이에 직렬로 접속된 다수의 NAND 형 플레쉬 EEPROM (Electrically Erasable and Programmable Read Only Memory) 셀들을 구비한다. 상기 각각의 셀 스트링(15)을 형성하는 다수의 NAND 형 플레쉬 EEPROM 셀들 각각은 P형 영역(또는 N형 영역)에 형성된다. 상기 P형 영역은 P형 기판에 형성된 N형 웰(well) 내에 그리고 상기 N형 영역은 N형 기판에 형성된 P형 웰 내에 에 형성될 수 있다.
다수의 스트래핑 라인들(12)은 상기 P형 영역(또는 N형 영역)에 전압을 공급하기 위한 스트래핑 라인(strapping), 공통 소스 라인(common source line)에 전압을 공급하기 위한 스트래핑 라인, 더미 메모리 셀들에 연결된 비트 라인, 또는 컨택들(contacts)을 위한 스트래핑 라인을 포함한다. 다수의 스트래핑 라인들(12) 각각은 각각의 스트링이 접속된 비트 라인과 동일한 구조로 형성될 수 있다.
도 3은 도 2에 도시된 서브 메모리 어레이에서 프로그램되는 메모리 셀들의 순서를 나타내는 블록도이다. 즉, 순서가 동일한 메모리 셀들은 동일한 페이지 어드레스를 갖는다. 도 1 내지 도 3을 참조하여 각 서브 메모리 어레이(11 또는 13)를 프로그램하는 방법을 설명하면 다음과 같다.
제어신호 발생회로(14)로부터 출력된 제어신호에 응답하여 스위칭 블록(16)의 각 스위치(16-1과 16-3, 또는 16-5과 16-7)는 서브 메모리 어레이(11 또는 13)의 짝수 번째 비트 라인(BLe1과 BLe2 또는 BLe1'과 및 BLe2')과 각 데이터 저장 장치(18-1과 18-2, 또는 18-3과 18-4)만을 서로 접속시키거나, 또는 제어신호 발생회로(14)로부터 출력된 제어신호에 응답하여 스위칭 블록(16)의 각 스위치(16-2과 16-4, 또는 16-6과 16-8)는 각 서브 메모리 어레이(11 또는 13)의 홀 수 번째 비트 라인(BLo1과 BLo2, 또는 BLo1'과 BLo2')과 각 데이터 저장 장치(18-1과 18-2, 또는 18-3과 18-4)만을 서로 접속시킨다.
따라서, 프로그램 동작 또는 읽기 동작은 도 3에 도시된 바와 같이 홀수 번째 비트 라인들(odd)에 접속된 메모리 셀들만에 대하여 또는 짝수 번째 비트 라인들(even)에 접속된 메모리 셀들만에 대하여 진행된다. 여기서 프로그램되는 메모리 셀들의 순서는 0→1→2→3→4→5→6→7→8→9→10→11, ... 이다.
도 4는 일반적인 메모리 셀들 사이의 커플링 효과를 설명하기 위한 개념도이다. 도 4를 참조하면, 메모리 셀 어레이의 로우 방향(또는 가로 방향)으로 인접한 이웃 메모리 셀들 (예컨대, 짝수(even)의 셀들)의 문턱 전압의 변화(ΔVx)에 의해 선택된 메모리 셀(예컨대, 가운데 메모리 셀(odd))의 문턱 전압의 디스터브(이를 커플링 디스터브 또는 커플링 효과라고도 한다)가 일어난다.
상기 커플링 디스터브의 크기는 선택된 메모리 셀의 전하 저장 소자(charge storage element)와 로우 방향으로 인접한 메모리 셀들 각각의 전하 저장 소자(예컨대, 플로팅 게이트)에 의한 기생 커패시터의 크기(Cx)와 문턱 전압의 변화(ΔVx)의 곱에 즉, 2CxΔVx에 비례한다.
따라서, 상기 커플링 디스터브에 의하여 문턱 전압의 산포가 늘어지는(또는 완만해지는) 것은 줄이기 위하여 추가적인 프로그램 동작이 필요하므로 이는 메모리 셀에 스트레스(stress)를 증가시켜 메모리 셀, 더 나아가 비휘발성 메모리 장치의 신뢰성 특성을 악화시킨다.
도 5a 내지 도 5d는 종래의 프로그램 방법들에 따라 프로그램된 경우 커플링 디스터브에 의하여 발생되는 최악의 경우의 메모리 셀의 문턱 전압의 산포들을 나타낸다. 도 5a 내지 도 5d 각각에 표시된 숫자는 프로그램되는 메모리 셀들의 순서를 나타낸다.
도 5a는 워드라인(WL0)의 짝수 번째 메모리 셀들(even)이 3번째 프로그램되는 경우(예컨대, "11"상태에서 "01"상태로 프로그램되는 경우), 워드라인(WL0)의 최악의 경우의 셀(worst case cell, 예컨대 두 번째("2")로 프로그램된 메모리 셀)의 문턱 전압은 3번째("3")로 프로그램되는 메모리 셀들(즉, 로우 방향으로 인접하는 메모리 셀들)의 문턱 전압들의 변화(ΔVx1)에 영향을 받는 것을 나타낸다. 여기서, Vo10, Vo00, 및 Vo01은 프로그램 검증 동작시 사용되는 검증 레벨(verify level)을 나타낸다.
도 5b는 워드라인(WL1)의 짝수 번째 메모리 셀들(even)이 7번째로 프로그램되는 경우, 워드라인(WL0)의 최악의 경우의 셀의 문턱 전압은 로우 방향으로 인접하는 메모리 셀들의 문턱 전압들의 변화(ΔVx1), 컬럼 방향(또는 세로 방향)으로 인접하는 메모리 셀의 문턱 전압의 변화(ΔVy1), 및 대각선 방향으로 인접하는 메모리 셀들의 문턱 전압들의 변화(ΔVxy1)에 영향을 받는 것을 나타낸다. 또한, 워드라인(WL0)의 짝수 번째 메모리 셀들도 컬럼 방향으로 인접하는 메모리 셀의 문턱 전압의 변화(ΔVy1), 및 대각선 방향으로 인접하는 메모리 셀들의 문턱 전압들의 변화(ΔVxy1)에 영향을 받는 것을 나타낸다.
도 5c는 워드라인(WL0)의 짝수 번째 메모리 셀들(even)이 5번째로 프로그램 되는 경우(예컨대, "11"상태에서 "10"상태로 프로그램되는 경우), 워드라인(WL0)의 최악의 경우의 셀의 문턱 전압은 5번째("5")로 프로그램되는 메모리 셀들(예컨대, 로우 방향으로 인접하는 메모리 셀들)의 문턱 전압들의 변화(ΔVx2)에 영향을 받는 것을 나타낸다.
도 5d는 워드라인(WL1)의 짝수 번째 메모리 셀들(even)이 7번째로 프로그램되는 경우, 최악의 경우의 셀(예컨대 4번째 프로그램된 메모리 셀)의 문턱 전압은 로우 방향으로 인접하는 메모리 셀들의 문턱 전압의 변화(ΔVx2), 컬럼 방향으로 인접하는 워드라인(WL1)의 메모리 셀의 문턱 전압의 변화(ΔVy2), 및 대각선 방향으로 인접하고 워드라인(WL1)의 짝수 번째 메모리 셀들의 문턱 전압들의 변화(ΔVxy2)에 영향을 받는 것을 나타낸다. 또한, 워드라인(WL0)의 짝수 번째 메모리 셀들은 컬럼 방향으로 인접하는 워드라인(WL1)의 메모리 셀의 문턱 전압의 변화(ΔVy2), 및 대각선 방향으로 인접하고 워드라인(WL1)의 홀수 번째 메모리 셀들의 문턱 전압들의 변화(ΔVxy2)에 영향을 받는다.
도 5a 내지 도 5d를 참조하면, 최악의 경우의 셀의 문턱 전압은 로우 방향으로 인접하는 메모리 셀들 각각의 문턱 전압의 변화(ΔVx1, 또는 ΔVx2)에 영향을 받음을 일 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 저장 소자들 사이의 로우 방향의 커플링 효과를 감소시킬 수 있는 비휘발성 메모리 장치와 그 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 각각이 다수의 짝수 번째 비트 라인들 각각에 접속된 다수의 셀 스트링들과 각각이 다수의 홀수 번째 비트 라인들 각각에 접속된 다수의 셀 스트링들을 구비하는 1서브 메모리 어레이, 각각이 다수의 짝수 번째 비트 라인들 각각에 접속된 다수의 셀 스트링들과 각각이 다수의 홀수 번째 비트 라인들 각각에 접속된 다수의 셀 스트링들을 구비하는 제2서브 메모리 어레이, 및 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 칼럼(column) 방향으로 신장된 스트레핑 라인을 구비하는 메모리 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법은 프로그램될 페이지 데이터를 수신하는 단계; 및 상기 제1서브 메모리 어레이 또는 상기 제2서브 메모리 어레이를 구성하는 상기 다수의 짝수 번째 비트 라인들과 상기 다수의 홀수 번째 비트 라인들 각각으로 수신된 페이지 데이터에 상응하는 비트 라인 전압을 공급하여 서브 메모리 단위로 프로그램하는 단계를 구비한다.
비휘발성 메모리 장치의 동작 방법은 상기 짝수 번째 비트 라인들에 접속된 셀 스트링들로부터 프로그램된 페이지 데이터를 독출하여 검증하는 단계; 및 상기 홀수 번째 비트 라인들에 접속된 셀 스트링들로부터 프로그램된 페이지 데이터를 독출하여 검증하는 단계를 더 구비한다.
상기 기술적 과제를 달성하기 위한 제1서브 메모리 어레이, 제2서브 메모리 어레이, 및 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 칼럼(column) 방향으로 신장된 스트레핑 라인을 구비하는 메모리 어레이를 포함하는 비휘발성 메모리 장치에서 서브 메모리 단위로 프로그래밍하는 방법은 다수의 워드라인들 중에서 선택된 워드라인으로 제1동작 전압을 공급하고 나머지 워드라인들 각각으로 제2동작 전압을 공급하는 단계; 및 상기 제1서브 메모리 어레이를 구성하며 상기 선택된 워드라인에 접속된 다수의 메모리 셀들 모두를 제1데이터 세트로 동시에 프로그램하는 제1프로그램 동작, 또는 상기 제2서브 메모리 어레이를 구성하며 상기 선택된 워드라인에 접속된 다수의 메모리 셀들 모두를 제2데이터 세트로 동시에 프로그램하는 제2프로그램 동작 중에서 적어도 하나를 수행하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 각각이 다수의 제1비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하는 제1서브 메모리 어레이; 각각이 다수의 제2비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하는 제2서브 메모리 어레이; 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성된 스트래핑 라인; 다수의 데이터 저장 장치들을 포함하는 페이지 버퍼; 및 적어도 하나의 제어신호에 응답하여 상기 다수의 데이터 저장 장치들 각각과 상기 다수의 제1비트 라인들 각각을 동시에 접속시키는 제1스위칭 동작 또는 상기 다수의 데이터 저장 장치들 각각과 상기 다수의 제2비트 라인들 각각을 동시에 접속시키는 제2스위칭 동작을 수행하기 위한 스위칭 블록을 구비한다.
상기 스위칭 블록은 각각이 상기 다수의 제1비트 라인들 각각과 상기 다수의 데이터 저장 장치들 각각의 사이에 접속된 다수의 제1스위치들; 및 각각이 상기 다 수의 제2비트 라인들 각각과 상기 다수의 데이터 저장 장치들 각각의 사이에 접속된 다수의 제2스위치들을 구비한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 각각이 다수의 제1비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하는 제1서브 메모리 어레이, 각각이 다수의 제2비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하는 제2서브 메모리 어레이, 및 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성된 적어도 하나의 스트래핑 라인을 포함하는 메모리 어레이; 다수의 제1데이터 저장 장치들과 다수의 제2데이터 저장 장치들을 포함하는 페이지 버퍼; 및 적어도 하나의 제1제어신호에 응답하여 상기 다수의 제1데이터 저장 장치들 각각과 상기 다수의 제1비트 라인들 각각을 동시에 접속시키는 제1스위칭 동작, 또는 적어도 하나의 제2제어신호에 응답하여 상기 다수의 제2데이터 저장 장치들 각각과 상기 다수의 제2비트 라인들 각각을 동시에 접속시키는 제2스위칭 동작 중에서 적어도 하나를 수행하기 위한 스위칭 블록을 구비한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 제1그룹의 비트 라인들 각각에 접속된 셀 스트링들과 제2그룹의 비트 라인들 각각에 접속된 셀 스트링들을 구비하는 제1서브 메모리 어레이, 제3그룹의 비트 라인들 각각에 접속된 셀 스트링들과 제4그룹의 비트 라인들 각각에 접속된 셀 스트링들을 구비하는 제2서브 메모리 어레이, 및 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성된 스트래핑 라인을 구비하는 메모리 어레이; 제1그룹의 데이터 저 장 장치들과 제2그룹의 데이터 저장장치들을 포함하는 페이지 버퍼; 상기 제1그룹의 비트 라인들과 상기 제1그룹의 데이터 저장장치들 사이에 접속된 제1스위치들; 상기 제2그룹의 비트 라인들과 상기 제2그룹의 데이터 저장장치들 사이에 접속된 제2스위치들; 상기 제3그룹의 비트 라인들과 상기 제1그룹의 데이터 저장장치들 사이에 접속된 제3스위치들; 및 상기 제4그룹의 비트 라인들과 상기 제2그룹의 데이터 저장 장치들 사이에 접속된 제4스위치들을 구비한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 워드라인; 각각이 상기 워드라인에 접속되며 제1도전형 영역 내에 형성된 다수의 메모리 셀들을 구비하는 제1서브 메모리 어레이; 각각이 상기 워드라인에 접속되며 상기 제1도전형 영역 내에 형성된 다수의 메모리 셀들을 구비하는 제2서브 메모리 어레이; 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성되며 상기 제1도전형 영역에 전압을 공급하기 위한 스트래핑 라인; 및 프로그램 동작 시 적어도 하나의 제어신호에 응답하여 상기 제1서브 메모리 어레이의 상기 다수의 메모리 셀들로 제1페이지 데이터를 프로그램하는 제1프로그램 동작 또는 상기 제2서브 메모리 어레이의 상기 다수의 메모리 셀들로 제2페이지 데이터를 프로그램하는 제2프로그램 동작 중에서 적어도 하나를 수행하기 위한 프로그램 제어 블록을 구비한다.
상기 프로그램 제어 블록은 상기 프로그램 동작 시 상기 워드라인으로 프로그램 전압을 공급하기 위한 워드라인 구동회로; 상기 프로그램 동작 시, 각각이 프로그램될 데이터를 저장하기 위한 다수의 데이터 저장 장치들을 포함하는 페이지 버퍼; 및 상기 적어도 하나의 제어신호에 응답하여, 상기 제1프로그램 동작을 수행 하기 위하여 상기 제1서브 메모리 어레이의 상기 다수의 메모리 셀들 각각이 접속된 각각의 비트 라인과 상기 다수의 데이터 저장 장치들 각각을 동시에 접속시키기 위한 제1스위칭 동작 또는 상기 제2프로그램 동작을 수행하기 위하여 상기 제2서브 메모리 어레이의 상기 다수의 메모리 셀들 각각이 접속된 각각의 비트 라인과 상기 다수의 데이터 저장 장치들 각각을 동시에 접속시키기 위한 제2스위칭 동작 중에서 적어도 하나를 수행하기 위한 스위칭 블록을 구비한다. 상기 다수의 메모리 셀들 각각은 플레쉬 EEPROM로 구현될 수 있으며, 플레쉬 EEPROM은 전하의 값들을 저장하기 위한 플로팅 게이트를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6a는 본 발명의 실시예에 따른 서브 메모리 어레이들을 구비하는 메모리 어레이의 블록도를 나타내고, 도 6b는 스트래핑 라인의 구체적인 실시예를 나타낸다. 도 6a와 도 6b를 참조하면, 비휘발성 메모리 장치의 메모리 어레이(30)는 다수의 서브 메모리 블록들(30-1 내지 30-6)을 구비하며, 상기 다수의 서브 메모리 블록들 중에서 대응되는 두 개의 서브 메모리 블록들(30-1과 30-2, 30-2와 30-3, 30-3과 30-4, 30-4와 30-5, 및 30-5와 30-6) 사이에는 다수의 스트래핑 라인들 (strapping lines)이 비트 라인 방향(또는 칼럼 방향)으로 배열된다.
다수의 스트래핑 라인들(strapping lines; 31)은 공통 소스 라인에 전원을 공급하기 위한 스트래핑 라인, 메모리 셀들이 형성된 메모리 서브(sub) 영역(예컨대, P형 영역 또는 N형 영역)에 전압을 공급하기 위한 스트래핑 라인, 그리고 더미 메모리 셀들에 연결된 비트 라인을 포함한다. 다수의 스트래핑 라인들(31) 각각은 각각의 스트링이 접속된 비트 라인과 동일한 구조로 형성될 수 있다.
도 6a에서 하나의 서브 메모리 블록은 하나의 서브 메모리 어레이를 구성한다. 다수의 서브 메모리 블록들(30-1 내지 30-6) 각각은 다수의 짝수 번째 비트 라인들과 다수의 홀수 번째 비트 라인들을 구비한다.
도 7은 본 발명의 실시예에 따른 서브 메모리 어레이들을 구비하는 메모리 어레이의 블록도를 나타내다. 도 7을 참조하면, 비휘발성 메모리 장치의 메모리 어레이(32)는 다수의 서브 메모리 블록들(32-1 내지 32-6)을 구비하며, 상기 다수의 서브 메모리 블록들(32-1 내지 32-6) 중에서 대응되는 두 개의 서브 메모리 블록들(32-1과 32-2, 32-2와 32-3, 32-3과 32-4, 32-4와 32-5, 및 32-5와 32-6) 사이에는 적어도 하나의 스트래핑 라인이 비트 라인 방향으로 배열된다. 도 7에서 두 개의 서브 메모리 블록들(32-1과 32-2, 32-3과 32-4, 또는 32-5와 32-6)이 하나의 서브 메모리 어레이를 구성한다. 실시예에 따라 각 서브 메모리 어레이는 적어도 하나의 서브 메모리 블록들을 구비할 수 있다.
도 8은 도 6a 또는 도 7에 도시된 메모리 어레이의 프로그램되는 메모리 셀들의 순서를 나타내는 도면이다. 여기서, 프로그램 순서가 동일한 메모리 셀들은 동일한 페이지 어드레스를 갖는다. 도 8을 참조하면, 동일한 페이지 어드레스를 갖고 선택된 워드라인(예컨대, WL0)에 접속된 모든 메모리 셀들은 동시에 프로그램될 수 있다.
즉, 첫 번째 프로그램 시(예컨대, 첫 번째 페이지, 또는 LSB 프로그램 시)에 제1서브 메모리 어레이(30-3)의 제1워드라인(WL0)이 선택되고, 선택된 워드라인(WL0)으로 프로그램 전압이 공급되면 상기 선택된 워드라인(WL0)에 접속되고 동일한 페이지 어드레스에 의하여 선택된 제1서브 메모리 어레이(30-3)의 모든 메모리 셀들은 데이터 세트, 예컨대 제1페이지 데이터로 프로그램될 수 있다. 프로그램 후에는 짝수 번째 비트 라인들에 접속된 메모리 셀들과 홀수 번째 비트 라인들에 접속된 메모리 셀들에 대한 검증 동작이 번갈아 수행된다.
또한, 두 번째 프로그램 시(예컨대, 두 번째 페이지, 또는 MSB 프로그램 시)에 제2서브 메모리 어레이(30-4)의 제1워드라인(WL0)이 선택되고, 선택된 워드라인(WL0)으로 프로그램 전압이 공급되면 상기 선택된 워드라인(WL0)에 접속되고 동일한 페이지 어드레스에 의하여 선택된 제2서브 메모리 어레이(30-4)의 모든 메모리 셀들은 데이터 세트, 예컨대 제2페이지 데이터로 프로그램될 수 있다. 프로그램 후에는 짝수 번째 비트 라인들에 접속된 메모리 셀들과 홀수 번째 비트 라인들에 접속된 메모리 셀들에 대한 검증 동작이 번갈아 수행된다.
여기서, 제1서브 메모리 어레이(30-3)와 제2서브 메모리 어레이(30-4)의 모든 메모리 셀들 각각은 NAND 플레쉬 EEPROM 셀로 구현될 수 있고, SLC(single level cell) 또는 MLC(multi-level cell)로 구현될 수 있다. 즉, NAND 플레쉬 EEPROM 셀의 저장 소자, 즉 플로팅 게이트는 저장되는 전하의 값에 따라 적어도 1비트 이상을 저장할 수 있다.
도 8에 도시된 각 숫자("0" 내지 "11")는 프로그램(또는 기입(write))되는 메모리 셀들의 순서를 나타낸다. 즉, 본 발명에 따른 서브 메모리 어레이들(30-3 또는 30-4) 각각은 짝수 번째 비트 라인들과 홀수 번째 비트 라인들에 무관하게 동일한 페이지 어드레스에 의하여 동시에 프로그램될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 어레이를 구비하는 비휘발성 메모리 장치의 블록도를 나타낸다. 도 9를 참조하면, 비휘발성 메모리 장치(40)는 메모리 어레이(30), 로우 디코더(32), 제어신호 발생회로(34), 스위칭 블록(36), 및 페이지 버퍼(40)를 구비한다.
메모리 어레이(30)는 제1서브 메모리 어레이(30-3)와 제2서브 메모리 어레이(30-4)를 포함하는 다수의 서브 메모리 어레이들을 구비한다. 제1서브 메모리 어레이(30-3)는 다수의 셀 스트링들(15)을 구비하며, 상기 다수의 셀 스트링들(15) 각각은 다수의 제1비트 라인들(BLe1, BLo1, BLe2, BLo2, ...) 중에서 대응되는 비트 라인에 접속된다. 제2서브 메모리 어레이(30-4)는 다수의 셀 스트링들(15)을 구비하며, 상기 다수의 셀 스트링들(15) 각각은 다수의 제2비트 라인들(BLe1', BLo1', BLe2', BLo2', ...) 중에서 대응되는 비트 라인에 접속된다. 여기서 "BLe"는 짝수 번째 비트 라인을 의미하고 "BLo"는 홀수 번째 비트 라인을 의미한다.
당업계에서 잘 알려진 바와 같이 다수의 셀 스트링들(15) 각각은 제1선택 트랜지스터, 제2선택 트랜지스터, 및 상기 제1선택 트랜지스터와 상기 제2선택 트랜 지스터 사이에 직렬로 접속된 다수의 NAND 플레쉬 EEPROM 셀들을 구비한다.
제1서브 메모리 어레이(30-3)와 제2서브 메모리 어레이(30-4) 사이에는 적어도 하나의 스트래핑 라인이 비트 라인(또는 컬럼) 방향으로 신장 배치된다.
워드라인 구동회로로서의 기능을 수행할 수 있는 로우 디코더(32)는 로우 어드레스들에 응답하여 다수의 워드라인들(WL0 내지 WLn) 중에서 하나의 워드라인을 선택하고, 선택된 워드 라인으로 제1동작 전압을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압을 공급할 수 있다.
예컨대, 프로그램 동작 모드에서, 로우 디코더(32)는 선택된 워드라인으로 제1동작 전압(예컨대, 프로그램 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 패스 전압)을 공급할 수 있다. 상기 프로그램 전압은 15V 내지 20V일 수 있고, 상기 패스 전압은 10V일 수 있다.
또한, 읽기 동작 모드에서 로우 디코더(32)는 선택된 워드라인으로 제1동작 전압(예컨대, 접지 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 읽기 전압)을 공급할 수 있다. 상기 읽기 전압은 4.5V일 수 있다. 상기 프로그램 전압은 상기 패스 전압보다 높고, 상기 패스 전압은 상기 읽기 전압보다 높다.
제어신호 발생회로(34)는 적어도 하나의 제어신호(CS1 내지 CS4)를 발생할 수 있다. 또한, 제어신호 발생 회로(34)는 적어도 하나의 제1제어신호(CS1과 CS2)와 적어도 하나의 제2제어신호(CS3과 CS4)를 발생할 수 있다. 제어신호 발생회로(34)는 메모리 어레이(30)의 비트 라인들을 엑세스하기 위한 비트 라인 구동 회 로의 일부로서 또는 별도의 회로로서 구현될 수 있다.
즉, 제어신호 발생회로(34)는 다수의 스위치들(36-1과 36-3)을 스위칭하기 위한 제1제어신호(CS1), 다수의 스위치들(36-2와 36-4)을 스위칭하기 위한 제2제어신호(CS2), 다수의 스위치들(37-1과 37-3)을 스위칭하기 위한 제3제어신호(CS3), 또는 다수의 스위치들(37-2와 37-4)을 스위칭하기 위한 제4제어신호(CS4) 중에서 적어도 하나를 발생할 수 있다.
스위칭 블록(36)은 다수의 제1스위치들(36-1 내지 36-1)과 다수의 제2스위치들(37-1 내지 37-4)을 구비한다. 다수의 제1스위치들(36-1 내지 36-1) 각각이 MOS 트랜지스터로 구현되는 경우, 다수의 제1트랜지스터들(36-1 내지 36-4) 각각은 제1비트 라인들(BLe1, BLo1, BLe2, BLo2, ...) 중에서 대응되는 비트 라인과 다수의 데이터 저장 장치들(40-1 내지 40-4) 중에서 대응되는 데이터 저장 장치 사이에 접속될 수 있다.
예컨대, 트랜지스터(36-1)는 비트 라인(BLe1)과 데이터 저장 장치(40-1) 사이에 접속되고, 트랜지스터(36-2)는 비트 라인(BLo1)과 데이터 저장 장치(40-3) 사이에 접속되고, 트랜지스터(36-3)는 비트 라인(BLe2)과 데이터 저장 장치(40-2) 사이에 접속되고, 트랜지스터(36-4)는 비트 라인(BLo2)과 데이터 저장 장치(40-4) 사이에 접속될 수 있다.
다수의 제2스위치들(37-1 내지 37-1) 각각이 MOS 트랜지스터로 구현되는 경우, 다수의 제2트랜지스터들(37-1 내지 37-1) 각각은 다수의 제2비트라인들(BLe1', BLo1', BLe2', BLo2', ...) 중에서 대응되는 비트 라인과 다수의 데이터 저장 장치 들(40-1 내지 40-4) 중에서 대응되는 데이터 저장 장치 사이에 접속될 수 있다.
예컨대, 트랜지스터(37-1)는 비트 라인(BLe1')과 데이터 저장 장치(40-1) 사이에 접속되고, 트랜지스터(37-2)는 비트 라인(BLo1')과 데이터 저장 장치(40-3) 사이에 접속되고, 트랜지스터(37-3)는 비트 라인(BLe2')과 데이터 저장 장치(40-2) 사이에 접속되고, 트랜지스터(37-4)는 비트 라인(BLo2')과 데이터 저장 장치(40-4) 사이에 접속될 수 있다.
페이지 버퍼(40)는 다수의 데이터 저장 장치들(40-1 내지 40-4)을 구비한다. 다수의 데이터 저장 장치들(40-1 내지 40-4) 각각은 다수의 래치들을 구비하는 레지스터로 구현될 수 있다. 페이지 버퍼(40)는 프로그램 동작시 프로그램될 데이터 세트를 저장할 수 있고, 읽기 동작시 읽혀진 데이터 세트를 저장할 수 있고, 프로그램 검증 동작시 읽혀진 데이터 세트를 저장할 수 있다.
읽기 동작 모드에서, 다수의 데이터 저장 장치들(40-1 내지 40-4)은 다수의 제1비트 라인들(BLe1, BLo1, BLe2, BLo2, ...) 또는 다수의 제2비트라인들(BLe1', BLo1', BLe2', BLo2', ...)을 통하여 선택된 워드라인에 접속된 NAND 플레쉬 EEPROM 셀들에 저장된 데이터를 감지할 수 있다.
제어신호 발생회로(34)가 다수의 제1스위치들(36-1 내지 36-1) 각각을 동시에 턴-온시키기 위한 적어도 하나의 제어신호(CS1과 CS2)를 발생하는 경우, 프로그램 모드에서 다수의 데이터 저장 장치들(40-1 내지 40-4) 각각은 프로그램될 각각의 데이터에 따라 다수의 제1비트 라인들(BLe1, BLo1, BLe2, BLo2, ...) 각각으로 프로그램 금지 전압(예컨대, 전원 전압) 또는 프로그램 전압(예컨대, 접지 전압)을 동시에 공급할 수 있다.
따라서, 도 2에 도시된 비휘발성 메모리 장치와 달리 본 발명에 따른 비휘발성 메모리 장치는 제1서브 메모리 어레이(30-3)를 구성하며 선택된 워드라인에 접속된 모든 플레쉬 EEPROM 셀들을 동시에 프로그램할 수 있다. 그러므로, 도 11에 도시된 바와 같이 로우 방향(또는 x-방향)으로 인접한 메모리 셀들로부터 받는 커플링 디스터브(coupling disturb 또는 coupling disturbance)는 완전히 제거된다.
또한, 제어신호 발생회로(34)가 다수의 제2스위치들(37-1 내지 37-1) 각각을 동시에 턴-온시키기 위한 적어도 하나의 제어신호(CS3과 CS4)를 발생하는 경우, 프로그램 모드에서 다수의 데이터 저장 장치들(40-1 내지 40-4) 각각은 프로그램될 각각의 데이터에 따라 다수의 제2비트 라인들(BLe1', BLo1', BLe2', BLo2', ...)각각으로 프로그램 금지 전압 또는 프로그램 전압을 동시에 공급할 수 있다.
따라서, 도 2에 도시된 비휘발성 메모리 장치와 달리 본 발명에 따른 비휘발성 메모리 장치는 제2서브 메모리 어레이(30-4)를 구성하며 선택된 워드라인에 접속된 모든 플레쉬 EEPROM 셀들을 동시에 프로그램할 수 있다. 그러므로, 도 11에 도시된 바와 같이 로우 방향(또는 x-방향)으로 인접한 메모리 셀들로부터 받는 커플링 디스터브는 완전히 제거된다. 제어신호들(CS1 내지 CS4) 각각은 1비트(bit) 또는 그 이상의 비트들로 구현될 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 어레이를 구비하는 비휘발성 메모리 장치의 블록도를 나타낸다. 도 10에 도시된 비휘발성 메모리 장치(40')의 구조는 스위칭 블록(46)과 페이지 버퍼(50)를 제외하면 도 9에 도시된 비휘발성 메모리 장치의 구조와 동일하다.
스위칭 블록(46)은 다수의 제1스위치들(46-1 내지 46-1)과 다수의 제2스위치들(47-1 내지 47-4)을 구비한다. 다수의 제1스위치들(46-1 내지 46-1) 각각이 MOS 트랜지스터로 구현되는 경우, 다수의 제1트랜지스터들(46-1 내지 46-4) 각각은 제1비트 라인들(BLe1, BLo1, BLe2, BLo2, ...) 중에서 대응되는 비트 라인과 다수의 제1데이터 저장 장치들(51-1 내지 51-4) 중에서 대응되는 데이터 저장 장치 사이에 접속된다.
예컨대, 트랜지스터(46-1)는 비트 라인(BLe1)과 데이터 저장 장치(51-1) 사이에 접속되고, 트랜지스터(46-2)는 비트 라인(BLo1)과 데이터 저장 장치(51-2) 사이에 접속되고, 트랜지스터(46-3)는 비트 라인(BLe2)과 데이터 저장 장치(51-3) 사이에 접속되고, 트랜지스터(46-4)는 비트 라인(BLo2)과 데이터 저장 장치(51-4) 사이에 접속될 수 있다.
다수의 제2스위치들(47-1 내지 47-1) 각각이 MOS 트랜지스터로 구현되는 경우, 다수의 제2트랜지스터들(47-1 내지 47-1)) 각각은 다수의 제2비트라인들(BLe1', BLo1', BLe2', BLo2', ...) 중에서 대응되는 비트 라인과 다수의 제2데이터 저장 장치들(53-1 내지 53-4) 중에서 대응되는 데이터 저장 장치 사이에 접속된다.
예컨대, 예컨대, 트랜지스터(47-1)는 비트 라인(BLe1')과 데이터 저장 장치(53-1) 사이에 접속되고, 트랜지스터(47-2)는 비트 라인(BLo1')과 데이터 저장 장치(53-2) 사이에 접속되고, 트랜지스터(47-3)는 비트 라인(BLe2')과 데이터 저장 장치(53-3) 사이에 접속되고, 트랜지스터(47-4)는 비트 라인(BLo2')과 데이터 저장 장치(53-4) 사이에 접속될 수 있다.
페이지 버퍼(40)는 다수의 제1데이터 저장 장치들(51-1 내지 51-4)과 다수의 제2데이터 저장 장치들(53-1 내지 53-4)을 구비한다. 다수의 데이터 저장 장치들(51-1 내지 51-4, 및 53-1 내지 53-4) 각각은 적어도 하나의 래치를 구비하는 레지스터로 구현될 수 있다.
제어신호 발생회로(34)가 다수의 제1스위치들(46-1 내지 46-1)각각을 동시에 턴-온시키기 위한 적어도 하나의 제어신호(CS1과 CS2)를 발생하는 경우, 프로그램 모드에서 다수의 데이터 저장 장치들(51-1 내지 51-4) 각각은 프로그램될 각각의 데이터에 따라 제1서브 메모리 어레이(30-3)에 구현된 다수의 제1비트 라인들(BLe1, BLo1, BLe2, BLo2, ...) 각각으로 프로그램 금지 전압 또는 프로그램 전압을 동시에 공급할 수 있다.
따라서 제1서브 메모리 어레이(30-3)를 구성하며, 선택된 워드라인에 접속된 모든 플레쉬 EEPROM 셀들은 동시에 프로그램될 수 있다. 그러므로, 도 11에 도시된 바와 같이 로우 방향(또는 x-방향)에서 받는 커플링 디스터브는 완전히 제거된다.
또한, 제어신호 발생회로(34)가 다수의 제2스위치들(47-1 내지 47-1)각각을 동시에 턴-온시키기 위한 적어도 하나의 제어신호(CS3과 CS4)를 발생하는 경우, 프로그램 모드에서 다수의 데이터 저장 장치들(40-1 내지 40-4) 각각은 프로그램될 각각의 데이터에 따라 제2서브 메모리 어레이(30-4)에 구현된 다수의 제2비트 라인들(BLe1', BLo1', BLe2', BLo2', ...) 각각으로 프로그램 금지 전압 또는 프로그램 전압을 동시에 공급할 수 있다.
따라서 제2서브 메모리 어레이(30-4)를 구성하며, 선택된 워드라인에 접속된 모든 플레쉬 EEPROM 셀들은 동시에 프로그램될 수 있다. 그러므로, 도 11에 도시된 바와 같이 로우 방향(또는 x-방향)에서 받는 커플링 디스터브는 완전히 제거된다.
또한, 제어신호 발생회로(34)가 다수의 제1스위치들(46-1 내지 46-1)각각과 다수의 제2스위치들(47-1 내지 47-1)각각을 동시에 턴-온시키기 위한 적어도 하나의 제어신호(CS1 내지 CS4)를 발생하는 경우, 제1서브 메모리 어레이(30-3)와 제2서브 메모리 어레이(30-4)를 구성하며, 선택된 워드라인에 접속된 모든 플레쉬 EEPROM 셀들은 동시에 프로그램될 수 있다.
즉, 프로그램 동작 모드 (또는 읽기 동작 모드)에서 본 발명에 따른 비휘발성 메모리 장치는 제1서브 메모리 어레이(30-3)를 구성하는 선택된 워드라인에 접속된 모든 메모리 셀들을 동시에 프로그램(또는 읽기)할 수 있고, 제2서브 메모리 어레이(30-4)를 구성하는 선택된 모든 메모리 셀들을 동시에 프로그램(또는 읽기)할 수 있 수 있다.
또한, 프로그램 동작 모드 (또는 읽기 동작 모드)에서 본 발명에 따른 비휘발성 메모리 장치는 제1서브 메모리 어레이(30-3)와 제2서브 메모리 어레이(30-4) 위에 배치되며 선택된 워드라인에 접속된 모든 메모리 셀들을 동시에 프로그램(또는 읽기)할 수 있다.
프로그램 제어 블록은 프로그램 동작 시 적어도 하나의 제어신호(CS1 내지 CS4)에 응답하여 상기 제1서브 메모리 어레이(30-3)의 상기 다수의 메모리 셀들 모 두를 동시에 프로그램하는 제1프로그램 동작 또는 상기 제2서브 메모리 어레이(30-4)의 상기 다수의 메모리 셀들 모두를 동시에 프로그램하는 제2프로그램 동작 중에서 적어도 하나를 수행한다. 상기 프로그램 제어 블록은 워드라인 구동회로(32), 페이지 버퍼(40 또는 50), 및 스위칭 블록(36 또는 46)을 구비한다.
도 11은 본 발명의 실시예에 따라 프로그램되는 경우 가로 방향의 커플링 디스터브를 설명하기 위한 도면이다. 도 4와 도 11을 참조하면, 서브 메모리 블락의 워드라인(WL0)에 접속된 메모리 셀들이 동시에 프로그램되는 경우 로우 방향으로 영향을 받는 커플링 효과, 즉 커플링 디스터브는 완전히 제거될 수 있다.
도 12a 내지 도 12d는 본 발명의 실시예에 따라 프로그램된 경우 커플링 디스터브에 의하여 발생되는 최악의 경우의 메모리 셀의 문턱 전압의 산포들을 나타낸다.
도 5a와 도 12a, 도 5b와 도 12b, 도 5c와 도 12c, 또는 도 5d와 도 12d를 각각 비교하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치와 프로그램 방법에 따르면 로우 방향에 의한 커플링 디스터브 ΔVx1 또는 ΔVx2은 완전히 제거됨을 알 수 있다. 따라서 본 발명에 따른 비휘발성 메모리 장치는 커플링 디스터브를 제거하기 위한 별도의 재프로그램이 필요하지 않다. 따라서 메모리 셀의 신뢰성을 열화시키지 않고 고속으로 프로그램할 수 있다.
도 13은 첫 번째 페이지 데이터 프로그램 시이퀀스를 나타낸다. 일반적으로 프로그램 동작은 선택된 메모리 셀들의 플로팅 게이트들에 전자를 주입하는 프로그래밍 과정과 프로그램된 메모리 셀들이 원하는 적정 문턱 전압에 도달했는지를 검 증하는 프로그램 검증 동작으로 이루어진다.
도 9, 도 12, 및 도 13을 참조하면, 페이지 버퍼(40)에는 첫 번째 페이지 데이터가 로딩된다(S10). 제1서브 메모리 어레이(30-3)가 선택된 경우, 페이지 버퍼(40)에 로딩된 첫 번째 페이지 데이터는 다수의 스위치들(36-1 내지 36-4)을 통하여 제1서브 메모리 어레이(30-3)의 메모리 셀들로 동시에 프로그램된다(S20).
첫 번째 페이지 데이터가 제대로 프로그램되었는지를 확인하기 위한 프로그램 검증 동작시, 페이지 버퍼(40)는 제1제어신호(CS1)에 응답하여 턴-온된 스위치들(36-1과 36-3)을 통하여 짝수 번째 비트 라인들(BLe1과 BLe2)에 접속된 메모리 셀들에 프로그램된 데이터를 읽어 검증한다(S30). 그리고, 페이지 버퍼(40)는 제2제어신호(CS2)에 응답하여 턴-온된 스위치들(36-2과 36-4)을 통하여 홀수 번째 비트 라인들(BLo1과 BLo2)에 접속된 메모리 셀들에 프로그램된 데이터를 읽어 검증한다(S40).
S30단계와 S40단계를 통하여 첫 번째 페이지 데이터가 제1서브 메모리 어레이(30-3)에 성공적으로 프로그램된 경우 프로그램 동작은 종료되고, 그렇지 않은 경우 미리 정해진 프로그램 반복 회수의 범위 내에서 선택된 모든 메모리 셀들 각각에 대하여 원하는 문턱 전압에 도달할 때까지 S20단계 내지 S50단계를 수행한다.
본 발명에 따른 비휘발성 메모리 장치(40 또는 40')에서, 프로그램 동작은 서브 메모리 어레이 단위로 진행되고, 프로그램 검증 동작은 짝수 번째 비트 라인들과 홀수 번째 비트 라인들로 번갈아 진행될 수 있다.
또한, 도 13에 도시된 첫 번째 페이지 데이터 프로그램 동작은 LSB 프로그램 동작으로서 프로그램될 LSB 데이터에 따라 제1서브 메모리 어레이(30-3)의 모든 비트 라인들 각각으로 대응되는 제1비트 라인 전압(예컨대, 데이터 "1"을 프로그램하기 위한 전압 또는 데이터 "0"을 프로그램하기 위한 전압)을 공급하여 LSB 데이터를 프로그램하는 과정이다.
도 14는 두 번째 페이지 데이터 프로그램 시이퀀스를 나타낸다. 도 9, 도 12, 및 도 14를 참조하면, 페이지 버퍼(40)에는 두 번째 페이지 데이터가 로딩된다(S110). 제1서브 메모리 어레이(30-3)가 선택된 경우, 페이지 버퍼(40)는 제1서브 메모리 어레이(30-3)의 짝수 번째 비트 라인들에 접속된 메모리 셀들에 저장된 첫 번째 페이지 데이터를 독출(read)하고(S120) 제1서브 메모리 어레이(30-3)의 홀수 번째 비트 라인들에 접속된 메모리 셀들에 저장된 첫 번째 페이지 데이터를 독출한다(S130).
페이지 버퍼(40)는 로딩될 두 번째 페이지 데이터와 S120단계와 S130단계에서 독출된 데이터에 기초하여 두 번째 페이지 데이터를 프로그램한다(S140).
예컨대, 두 번째 페이지 데이터 프로그램 동작은 MSB 프로그램 동작으로서 LSB 프로그램 동작에 따라 제1서브 메모리 어레이(30-3)의 메모리 셀들로 프로그램된 LSB 데이터를 짝수 번째 비트 라인들과 홀수 번째 비트 라인들을 통하여 순차적으로 읽고, 읽혀진 LSB 데이터와 프로그램될 MSB 데이터에 기초하여 제1서브 메모리 어레이(30-3)의 모든 비트 라인들 각각으로 대응되는 제2비트 라인 전압(예컨대, 데이터 "1"을 프로그램하기 위한 전압 또는 데이터 "0"을 프로그램하기 위한 전압)을 공급하여 MSB 데이터를 프로그램하는 과정이다.
두 번째 페이지 데이터가 제대로 프로그램되었는지를 확인하기 위한 프로그램 검증 동작시, 페이지 버퍼(40)는 제1제어신호(CS1)에 응답하여 턴-온된 스위치들(36-1과 36-3)을 통하여 짝수 번째 비트 라인들(BLe1과 BLe2)에 접속된 메모리 셀들에 프로그램된 데이터를 읽어 검증한다(S150). 그리고, 페이지 버퍼(40)는 제2제어신호(CS2)에 응답하여 턴-온된 스위치들(36-2과 36-4)을 통하여 홀수 번째 비트 라인들(BLo1과 BLo2)에 접속된 메모리 셀들에 프로그램된 데이터를 읽어 검증한다(S160). S150단계와 S160단계를 통하여 두 번째 페이지 데이터가 제1서브 메모리 어레이(30-3)에 성공적으로 프로그램된 경우 프로그램 동작은 종료되고(S170), 그렇지 않은 경우 S140단계 내지 S170단계를 다시 수행한다.
즉, 두 번째 페이지 데이터 프로그램 동작은 서브 메모리 어레이 단위로 진행되고, 두 번째 페이지 데이터 프로그램 검증 동작은 짝수 번째 비트 라인들과 홀수 번째 비트 라인들 단위로 번갈아 진행될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 프로그램 방법을 이용하여 프로그램하는 경우, 로우 방향으로 인접하는 메모리 셀들의 문턱 전압의 변화에 따라 선택된 메 모리 셀의 문턱 전압의 변화는 상당히 또는 완전히 제거되는 효과가 있다.
따라서 본 발명에 따른 프로그램 방법을 이용하면 커플링 디스터브를 제거하기 위한 재프로그램이 필요하지 않으므로 메모리 셀의 신뢰성 특성이 열화되지 않는다. 그러므로 본 발명에 따른 비휘발성 메모리 장치는 고속으로 프로그램할 수 있다.

Claims (18)

  1. 각각이 다수의 짝수 번째 비트 라인들 각각에 접속된 다수의 셀 스트링들과 각각이 다수의 홀수 번째 비트 라인들 각각에 접속된 다수의 셀 스트링들을 구비하는 1서브 메모리 어레이, 각각이 다수의 짝수 번째 비트 라인들 각각에 접속된 다수의 셀 스트링들과 각각이 다수의 홀수 번째 비트 라인들 각각에 접속된 다수의 셀 스트링들을 구비하는 제2서브 메모리 어레이, 및 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 칼럼(column) 방향으로 신장된 스트레핑 라인을 구비하는 메모리 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    프로그램될 페이지 데이터를 수신하는 단계; 및
    상기 제1서브 메모리 어레이 또는 상기 제2서브 메모리 어레이를 구성하는 상기 다수의 짝수 번째 비트 라인들과 상기 다수의 홀수 번째 비트 라인들 각각으로 수신된 페이지 데이터에 상응하는 비트 라인 전압을 공급하여 서브 메모리 단위로 프로그램하는 단계를 구비하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 비휘발성 메모리 장치의 동작 방법은,
    상기 짝수 번째 비트 라인들에 접속된 셀 스트링들로부터 프로그램된 페이지 데이터를 검증하는 단계; 및
    상기 홀수 번째 비트 라인들에 접속된 셀 스트링들로부터 프로그램된 페이지 데이터를 검증하는 단계를 구비하는 비휘발성 메모리 장치의 동작 방법.
  3. 제1서브 메모리 어레이, 제2서브 메모리 어레이, 및 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 칼럼(column) 방향으로 신장된 스트레핑 라인을 구비하는 메모리 어레이를 포함하는 비휘발성 메모리 장치에서 서브 메모리 단위로 프로그래밍하는 방법에 있어서,
    다수의 워드라인들 중에서 선택된 워드라인으로 제1동작 전압을 공급하고 나머지 워드라인들 각각으로 제2동작 전압을 공급하는 단계; 및
    상기 제1서브 메모리 어레이를 구성하며 상기 선택된 워드라인에 접속된 다수의 메모리 셀들 모두를 제1데이터 세트로 동시에 프로그램하는 제1프로그램 동작, 또는 상기 제2서브 메모리 어레이를 구성하며 상기 선택된 워드라인에 접속된 다수의 메모리 셀들 모두를 제2데이터 세트로 동시에 프로그램하는 제2프로그램 동작 중에서 적어도 하나를 수행하는 단계를 구비하는 비휘발성 메모리 장치에서 서브 메모리 어레이 단위로 프로그램하는 방법.
  4. 제3항에 있어서, 상기 스트레핑 라인은 상기 제1서브 메모리 어레이를 구성하는 상기 다수의 메모리 셀들 또는 상기 제2서브 메모리 어레이를 구성하는 상기 다수의 메모리 셀들이 형성된 영역에 전압을 공급하기 위한 스트래핑 라인인 비휘발성 메모리 장치에서 서브 메모리 어레이 단위로 프로그램하는 방법.
  5. 제3항에 있어서, 상기 스트레핑 라인은 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성된 더미 셀 스트링과 접속된 더미 비트 라인인 비휘발성 메모리 장치에서 서브 메모리 어레이 단위로 프로그램하는 방법.
  6. 각각이 다수의 제1비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하는 제1서브 메모리 어레이;
    각각이 다수의 제2비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하는 제2서브 메모리 어레이;
    상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성된 스트래핑 라인;
    다수의 데이터 저장 장치들을 포함하는 페이지 버퍼; 및
    적어도 하나의 제어신호에 응답하여 상기 다수의 데이터 저장 장치들 각각과 상기 다수의 제1비트 라인들 각각을 동시에 접속시키는 제1스위칭 동작 또는 상기 다수의 데이터 저장 장치들 각각과 상기 다수의 제2비트 라인들 각각을 동시에 접속시키는 제2스위칭 동작을 수행하기 위한 스위칭 블록을 구비하는 비휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 스위칭 블록은,
    각각이 상기 다수의 제1비트 라인들 각각과 상기 다수의 데이터 저장 장치들 각각의 사이에 접속된 다수의 제1스위치들; 및
    각각이 상기 다수의 제2비트 라인들 각각과 상기 다수의 데이터 저장 장치들 각각의 사이에 접속된 다수의 제2스위치들을 구비하는 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 비휘발성 메모리 장치는,
    상기 다수의 제1스위치들 각각을 동시에 온(on)시키기 위한 상기 제1스위칭 동작 또는 상기 다수의 제2스위치들 각각을 동시에 온시키기 위한 상기 제2스위칭 동작이 수행되도록 상기 적어도 하나의 제어신호를 발생하기 위한 제어신호 발생회로를 더 구비하는 비휘발성 메모리 장치.
  9. 제6항에 있어서, 상기 스트래핑 라인은,
    상기 제1서브 메모리 어레이의 상기 다수의 셀 스트링들 각각을 구성하는 다수의 메모리 셀들 또는 상기 제2서브 메모리 어레이의 상기 다수의 셀 스트링들 각각을 구성하는 다수의 메모리 셀들이 형성된 영역에 전압을 공급하는 비휘발성 메모리 장치.
  10. 각각이 다수의 제1비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하는 제1서브 메모리 어레이, 각각이 다수의 제2비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하는 제2서브 메모리 어레이, 및 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성된 적어도 하나의 스트래핑 라인을 포함하는 메모리 어레이;
    다수의 제1데이터 저장 장치들과 다수의 제2데이터 저장 장치들을 포함하는 페이지 버퍼; 및
    적어도 하나의 제1제어신호에 응답하여 상기 다수의 제1데이터 저장 장치들 각각과 상기 다수의 제1비트 라인들 각각을 동시에 접속시키는 제1스위칭 동작, 또는 적어도 하나의 제2제어신호에 응답하여 상기 다수의 제2데이터 저장 장치들 각각과 상기 다수의 제2비트 라인들 각각을 동시에 접속시키는 제2스위칭 동작 중에서 적어도 하나를 수행하기 위한 스위칭 블록을 구비하는 비휘발성 메모리 장치.
  11. 제10항에 있어서, 상기 스위칭 블록은,
    각각이 상기 다수의 제1데이터 저장 장치들 각각과 상기 다수의 제1비트 라인들 각각의 사이에 접속된 다수의 제1스위치들; 및
    각각이 상기 다수의 제2데이터 저장 장치들 각각과 상기 다수의 제2비트 라인들 각각의 사이에 접속된 다수의 제2스위치들을 구비하는 비휘발성 메모리 장치.
  12. 제11항에 있어서, 상기 비휘발성 메모리 장치는,
    상기 다수의 제1스위치들 각각을 동시에 온(on)시키기 위한 상기 적어도 하나의 제1제어신호, 또는 상기 다수의 제2스위치들 각각을 동시에 온시키기 위한 상기 적어도 하나의 제2제어신호 중에서 적어도 어느 하나를 발생하기 위한 제어신호 발생회로를 더 구비하는 비휘발성 메모리 장치.
  13. 제1그룹의 비트 라인들 각각에 접속된 셀 스트링들과 제2그룹의 비트 라인들 각각에 접속된 셀 스트링들을 구비하는 제1서브 메모리 어레이, 제3그룹의 비트 라인들 각각에 접속된 셀 스트링들과 제4그룹의 비트 라인들 각각에 접속된 셀 스트링들을 구비하는 제2서브 메모리 어레이, 및 상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성된 스트래핑 라인을 구비하는 메모리 어레이;
    제1그룹의 데이터 저장 장치들과 제2그룹의 데이터 저장장치들을 포함하는 페이지 버퍼;
    상기 제1그룹의 비트 라인들과 상기 제1그룹의 데이터 저장장치들 사이에 접속된 제1스위치들;
    상기 제2그룹의 비트 라인들과 상기 제2그룹의 데이터 저장장치들 사이에 접속된 제2스위치들;
    상기 제3그룹의 비트 라인들과 상기 제1그룹의 데이터 저장장치들 사이에 접속된 제3스위치들; 및
    상기 제4그룹의 비트 라인들과 상기 제2그룹의 데이터 저장 장치들 사이에 접속된 제4스위치들을 구비하는 비휘발성 메모리 장치.
  14. 제13항에 있어서, 상기 비휘발성 메모리 장치는,
    상기 제1스위치들을 온시키기 위한 제1제어신호, 상기 제2스위치들을 온시키기 위한 제2제어신호, 상기 제3스위치들을 온시키기 위한 제3제어신호, 또는 상기 제4스위치들을 온시키기 위한 제4제어신호 중에서 적어도 하나를 출력하기 위한 제 어신호 발생회로(34)를 더 구비하는 비휘발성 메모리 장치.
  15. 워드라인;
    각각이 상기 워드라인에 접속되며 제1도전형 영역 내에 형성된 다수의 메모리 셀들을 구비하는 제1서브 메모리 어레이;
    각각이 상기 워드라인에 접속되며 상기 제1도전형 영역 내에 형성된 다수의 메모리 셀들을 구비하는 제2서브 메모리 어레이;
    상기 제1서브 메모리 어레이와 상기 제2서브 메모리 어레이 사이에 형성되며 상기 제1도전형 영역에 전압을 공급하기 위한 스트래핑 라인; 및
    프로그램 동작 시 적어도 하나의 제어신호에 응답하여 상기 제1서브 메모리 어레이의 상기 다수의 메모리 셀들로 제1페이지 데이터를 프로그램하는 제1프로그램 동작 또는 상기 제2서브 메모리 어레이의 상기 다수의 메모리 셀들로 제2페이지 데이터를 프로그램하는 제2프로그램 동작 중에서 적어도 하나를 수행하기 위한 프로그램 제어 블록을 구비하는 비휘발성 메모리 장치.
  16. 제15항에 있어서, 상기 프로그램 제어 블록은,
    상기 프로그램 동작 시, 상기 워드라인으로 프로그램 전압을 공급하기 위한 워드라인 구동회로;
    상기 프로그램 동작 시, 각각이 프로그램될 데이터를 저장하기 위한 다수의 데이터 저장 장치들을 포함하는 페이지 버퍼; 및
    상기 적어도 하나의 제어신호에 응답하여, 상기 제1프로그램 동작을 수행하기 위하여 상기 제1서브 메모리 어레이의 상기 다수의 메모리 셀들 각각이 접속된 각각의 비트 라인과 상기 다수의 데이터 저장 장치들 각각을 동시에 접속시키기 위한 제1스위칭 동작 또는 상기 제2프로그램 동작을 수행하기 위하여 상기 제2서브 메모리 어레이의 상기 다수의 메모리 셀들 각각이 접속된 각각의 비트 라인과 상기 다수의 데이터 저장 장치들 각각을 동시에 접속시키기 위한 제2스위칭 동작 중에서 적어도 하나를 수행하기 위한 스위칭 블록을 구비하는 비휘발성 메모리 장치.
  17. 제16항에 있어서, 상기 스위칭 블록은,
    각각이 상기 제1서브 메모리 어레이의 상기 다수의 메모리 셀들 각각이 접속된 상기 각각의 비트 라인과 상기 다수의 데이터 저장 장치들 중에서 대응되는 데이터 저장 장치 사이에 접속된 다수의 제1스위치들; 및
    각각이 상기 제2서브 메모리 어레이의 상기 다수의 메모리 셀들 각각이 접속된 상기 각각의 비트 라인과 상기 다수의 데이터 저장 장치들 중에서 대응되는 데이터 저장 장치 사이에 접속된 다수의 제2스위치들을 구비하는 비휘발성 메모리 장치.
  18. 제15항에 있어서, 상기 다수의 메모리 셀들 각각은 플레쉬 EEPROM이고, 상기 플레쉬 EEPROM은 전하의 값들을 저장하기 위한 플로팅 게이트를 구비하는 비휘발성 메모리 장치.
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