JP7378563B2 - プログラム障害を低減できるメモリデバイスとその消去方法 - Google Patents
プログラム障害を低減できるメモリデバイスとその消去方法 Download PDFInfo
- Publication number
- JP7378563B2 JP7378563B2 JP2022175633A JP2022175633A JP7378563B2 JP 7378563 B2 JP7378563 B2 JP 7378563B2 JP 2022175633 A JP2022175633 A JP 2022175633A JP 2022175633 A JP2022175633 A JP 2022175633A JP 7378563 B2 JP7378563 B2 JP 7378563B2
- Authority
- JP
- Japan
- Prior art keywords
- special
- memory cells
- memory cell
- special memory
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 55
- 238000012795 verification Methods 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims 24
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000007667 floating Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
- G11C11/5635—Erasing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3472—Circuits or methods to verify correct erasure of nonvolatile memory cells whilst erasing is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
ステップS302:コントローラ10は特別なメモリセルを検証する。
ステップS304:少なくとも1つの特別なメモリセルが検証に失敗したか?失敗した場合、ステップS305に進み、失敗していない場合、ステップS308に進む。
ステップS305:リセットプリファレンスは有効か?有効である場合、ステップS306に進み、有効でない場合、方法300を終了する。
ステップS306:コントローラ10は、少なくとも1つの特別なメモリセルをリセットし、ステップS308に進む。
ステップS308:コントローラ10は、メインメモリセルを消去し、方法300を終了する。
ステップ402:コントローラ10は、下方検証レベルを使用して特別なメモリセルを検証する。
ステップ404:少なくとも1つの特別なメモリセルのしきい値電圧が下方検証レベルより低いか?低い場合、ステップS406に進み、低くない場合、ステップS408に進む。
ステップS406:コントローラ10は、プログラムパルスを少なくとも1つの特別なメモリセルに印加し、ステップS408に進む。
ステップS408:コントローラ10は、上方検証レベルを使用して特別なメモリセルを検証する。
ステップS410:少なくとも1つの特別なメモリセルのしきい値電圧が上方検証レベルより高いか?高い場合、ステップS412に進み、高くない場合、方法400を終了する。
ステップS412:コントローラ10は、少なくとも1つの特別なメモリセルについてソフト消去動作を実行し、方法400を終了する。
ステップS502:コントローラ10はメインメモリセルを消去する。
ステップS504:コントローラ10は特別なメモリセルを検証する。
ステップS506:少なくとも1つの特別なメモリセルが検証に失敗したか?失敗した場合、ステップS507に進み、失敗していない場合、方法500を終了する。
ステップS507:リセットプリファレンスは有効か?有効である場合、ステップS508に進み、有効でない場合、方法500を終了する。
ステップS508:コントローラ10は少なくとも1つの特別なメモリセルをリセットして、方法500を終了する。
ステップS602:コントローラ10は、特別なメモリセルを検証する。
ステップS604:少なくとも1つの特別なメモリセルのしきい値電圧は上方検証レベルより高いか、下方検証レベルより低いか?上方検証レベルより高いか、下方検証レベルより低い場合、ステップS606に進み、そうでない場合、方法600を終了する。
ステップS606:コントローラ10は、特別なメモリセルおよびメインメモリセルを消去する。
ステップS608:コントローラ10は、特別なメモリセルをプログラムし、方法600を終了する。
コントローラ12
メモリ回路14
Claims (19)
- メモリセルのストリングを備えるメモリデバイスであって、
前記メモリセルのストリングが、
直列に結合された複数の特別なメモリセルであって、前記複数の特別なメモリセルの1つがトップ選択セルまたはダミーメモリセルを含む、複数の特別なメモリセルと、
データを格納するための、直列に結合された複数のメインメモリセルであって、前記複数のメインメモリセルの1つが、前記複数の特別なメモリセルの1つに結合されている、複数のメインメモリセルと、
前記複数の特別なメモリセルにそれぞれ結合された複数の特別なワードラインと、
前記複数のメインメモリセルにそれぞれ結合された複数のメインワードラインと、
前記複数の特別なワードラインおよび前記複数のメインワードラインに結合された周辺回路とを備え、前記周辺回路が、前記複数の特別なメモリセルの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するように構成される、メモリデバイス。 - 前記周辺回路が、前記複数のメインメモリセルを消去する前に、前記少なくとも1つの特別なメモリセルが故障しているかどうかを検証し、前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットし、前記複数のメインメモリセルを消去するように構成される、請求項1に記載のメモリデバイス。
- 前記周辺回路が、検証レベルを使用して前記複数の特別なメモリセルを検証し、前記少なくとも1つの特別なメモリセルのしきい値電圧が検証レベルより低いとき、前記周辺回路は、前記少なくとも1つの特別なメモリセルにプログラムパルスを印加する、請求項2に記載のメモリデバイス。
- 前記周辺回路が、検証レベルを使用して前記複数の特別なメモリセルを検証し、前記少なくとも1つの特別なメモリセルのしきい値電圧が検証レベルより高いとき、前記周辺回路は、前記少なくとも1つの特別なメモリセルに対してソフト消去動作を実行する、請求項2に記載のメモリデバイス。
- 前記周辺回路が、前記少なくとも1つの特別なメモリセルが故障しているかどうかを検証する前に、前記複数のメインメモリセルを消去するように構成される、請求項1に記載のメモリデバイス。
- 前記周辺回路が、前記複数の特別なメモリセルおよび前記複数のメインメモリセルを消去し、前記少なくとも1つの特別なメモリセルが故障している場合、前記複数の特別なメモリセルにプログラムパルスを印加するように構成される、請求項5に記載のメモリデバイス。
- 前記複数の特別なメモリセルが、
前記複数の特別なメモリセルの一端に配置された選択トランジスタと、
前記選択トランジスタに結合されたダミーメモリセルとを備え、
前記複数の特別なワードラインが、
前記選択トランジスタに結合された選択ワードラインと、
前記ダミーメモリセルに結合されたダミーワードラインとを備える、請求項1に記載のメモリデバイス。 - 前記少なくとも1つの特別なメモリセルが前記選択トランジスタを備える、請求項7に記載のメモリデバイス。
- 前記少なくとも1つの特別なメモリセルが前記ダミーメモリセルを備える、請求項7に記載のメモリデバイス。
- 前記メモリデバイスが、3次元NANDフラッシュメモリデバイスである、請求項1に記載のメモリデバイス。
- メモリデバイスで使用される消去方法であって、前記メモリデバイスが、メモリセルのストリングおよび周辺回路を備え、前記メモリセルのストリングが複数の特別なメモリセルと、データを格納するための複数のメインメモリセルとを備え、前記複数の特別なメモリセルの1つがトップ選択セルまたはダミーメモリセルを含み、前記消去方法が、
前記周辺回路が、前記複数の特別なメモリセルのうちの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するステップを含む、方法。 - 前記周辺回路が前記複数のメインメモリセルを消去する前に、前記周辺回路が、前記少なくとも1つの特別なメモリセルが故障しているかどうかを検証し、前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットし、前記複数のメインメモリセルを消去する、請求項11に記載の方法。
- 前記周辺回路が、前記複数の特別なメモリセルのうちの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するステップが、
前記周辺回路が、検証レベルを使用して前記複数の特別なメモリセルを検証するステップを含み、
前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットするステップが、
前記少なくとも1つの特別なメモリセルのしきい値電圧が、前記検証レベルより低いとき、前記周辺回路が、前記少なくとも1つの特別なメモリセルにプログラムパルスを印加するステップを含む、請求項12に記載の方法。 - 前記周辺回路が、前記複数の特別なメモリセルのうちの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するステップが、
前記周辺回路が、検証レベルを使用して前記複数の特別なメモリセルを検証するステップを含み、
前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットするステップが、
前記少なくとも1つの特別なメモリセルのしきい値電圧が、前記検証レベルより高いとき、前記周辺回路が、前記故障した特別なメモリセルに対してソフト消去動作を実行するステップを含む、請求項12に記載の方法。 - 前記周辺回路が、前記複数のメインメモリセルを消去することは、前記少なくとも1つの特別なメモリセルが故障しているかどうかを前記周辺回路が検証する前に実行される、請求項11に記載の方法。
- 前記周辺回路が、前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットするステップが、
前記周辺回路が、前記複数の特別なメモリセルおよび前記複数のメインメモリセルを消去し、前記特別なメモリセルにプログラムパルスを印加するステップを含む、請求項15に記載の方法。 - 前記複数の特別なメモリセルが、
メモリセルの前記ストリングの一端に配置された選択トランジスタと、
前記選択トランジスタと前記複数のメインメモリセルの1つとに結合されたダミーメモリセルとを備え、
前記複数の特別なワードラインが、
前記選択トランジスタに結合された選択ワードラインと、
前記ダミーメモリセルに結合されたダミーワードラインとを備える、請求項11に記載の方法。 - 前記少なくとも1つの特別なメモリセルが前記選択トランジスタを備える、請求項17に記載の方法。
- 前記メモリデバイスが、3次元NANDフラッシュメモリデバイスである、請求項11に記載の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022175633A JP7378563B2 (ja) | 2019-11-14 | 2022-11-01 | プログラム障害を低減できるメモリデバイスとその消去方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/118332 WO2021092830A1 (en) | 2019-11-14 | 2019-11-14 | Memory device capable of reducing program disturbance and erasing method thereof |
JP2021570497A JP7171949B2 (ja) | 2019-11-14 | 2019-11-14 | プログラム障害を低減できるメモリデバイスとその消去方法 |
JP2022175633A JP7378563B2 (ja) | 2019-11-14 | 2022-11-01 | プログラム障害を低減できるメモリデバイスとその消去方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021570497A Division JP7171949B2 (ja) | 2019-11-14 | 2019-11-14 | プログラム障害を低減できるメモリデバイスとその消去方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023001227A JP2023001227A (ja) | 2023-01-04 |
JP7378563B2 true JP7378563B2 (ja) | 2023-11-13 |
Family
ID=70080502
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021570497A Active JP7171949B2 (ja) | 2019-11-14 | 2019-11-14 | プログラム障害を低減できるメモリデバイスとその消去方法 |
JP2022175633A Active JP7378563B2 (ja) | 2019-11-14 | 2022-11-01 | プログラム障害を低減できるメモリデバイスとその消去方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021570497A Active JP7171949B2 (ja) | 2019-11-14 | 2019-11-14 | プログラム障害を低減できるメモリデバイスとその消去方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US10998063B1 (ja) |
EP (1) | EP3953938A4 (ja) |
JP (2) | JP7171949B2 (ja) |
KR (1) | KR20210154237A (ja) |
CN (1) | CN110998734A (ja) |
TW (1) | TWI743636B (ja) |
WO (1) | WO2021092830A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210154237A (ko) * | 2019-11-14 | 2021-12-20 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 프로그램 교란을 감소시킬 수 있는 메모리 디바이스 및 프로그램 교란의 소거 방법 |
KR20210080987A (ko) * | 2019-12-23 | 2021-07-01 | 에스케이하이닉스 주식회사 | 메모리 장치 및 메모리 장치의 동작방법 |
US12073886B2 (en) | 2021-03-10 | 2024-08-27 | Sunrise Memory Corporation | Semiconductor memory device with write disturb reduction |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008146771A (ja) | 2006-12-12 | 2008-06-26 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4314056B2 (ja) | 2003-04-17 | 2009-08-12 | パナソニック株式会社 | 半導体記憶装置 |
US6917542B2 (en) | 2003-07-29 | 2005-07-12 | Sandisk Corporation | Detecting over programmed memory |
US7177189B2 (en) | 2004-03-01 | 2007-02-13 | Intel Corporation | Memory defect detection and self-repair technique |
KR100754894B1 (ko) * | 2005-04-20 | 2007-09-04 | 삼성전자주식회사 | 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치 |
US7193898B2 (en) | 2005-06-20 | 2007-03-20 | Sandisk Corporation | Compensation currents in non-volatile memory read operations |
US7180795B1 (en) | 2005-08-05 | 2007-02-20 | Atmel Corporation | Method of sensing an EEPROM reference cell |
EP1964129A1 (en) | 2005-12-16 | 2008-09-03 | SanDisk Corporation | Reading non-volatile storage with efficient control of non-selected word lines |
JP2008084471A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
US8199579B2 (en) * | 2009-09-16 | 2012-06-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2014002810A (ja) * | 2012-06-18 | 2014-01-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8861282B2 (en) * | 2013-01-11 | 2014-10-14 | Sandisk Technologies Inc. | Method and apparatus for program and erase of select gate transistors |
KR102197070B1 (ko) * | 2014-04-14 | 2020-12-30 | 삼성전자 주식회사 | 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 |
US9659636B2 (en) * | 2014-07-22 | 2017-05-23 | Peter Wung Lee | NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations |
KR102355580B1 (ko) | 2015-03-02 | 2022-01-28 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 |
KR102005849B1 (ko) | 2015-11-14 | 2019-07-31 | 에스케이하이닉스 주식회사 | 3 차원 비휘발성 메모리 소자의 초기화 방법 |
US9852800B2 (en) * | 2016-03-07 | 2017-12-26 | Sandisk Technologies Llc | Adaptive determination of program parameter using program of erase rate |
US10290353B2 (en) | 2016-09-06 | 2019-05-14 | Western Digital Technologies, Inc. | Error mitigation for 3D NAND flash memory |
US10354737B2 (en) * | 2017-06-22 | 2019-07-16 | Western Digital Technologies, Inc. | Non-volatile memory sub-block erasure disturb management scheme |
US10373697B1 (en) * | 2018-02-15 | 2019-08-06 | Sandisk Technologies Llc | Programming dummy memory cells in erase operation to reduce threshold voltage downshift for select gate transistors |
KR102461103B1 (ko) * | 2018-07-10 | 2022-11-01 | 에스케이하이닉스 주식회사 | 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 |
CN109949835B (zh) * | 2019-03-25 | 2021-11-16 | 长江存储科技有限责任公司 | 3d存储器件及其数据操作方法 |
KR20210154237A (ko) * | 2019-11-14 | 2021-12-20 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 프로그램 교란을 감소시킬 수 있는 메모리 디바이스 및 프로그램 교란의 소거 방법 |
-
2019
- 2019-11-14 KR KR1020217037987A patent/KR20210154237A/ko not_active Application Discontinuation
- 2019-11-14 WO PCT/CN2019/118332 patent/WO2021092830A1/en unknown
- 2019-11-14 EP EP19952831.6A patent/EP3953938A4/en active Pending
- 2019-11-14 JP JP2021570497A patent/JP7171949B2/ja active Active
- 2019-11-14 CN CN201980003436.7A patent/CN110998734A/zh active Pending
- 2019-12-24 US US16/726,802 patent/US10998063B1/en active Active
- 2019-12-25 TW TW108147484A patent/TWI743636B/zh active
-
2021
- 2021-02-26 US US17/187,683 patent/US11393544B2/en active Active
-
2022
- 2022-11-01 JP JP2022175633A patent/JP7378563B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008146771A (ja) | 2006-12-12 | 2008-06-26 | Toshiba Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US20210151115A1 (en) | 2021-05-20 |
EP3953938A4 (en) | 2022-06-29 |
JP2023001227A (ja) | 2023-01-04 |
WO2021092830A1 (en) | 2021-05-20 |
CN110998734A (zh) | 2020-04-10 |
US10998063B1 (en) | 2021-05-04 |
JP7171949B2 (ja) | 2022-11-15 |
EP3953938A1 (en) | 2022-02-16 |
TWI743636B (zh) | 2021-10-21 |
TW202119427A (zh) | 2021-05-16 |
JP2022534276A (ja) | 2022-07-28 |
KR20210154237A (ko) | 2021-12-20 |
US11393544B2 (en) | 2022-07-19 |
US20210183459A1 (en) | 2021-06-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10720220B2 (en) | Sense amplifier having a sense transistor to which different voltages are applied during sensing and after sensing to correct a variation of the threshold voltage of the sense transistor | |
US9563504B2 (en) | Partial block erase for data refreshing and open-block programming | |
CN107767911B (zh) | 非易失性存储器装置以及数据操作方法 | |
US8432733B2 (en) | Data retention of last word line of non-volatile memory arrays | |
JP7378563B2 (ja) | プログラム障害を低減できるメモリデバイスとその消去方法 | |
US8130551B2 (en) | Extra dummy erase pulses after shallow erase-verify to avoid sensing deep erased threshold voltage | |
KR100773742B1 (ko) | 저장 소자들 사이의 커플링 효과를 감소시킬 수 있는비휘발성 메모리 장치와 그 방법 | |
US20120236657A1 (en) | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell | |
US8929148B2 (en) | Semiconductor memory device having improved erase characteristic of memory cells and erase method thereof | |
US20050083735A1 (en) | Behavior based programming of non-volatile memory | |
US20110058424A1 (en) | Data line management in a memory device | |
US7881106B2 (en) | Nonvolatile semiconductor memory device | |
US8295095B2 (en) | Programming methods for a memory device | |
US8861269B2 (en) | Internal data load for non-volatile storage | |
JP2008525941A (ja) | 不揮発性メモリ消去オペレーションにおけるワード・ライン補正 | |
US9330777B2 (en) | Memory program disturb reduction | |
US20140226415A1 (en) | Non-Volatile Memory Including Bit Line Switch Transistors Formed In A Triple-Well | |
TW202123244A (zh) | 操作記憶體裝置的方法及記憶體裝置 | |
US9165656B2 (en) | Non-volatile storage with shared bit lines and flat memory cells | |
US20220336026A1 (en) | Memory device capable of reducing program disturbance and erasing method thereof | |
JP5868381B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221108 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20221108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231002 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20231031 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7378563 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |