JP7378563B2 - プログラム障害を低減できるメモリデバイスとその消去方法 - Google Patents

プログラム障害を低減できるメモリデバイスとその消去方法 Download PDF

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Description

本発明は、メモリデバイスに関し、特に、プログラム障害を低減できるメモリデバイスとその消去方法に関する。
技術が進歩するにつれ、高密度なメモリセルが半導体メモリデバイスに組み込まれ、デバイス全体のサイズを縮小し、データストレージ容量を増加させている。それにもかかわらず、集積度の向上によりメモリセル間の結合度が高まり、選択されていないメモリセルが不用意にプログラムされることがある。選択されていないメモリセルの意図しないプログラミングは、「プログラム障害」と呼ばれる。
一実施形態では、メモリデバイスは、メモリセルのストリング、複数の特別なワードライン、複数のメインワードライン、およびコントローラを含む。メモリセルのストリングが、複数の特別なメモリセルおよび複数のメインメモリセルを含む。複数の特別なメモリセルが、直列に結合され、メモリセルのストリングの一端に配置されるが、データを格納するためのものではない。複数のメインメモリセルが、データを格納するためのものであり、直列に結合されている。複数のメインメモリセルの1つが、複数の特別なメモリセルの1つに結合されている。複数の特別なワードラインが、複数の特別なメモリセルにそれぞれ結合されている。複数のメインワードラインが、複数のメインメモリセルにそれぞれ結合されている。コントローラが、複数の特別なワードラインおよび複数のワードラインに結合され、複数の特別なメモリセルのうちの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するために使用され、少なくとも1つの特別なメモリセルが故障している場合少なくとも1つの特別なメモリセルをリセットし、複数のメインメモリセルを消去する。
別の実施形態では、消去方法がメモリデバイスに採用される。メモリデバイスがメモリセルのストリングおよびコントローラを含む。メモリセルのストリングが、データを格納するためではない複数の特別なメモリセルと、データを格納するための複数のメインメモリセルとを備える。消去方法は、コントローラが、複数の特別なメモリセルのうちの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するステップと、コントローラが、少なくとも1つの特別なメモリセルが故障している場合、少なくとも1つの特別なメモリセルをリセットするステップと、コントローラが、複数のメインメモリセルを消去するステップとを含む。
本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後、当業者に間違いなく明らかになるであろう。
本発明の実施形態によるメモリデバイスの透視図である。 図１のメモリデバイスのブロック図である。 図１のメモリデバイスで使用される消去方法のフローチャートである。 図3の消去方法に組み込まれるリセット方法のフローチャートである。 図1のメモリデバイスで使用される別の消去方法のフローチャートである。 図5の消去方法に組み込まれるリセット方法のフローチャートである。
図1は、本発明の実施形態によるメモリデバイスの透視図である。メモリデバイス1は、3次元(3D)NANDフラッシュデバイスであり、基板10、コントローラ12、およびメモリ回路14を含む。コントローラ12およびメモリ回路14は、基板10上に配置されている。メモリ回路14は、積層された、データストレージに使用される複数のメモリアレイ141～14Mを含み、Mは正の整数である。コントローラ12は、メモリ回路14に結合され、メモリ回路14の読み取り動作、プログラミング動作、および/または消去動作を制御し、外部ホストと通信して、メモリ回路14に記憶するためのデータを受け取り、メモリ回路14からフェッチしたデータを送信することができる。
図2は、メモリデバイス1のブロック図である。メモリデバイス1は、トップ選択ラインTSL、ダミーワードラインDWL、ワードラインWL(1)～WL(N)、ボトム選択ラインBSL、ソースラインSL、ビットラインBL(1)～BL(P)、コントローラ12、および、複数のセルアレイ141～14Mを含むメモリ回路14を含み、ここで、図2ではセルアレイ14mのみ示され、N、Pは正の整数、例えば、N=64およびP=8192であり、mは正の整数であり、m≦Mである。トップ選択ラインTSLおよびダミーワードラインDWLは、特別なワードラインと呼ばれ得る。
セルアレイ14mは、セルストリングS(1)～S(P)に配置された、トップ選択セルCts(1)～Cts(P)、ダミーメモリセルCd(1)～Cd(P)、メインメモリセルCm(1,1)～Cm(P,N)、およびボトム選択セルCbs(1)～Cbs(P)を含み得る。いくつかの実施形態では、セルアレイ14mは、トップ選択セル、ダミーメモリセル、およびボトム選択セルの2つ以上の行を含み得る。その上、いくつかの実施形態では、セルアレイ14mは、ボトム選択セルの行と、メインメモリセルCm(1,1)～Cm(P,N)との間にダミーメモリセルの1つまたは複数の行を含んでもよい。メモリデバイス1を使用して、消去動作中に、セルアレイ141～14Mの、トップ選択セルCts(1)～Cts(P)およびダミーメモリセルCd(1)～Cd(P)を検証してリセットすることができ、それにより、プログラム障害を低減する。
トップ選択セルCts(1)～Cts(P)、ダミーメモリセルCd(1)～Cd(P)、メインメモリセルCm(1,1)～Cm(P,N)、およびボトム選択セルCbs(1)～Cbs(P)の各々は、制御端子、第1の端子、および第2の端子を含む、フローティングゲートトランジスタまたは電荷トラップトランジスタであってよい。トップ選択ラインTSLは、トップ選択セルCts(1)～Cts(P)の制御端子に結合され、ビットラインBL(1)～BL(P)はそれぞれ、トップ選択セルCts(1)～Cts(P)の第1の端子に結合され得る。ダミーワードラインDWLは、ダミーメモリセルCd(1)～Cd(P)の制御端子に結合され、ダミーメモリセルCd(1)～Cd(P)の第1の端子はそれぞれ、トップ選択セルCts(1)～Cts(P)の第2の端子に結合され得る。ワードラインWL(1)～WL(N)は、第1番目の行においてメインメモリセルCm(1,1)～Cm(P,1)に結合され、第N番目の行においてメインメモリセルCm(1,N)～Cm(P,N)に結合され、メインメモリセルCm(1,1)～Cm(P,1)の第1の端子は、ダミーメモリセルCd(1)～Cd(P)の第2の端子にそれぞれ結合され得る。ボトム選択ラインBSLは、ボトム選択セルCbs(1)～Cbs(P)の制御端子に結合され、ボトム選択セルCbs(1)～Cbs(P)の第1の端子は、メインメモリセルCm(1,N)～Cm(P,N)の第2の端子にそれぞれ結合され、ソースラインSLは、ボトム選択セルCbs(1)～Cbs(P)の第2の端子に結合され得る。コントローラ12は、ワードラインWL(1)～WL(N)およびビットラインBL(1)～BL(P)を使用して、メインメモリセルCm(1,N)～Cm(P,N)にアクセスできる。
トップ選択セルCts(1)～Cts(P)およびダミーメモリセルCd(1)～Cd(P)は、特別なメモリセルと呼ばれ得る。各ストリングS(p)は、特別なメモリセルCts(p)、Cd(p)、メインメモリセルCm(p,1)～Cm(p,N)、およびボトム選択セルCbs(p)を含み、pは正の整数であり、p≦Pである。特別なメモリセルCts(p)およびCd(p)は、ユーザデータを格納するために使用するのではなく、ストリングS(p)の一端に配置され、直列に結合されている。メインメモリセルCm(p,1)～Cm(p,N)は、ユーザデータを格納するために使用され、直列に結合されている。トップ選択セルCts(1)～Cts(P)、ダミーメモリセルCd(1)～Cd(P)、メインメモリセルCm(1,1)～Cm(P,N)、およびボトム選択セルCbs(1)～Cbs(P)は、シングルレベルセル(SLC)タイプ、マルチレベルセル(MLC)タイプ、トリプルレベルセル(TLC)タイプ、クワッドレベルセル(QLC)タイプ、あるいはより高いレベルタイプのものであってよく、Qの可能な状態の1つにプログラムされ、Qは、1より大きい正の整数であり、例えば、SLCの場合Q=2、MLCの場合Q=4、TLCの場合Q=8、およびQLCの場合Q＝16である。
プログラミング動作では、電源電圧(例えば、3.3V)が、トップ選択ラインTSLに印加され、接地電圧(例えば、0V)が、ボトム選択ラインBSLに印加され、プログラム電圧(例えば、20V)が選択されたワードラインに印加され、パス電圧(例えば、10V)は、選択されていないワードラインおよびダミーワードラインDWLに印加され、接地電圧は、選択されたビットラインに印加され、電源電圧は、選択されていないビットラインに印加され得る。例えば、メインメモリセルCm(1,1)をプログラミングする場合、トップ選択ラインTSLが3.3Vで駆動され、ボトム選択ラインBSLが0Vで接地され、ワードラインWL(1)が20Vで駆動され、ワードラインWL(2)～WL(M)およびダミーワードラインDWLが10Vで駆動され、ビットラインBL(1)が0Vで接地され、ビットラインBL(2)～BL(P)が3.3Vで駆動される。そのような配置では、選択されたメインメモリセルのチャネル領域と制御端子の間に大きな電位差が存在し、電子をチャネル領域から選択したメインメモリセルのフローティングゲートまたは電荷トラップ層に注入して、選択したメインメモリセルをプログラムし、一方で、その制御端子からチャネル領域までのパス電圧を容量結合することによって、ブーストされた電圧(例えば、8V)が選択されていないメインメモリセルのチャネル領域に確立され、選択されていないメインメモリセルがプログラムされることを回避し、プログラム障害を低減する。プログラミング動作前に、トップ選択セルCts(1)～Cts(P)がプログラムされて、所定の状態(例えば、消去済み状態)になり得る。ダミーメモリセルCd(1)～Cd(P)が、プログラミング動作前に、プログラムされて、所定の状態(例えば、消去済み状態)に入り、プログラミング動作中にパス電圧またはダミーバイアス電圧によってその制御端子がバイアスされ、メインメモリセルCm(1,1)～Cm(P,1)のチャネル領域のチャネル電圧からトップ選択セルCts(1)～Cts(P)のチャネル領域のチャネル電圧までチャネル電圧の段階的な移行を提供し、プログラミング動作中、特にメインメモリセルCm(1,1)～Cm(P,1)の1つをプログラミングする間に、ゲート誘導ドレインリーク(GIDL)を抑制することによってプログラム障害を低減する。いくつかの実施形態では、ダミーバイアス電圧が、パス電圧と電源電圧の間の範囲から選択され得る。
消去動作では、メインメモリセルCm(1,N)～Cm(P,N)からユーザデータを消去することに加えて、トップ選択セルCts(1)～Cts(P)とダミーメモリセルCd(1)～Cd(P)のしきい値電圧が検証され、検証が失敗する場合リセットされ、それにより、トップ選択セルCts(1)～Cts(P)およびダミーメモリセルCd(1)～Cd(P)が、プログラミング動作において適切に動作し、プログラム障害を低減することを可能にする。いくつかの実施形態では、トップ選択セルCts(1)～Cts(P)とダミーメモリセルCd(1)～Cd(P)のリセットはオプションであってよく、リセットプリファレンスの設定を、メモリデバイス1のレジスタに格納することができる。リセットプリファレンスが有効に設定されている場合、コントローラ12は、トップ選択セルCts(1)～Cts(P)とダミーメモリセルCd(1)～Cd(P)が検証に失敗することを検出すると、トップ選択セルCts(1)～Cts(P)とダミーメモリセルCd(1)～Cd(P)をリセットし、リセットプリファレンスが有効に設定されていない場合、コントローラ12は、トップ選択セルCts(1)～Cts(P)とダミーメモリセルCd(1)～Cd(P)が検証に失敗することを検出すると、消去動作を中止する。図3～6は、消去方法と、消去動作においてトップ選択セルCts(1)～Cts(P)およびダミーメモリセルCd(1)～Cd(P)をリセットするリセット方法とのアウトラインを示す。
図3は、メモリデバイス1で使用される消去動作300のフローチャートである。消去方法300は、ステップS302～S308を含み、メインメモリセルCm(1,N)～Cm(P,N)からデータを消去する前に、特別なメモリセルをリセットする。ステップS302～S306を使用して、特別なメモリセルを適切なしきい値電圧範囲に設定し、ステップ308を使用して、メインメモリセルCm(1,N)～Cm(P,N)を消去する。いくつかの実施形態では、消去方法は、トップ選択セルCts(1)～Cts(P)を検証およびリセットするために、メモリデバイス1に採用される。任意の妥当なステップの変更や調整は、本開示の範囲内である。ステップS302～S308が以下に説明される。
ステップS302:コントローラ10は特別なメモリセルを検証する。
ステップS304:少なくとも1つの特別なメモリセルが検証に失敗したか?失敗した場合、ステップS305に進み、失敗していない場合、ステップS308に進む。
ステップS305:リセットプリファレンスは有効か?有効である場合、ステップS306に進み、有効でない場合、方法300を終了する。
ステップS306:コントローラ10は、少なくとも1つの特別なメモリセルをリセットし、ステップS308に進む。
ステップS308:コントローラ10は、メインメモリセルを消去し、方法300を終了する。
消去方法300の初期化の際、コントローラ10は、上方検証レベルと下方検証レベルを使用して特別なメモリセルを検証する(S302)。上方検証レベルと下方検証レベルは、それぞれ、特別なメモリセルの所定のしきい値電圧分布範囲の下限と上限に従って選択され得る。少なくとも1つの特別なメモリセルのしきい値電圧が所定のしきい値電圧分布範囲外であるとき、少なくとも1つの特別なメモリセルは、適切に機能せず、プログラム障害に導くことがあり、少なくとも1つの特別なメモリセルは検証に失敗する。次いで、コントローラ10は、少なくとも1つの特別なメモリセルが検証に失敗したかどうかを判定し(S304)、失敗していない場合、コントローラ10はメインメモリセルCm(1,N)～Cm(P,N)を消去して、方法300を終了し、失敗している場合、コントローラ10はリセットプリファレンスが有効に設定されているかどうかを判定する(S305)。少なくとも1つの特別なメモリセルが検証に失敗しており、リセットプリファレンスが有効に設定されていない場合、メインメモリセルCm(1,N)～Cm(P,N)を消去することなく方法が終了する。少なくとも1つの特別なメモリセルが検証に失敗しており、リセットプリファレンスが有効に設定されている場合、コントローラ10は、少なくとも1つの特別なメモリセルのしきい値電圧を、所定のしきい値電圧分布範囲内に戻すことによって、少なくとも1つの特別なメモリセルをリセットし(S306)、次いで、メインメモリセルCm(1,N)～Cm(P,N)を消去する(S308)。
図4は、方法300に組み込まれるリセット方法400のフローチャートである。リセット方法400は、特別なメモリセルを検証およびリセットするためのステップS402～S412を含む。任意の妥当なステップの変更や調整は、本開示の範囲内である。ステップS402～S412が以下に説明される。
ステップ402:コントローラ10は、下方検証レベルを使用して特別なメモリセルを検証する。
ステップ404:少なくとも1つの特別なメモリセルのしきい値電圧が下方検証レベルより低いか？低い場合、ステップS406に進み、低くない場合、ステップS408に進む。
ステップS406:コントローラ10は、プログラムパルスを少なくとも1つの特別なメモリセルに印加し、ステップS408に進む。
ステップS408:コントローラ10は、上方検証レベルを使用して特別なメモリセルを検証する。
ステップS410:少なくとも1つの特別なメモリセルのしきい値電圧が上方検証レベルより高いか？高い場合、ステップS412に進み、高くない場合、方法400を終了する。
ステップS412:コントローラ10は、少なくとも1つの特別なメモリセルについてソフト消去動作を実行し、方法400を終了する。
ステップS402では、コントローラ10は、特別なメモリセルの状態を読み取る一方で下方検証レベルを特別なメモリセルの制御端子に印加し、ステップ404では、コントローラ10は、読み取り結果に従って少なくとも1つの特別なメモリセルのしきい値電圧が下方検証レベルより低いかどうかを判定する。少なくとも1つの特別なメモリセルの状態が、下方検証レベルを使用して正確に読み取られる場合、少なくとも1つの特別なメモリセルのしきい値電圧は、下方検証レベルより低く、低過ぎであり、従って、ステップS406では、コントローラ10が少なくとも1つの特別なメモリセルの状態を読み取ることができなくなるまで、コントローラ10は、1つまたは複数のプログラムパルスを少なくとも1つの特別なメモリセルに印加する。次いで、ステップS408では、コントローラ10は、特別なメモリセルの状態を読み取る一方で上方検証レベルを特別なメモリセルの制御端子に印加し、ステップ410では、コントローラ10は、読み取り結果に従って少なくとも1つの特別なメモリセルのしきい値電圧が上方検証レベルより高いかどうかを判定する。少なくとも1つの特別なメモリセルの状態が、上方検証レベルを使用して正確に読み取られない場合、少なくとも1つの特別なメモリセルのしきい値電圧は、上方検証レベル以下であり、方法400が終了する。少なくとも1つの特別なメモリセルの状態が上方検証レベルを使用して正確に読み取られる場合、少なくとも1つの特別なメモリセルのしきい値電圧が、上方検証レベルより高く、高過ぎであり、従って、ステップ412では、コントローラ10は、少なくとも1つの特別なメモリセルに対してソフト消去動作を実行して、特別なメモリセルのしきい値電圧を上方検証レベルより下げて、方法400を終了する。ソフト消去動作は、適切なソフト消去電圧を少なくとも1つの特別なメモリセルのビットラインに印加する一方で少なくとも1つの特別なメモリセルの制御端子を接地することによって実行され、それによって、少なくとも1つの特別なメモリセルのフローティングゲートまたは電荷トラップ層から過剰な電荷を放電する。ソフト消去電圧は、正の電圧であり、消去動作で採用される消去電圧より大きさは小さい。いくつかの実施形態では、しきい値電圧が低すぎる特別なメモリセルおよびしきい値電圧が高すぎる特別なメモリセルを検証して修正する順番は、交換可能であり、すなわち、ステップS408～S412およびS402～406は、位置を入れ替えることができる。
図5は、メモリデバイス1で使用する別の消去方法500のフローチャートである。消去方法500は、ステップS502～ステップS508を含み、特別なメモリセルをリセットする前に、メインメモリセルCm(1,N)～Cm(P,N)からデータを消去する。ステップS502を使用して、メインメモリセルを消去し、ステップS505～S508を使用して、特別なメモリセルを適切な状態に設定する。いくつかの実施形態では、消去方法は、メモリデバイス1によって採用され、ダミーメモリセルCd(1)～Cd(P)を検証およびリセットする。任意の妥当なステップの変更や調整は、本開示の範囲内である。ステップS502～S508を以下に説明する。
ステップS502:コントローラ10はメインメモリセルを消去する。
ステップS504:コントローラ10は特別なメモリセルを検証する。
ステップS506:少なくとも1つの特別なメモリセルが検証に失敗したか?失敗した場合、ステップS507に進み、失敗していない場合、方法500を終了する。
ステップS507:リセットプリファレンスは有効か?有効である場合、ステップS508に進み、有効でない場合、方法500を終了する。
ステップS508:コントローラ10は少なくとも1つの特別なメモリセルをリセットして、方法500を終了する。
消去方法500の初期化時に、コントローラ10はメインメモリセルCm(1,N)～Cm(P,N)を消去し(S502)、次いで、上方検証レベルおよび下方検証レベルを使用して特別なメモリセルを検証する(S504)。上方検証レベルと下方検証レベルは、それぞれ、特別なメモリセルの所定のしきい値電圧分布範囲の下限と上限に従って選択され得る。少なくとも1つの特別なメモリセルのしきい値電圧が所定のしきい値電圧分布範囲外である場合、少なくとも1つの特別なメモリセルは適切に機能せず、プログラム障害を引き起こすことがあり、少なくとも1つの特別なメモリセルは検証に失敗する。コントローラ10は、少なくとも1つの特別なメモリセルが検証に失敗したかどうかを判定し(S506)、検証に失敗していない場合、コントローラ10は方法500を終了し、失敗していた場合、コントローラ10は、リセットプリファレンスが有効に設定されているかどうかを判定する(S507)。少なくとも1つの特別なメモリセルが検証に失敗し、リセットプリファレンスが有効に設定されていない場合、方法500は、少なくとも1つの特別なメモリセルをリセットすることなくそのまま終了する。少なくとも1つの特別なメモリセルが検証に失敗し、リセットプリファレンスが有効に設定されている場合、コントローラ10は、少なくとも1つの特別なメモリセルのしきい値電圧を所定のしきい値電圧分布範囲内に戻すことによって少なくとも1つの特別なメモリセルをリセットし(S508)、次いで方法500を終了する。
図6は、方法500に組み込まれるリセット方法600のフローチャートである。方法600は、特別なメモリセルをリセットするためのステップS602～S608を含む。任意の妥当なステップの変更や調整は、本開示の範囲内である。ステップS602～S608を以下に説明する。
ステップS602:コントローラ10は、特別なメモリセルを検証する。
ステップS604:少なくとも1つの特別なメモリセルのしきい値電圧は上方検証レベルより高いか、下方検証レベルより低いか?上方検証レベルより高いか、下方検証レベルより低い場合、ステップS606に進み、そうでない場合、方法600を終了する。
ステップS606:コントローラ10は、特別なメモリセルおよびメインメモリセルを消去する。
ステップS608:コントローラ10は、特別なメモリセルをプログラムし、方法600を終了する。
ステップS602では、コントローラ10は、下方検証レベルまたは上方検証レベルを、特別なメモリセルの制御端子に印加して、特別なメモリセルの状態を読み取り、ステップS604では、コントローラ10は、読み取り結果に従って、少なくとも1つの特別なメモリセルのしきい値電圧が上方検証レベルより高いか、下方検証レベルより低いかどうかを判定する。少なくとも1つの特別なメモリセルの状態が、下方検証レベルを使用して正しく読み取られた場合、少なくとも1つの特別なメモリセルのしきい値電圧は、下方検証レベルより低く、低すぎであり、少なくとも1つの特別なメモリセルの状態が、上方検証レベルを使用して正しく読み取られなかった場合、少なくとも1つの特別なメモリセルのしきい値電圧は、上方検証レベルより高く、高すぎである。少なくとも1つの特別なメモリセルのしきい値電圧が上方検証レベルより高いか、下方検証レベルより低い場合、コントローラ10は、特別なメモリセルおよびメインメモリセルCm(1,1)～Cm(P,N)を消去し(S606)、次いで、特別なメモリセルを対応する所定の状態にプログラムし(S608)、方法600を終了する。特別なメモリセルおよびメインメモリセルCm(1,1)～Cm(P,N)の消去は、適切な消去電圧を、特別なメモリセルおよびメインメモリセルCm(1,1)～Cm(P,N)のビットラインに印加しながら特別なメモリセルおよびメインメモリセルCm(1,1)～Cm(P,N)の制御端子を接地することによって実行され、それにより、特別なメモリセルおよびメインメモリセルCm(1,1)～Cm(P,N)のフローティングゲートまたは電荷トラップ層からすべての電荷を放電する。
メモリデバイス1および方法300～600を採用して、消去動作においてメモリデバイス1の特別なメモリセルを検証およびリセットし、それによって、プログラム障害を低減し、デバイス性能を向上させる。
当業者は、本発明の教示を保持しながら、デバイスおよび方法の多数の修正および変更が行われ得ることを容易に認めるであろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものと解釈されるべきである。
基板10
コントローラ12
メモリ回路14

Claims (19)

  1. メモリセルのストリングを備えるメモリデバイスであって、
    前記メモリセルのストリングが、
    直列に結合された複数の特別なメモリセルであって、前記複数の特別なメモリセルの1つがトップ選択セルまたはダミーメモリセルを含む、複数の特別なメモリセルと、
    データを格納するための、直列に結合された複数のメインメモリセルであって、前記複数のメインメモリセルの1つが、前記複数の特別なメモリセルの1つに結合されている、複数のメインメモリセルと、
    前記複数の特別なメモリセルにそれぞれ結合された複数の特別なワードラインと、
    前記複数のメインメモリセルにそれぞれ結合された複数のメインワードラインと、
    前記複数の特別なワードラインおよび前記複数のメインワードラインに結合された周辺回路とを備え、前記周辺回路が、前記複数の特別なメモリセルの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するように構成される、メモリデバイス。
  2. 前記周辺回路が、前記複数のメインメモリセルを消去する前に、前記少なくとも1つの特別なメモリセルが故障しているかどうかを検証し、前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットし、前記複数のメインメモリセルを消去するように構成される、請求項1に記載のメモリデバイス。
  3. 前記周辺回路が、検証レベルを使用して前記複数の特別なメモリセルを検証し、前記少なくとも1つの特別なメモリセルのしきい値電圧が検証レベルより低いとき、前記周辺回路は、前記少なくとも1つの特別なメモリセルにプログラムパルスを印加する、請求項2に記載のメモリデバイス。
  4. 前記周辺回路が、検証レベルを使用して前記複数の特別なメモリセルを検証し、前記少なくとも1つの特別なメモリセルのしきい値電圧が検証レベルより高いとき、前記周辺回路は、前記少なくとも1つの特別なメモリセルに対してソフト消去動作を実行する、請求項2に記載のメモリデバイス。
  5. 前記周辺回路が、前記少なくとも1つの特別なメモリセルが故障しているかどうかを検証する前に、前記複数のメインメモリセルを消去するように構成される、請求項1に記載のメモリデバイス。
  6. 前記周辺回路が、前記複数の特別なメモリセルおよび前記複数のメインメモリセルを消去し、前記少なくとも1つの特別なメモリセルが故障している場合、前記複数の特別なメモリセルにプログラムパルスを印加するように構成される、請求項5に記載のメモリデバイス。
  7. 前記複数の特別なメモリセルが、
    前記複数の特別なメモリセルの一端に配置された選択トランジスタと、
    前記選択トランジスタに結合されたダミーメモリセルとを備え、
    前記複数の特別なワードラインが、
    前記選択トランジスタに結合された選択ワードラインと、
    前記ダミーメモリセルに結合されたダミーワードラインとを備える、請求項1に記載のメモリデバイス。
  8. 前記少なくとも1つの特別なメモリセルが前記選択トランジスタを備える、請求項7に記載のメモリデバイス。
  9. 前記少なくとも1つの特別なメモリセルが前記ダミーメモリセルを備える、請求項7に記載のメモリデバイス。
  10. 前記メモリデバイスが、3次元NANDフラッシュメモリデバイスである、請求項1に記載のメモリデバイス。
  11. メモリデバイスで使用される消去方法であって、前記メモリデバイスが、メモリセルのストリングおよび周辺回路を備え、前記メモリセルのストリングが複数の特別なメモリセルと、データを格納するための複数のメインメモリセルとを備え、前記複数の特別なメモリセルの1つがトップ選択セルまたはダミーメモリセルを含み、前記消去方法が、
    前記周辺回路が、前記複数の特別なメモリセルのうちの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するステップを含む、方法。
  12. 前記周辺回路が前記複数のメインメモリセルを消去する前に、前記周辺回路が、前記少なくとも1つの特別なメモリセルが故障しているかどうかを検証し、前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットし、前記複数のメインメモリセルを消去する、請求項11に記載の方法。
  13. 前記周辺回路が、前記複数の特別なメモリセルのうちの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するステップが、
    前記周辺回路が、検証レベルを使用して前記複数の特別なメモリセルを検証するステップを含み、
    前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットするステップが、
    前記少なくとも1つの特別なメモリセルのしきい値電圧が、前記検証レベルより低いとき、前記周辺回路が、前記少なくとも1つの特別なメモリセルにプログラムパルスを印加するステップを含む、請求項12に記載の方法。
  14. 前記周辺回路が、前記複数の特別なメモリセルのうちの少なくとも1つの特別なメモリセルが故障しているかどうかを検証するステップが、
    前記周辺回路が、検証レベルを使用して前記複数の特別なメモリセルを検証するステップを含み、
    前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットするステップが、
    前記少なくとも1つの特別なメモリセルのしきい値電圧が、前記検証レベルより高いとき、前記周辺回路が、前記故障した特別なメモリセルに対してソフト消去動作を実行するステップを含む、請求項12に記載の方法。
  15. 前記周辺回路が、前記複数のメインメモリセルを消去することは、前記少なくとも1つの特別なメモリセルが故障しているかどうかを前記周辺回路が検証する前に実行される、請求項11に記載の方法。
  16. 前記周辺回路が、前記少なくとも1つの特別なメモリセルが故障している場合、前記少なくとも1つの特別なメモリセルをリセットするステップが、
    前記周辺回路が、前記複数の特別なメモリセルおよび前記複数のメインメモリセルを消去し、前記特別なメモリセルにプログラムパルスを印加するステップを含む、請求項15に記載の方法。
  17. 前記複数の特別なメモリセルが、
    メモリセルの前記ストリングの一端に配置された選択トランジスタと、
    前記選択トランジスタと前記複数のメインメモリセルの1つとに結合されたダミーメモリセルとを備え、
    前記複数の特別なワードラインが、
    前記選択トランジスタに結合された選択ワードラインと、
    前記ダミーメモリセルに結合されたダミーワードラインとを備える、請求項11に記載の方法。
  18. 前記少なくとも1つの特別なメモリセルが前記選択トランジスタを備える、請求項17に記載の方法。
  19. 前記メモリデバイスが、3次元NANDフラッシュメモリデバイスである、請求項11に記載の方法。
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