KR20040008537A - 플래시 메모리 소자의 로우 디코더 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 로우 디코더에 관한 것으로, 페이지 소거 신호에 따라 소거 대상 셀의 범위를 설정하여 소거 동작을 블록 전체 소거 동작과 페이지 소거 동작 중 어느 하나의 소거 동작으로 실시함으로써, 소비 전력을 줄이고 데이터 관리의 효율성을 향상시킬 수 있는 플래시 메모리 소자의 로우 디코더가 개시된다.

Description

플래시 메모리 소자의 로우 디코더{Row decoder in a flash memory device}
본 발명은 플래시 메모리 소자의 로우 디코더에 관한 것으로, 특히 소거 동작 시 블록을 구성하는 페이지별로 소거 동작이 이루어질 수 있도록 할 수 있는 플래시 메모리 소자의 로우 디코더에 관한 것이다.
플래시 메모리 소자에서 플래시 메모리 셀에 새로운 데이터를 기록하기 위해서는 먼저 소거 동작을 실시하여 플래시 메모리 셀에 저장된 데이터를 프로그램 동작을 통해 새로운 데이터를 기록한다.
이때, 프로그램 동작은 페이지 단위로 실시되지만, 소거의 경우는 n개의 페이지로 이루어진 블록 단위로 실시된다. 따라서, 수 개의 페이지만을 프로그램 할 경우에도 블록 전체를 소거한 후 프로그램을 실시해야 하므로 플래시 메모리 셀의 수명을 단축시키고, 소비 전력이 증가하며, 데이터 관리 측면에서 그 효율성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 페이지 소거 신호에 따라 소거 대상 셀의 범위를 설정하여 소거 동작을 블록 전체 소거 동작과 페이지 소거 동작 중 어느 하나의 소거 동작으로 실시함으로써, 소자의 수명을 증가시키고 소비 전력을 줄이며 데이터 관리의 효율성을 향상시킬 수 있는 플래시 메모리 소자의 로우 디코더를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 플래시 메모리 소자의 로우 디코더를 설명하기 위한 구성도이다.
도 2는 도 1의 워드 라인 디코더를 설명하기 위한 구성도이다.
도 3은 도 2의 워드라인 바이어스 결정부를 설명하기 위한 구성도이다.
도 4는 도 1에서 블록 전체 소거 동작 시 선택된 블록의 전체 소거 동작 상태를 설명하기 위한 회로도이다.
도 5는 도 1에서 페이지 소거 동작 시 선택된 블록의 페이지 소거 동작 상태를 설명하기 위한 회로도이다.
도 6은 도 1에서 소거 동작 시 선택되지 않은 블록의 상태를 설명하기 위한 회로도이다.
도 7은 다른 실시예에 따른 페이지 소거 동작 시 선택된 블록의 페이지 소거 동작 상태를 설명하기 위한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 로우 디코더110 : 블록 디코더
120 : 워드 라인 디코더121 : 내부 디코더
122a 내지 122n : 워드라인 바이어스 결정부
123a, 123b : 부스터130 : 연결부
본 발명에 따른 플래시 메모리 소자의 로우 디코더는 블록 어드레스에 따라 다수의 블록 중 특정 블록을 선택하기 위한 블록 디코더와, 워드라인 어드레스 신호 및 페이지 소거 신호에 따라, 블록 전체 소거 동작 시에는 특정 블록의 모든 워드 라인에 소거를 위한 워드 라인 신호를 인가하고, 페이지 단위 소거 동작 시에는 특정 블록의 선택된 페이지의 워드 라인에만 소거를 위한 워드 라인 신호를 인가하기 위한 워드 라인 디코더와, 다수의 블록 및 워드 라인 디코더 사이에 설치되며, 워드 라인 디코더에서 발생된 신호가 블록 디코더의 출력 신호에 따라 선택된 특정 블록 내부로만 인가되도록 하기 위한 연결부를 포함하는 것을 특징으로 한다.
상기에서, 워드 라인 디코더는 페이지 단위 소거 동작 시 특정 블록의 선택되지 않은 페이지의 워드 라인에 소거 동작이 발생되지 않도록 소정의 전압을 워드 라인 신호로 인가하는 것을 특징으로 한다.
한편, 워드 라인 디코더는 워드라인 어드레스에 따라 워드라인 선택 신호를생성하는 내부 디코더와, 워드라인 선택 신호 및 페이지 소거 신호에 따라 워드 라인 신호를 제1 전압 및 제2 전압 중 어느 하나의 전압으로 생성하거나, 워드 라인 신호를 발생시키지 않는 다수의 워드라인 바이어스 결정부를 포함하는 것을 특징으로 한다.
워드 라인 디코더의 워드라인 바이어스 결정부는 워드라인 선택 신호에 따라 제1 전압을 워드 라인 신호로 스위칭하기 위한 제1 스위칭 수단과, 워드라인 선택 신호 및 페이지 소거 신호가 입력되는 논리 수단과, 논리 수단의 논리 조합 결과에 따라 제2 전압을 워드 라인 신호로 스위칭하기 위한 제2 스위칭 수단을 포함하는 것을 특징으로 한다.
또한, 워드라인 바이어스 결정부는 워드라인 선택 신호에 따라 제1 스위칭 수단의 동작 제어 신호를 고전압으로 발생시키기 위한 제1 부스터와, 논리 수단의 논리 조합 결과에 따라 제2 스위칭 수단의 동작 제어 신호를 고전압으로 발생시키기 위한 제2 부스터를 더 포함하는 것을 특징으로 한다.
상기의 제1 및 제2 전압은 프로그램 동작, 독출 동작 및 소거 동작에 따라 달라지며, 소거 동작 시에는 모두 0V인 것을 특징으로 한다.
연결부는 워드 라인 디코더의 출력 단자와 워드 라인 디코더의 출력 단자에 대응하는 다수의 블록의 입력 단자 사이에 각각 접속되며, 블록 디코더의 출력 신호에 따라 구동되는 다수의 스위칭 수단들을 포함하는 것을 특징으로 하며, 상기의 모든 스위칭 수단들은 MOS 트랜지스터인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 플래시 메모리 소자의 로우 디코더를 설명하기 위한 구성도이다.
도 1을 참조하면, 페이지 소거 동작 시 다수의 블록(도면에서는 두개의 블록만 도시하기로 함; Block[j] 및 Block[j+1]) 중에서 특정 블록의 특정 페이지를 선택적으로 소거할 수 있는 본 발명에 따른 플래시 메모리 소자의 로우 디코더(100)는 블록 디코더(110)와, 워드 라인 디코더(120) 및 연결부(130)를 포함하여 이루어진다.
먼저, 설명의 이해를 돕기 위해 플래시 메모리 블록의 구성을 간단하게 설명한 후 본 발명에 따른 플래시 메모리 소자의 로우 디코더의 구성 및 동작을 설명하기로 한다. 플래시 메모리 블록의 구성을 간단하게 설명하면 다음과 같다.
플래시 메모리 셀 어레이는 다수의 블록(Block[j] 및 Block[j+1])으로 나누어진다. 한편, 하나의 블록(예를 들면, Block[j])은 n개의 페이지(1Page 내지 nPage)와, 스트링 선택부(String Select Part; Sj)와, 접지 선택부(Ground Select Part; Gj)로 이루어진다.
상기에서, 하나의 페이지(예를 들면, 1Page)는 다수의 플래시 메모리 셀로이루어지며, 다수의 플래시 메모리 셀의 콘트롤 게이트는 워드 라인(WL0)에 의해 공통으로 연결된다. 따라서, 워드 라인(WL0)에 신호를 인가하여 페이지(1Page)의 플래시 메모리 셀들을 선택하거나 프로그램/소거/독출 한다.
스트링 선택부(Sj)는 드레인이 비트 라인(BL0)과 연결되고 소오스가 페이지(1Page)를 구성하는 플래시 메모리 셀의 드레인과 연결되는 다수의 트랜지스터로 이루어지며, 게이트가 스트링 선택 라인(Sting Select Line; SSL)에 의해 공통으로 연결된다. 이로써, 스트링 선택 라인(SSL)을 통해 인가되는 전압에 따라 스트링 선택부(Sj)의 트랜지스터들이 동작된다.
접지 선택부(Gj)는 소오스가 비트 라인(BL0)과 연결되고 드레인이 페이지(nPage)를 구성하는 플래시 메모리 셀의 소오스와 연결되는 다수의 트랜지스터로 이루어지며, 게이트가 스트링 선택 라인(Ground Select Line; GSL)에 의해 공통으로 연결된다. 이로써, 접지 선택 라인(GSL)을 통해 인가되는 전압에 따라 접지 선택부(Gj)의 트랜지스터들이 동작된다.
상기의 구성으로 이루어진 블록들 중에서 특정 블록의 특정 페이지를 선택적으로 선택하여 소거할 수 있는 본 발명에 따른 플래시 메모리 소자의 로우 디코더의 구성 및 동작을 설명하기로 한다.
본 발명에 따른 플래시 메모리 소자의 로우 디코더는 블록 디코더(110)와, 워드 라인 디코더(120) 및 연결부(130)를 포함하여 이루어진다.
상기에서, 블록 디코더(110)는 적어도 블록 수와 같거나 많은 출력 단자를구비하며, 블록 어드레스 신호에 따라 블록 선택 신호들(도면에서는 두 신호만 도시하기로 함; B_SEL[j] 내지 B_SEL[j+1])을 생성하여 다수의 블록들(도면에서는 편의상 2개만 도시됨; Block[j] 및 Block[j+1]) 중에서 특정 블록을 선택한다.
워드 라인 디코더(120)는 워드라인 어드레스 신호 및 페이지 소거 신호(PEr)에 따라 워드 라인 신호(GWL0 내지 GWLn), 스트링 선택 신호(GSSL) 및 접지 선택 신호(GGSL)를 생성하여 블록을 구성하는 다수의 페이지(1Page 내지 nPage) 중 특정 페이지를 선택한다. 이때, 워드 라인 디코더(120)로는 워드라인 어드레스 및 페이지 소거 신호(PEr) 이외에도 제1 전압(V1) 또는 제2 전압(V2)이 입력되며, 워드 라인 디코더(120)는 워드라인 어드레스 신호 및 페이지 소거 신호(PEr)에 따라 워드 라인 신호(GWL0 내지 GWLn)를 제1 전압(V1) 또는 제2 전압(V2)으로 생성한다.
한편, 연결부(130)는 다수의 패스 트랜지스터로 구성되며, 패스 트랜지스터들은 워드 라인 디코더(120)의 출력 단자와 각 블록(Block[j] 및 Block[j+1])의 스트링 선택 라인(SSL), 워드 라인(WL0 내지 WLn) 및 접지 선택 라인(GSL) 사이에 각각 접속되며, 블록 디코더(110)의 블록 선택 신호(B_SEL[j] 및 B_SEL[j+1])에 따라 구동된다. 즉, 블록 디코더(110)의 블록 선택 신호(B_SEL[j])에 따라 워드 라인 디코더(120)와 블록(Block[j]) 사이에 접속된 패스 트랜지스터들이 턴온되면서 제1 블록(Block[j])이 선택되면, 워드 라인 디코더(120)에서 생성된 스트링 선택 신호(GSSL), 워드 라인 신호(GWL0 내지 GWLn) 및 접지 선택 신호(GGSL)가 연결부(130)의 턴온된 패스 트랜지스터들을 통해 스트링 선택 라인(SSL), 워드 라인(WL0 내지 WLn) 및 접지 선택 라인(GSL)으로 인가된다.
한편, 소거 동작 시 워드 라인 디코더(120)로 입력되는 페이지 소거 신호(PEr)에 따라 블록 전체의 플래시 메모리 셀을 소거할 것인지 블록 내부의 특성 페이지만을 소거할 것인지 결정된다. 이러한 동작을 좀 더 상세하게 설명하면 다음과 같다.
도 2는 도 1의 워드 라인 디코더를 설명하기 위한 구성도이다.
도 2를 참조하면, 워드 라인 디코더(120)는 내부 디코더(121)와 n개의 워드라인 바이어스 결정부(122a 내지 122n)를 포함하여 이루어진다.
내부 디코더(121)는 워드라인 어드레스 신호에 따라 워드 라인 선택 신호(WLBS1 내지 WLBSn)를 생성하여 블록의 워드라인에 인가될 전압을 각각 결정한다.
워드라인 바이어스 결정부(122a 내지 122n)는 외부에서 공급되는 제1 전압(V1) 및 제2 전압(V2)을 내부 디코더(121)에서 생성된 워드 라인 선택 신호에 따라 선택하여 워드 라인 신호(GWL0 내지 GWLn)로 출력한다. 이때, 워드라인 바이어스 결정부(122a)로 공급되는 제1 전압(V1) 및 제2 전압(V2)은 플래시 메모리 소자의 동작 상태에 따라 달라지며, 소거 동작 시에는 모두 0V로 공급된다. 따라서, 소거 동작 시 특정 블록이 선택되면, 워드라인 어드레스에 상관없이 블록의 워드 라인(WL0 내지 WLn)에는 모두 0V가 인가되어 블록 소거가 이루어진다. 하지만, 본 발명에서는 외부에서 워드라인 바이어스 결정부(122a)로 입력되는 페이지 소거 신호(PEr)에 따라 워드 라인 신호(GWL0 내지 GWLn)의 상태를 조절하여 블록 전체 소거 방법 및 페이지 단위 소거 방법 중 선택된 어느 하나의 방법으로 소거 동작을실시할 수 있다. 이러한 동작을 좀 더 상세하게 설명하면 다음과 같다.
도 3은 도 2의 워드라인 바이어스 결정부를 설명하기 위한 구성도이다.
도 3을 참조하면, 워드라인 바이어스 결정부는 논리 수단(I121)과, 제1 및 제2 부스터(123a 및 123b)와, 제1 및 제2 스위칭 수단(T121 및 T122)으로 이루어진다.
제1 부스터(123a)는 워드 라인 선택 신호(WLBS1)에 따라 고전압을 발생시켜 제1 스위칭 수단(T121)을 동작시킨다. 워드 라인 선택 신호(WLBS1)에 따라 제1 부스터(123a)가 동작하여 제1 스위칭 수단(T121)이 턴온되면 제1 전압(V1)이 전압 강하(Voltage drop) 없이 워드 라인 신호(GWL0)로 출력된다.
한편, 워드 라인 선택 신호(WLBS1)와 페이지 소거 신호(PEr)는 논리 수단(I121)으로 인가되며, 제2 부스터(123b)는 논리 수단(I121)의 출력 신호에 따라 고전압을 발생시켜 제2 스위칭 수단(T122)을 동작시킨다. 워드 라인 선택 신호(WLBS1) 및 페이지 소거 신호(PEr)의 논리 조합 신호에 따라 제2 부스터(123b)가 동작하여 제2 스위칭 수단(T122)이 턴온되면 제2 전압(V2)이 전압 강하(Voltage drop) 없이 워드 라인 신호(GWL0)로 출력된다. 이때, 논리 수단(I121)은 노아 게이트로 구현할 수 있다.
워드 라인 선택 신호(WLBS1)와 페이지 소거 신호(PEr)에 따른 워드 라인 신호(GWL0)의 출력 전압을 표로 나타내면 다음과 같다.
워드 라인 선택 신호(WLBS1) 페이지 소거 신호(PEr) 제1 스위칭 수단(T121) 제2 스위칭 수단(T122) 워드 라인 신호(GWL0)
High High On Off V1(0V)
High Low On Off V1(0V)
Low High Off Off 플로팅
Low Low Off On V2(0V)
상기의 표 1을 살펴보면, 워드 라인 선택 신호(WLBS1)가 하이 상태로 인가되면, 페이지 소거 신호(PEr)에 상관없이 제1 스위칭 수단(T121)이 온상태가 되어 0V인 제1 전압(V1)이 워드 라인 신호(GWL0)로 출력되는 것을 알 수 있다. 한편, 워드 라인 선택 신호(WLBS1)가 로우 상태로 인가되면 제1 스위칭 수단(T121)은 오프 상태가 되며, 페이지 소거 신호(PEr)에 따라 제2 스위칭 수단(T122)이 온상태가 되거나 오프 상태가 된다. 제2 스위칭 수단(T122)이 온 상태가 되면 0V인 제2 전압(V2)이 워드 라인 신호(GWL0)로 출력되며, 제2 스위칭 수단(T122)이 오프 상태가 되면 제1 스위칭 수단(T121)도 오프 상태이기 때문에 워드 라인 신호(GWL0)는 발생되지 않고 플로팅 상태가 된다.
상기의 워드라인 선택 신호(WLBS1) 및 페이지 소거 신호(PEr)의 상태에 따라 이루어지는 소거 동작을 보다 상세하게 설명하면 다음과 같다.
도 4는 도 1에서 소거 동작 시 선택된 블록의 전체 소거 동작 상태를 설명하기 위한 회로도이다.
도 4를 참조하면, 블록 어드레스가 입력되면 선택된 블록에 연결된 연결부(130)의 패스 트랜지스터들은 블록 디코더(110)에서 생성된 하이 상태의 블록 선택 신호(B_SEL)에 의해 모두 온 상태가 되기 때문에, 워드 라인 디코더(120)에서 발생된 신호들이 연결부(130)의 패스 트랜지스터들을 통해 블록의 해당 라인으로 인가된다. 즉, 스트링 선택 신호(GSSL)는 스트링 선택 라인(SSL)으로 인가되고, 워드 라인 신호(GWL0 내지 GWLn)는 워드 라인(WL0 내지 WLn)으로 인가되고, 접지 선택 신호(GGSL)는 접지 선택 라인(GSL)으로 인가된다.
이때, 벌크(P-Well)에 소거 전압(VEr)이 인가되고 페이지 소거 신호(PEr)가 로우 상태로 인가되어 소거 동작이 블록 전체 소거 동작으로 진행되면, 워드 라인 신호(GWL0)의 상태에 상관없이 모든 워드 라인 신호(GWL0 내지 GWLn)는 0V 발생되어 워드 라인(WL0 내지 WLn)으로 인가된다. 이로써, 블록 내의 모든 플래시 메모리 셀에 저장된 데이터가 소거된다.
도 5는 도 1에서 소거 동작 시 선택된 블록의 페이지 소거 동작 상태를 설명하기 위한 회로도이다.
도 5를 참조하면, 블록 어드레스가 입력되면 선택된 블록에 연결된 연결부(130)의 패스 트랜지스터들은 블록 디코더(110)에서 생성된 하이 상태의 블록 선택 신호(B_SEL)에 의해 모두 온 상태가 되기 때문에, 워드 라인 디코더(120)에서 발생된 신호들이 연결부(130)의 패스 트랜지스터들을 통해 블록의 해당 라인으로 인가된다. 즉, 스트링 선택 신호(GSSL)는 스트링 선택 라인(SSL)으로 인가되고, 워드 라인 신호(GWL0 내지 GWLn)는 워드 라인(WL0 내지 WLn)으로 인가되고, 접지 선택 신호(GGSL)는 접지 선택 라인(GSL)으로 인가된다.
이때, 벌크(P-Well)에 소거 전압(VEr)이 인가되고 페이지 소거 신호(PEr)가 하이 상태로 인가되어 소거 동작이 페이지 소거 동작으로 진행되면, 워드라인 어드레스에 의해 선택된 페이지의 플래시 메모리 셀에 저장된 데이터만 소거된다. 두번째 페이지(2Page)의 플래시 메모리 셀에 저장된 데이터만을 소거하는 경우를 예로 들어 페이지 소거 동작 상태를 좀 더 자세하게 설명하면 다음과 같다.
이 경우, 워드 라인 어드레스에 따라 제2 워드라인 선택 신호(WLBS2)가 하이 상태로 생성되며, 표 1 및 도 3에서 서술한 동작에 의해, 페이지 소거 신호(PEr)에 상관없이 두 번째 페이지(2Page)의 워드 라인(WL1)에는 0V의 전압이 인가된다. 하지만, 나머지 워드라인 선택 신호(WLBS1, WLBS2 내지 WLBSn)는 로우 상태로 생성되므로, 나머지 페이지(1Page, 3Page 내지 nPage)의 워드 라인(WL0, WL2 내지 WLn)으로 인가되는 전압은 페이지 소거 신호(PEr)에 따라 달라진다. 즉, 페이지 소거 신호(PEr)가 로우 상태로 인가되면, 도 4에서와 같이, 블록 전체 소거 동작으로 인식하여 나머지 페이지(1Page, 3Page 내지 nPage)의 워드 라인(WL0, WL2 내지 WLn)에는 0V인 제2 전압(V2)이 인가되고, 소거 동작은 블록 전체 소거 동작으로 진행된다.
하지만, 페이지 소거 신호(PEr)가 하이 상태로 인가되면 소거 동작이 페이지 소거 동작으로 설정되어, 표 1 및 도 3에서 설명한 바와 같이, 나머지 페이지(1Page, 3Page 내지 nPage)의 워드 라인(WL0, WL2 내지 WLn)에는 아무런 전압이 인가되지 않고 플로팅 상태가 된다. 따라서, 이 상태에서 벌크(P-Well)에 소거 전압(VEr)이 공급되면, 선택되지 않은 페이지(1Page, 3Page 내지 nPage)의 워드 라인(WL0, WL2 내지 WLn) 전압은 워드 라인과 벌크간의 커패시턴스로 인한 커플링 효과로 인하여 초기 전압(Vinit)보다 높은 전압(Vinit + aVEr)으로 상승하면서 소거 동작이 이루어지지 않는다. 이때, 초기 전압(Vinit)은 소거 동작을 실시하기 전에 선택되지 않은 페이지(1Page, 3Page 내지 nPage)의 워드 라인(WL0, WL2 내지 WLn)에 선충전시킨 전압으로써, 워드 라인의 커패시턴스가 커서 워드 라인이 충분하게 상승하지 못하는 경우에 소거 동작이 이루어지는 것을 방지하기 위한 전압이다.
이로써, 워드라인 어드레스와 페이지 소거 신호(PEr)에 따라 두 번째 페이지(2Page)의 플래시 메모리 셀에 저장된 데이터만을 소거하는 페이지 소거 동작이 완료된다.
한편, 소거 동작 시 선택되지 않은 블록에서의 동작을 설명하면 다음과 같다. 도 6은 도 1에서 소거 동작 시 선택되지 않은 블록의 상태를 설명하기 위한 회로도이다.
도 6을 참조하면, 소거 동작이 실시되면, 선택되지 않은 블록에 연결된 연결부(130)의 패스 트랜지스터들은 블록 디코더(110)에서 생성된 로우 상태의 블록 선택 신호(B_SEL)에 의해 모드 오프 상태가 되기 때문에, 워드 라인 디코더(120)에서 발생된 신호(GGSL, GWL0 내지 GWLn, GGSL)들은 블록의 해당 라인으로 인가되지 않는다.
이 상태에서, 벌크(P-Well)에 소거 전압(VEr)이 인가되어 소거 동작이 진행되면, 워드 라인과 벌크간의 커패시턴스로 인한 커플링 효과에 의해 선택되지 않은 블록의 워드 라인(WL0 내지 WLn)의 전압이 aVEr로 상승하면서 소거 동작이 이루어지지 않는다.
상기에서는, 페이지 소거 동작 시 선택된 페이지(2Page)의 워드 라인(WL1)에 OV의 전압을 인가하고, 나머지 선택되지 않은 페이지(1Page, 3Page 내지 nPage)의 워드 라인(WL0, WL2 내지 WLn)은 플로팅시킴으로써, 선택된 페이지(2Page)의 플래시 메모리 셀만 소거되도록 한다.
페이지 단위로 소거 동작을 실시하는 다른 방법으로는, 페이지 소거 동작 시 선택된 페이지(2Page)의 워드 라인(WL1)에는 OV의 전압을 인가하고, 나머지 선택되지 않은 페이지(1Page, 3Page 내지 nPage)의 워드 라인(WL0, WL2 내지 WLn)에는 초기 전압(Vinit)을 인가함으로써, 선택된 페이지(2Page)의 플래시 메모리 셀만 소거되도록 한다. 좀 더 상세하게 설명하면 다음과 같다.
도 7은 다른 실시예에 따른 페이지 소거 동작 시 선택된 블록의 페이지 소거 동작 상태를 설명하기 위한 회로도이다.
도 7을 참조하면, 페이지 소거 동작 시 연결부(130)의 패스 트랜지스터에는 초기 전압(Vinit)과 문턱 전압(Vth)을 합한 전압이 인가된다. 한편, 선택된 페이지(2Page)의 워드 라인(WL1)에는 워드라인 디코더에서 발생된 OV의 전압을 인가하고, 나머지 선택되지 않은 페이지(1Page, 3Page 내지 nPage)의 워드 라인(WL0, WL2 내지 WLn)에는 초기 전압(Vinit)을 인가한다.
이 상태에서, 벌크(P-Well)에 소거 전압(VEr)이 인가되면, 선택된 페이지(2Page)의 워드라인(WL1)과 벌크(P-Well)간의 전압차에 의하여 FN 터널링이 발생하고, 이로써 선택된 페이지(2Page)의 플래시 메모리 셀에 저장된 데이터가 소거된다.
한편, 선택되지 않은 페이지(1Page, 3Page 내지 nPage)에 연결된 연결부(130)의 패스 트랜지스터에 Vinit+Vth 전압이 인가되고, 선택되지 않은 페이지(1Page, 3Page 내지 nPage)의 워드라인(WL0, WL2 내지 WLn)에 초기 전압(Vinit)이 인가된 상태에서 벌크(P-Well)에 소거 전압(VEr)이 인가되면, 워드 라인(WL0, WL2 내지 WLn)과 벌크(P-Well)간의 커패시턴스로 인한 커플링 효과로 인하여 워드 라인(WL0, WL2 내지 WLn) 전압이 증가한다. 이로 인해, 연결부(130)의 패스 트랜지스터에서 게이트 및 소오스간의 전압이 문턱 전압(Vth)보다 낮아져 패스 트랜지스터는 오프 상태가 되고, 선택되지 않은 페이지(1Page, 3Page 내지 nPage)의 워드라인(WL0, WL2 내지 WLn)은 플로팅 상태가 된다. 워드라인(WL0, WL2 내지 WLn)이 플로팅 상태가 되면서, 커플링 현상에 의해 벌크(P-Well)에 인가되는 전압에 따라 워드라인(WL0, WL2 내지 WLn)의 전압이 상승하고, 이로 인해 워드 라인과 벌크간의 전압차가 낮아져 선택되지 않은 페이지(1Page, 3Page 내지 nPage)의 플래시 메모리 셀들에 저장된 데이터는 소거되지 않는다.
상술한 바와 같이, 본 발명은 블록 전체 소거나 페이지 소거와 같이 선택적으로 소거 동작을 선택적으로 실시함으로써, 소자의 수명을 증가시키고 소비 전력을 줄이며 데이터 관리의 효율성을 향상시킬 수 있다.

Claims (8)

  1. 블록 어드레스에 따라 다수의 블록 중 특정 블록을 선택하기 위한 블록 디코더;
    워드라인 어드레스 신호 및 페이지 소거 신호에 따라, 블록 전체 소거 동작 시에는 상기 특정 블록의 모든 워드 라인에 소거를 위한 워드 라인 신호를 인가하고, 페이지 단위 소거 동작 시에는 상기 특정 블록의 선택된 페이지의 워드 라인에만 소거를 위한 워드 라인 신호를 인가하기 위한 워드 라인 디코더;
    상기 다수의 블록 및 상기 워드 라인 디코더 사이에 설치되며, 상기 워드 라인 디코더에서 발생된 신호가 상기 블록 디코더의 출력 신호에 따라 선택된 상기 특정 블록 내부로만 인가되도록 하기 위한 연결부를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 로우 디코더.
  2. 제 1 항에 있어서,
    상기 워드 라인 디코더는 페이지 단위 소거 동작 시 상기 특정 블록의 선택되지 않은 페이지의 워드 라인에 소거 동작이 발생되지 않도록 소정의 전압을 워드 라인 신호로 인가하는 것을 특징으로 하는 플래시 메모리 소자의 로우 디코더.
  3. 제 1 항에 있어서,
    상기 워드 라인 디코더는 상기 워드라인 어드레스에 따라 워드라인 선택 신호를 생성하는 내부 디코더;
    상기 워드라인 선택 신호 및 상기 페이지 소거 신호에 따라 상기 워드 라인 신호를 제1 전압 및 제2 전압 중 어느 하나의 전압으로 생성하거나, 상기 워드 라인 신호를 발생시키지 않는 다수의 워드라인 바이어스 결정부를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 로우 디코더.
  4. 제 3 항에 있어서, 상기 워드라인 바이어스 결정부는,
    상기 워드라인 선택 신호에 따라 상기 제1 전압을 상기 워드 라인 신호로 스위칭하기 위한 제1 스위칭 수단;
    상기 워드라인 선택 신호 및 상기 페이지 소거 신호가 입력되는 논리 수단;
    상기 논리 수단의 논리 조합 결과에 따라 상기 제2 전압을 상기 워드 라인 신호로 스위칭하기 위한 제2 스위칭 수단을 포함하는 것을 특징으로 하는 플래시 메모리 소자의 로우 디코더.
  5. 제 4 항에 있어서, 상기 워드라인 바이어스 결정부는,
    상기 워드라인 선택 신호에 따라 상기 제1 스위칭 수단의 동작 제어 신호를고전압으로 발생시키기 위한 제1 부스터;
    상기 논리 수단의 논리 조합 결과에 따라 상기 제2 스위칭 수단의 동작 제어 신호를 고전압으로 발생시키기 위한 제2 부스터를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 로우 디코더.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 전압은 프로그램 동작, 독출 동작 및 소거 동작에 따라 달라지며, 상기 소거 동작 시에는 모두 0V인 것을 특징으로 하는 플래시 메모리 소자의 로우 디코더.
  7. 제 1 항에 있어서,
    상기 연결부는 상기 워드 라인 디코더의 출력 단자와 상기 워드 라인 디코더의 출력 단자에 대응하는 상기 다수의 블록의 입력 단자 사이에 각각 접속되며, 상기 블록 디코더의 출력 신호에 따라 구동되는 다수의 스위칭 수단들을 포함하는 것을 특징으로 하는 플래시 메모리 소자의 로우 디코더.
  8. 제 4 항, 제 5 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 스위칭 수단은 MOS 트랜지스터인 것을 특징으로 하는 플래시 메모리 소자의 로우 디코더.
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