KR20050059287A - Ｎｍｏｓ 및 ｐｍｏｓ 행 디코딩 방법을 이용한 페이지모드 소거를 갖는 플래시 메모리 아키텍쳐 - Google Patents

Ｎｍｏｓ 및 ｐｍｏｓ 행 디코딩 방법을 이용한 페이지모드 소거를 갖는 플래시 메모리 아키텍쳐 Download PDF

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KR20050059287A
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Abstract

종래 기술에서 알려진 전역 디코딩 방법 대신에 로컬 디코딩 방법을 이용하는 새로운 페이지 소거 아키텍쳐를 갖는 플래시 메모리가 제공된다. 이 새로운 아키텍쳐는 메모리 셀들에 대한 다이 면적을 더 절약하며, 판독 시간에 영향을 주지 않고 원치않는 소거를 방지한다. 로컬 디코딩 방법하에서, 플래시 메모리는 섹터들(222; 804)로 분할된다. 각각의 섹터는 복수의 디코더들(202)과 로컬 회로를 포함한다. 로컬 회로는 전역 디코더들(802)에 의해 제어되는 스위치들(302, 304, 306)을 포함하며, 이들 스위치들은 소거 동작에서만 스위칭되며 판독 동작에서는 스위칭되지 않는다. 판독 시간은 영향받지 않는다. 각각의 로컬 디코더는 메모리 어레이의 행(212)에 결합되며, 각각의 로컬 디코더는 포지티브 전압을 전달하기 위한 PMOS 트랜지스터(204)와 네거티브 전압을 전달하기 위한 2개의 NMOS 트랜지스터들(206, 208)을 포함하며, 페이지 소거가 달성되고 추가의 복잡한 회로없이 비선택된 행들이 원치않게 소거되지 않도록 한다. 전역 디코더(802, 900, 1000)는 섹터(804) 외부에 위치하며, 로컬 회로를 통해 모든 섹터들에 전역 신호들(GLOB_SRC_SEL, WS, WSM, SG)를 제공하고, 그리하여 면적을 절약한다.

Description

ＮＭＯＳ 및 ＰＭＯＳ 행 디코딩 방법을 이용한 페이지 모드 소거를 갖는 플래시 메모리 아키텍쳐{A FLASH MEMORY ARCHITECTURE WITH PAGE MODE ERASE USING NMOS AND PMOS ROW DECODING SCHEME}
본 발명은 대체로 플래시 메모리와 같은 비휘발성 메모리 소자에 관한 것으로, 보다 구체적으로는, 페이지 소거(page erase)라 알려진 소거 동작을 위한 페이지 모드를 사용하는 메모리 소자 및 이와 같은 동작을 위한 디코딩 방법에 관한 것이다.
도 1a에서, 플래시 메모리(100)는, 섹터 0부터 섹터 S까지의 S개의 섹터들(102)로 분할된다. 도 1b에서, 섹터(102)의 세부사항이 도시되어 있다. 각각의 섹터(102)는 그룹 0에서 그룹 J까지의 J개 그룹들로 더 분할된다. 각 그룹(112) 내에는, 행 0에서 행 K까지의 K개 행들(또는 페이지)이 있다. 행(106)은 셀 0에서 셀 N까지의 N개 메모리 셀들을 가진다. 행(106) 내의 첫번째 메모리 셀은 열 0에 속하고 메모리 셀 N은 열 N에 속한다. 따라서, 메모리 어레이(100)에는 N+1개의 열이 있다. 행(106) 내의 모든 셀들의 게이트들은 서로 결합되어 워드라인을 형성한다. 각 행 내의 셀들의 소스들은 서로간에 결합되고 또한 다른 행들의 소스들에도 결합되어, 어레이 소스(114)를 형성한다. 각 행 내의 셀들의 드레인들은 서로 결합되어 비트라인을 형성한다. NOR 플래시 메모리 어레이(100)는 사용자가 메모리 셀(108)에 저장된 정보를 전기적으로 프로그램 및 소거할 수 있도록 해준다.
플래시 메모리 매트릭스(100) 내의 각각의 메모리 셀(108)은 부동 게이트 트랜지스터이다. 부동 게이트 트랜지스터의 구조는, 여분의 폴리실리콘 스트립이 게이트 및 채널간에 삽입된다는 점을 제외하고는 전통적인 MOS 소자와 유사하다. 이 스트립은 어떠한 것에도 접속되지 않으며 부동 게이트라 불린다. 부동 게이트 트랜지스터의 임계 전압은 프로그램가능하다. 플래시 프로그래밍은 전자들이 부동 게이트에 놓일때 발생한다. 고전압이 소스와 게이트-드레인 단자간에 인가되어 고전계가 애벌란치 주입을 유발시킬 때, 프로그래밍이 발생한다. 전자들은 제1 산화물 절연체를 횡단하기에 충분한 에너지를 획득하며, 부동 게이트 상에 트랩된다. 부동 게이트 상에는 전하가 저장된다. 플래시 프로그래밍은 각 셀(108)의 비트라인(104)에 올바른 전압을 인가함으로써 비트단위로 이루어진다.
부동층은 셀(108)이 게이트를 통해 전기적으로 소거되는 것을 허용한다. 한번에 하나 이상의 셀들에 대해 소거 동작들이 이루어질 수 있다. 대개, 소거는 전체 플래시 메모리 어레이나 어레이 섹터 상에서 동시에 이루어진다. 전체 어레이의 소거 동작은 칩 소거(chip erase)라 불리며, 어레이 섹터의 소거 동작은 섹터 소거(sector erase)라 불린다. 또한, 소거 동작은 한 섹터 내의 한개의 행에 대해 수행될 수 있다. 이것은 페이지 소거(page erase)라 불린다.
도 1c를 참조하면, 행(106) 내의 각각의 메모리 셀(108)은 소스 소거 또는 벌크 소거 중 어느 하나를 수행하도록 설정될 수 있다. 소스 소거에서, 블럭(120 및 122)에서와 같이, 하나의 행이 선택되면, 블럭(120)에서와 같이, 기판은 접지되고, 드레인은 부동상태(floating)가 되며, 소스는 포지티브 전압에 접속된다. 게이트는 네거티브로 되어 부동층으로부터 전자들이 방출된다. 인접행들이 원치않는 소거를 당하지 않도록, 블럭(122) 내의 비선택된 행들은 게이트에 인가되는 접지 전압을 가진다; 드레인은 부동상태가 된다; 기판은 접지되고 소스는 포지티브가 된다. 소거를 위해 한 행이 선택되면, 어레이 소스(114)에는 포지티브 전압이 인가된다; N개 열들(104) 모두가 부동상태가 되는 것이 허용된다; 선택된 행은 네거티브로 되고 비선택된 행들의 게이트들에는 접지 전압이 인가된다.
벌크 소거의 경우, 블럭(124 및 126)에 예시된 바와 같이, 소스 소거 블럭들(120 및 122)에서와 동일한 전압이 메모리 셀(108)에 인가되지만, 유일한 차이점은 소스는 기판에 결합되고 포지티브 전압이 인가된다는 것이다.
소스 소거 또는 벌크 소거에서, 선택된 행들과 비선택된 행들의 양자 모두의 어드레스들이 명시(specify)되어야 한다. 따라서, 큰 행 및 열 디코더가 요구되고 보다 작은 메모리 영역이 메모리 셀들에 전용된다.
아닐 굽타(Anil Gupta) 및 스티븐 샤우만(Steven Schumann)에게 허여된 "Page Mode Erase in a Flash Memory"라는 명칭의 미국특허 제6,359,810호('810 특허)는 원치않는 소거를 감소시키기 위해 플래시 메모리 어레이에서 페이지 소거 및 다중 페이지 소거 모드를 공개하고 있다. '810 특허에서, 소거용으로 선택된 행 또는 행들상의 플래시 메모리 셀들의 게이트들에게 대략 B10 볼트의 양호한 터널링 전위가 인가되고, 플래시 메모리 셀들의 드레인들에 접속된 비트라인들은 약 6.5 볼트의 양호한 전압으로 구동된다. 선택된 행 또는 행들이 아닌 다른 행들 내의 메모리 셀들의 원치않는 소거를 감소시키기 위해, 약 1 ~ 2 볼트의 양호한 바이어스가, 비선택된 행들 내의 모든 플래시 메모리 셀들에 인가된다. '810 특허는 행 디코더로서 n-채널 MOS 트랜지스터들을 이용하고, 다른 그룹 내의 비선택된 행들을 원치않는 소거로부터 격리시키기 위한 패스 격리 트랜지스터(pass isolation transistor)로서 p-채널 트랜지스터들을 이용한다. '810 특허는 한 그룹 내의 특정한 행에 VCC 전압을 인가하고 비선택된 다른 행들에는 제로 전압을 인가함으로써, 상기 특정한 행을 선택한다. 그룹 내의 다른 행들은 드레인에 제로 전압을 인가함으로써 비선택된다. 다른 그룹들은 p-타입 채널 트랜지스터들에 포지티브 전압을 인가함으로써 비선택된다.
도 1a는, S개 섹터들로 분할된 플래시 메모리 어레이를 예시하는 도면이다.
도 1b는, 도 1a의 한개 섹터로서, J개 그룹으로 분할되어 있고, 각 그룹은 K개 행들로 더 분할되어 있으며, 한 행 내의 각각의 메모리 셀은 부동 게이트 트랜지스터임을 도시하는 도면이다.
도 1c는 도 1b에 도시된 종류의 부동 게이트 트랜지스터에 대한 소스 소거 및 벌크 소거용 메모리 셀 배열을 도시하는 도면이다.
도 2는 도 1a, 1b, 및 1c에 도시된 플래시 메모리 어레이의 한 섹터에 결합된 행 디코더들의 개략도이다.
도 3a-3d는 도 2에 도시된 로컬 디코더에 대해 판독/프로그래밍 동작을 구현하기 위한 메모리 셀 배열을 도시한 도면이다.
도 4a-4d는 도 2에 도시된 로컬 디코더에 대해 페이지 소거를 실행하기 위한 메모리 셀 배열을 도시하는 도면이다.
도 5a-5d는 도 2에 도시된 로컬 디코더에 대해 소거 검증을 실행하기 위한 메모리 셀 배열을 도시한 도면이다.
도 6a-6b는 도 2에 도시된 로컬 디코더의 소스에 네거티브 전압이나 접지 전압을 제공하는 소스 선택기를 도시하는 도면이다.
도 7은 선택된 섹터에서 로컬 네거티브 공급(LOCAL NEG)을 네거티브 전하 펌프(NEG_VOLT)에 접속하는 섹터 스위치의 개략도이다.
도 8a는 본 발명에 따른 전역 디코더에 결합된 플래시 메모리의 블럭도이다.
도 8b는 도 8a의 장치에서 사용하기 위한 소스 소거 동작에서의 소스 구동기 제어기의 개략도이다.
도 9a는 도 8a의 장치에서 사용하기 위한 로컬 디코더를 선택하는 구동기 스위칭 회로의 개략도이다.
도 9b는 도 8a의 장치에서 사용하기 위한 로컬 디코더를 선택하는 개선된 구동기 스위칭 회로의 개략도이다.
도 10은 도 8a의 장치에서 사용하기 위한 워드라인 선택 구동기의 개략도이다.
도 11은 도 8a의 장치에서 사용하기 위한 엘리베이터 회로의 개략도이다.
도 12는 본 발명에 따른 페이지 소거 및 페이지 소거 검증을 실행하기 위해, 도 8a의 전역 디코더의 4개의 상이한 단자들과, 로컬 디코더들의 3개의 단자들과, 워드라인에 가해지는 신호들의 표이다.
본 발명의 목적은, 원치않는 행들의 원치않는 소거를 방지하면서 플래시 메모리에 페이지 소거 동작을 제공하며, 동시에 판독 액세스 시간에 악영향을 주지 않는 것이다.
본 발명의 다른 목적은, 다이 면적을 최소화한채 페이지 소거, 블럭 소거, 섹터 소거를 갖는 어레이 구조를 제공하는 것이다.
따라서, 본 발명의 목적은, 판독 액세스 시간을 최적화하고, 메모리 셀들에 전용된 플래시 메모리(100)의 면적 밀도를 최적화하며, 추가 회로없이 비선택된 셀들의 원치않는 소거를 방지하는 능력을 메모리에 제공하는 것이다.
상기 목적들은, 복수의 섹터들로 분할되며 행과 열로 배열된 메모리 어레이를 통해 달성된다. 각각의 섹터는 복수의 그룹을 포함하고, 각각의 그룹은 복수의 행을 더 포함한다. 메모리 어레이의 행 디코더는 로컬 디코더와 전역 디코더로 분할된다. 로컬 디코더들은 어레이 섹터들 내에 위치하고, 로컬 디코더 각각은 해당 섹터의 각 행에 결합되어, 각각의 행에 대한 특정적 동작에 대응하는 전압을 전달한다. 각각의 로컬 디코더는, 메모리 어레이의 행에 네거티브 전압을 전달하기 위한 적어도 하나의 NMOS 트랜지스터와, 메모리 어레이의 행에 포지티브 전압을 전달하기 위한 PMOS 트랜지스터를 더 포함한다. 메모리 어레이의 각 섹터는, 올바른 전압을 전달하기 위해 복수의 로컬 디코더들에 결합된 로컬 회로를 역시 포함한다. 전역 디코더에 의해 제어되는, 로컬 회로 및 로컬 디코더들은 소거 동작 동안에 스위칭되지만, 판독 동작 동안에는 그렇지 않다. 따라서, 이러한 배열은 판독 시간에 영향을 주지 않는다. 전역 디코더는 특정한 전압을 전달하고자하는 로컬 회로에 결합되어 있다. 전역 디코더는 전체 어레이 매트릭스에 의해 공유되기 때문에, 메모리 셀을 위한 면적이 더 많이 절약된다.
또 다른 실시예에서, 본 발명은 메모리 어레이에서 페이지 소거 모드를 실행하기 위해 로컬 회로와 전역 디코더로 로컬 디코딩 방법을 이용하기 위한 방법을 제공한다.
도 2를 참조하면, 로컬 디코더들을 갖는 메모리 어레이의 구조가 도시되어 있다. 로컬 디코더 내의 제2 NMOS 트랜지스터는, 추가의 회로없이 판독/프로그램 동작 동안 접지에서 또는 소거 검증 동작 동안 네거티브 전압에서, 선택된 그룹의 비선택된 행들의 나머지들(K-1)을 사용자가 바이어싱하도록 허용한다.
복수의 로컬 디코더들(202)은 각각 섹터 S의 행(212)에 결합된다. 각각의 로컬 디코더(202)는 네거티브 전압을 전달하기 위한 적어도 하나의 N-타입 MOS(NMOS) 트랜지스터와, 해당 행에 포지티브 전압을 전달하기 위한 적어도 하나의 P-타입 MOS(PMOS) 트랜지스터를 포함한다. 양호한 실시예에서, 복수의 행 디코더들(202) 각각은 제1 NMOS 트랜지스터(206)와 직렬결합된 PMOS 트랜지스터(204)와, 제1 NMOS 트랜지스터와 병렬결합된 제2 NMOS 트랜지스터(208)를 포함한다. PMOS 트랜지스터(204)의 게이트는 제1 NMOS 트랜지스터(206)의 게이트에 결합되어 로컬 디코더(202)의 선택 게이트 단자(SGj)를 형성한다. PMOS 트랜지스터(204)의 드레인은 WSj 단자(202)에 결합된다. PMOS 트랜지스터(204)의 소스는 제1 NMOS 트랜지스터(206) 및 제2 NMOS 트랜지스터(208)의 드레인과, 어레이 섹터의 행(212)에 결합된다. 제1 및 제2 NMOS 트랜지스터(206 및 208)의 소스들은 함께 결합되어 SOURCEk 단자를 형성한다. 제2 NMOS 트랜지스터(208)의 게이트는 WSNj 단자에 결합된다. 로컬 디코더 각각의 출력은 선택기(222)의 행(212)에 결합된다. 제2 NMOS 트랜지스터(208)은, 판독/프로그램 동작 동안 접지에서 또는 소거 검증 동작 동안 네거티브 전압에서, 선택된 그룹의 다른 (K-1)개의 행들을 로컬 디코더(202)가 바이어싱하는 것을 허용한다.
도 3a-3d 내지 5a-5d를 참조하면, 판독, 페이지 소거, 소거 검증 동작과 같은 상이한 3개의 동작을 실행하기 위해 워드라인들 상에 올바른 전압을 달성하도록 로컬 디코더들에 상이한 전압들이 인가되고 있음이 도시되어 있다. 각각의 동작에 대해 4개의 상황이 있다. 제1 상황은, 상황 A로서, 선택된 워드라인을 위한 것이고, 다른 상황들 B, C, 및 D는 비선택된 행들, 그룹들, 및 섹터들에 대한 것이다. 특히, 상황 A는 그 동작을 위해 선택된 워드라인에 관한 것이다. 따라서, 상황 A에서 로컬 디코더 내의 행과 그룹 양자 모두가 선택된다. 상황 B는, 행(WS 단자)은 선택되었으나 그룹(SG 단자)은 비선택된 섹터 내의 모든 로컬 디코더들에 관한 것이다. 상황 C는 그룹은 선택되었으나 행이 비선택된 (K-1)개 로컬 디코더들에 관한 것이다. 상황 C의 워드라인들의 경우, 판독 및 소거 검증 동작들 중의 올바른 바이어싱은 앞서 설명한 바와 같이 본 발명에 따른 행 디코더 내의 제2 NMOS 트랜지스터(208)를 사용하여 달성된다. 상황 D는 행과 그룹 양자 모두가 비선택된 로컬 디코더들, 또는 비선택된 섹터들 내의 로컬 디코더들에 관한 것이다. 상기 3개 동작들, 즉 판독, 페이지 소거, 및 소거 검증 동작중 임의의 하나에 대해, 특정 그룹 내의 하나의 특정한 행이 선택된다. 다른 모든 워드라인들은 비선택되는데, 이는 그룹이 비선택되거나 행이 비선택되기 때문이다.
도 3을 참조하면, 각각의 판독/프로그램 동작에 대해 4개의 상황이 있다. 판독/프로그램 동작의 경우, 도 3a에 도시된 제1 상황은, 메모리 어레이의 특정한 행과 그 행을 포함하는 그룹 양자 모두가 선택된 경우이다. 이 경우, 특정한 그룹 내의 특정한 행이 선택된다. 선택된 행에 포지티브 전압이 인가되도록 한 세트의 전압들이 로컬 디코더(300a)에 인가된다. 보다 구체적으로, PMOS 트랜지스터(302a) 및 NMOS 트랜지스터(304)의 게이트들과 NMOS 트랜지스터(304a)에는 접지 전압이 인가되고, 로컬 디코더들(300a)의 PMOS 트랜지스터(302a)의 드레인에는 포지티브 전압이 인가된다. NMOS 트랜지스터들(304a 및 306a) 양자 모두의 기판에는 접지 전압이 인가된다. 로컬 디코더(300a)의 PMOS 트랜지스터(302a)의 기판에는 포지티브 전압이 인가된다. 제1 NMOS 트랜지스터(204a) 및 제2 NMOS 트랜지스터(306a)의 게이트들에는 접지 전압이 인가되어, 이들 트랜지스터들은 OFF되고, PMOS 트랜지스터(302a)는 ON된다. 따라서, 선택된 행 및 그룹과 연관된 로컬 디코더들의 출력은 포지티브 전압이다. 로컬 디코더의 출력 상의 포지티브 전압은 그 행에 대한 판독/프로그램 동작의 발생을 허용한다.
특정한 행이 선택되고 그룹은 비선택되는 제2 상황이 도 3b에 도시되어 있다. 이 상황에 속하는 모든 행들은 비선택이므로 접지 전압이 이들 워드라인들에 인가된다. 이것이 발생하면, 포지티브 전압이 로컬 디코더(300b)의 트랜지스터(302b 및 304b)의 게이트들에 인가된다. 접지 전압이 NMOS 트랜지스터들(304b 및 306b)의 기판들에 인가되고, 포지티브 전압은 PMOS 트랜지스터(302b)의 벌크(bulk)에 인가된다. 포지티브 전압이 제1 NMOS 트랜지스터(304b)의 게이트에 인가되어, 로컬 디코더들의 출력은 접지 전압이 된다. 이것은 PMOS 트랜지스터(302b)가 OFF되고, 제2 NMOS 트랜지스터(306b)가 OFF되며, 제1 NMOS 트랜지스터(304b)가 ON되어, 로컬 디코더(304b)를 접지로 풀다운하기 때문이다. 로컬 디코더의 출력상의 접지 전압은 그 행이 판독/프로그램 동작용으로 선택되지 않았음을 의미한다.
도 3c를 참조하면, 한 그룹이 선택되고 행들이 비선택된 경우, 이들 로컬 디코더들에 결합된 워드라인들은 판독/프로그램 동작용으로 비선택된다. 접지 전압이, 트랜지스터(304c)의 게이트 및 소스와 트랜지스터(302c)의 게이트 및 드레인에 인가된다. 또한 접지 전압은 NMOS 트랜지스터들(304c 및 306c) 양자 모두의 벌크에 인가되고, 포지티브 전압은 PMOS 트랜지스터(302c)의 벌크에 인가된다. 포지티브 전압이 제2 NMOS 트랜지스터(306c)의 게이트에 인가되어, 선택된 행과 연관된 로컬 디코더들의 출력이 접지 전압으로 풀다운된다.
도 3d를 참조하면, 그룹들과 행들이 비선택되면, 이들 로컬 디코더들에 결합된 워드라인들은 판독/프로그램 동작용으로 비선택된다. 포지티브 전압이 게이트에 인가되는 반면, 비선택된 행들과 연관된 로컬 디코더들(300d)의 소스와 드레인에는 접지 전압이 인가된다. 또한 접지 전압은 NMOS 트랜지스터들(304d 및 306d) 양자 모두의 기판에 인가되며 포지티브 전압은 PMOS 트랜지스터(302d)에 인가된다. 포지티브 전압은 제2 NMOS 트랜지스터(306d)의 게이트에 인가되고, 로컬 디코더들의 출력은 로컬 디코더의 NMOS 트랜지스터들(304d 및 306d)의 양자 모두에 의해 접지 전압으로 풀다운된다.
도 4는 페이지 소거 동작의 실행 조건을 도시한다. 상술한 판독/프로그래밍 동작과 유사하게, 제1 상황은 선택된 행과 그룹들에 대한 것이다. 반면, 나머지 3개 상황은 비선택된 행들, 그룹들, 및 섹터들에서의 원치않는 소거의 방지에 대한 것이다. 페이지 소거는, 단 하나의 행만이 네거티브 전압에 기초하고 섹터 내의 다른 모든 행들은 접지됨을 의미한다. 블럭 소거는 다수의 행들이 소거중임을 의미한다. 섹터-소거는 선택된 섹터 내의 모든 행들이 소거 펄스 동안에 네거티브임을 의미한다.
도 4a를 참조하면, 한 행이 선택되고 한 그룹이 선택될 때, 특정한 그룹 내의 특정한 행이 선택된다. 예를 들어, 그룹 10의 5번째 행이 선택된다. 포지티브 전압이 트랜지스터(402a 및 404a)의 게이트에 인가되는 반면 접지 전압이 트랜지스터(402a)의 드레인에 인가되고, 네거티브 전압은 로컬 디코더(400a)의 트랜지스터(404a)의 소스에 인가된다. 네거티브 전압은 NMOS 트랜지스터들(404a 및 406a) 양자 모두의 기판에 인가된다. 접지 전압은 PMOS 트랜지스터(402a)의 기판에 인가된다. 네거티브 전압은 제2 NMOS 트랜지스터(406a)에 인가된다. 선택된 행과 연관된 로컬 디코더(400a)의 출력은 네거티브 전압으로 풀링된다. 이러한 상황은 특정한 행 또는 페이지 소거에 적용가능하다.
도 4b를 참조하면, 행이 선택되고 그룹은 비선택된 경우, 임의의 그룹 내의 모든 특정 행은 원치않는 소거로부터 보호된다. 예를 들어, 상기 예에서 모든 비선택된 그룹 내의 행번호 5는 선택된다. 따라서, 9개 행이 선택된다. 트랜지스터(404b)의 게이트 및 소스에는 네거티브 전압이 인가되는 반면 로컬 디코더(400b)의 트랜지스터(402a)의 드레인에는 접지 전압이 인가된다. NMOS 트랜지스터들(404b 및 406b)의 벌크에는 네거티브 전압이 인가되는 반면, PMOS 트랜지스터(402b)의 벌크에는 접지 전압이 인가된다. 제2 NMOS 트랜지스터(406b)에는 네거티브 전압이 인가되어 선택된 행과 연관된 로컬 디코더(400b)의 출력은 접지 전압이 된다. 로컬 디코더의 출력상의 접지 전압은 그 행에는 어떠한 소거 동작도 발생하고 있지 않음을 의미한다.
도 4c를 참조하면, 한 그룹이 선택되고 행은 비선택되는 경우, 그 행은 소거되지 않는다. 포지티브 전압이 트랜지스터(402c 및 404c)의 게이트에 인가되는 반면, 전지 전압이 트랜지스터(402c)의 드레인, 및 로컬 디코더(400c)의 트랜지스터(404c)의 소스에 인가된다. 접지 전압이 PMOS 트랜지스터(402c)의 기판에 인가되고, 네거티브 전압은 NMOS 트랜지스터(404c 및 406c)의 기판에 인가된다. 네거티브 전압은 제2 NMOS 트랜지스터의 게이트에 인가된다. 로컬 디코더(400c)의 출력은 접지 전압이다. 이러한 상황은 선택된 그룹의 이웃 행들에서의 원치않는 소거를 방지하는데 적용가능하다. 도 4d를 참조하면, 그룹과 행이 비선택되는 경우, 이들 행들은 소거되지 않는다. 네거티브 전압이 트랜지스터들(402d 및 404d)의 게이트에 인가되는 반면, 접지 전압이 트랜지스터(402d)의 드레인과 로컬 디코더(400d)의 트랜지스터(404d)의 소스에 인가된다. 네거티브 전압이 NMOS 트랜지스터(404d 및 406d)의 기판에 인가되고 접지 전압은 PMOS 트랜지스터(402d)의 기판에 인가된다. 제2 NMOS 트랜지스터(406d)의 게이트에는 네거티브 전압이 인가된다. 로컬 디코더(400d)의 출력은 접지 전압으로 풀링된다.
도 2에 도시된 구조와 더불어, 한 워드라인을 포지티브 전압에 유지하고 섹터 내의 다른 모든 행들은 네거티브 전압에 유지하는 것이 가능하다. 이 구조는 추가 회로없이 소거 검증을 허용한다. 도 5는, 섹터의 행에 올바른 소거 검증 전압을 제공하기 위해 로컬 디코더에 가해지는 조건을 도시한다.
도 5a를 참조하면, 명령이 소거 검증일 때, 로컬 디코더에 인가되는 한세트의 전압들로서, 행이 선택되고 그룹이 선택되는 경우에는 게이트와 소스에는 네거티브 전압이 인가되는 반면, 로컬 디코더(500a)의 드레인에는 포지티브 전압이 인가된다. NMOS 트랜지스터(504a 및 506a)의 기판에는 네거티브 전압이 인가되고, PMOS 트랜지스터(502a)의 기판에는 포지티브 전압이 인가된다. 제2 NMOS 트랜지스터(506a)에는 네거티브 전압이 인가된다. 선택된 행과 연관된 로컬 디코더(500a)의 출력은 포지티브 전압이다. 포지티브 출력은 그 행에 대한 소거 검증 동작이 수행되고 있음을 가리킨다. 이러한 상황은 특정한 그룹 내의 특정한 행이 소거 검증을 위해 선택되는 경우에 적용가능하다.
도 5b를 참조하면, 행이 선택되고 그룹은 비선택되는 경우, 게이트 및 드레인에는 포지티브 전압이 인가되고, 로컬 디코더(500b)의 소스에는 네거티브 전압이 인가된다. NMOS 트랜지스터(504b 및 506b)의 기판에는 네거티브 전압이 인가되고, PMOS 트랜지스터(502b)의 기판에는 포지티브 전압이 인가된다. 제2 NMOS 트랜지스터(506b)의 게이트에는 네거티브 전압이 인가된다. 선택된 행과 연관된 로컬 디코더(500b)의 출력은 네거티브 전압이고, 이것은 그 행에서 어떠한 소거 검증 동작도 발생하고 있지 않음을 가리킨다.
도 5c를 참조하면, 그룹이 선택되고 행이 비선택된 경우, 그 행은 소거 검증용으로 비선택된다. 네거티브 전압이 게이트, 소스에 인가되고, 디코더(500c)의 드레인을 부동상태로 내버려둔다. 네거티브 전압이 NMOS 트랜지스터(504c 및 506c)의 기판에 인가되고, 포지티브 전압이 PMOS 트랜지스터(502c)의 기판에 인가된다. 포지티브 전압이 제2 NMOS 트랜지스터(506c)의 게이트에 인가되어 로컬 디코더(500c)의 출력은 네거티브 전압이 된다.
도 5d를 참조하면, 그룹과 행이 비선택되는 경우 이들 행들은 소거 검증용으로 비선택된다. 포지티브 전압이 게이트에 인가되고, 네거티브 전압이 소스에 인가되고, 로컬 디코더(500d)의 드레인은 부동상태로 남겨둔다. 네거티브 전압이 NMOS 트랜지스터(504d 및 506d)의 기판에 인가되고 PMOS 트랜지스터(502d)에는 포지티브 전압이 인가된다. 포지티브 전압은 제2 NMOS 트랜지스터의 게이트에 인가되어 로컬 디코더의 출력은 네거티브 전압이 된다.
도 3a-3d 내지 5a-5d에 도시된 바와 같이, PMOS 및 NMOS 행 디코더들의 게이트와 로컬 디코더의 소스는 선택된 방식으로 바이어싱될 수 있다. 로컬 디코더의 소스는 판독/프로그램 상황에서 항상 제로이다. 따라서, 본 발명에서 전역 디코더 및 로컬 디코더의 배치로 인해 판독 액세스 시간이 손실을 보지는 않는다. 또한, 상기의 4개 상황은 플래시 메모리가 페이지, 블럭, 및 섹터 소거를 수행하도록 허용한다.
도 6a를 참조하면, 소스 선택기(600a)는, 올바른 로컬 소스 전압을 제공하기 위해 도 2에 도시된 바와 같이 단자 SOURCEk에서 로컬 디코더 내의 각 소스에 결합된 로컬 회로이다. 소스 전압의 선택능력(selectability)은, 도 4를 참조하여 기술된 바와 같이, 특정한 행이 소거될 수 있도록 허용하기 때문에 페이지 소거에 대한 중요한 특징이다. 각각의 소스 선택기(600)는 PMOS 트랜지스터(604)와 병렬결합된 NMOS 트랜지스터(602)를 포함한다. 드레인들은 서로 결합되며 도 2에서 앞서 기술된 로컬 디코더의 SOURCEk 단자에 결합된다. NMOS 트랜지스터(602)의 게이트와 PMOS 트랜지스터(604)의 게이트 각각은 도 8a에서 앞서 기술된 바와 같이 GLOB_SRC_SELK 단자에 결합된다. NMOS 트랜지스터의 기판은 소스 및 로컬 네거티브 전압(LOCAL NEG)에 결합된다. PMOS 트랜지스터(604)의 소스는 접지되는 반면, 기판은 WS_WELL(포지티브 또는 접지)에 결합된다
도 6a는, SOURCEk가 네거티브 전압이 되도록 GLOB_SRC_SELK가 포지티브 전압인 상황의 한 예이다. 이것은, PMOS 트랜지스터(604a)가 컷오프되고 NMOS 트랜지스터(602a)가 ON되어 로컬 네거티브를 SOURCEk에 접속시키기 때문이다. 반면, 도 6b는, GLOB_SRC_SELK가 네거티브 전압이어서 트랜지스터(604b)가 컷오프되고 PMOS 트랜지스터(604b)가 온되어 SOURCEk를 접지에 접속시키는 반대의 상황에 대한 예이다. GLOB_SRC_SELK는 특정한 행을 선택하고 비선택된 (K-1)개의 행들을 원치않는 동작으로부터 보호하기 위해 포지티브 전압과 네거티브 전압 사이에서 스위칭만 할 필요가 있다(도 4c-4d). 전역 소스 선택기(GLOB_SRC_SELK)는 로컬 디코더를 제어하기 위해 포지티브 또는 네거티브 바이어스가 되어야 한다. GLOB_SRC_SELK는 모든 섹터들에 대해 장치 내에서 한번 발생될 수 있어, 전역적으로 면적을 절약한다.
도 7을 참조하면, 각각의 섹터에서, 섹터 스위치(700)는 로컬 회로의 일부이며 각 섹터 내의 네거티브 전하 펌프(NEG_VOLT)에 로컬 네거티브 공급(LOCAL NEG)을 접속시키기 위해 로컬 소스 선택기에 결합된다. 섹터 스위치(700)는 2개의 NMOS 트랜지스터(706 및 708)에 결합된 엘리베이터(702)를 포함한다. NMOS 트랜지스터(706)의 드레인은 로컬 스위치의 LOCAL NEG에 결합되고, 소스는 접지된다. 반면, 게이트는 엘리베이터(702)의 제1 출력 A에 결합된다. 엘리베이터(702)의 다른 출력 B는 트랜지스터(708)의 게이트에 결합된다. 트랜지스터의 벌크는 소스 및 선택된 섹터의 네거티브 전하 펌프 NEG-VOLT에 결합된다. 트랜지스터(708)의 드레인은 LOCAL NEG에 결합된다. 엘리베이터(708)는 2개의 입력 단자를 가진다: 제1 입력 단자는 섹터 선택기(SECTOR_SELECT)이고, 제2 입력 단자는 동작 신호들이다. 엘리베이터(700)은 포지티브 및 네거티브 전압 사이에서 스위칭한다. 만일 SECTOR_SELECT와 OPERATION_SIGNAL이 하이이면, 제1 출력은 네거티브 전압이 되고, 제2 출력은 포지티브 전압이 된다. 다른 모든 경우, 출력 A는 포지티브 전압이고 출력 B는 네거티브(NEG_VOLT)이다. 선택기가 선택되거나 SECTOR_SELECT가 하이이고 OERATION_SIGNAL이 하이이면, 제1 출력 A는 네거티브이고 제2 출력 B는 포지티브 전압이어서, 선택된 섹터의 로컬 네거티브 전압은 그 섹터 내의 네거티브 전하 펌프에 결합된다. OPERATION SIGNAL 및/또는 섹터 선택기가 접지 전압으로 스위칭되면, 제1 출력 A는 포지티브이고 제2 출력 B는 네거티브가 되어, LOCAL_NEG 노드를 접지 전압에 접속시킨다. 그 결과 도 6에서 소스 선택기에 대해 제공할 어떠한 로컬 네거티브 전압도 없으며, 로컬 디코더는 소거를 행할 수 없다. 이는 로컬 디코더는 소거를 위해 그 소스에서 네거티브 전압을 필요로하기 때문이다.
도 8a를 참조하면, 로컬 및 전역 디코딩 방법을 이용하는 플래시 메모리(800a)의 구조가 도시되어 있다. 전역 디코더(802)는 각각의 섹터(804)에 결합되고, 4개 그룹의 신호를 메모리 어레이(800a)의 각 섹터에 전달한다. 로컬 디코더들 및 관련된 로컬 회로들은 각 섹터의 내부에 위치한다. 첫번째가 GLOB_SERC_SELK, 또는 전역 행 선택기(806)이다. 이전에 논의된 바와 같이, GLOB_SERC_SELK는 도 6a에 도시된 소스 선택기(600)의 게이트들에 결합된다. 앞서 논의된 바와 같이, GLOB_SERC_SELK는 로컬 디코더의 소스에 로컬 네거티브 또는 접지 전압을 제공하기 위해 포지티브 또는 네거티브 중 어느 하나이다. 신호 그룹 WS_PDj에 결합된 제2 단자는 각 섹터 내에 위치한 로컬 디코더의 드레인 상에서의 신호 발생을 제어한다. 로컬 회로는 이후에 상세히 논의될 것이다. 신호 그룹 WSN_PDK에 결합된 제3 단자는 로컬 디코더의 제2 NMOS 트랜지스터의 게이트 상의 신호 발생을 제어한다. 신호 그룹 SG_PDj에 결합된 제4 단자는 로컬 디코더들의 게이트 상에서의 신호 발생을 제어한다. 전역 디코더(802)는 판독, 소거, 또는 소거 검증 전압을 로컬 회로에 전달하고, 선택된 명령에 따라 선택될 행과 격리할 행에 대하여 로컬 회로에게 통지한다.
도 8b를 참조하면, 전역 스위치(800b)는 일반적인 전역 신호를 발생한다. 이들 전역 신호들은 SOURCEk, SGj, WSK, 및 WSNk 신호들을 발생하는 로컬 회로를 제어한다. 전역 스위치는, 2개의 입력 단자 행 선택 및 동작 신호들을 갖는 엘리베이터(814)를 포함한다. 엘리베이터(814)의 출력은 제1 인버터(816)의 입력에 결합된다. 제1 인버터(816)의 출력은 제2 인버터(822)의 입력에 결합된다. 양쪽 인버터 모두는 포지티브 전압으로 풀업되고 네거티브 전압으로 풀다운된다. 제2 인버터(822)의 출력은 GLOB_SRC_SELk, SG_PDj, WS-PD, WSN_PD 중 어느 하나에 결합된다. 엘리베이터(814)는 풀업 포지티브 전압 및 풀-다운 네거티브 전압 사이에서 전환한다. 행 선택 및 동작 신호가 하이라면, 출력은 네거티브 전압으로 풀링된다. 다른 모든 경우에서는, 출력은 포지티브 전압이다. GLOB-SRC-SELK는 도 6에 도시된 소스 선택기의 NMOS 채널 트랜지스터들의 게이트들에 결합되며 구동기 소스값을 제어하기 위해 포지티브 또는 네거티브 중 어느 하나이어야 한다. 다이 크기를 줄이기 위해 모든 섹터들에 대해 GLOB_SRC_SELK의 값은 장치 내에서 한번 발생될 수 있다. 전역 스위치(800b) 사이에서 SG_PDj, WS_PDK, 및 WSN_PDK의 접속과 기능은 이하에서 논의되는 로컬 회로이다.
도 9a를 참조하면, 구동기 스위칭 회로(900a)는 CMOS 인버터(904a)에 결합된 엘리베이터 회로(902a)를 포함한다. 엘리베이터 회로(902a)는 포지티브와 접지 전압 사이에서 구동되며 3개의 입력, 즉, SG_SELj, 섹터 선택 및 동작 신호 단자를 가진다. 엘리베이터(902a)는 포지티브 전압과 접지 전압 사이에서 스위칭한다. 만일 SG_SELj, 섹터 선택, 및 동작 신호들 모두가 하이라면, 엘리베이터(902a)의 출력은 포지티브 전압이다. 다른 모든 경우에서, 출력은 접지 전압이다. 스위칭 회로(900a)는 포지티브 전압과 제로 전압사이에서만 스위칭 할 수 있고, 따라서 페이지 소거 명령에 대해 사용될 수 없다. 따라서, 구동기 스위칭 회로는 네거티브 전압을 포함하기 위해 도 9b에 도시된 바와 같이 수정된다. 도 9b를 참조하면, 구동기 스위칭 회로(900a)는 NMOS 트랜지스터(908b)의 소스에 NMOS 트랜지스터(910b)를 추가함으로써 개선될 수 있다. NMOS 트랜지스터의 소스는 네거티브와 제로에 묶여, 출력 SGj는 네거티브, 제로, 또는 포지티브 전압이 될 수 있다. 추가된 NMOS 트랜지스터(910b)의 게이트는 전역 구동기 내의 전역 스위치의 출력 SG_PDj에 접속된다.
도 10을 참조하면, 워드라인 선택 구동기(1000)는 제1 구동기 스위칭 회로(1000a)와 제2 구동기 선택 회로(1000b)를 포함한다. 제1 구동기 스위칭 회로(1000a)와 제2 구동기 스위칭 회로(1000b)는 상기 도 9에서 기술된 회로와 유사하다. 제1 구동기 스위칭 회로(1000a)는 상기 도 9b에서 기술된 CMOS 인버터(1008)에 결합된 엘리베이터 회로(1002)를 포함한다. 그러나, 제2 NMOS 트랜지스터의 소스는 전기 접지에 결합된다. 제2 NMOS 트랜지스터의 게이트는 전역 신호 WS_PD에 접속된다. 제2 구동기 스위칭 회로(1000b)는 제2 CMOS 인버터(1016)에 결합된 제2 엘리베이터 회로(1006)를 포함한다. 제2 NMOS 트랜지스터의 게이트는 전역 신호 WSN_PD에 결합된다. 제1 엘리베이터 회로(1002)와 제2 엘리베이터 회로(1006)는 각각 3개의 단자, 즉, 섹터 선택, 동작 신호, 및 WS_SELK 단자를 가진다. 양쪽 엘리베이터 회로 모두는 포지티브 및 접지 전압 사이에서 구동된다. 제1 및 제2 엘리베이터의 WS_SELk 단자들은 인버터(1004)에 의해 결합된다. 따라서 제2 WS_SELk는 제1 WS_SELk에 상보적이다. 제1 스위칭 회로(1000a)의 출력은 WSk 단자에 결합되고, 제2 스위칭 회로(1000b)의 출력은 WSNk 단자에 결합된다.
도 11에서, 도 10에서 사용된 것과 같은 엘리베이터 회로(1100)는 4개의 트랜지스터를 포함한다. 입력 C가 하이이고 입력 B가 로우이면, NMOS 트랜지스터(1108)가 ON이기 때문에 출력 OUT는 접지 전압으로 풀다운된다. 만일 입력 B가 하이이고 입력 C가 로우이면, 출력 OUT은 포지티브 전압으로 풀업되고 출력 OUT_N은 접지 전압으로 풀다운된다.
도 12를 참조하면, 표(1200)은 도 3, 4, 및 5에서 상세히 논의된 전역 디코더 및 로컬 디코더들의 기능 단자들에 대한 모든 바이어스 조건들을 요약하고 있다. 표(1200)에 요약된 페이지 소거 및 검증과 상술한 로컬 디코더, 로컬 회로, 및 전역 디코더 배열은 메모리 어레이가 추가 회로없이 페이지 소거, 및 소거 검증을 달성하도록 해준다. 따라서, 본 발명에 따른 메모리 어레이는 메모리 셀들에 의해 사용될 영역을 예약한다. 또한, 이러한 배열은 전역 디코더가 판독 명령에 대해 변경되지 않는 전압을 제공할 수 있도록 해준다. 따라서, 판독 시간은 영향받지 않는다.

Claims (11)

  1. 플래시 메모리 어레이 장치에 있어서,
    행열로 배열되며 복수의 섹터들로 더 분할된 메모리 어레이로서, 각 섹터는 복수의 그룹을 포함하고, 각 그룹은 복수의 행을 포함하는 것인, 상기 메모리 어레이와;
    복수의 로컬 디코더로서, 각각의 로컬 디코더는 상기 메모리 어레이의 각각의 행에 결합되어 특정한 명령에 대응하는 전압을 전달하고, 각각의 로컬 행 디코더는 상기 메모리 어레이의 행에 네거티브 전압을 전달하기 위한 적어도 하나의 NMOS 트랜지스터와, 상기 메모리 어레이의 행에 포지티브 전압을 전달하기 위한 하나의 PMOS 트랜지스터를 더 포함하는 것인, 상기 복수의 로컬 디코더와;
    상기 복수의 로컬 디코더에 결합되어 전압을 전달하기 위한 로컬 회로와;
    상기 로컬 회로에 결합되어 특정 전압을 전달하기 위한 전역 디코더
    를 포함하는, 플래시 메모리 어레이 장치.
  2. 제1항에 있어서, 각각의 메모리 셀은 제어 게이트, 드레인, 및 소스를 갖는 부동 게이트 트랜지스터이고, 상기 행 내의 부동 게이트 트랜지스터들의 제어 게이트들은 서로 결합되어 복수의 로컬 디코더들에 결합된 워드라인을 형성하고, 상기 소스들은 서로 결합되고, 상기 부동 게이트 트랜지스터들의 드레인들은 서로 결합되어 비트라인을 형성하는 것인, 플래시 메모리 어레이 장치.
  3. 제1항에 있어서, 상기 로컬 회로는,
    복수의 소스 선택기로서, 각각의 소스 선택기는 복수의 로컬 행 디코더들과 전역 행 디코더에 결합되어 상기 복수의 로컬 행 디코더들에 네거티브 전압을 제공하는 것인, 상기 복수의 소스 선택기와;
    상기 전역 디코더와 상기 복수의 로컬 행 디코더들 사이에 결합되어 상기 복수의 로컬 디코더들에게 전압(SGj)을 제공하기 위한 복수의 구동기 스위칭 회로와;
    상기 전역 디코더와 상기 복수의 로컬 행 디코더들 사이에 결합되어 상기 복수의 로컬 행 디코더들에게 한 세트의 전압을 제공하기 위한 복수의 워드라인 선택(WS) 구동기를 더 포함하는 것인, 플래시 메모리 어레이 장치.
  4. 제2항에 있어서, 상기 복수의 로컬 디코더들 각각은 제1 NMOS 트랜지스터와 직렬결합된 PMOS 트랜지스터, 및 상기 제1 NMOS 트랜지스터와 병렬결합된 제2 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 게이트에 결합되며, 상기 PMOS 트랜지스터의 소스는 제1 및 제2 NMOS 트랜지스터의 드레인들과 상기 메모리 어레이의 대응하는 행에 결합된 워드라인에 결합되며, 상기 제1 및 제2 NMOS 트랜지스터들의 소스들은 서로 결합되며 상기 복수의 소스 선택기들에 결합되는 것인, 플래시 메모리 어레이 장치.
  5. 제3항에 있어서, 각각의 소스 선택기는 NMOS 트랜지스터와 병렬결합된 PMOS 트랜지스터를 더 포함하고, 상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 드레인들은 서로 결합되고 로컬 디코더에 결합되며, 상기 PMOS 트랜지스터의 소스는 로컬 네거티브 전압 공급에 결합되며, 상기 NMOS 트랜지스터의 소스는 전기 접지에 결합되며, 상기 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트들은 상기 전역 디코더의 전역 소스 선택 단자에 결합되는 것인, 플래시 메모리 어레이 장치.
  6. 제3항에 있어서, 각각의 구동기 스위칭 회로는 제1 CMOS 버퍼에 결합된 제1 엘리베이터 회로를 더 포함하고, 상기 엘리베이터 회로는 포지티브 및 네거티브 전압 사이에서 구동되는 것인, 플래시 메모리 어레이 장치.
  7. 제6항에 있어서, 상기 CMOS 버퍼는 인버터로서, 제1 NMOS 트랜지스터와 직렬결합된 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 더 포함하고, 상기 PMOS 트랜지스터의 드레인은 포지티브 전압에 결합되고, 게이트는 상기 제1 NMOS 트랜지스터의 게이트에 결합되고, 상기 PMOS 트랜지스터의 소스는 상기 제1 NMOS 트랜지스터의 드레인에 결합되며, 상기 제1 NMOS 트랜지스터의 기판은 상기 제2 NMOS 트랜지스터의 기판 및 소스에 결합되고, 상기 제1 NMOS 트랜지스터의 소스는 상기 제2 NMOS 트랜지스터의 드레인에 결합되며, 상기 제2 NMOS 트랜지스터의 게이트는 상기 전역 디코더의 그룹 선택 단자에 결합되는 것인, 플래시 메모리 어레이 장치.
  8. 제3항에 있어서, 각각의 워드라인 선택 구동기는,
    제2 CMOS 인버터에 결합된 제2 엘리베이터 회로를 포함하고 상기 제2 엘리베이터 회로는 포지티브 및 접지 전압 사이에서 구동되는, 제1 구동기 스위칭 회로와;
    제3 CMOS 인버터에 결합된 제3 엘리베이터 회로를 포함하고 상기 제3 엘리베이터 회로는 포지티브 및 접지 전압 사이에서 구동되는, 제2 구동기 스위칭 회로와;
    입력 및 출력 단자를 갖는 인버터로서, 상기 입력 단자는 상기 제2 엘리베이터 회로에 결합되고, 상기 출력 단자는 상기 제3 엘리베이터 회로에 결합되는 것인, 상기 인버터를 더 포함하는 것인, 플래시 메모리 어레이 장치.
  9. 제8항에 있어서, 상기 제2 및 제3 CMOS 인버터들 각각은 제1 NMOS 트랜지스터와 직렬결합된 PMOS 트랜지스터와, 제2 NMOS 트랜지스터를 더 포함하며, 상기 PMOS 트랜지스터의 드레인은 포지티브 전압에 결합되고, 게이트는 상기 제1 NMOS 트랜지스터의 게이트에 결합되며, 상기 PMOS 트랜지스터의 소스는 상기 제1 NMOS 트랜지스터의 드레인에 결합되고, 상기 NMOS 트랜지스터의 기판은 상기 제2 NMOS 트랜지스터의 기판 및 소스에 결합되며, 상기 제1 NMOS 트랜지스터의 소스는 상기 제2 NMOS 트랜지스터의 드레인에 결합되고, 상기 제2 NMOS 트랜지스터의 게이트는 상기 전역 디코더에 결합되며, 상기 제2 CMOS 인버터는 상기 전역 디코더의 워드라인 선택 단자에 결합되고, 상기 제3 CMOS 인버터는 상기 전역 디코더의 섹터 선택 단자에 결합되는 것인, 플래시 메모리 어레이 장치.
  10. 제1항에 있어서, 상기 전역 디코더는 복수의 전역 스위치들을 더 포함하고, 각각의 전역 스위치는 상기 포지티브 전압 및 네거티브 전압 사이에서 구동되는 버퍼 회로에 결합된 엘리베이터 회로를 포함하는 것인, 플래시 메모리 어레이 장치.
  11. 제10항에 있어서, 상기 버퍼 회로는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 게이트 및 상기 엘리베이터 회로의 출력 단자에 결합되고, 제1 PMOS 트랜지스터의 소스는 상기 제1 NMOS 트랜지스터의 드레인에 결합되며, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 게이트 및 상기 제1 PMOS 트랜지스터의 소스에 결합되며, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 PMOS 트랜지스터의 드레인 및 포지티브 전압에 결합되고, 상기 제2 PMOS 트랜지스터의 소스는 상기 전역 디코더의 단자들 중 하나를 형성하는 제2 NMOS 트랜지스터의 드레인에 결합되며, 상기 제1 NMOS 트랜지스터의 소스는 상기 제2 NMOS 트랜지스터의 소스 및 네거티브 전압에 결합되는 것인, 플래시 메모리 어레이 장치.
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