KR960005359B1

KR960005359B1 - 불휘발성 반도체 기억장치

Info

Publication number: KR960005359B1
Application number: KR1019940000527A
Authority: KR
Inventors: 시게루 아츠미; 히로노리 반바
Original assignee: 가부시키가이샤 도시바; 사토 후미오
Priority date: 1993-01-13
Filing date: 1994-01-13
Publication date: 1996-04-24
Also published as: US20010030891A1; DE69325152T2; US5901083A; US6385087B2; EP0606650B1; US6252801B1; JPH06215591A; EP0606650A3; US6560144B2; US6144582A; EP0606650A2; KR940018874A; JP3199882B2; US20020097596A1; DE69325152D1

Abstract

내용 없음.

Description

불휘발성 반도체 기억장치

제1도는 본 발명의 제1실시예에 따른 EEPROM을 나타낸 블록회로도.

제2도는 제1도의 EEPROM에서의 메모리셀 어레이의 일부 및 행디코더회로의 일부구성을 나타낸 회로도.

제3도는 제2도의 행디코더회로의 주디코더회로를 상세히 나타낸 회로도.

제4도는 제3도의 회로의 일부 소자구조를 나타낸 단면도.

제5도는 제2도의 행디코더회로의 프리디코더회로를 상세히 나타낸 회로도.

제6도는 제2도의 행디코더회로의 프리디코더회로의 일부구성을 나타낸 회로도.

제7도는 본 발명의 제1실시예의 변형예에 따른 EEPROM의 일부구성을 나타낸 회로도.

제8도는 본 발명의 제2실시예에 따른 EEPROM의 일부구성을 나타낸 회로도.

제9도는 본 발명의 제3실시예에 따른 EEPROM의 일부구성을 나타낸 회로도.

제10도는 불휘발성 반도체 기억장치의 소거모드시의 동작을 설명하기 위한 회로도.

제11도는 종래의 행디코더회로의 블록회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리셀 어레이 2 : 행디코더회로

3 : 열디코더회로 4 : 모드절환회로

5 : 모드설정신호 발생회로 6 : 독출용 중간전압 발생회로

7 : 소거용 부전압 발생회로 8 : 기록용 고전압 발생회로

11 : 메모리 셀 12 : 워드선

13 : 비트선 14 : 소오스선

21,22 : 프리디코더회로 23 : 주디코더회로

31,52,71,72 : NAND게이트 33,34 : N채널 MOS트랜지스터

40 : P형 반도체기판 41,42 : N웰

43 : P웰 51 : 디코더

54,55 : 전송게이트 56,57 : 레벨시프터

58,59 : COMOS인버터 73 : 래치회로

[산업상의 이용분야]

본 발명은 전기적소거 및 재기록이 가능한 불휘발성 반도체 기억장치(EEPROM)에 관한 것으로, 특히 행디코더회로에 관한 것이다.

[종래의 기술 및 그 문제점]

플래시 EEPROM은 적층(stack)구조의 메모리셀 트랜지스터를 갖추고 있는데, 이것은 그 데이터의 기록이 채널열전자(channel hot electron)에 의해 이루어지고, 데이터의 소거가 파울러 노드하임(Fowler-Nordheim)의 터널전류에 의해 이루어지는 메모리이다. 이와 같은 메모리에서는 소거시 메모리셀 트랜지스터의 게이트에 부(負)전압을 인가하는 것의 유용성이 명백하므로 소거시에 워드선에 부전압을 인가해주는 행디코더회로가 필요하게 된다.

그러나, 종래의 플래시 EEPROM에서의 소거는 모든 비트를 일괄 혹은 대단히 큰 단위에서의 블록소거를 전제로 고려하고 있어서 미세한 단위에서의 블록 소거에 대응가능한 것은 없었다.

종래 미세한 단위에서의 소거를 가능하게 하는 메모리로서, 에컨대 「Symposium on VLSI Technology pp77-78, 1991, H. Kume et al」이 제안되어 있다. 이 메모리는 소거블록을 워드선단위로 지정하여, 소거하지 않은 블록의 워드선에만 부전압을 선택적으로 인가하고, 모든 메모리셀 트랜지스터의 소오스에는 고레벨 에컨대 5V의 전압을 인가하는 것이다. 이때, 선택되지 않은 블록의 워드선은 반선택모드로 되는데, 오(誤)소거를 피하기 위해 소오스전위보다도 낮은 정(正)전위를 인가한다.

이와 같은 소거모드시의 동작을 제10도를 이용하여 설명한다. 제10도에 있어서, 참조부호 81은 각각 부유게이트와 제어게이트를 갖춘 적층구조의 트랜지스터로 이루어진 메모리셀로, 이들 각 메모리셀(81)의 소오스는 소오스선(82)에 공통으로 접속되어 있다. 소거시에 상기 소오스선(82)에는 5V의 전압이 공급되어 각 메모리셀(81)의 소오스에는 이 5V의 전압이 인가된다. 또한, 선택셀의 게이트(제어게이트)에 부전압으로서 예컨대 -10V가 인가되고, 비선택 셀의 각 게이트는는 예컨대 3V가 인가된다. 이와 같이 비선택셀의 게이트에 0V보다도 높은 전압을 인가하여 소오스와 게이트 사이의 전위차를 작게 함으로써 비선택셀에서 소프트소거가 일어나지 않도록 하고 있다. 또한, 데이터의 독출 및 기록시에 선택셀의 게이트에는 고레벨(정전압)이 인가된다.

상기 메모리에서는 소거모드시에 독출 및 기록모드시와는 반대로 선택된 워드선만을 저레벨(부전압)로, 선택되지 않은 워드선을 고레벨(정전압)로 각각 설정할 필요가 있어서 그에 대응한 행디코더회로를 설치할 필요가 있다.

제11도는 상기 바이어스관계를 만족하는 종래의 행디코더회로의 블록회로도로, 이 행디코더회로는 각워드선(83)마다 독출 및 기록계의 정전압디코더(84)와, P채널 MOS트랜지스터만으로 구성된 소거계의 부전압디코더(85)가 설치되고, 각 부전압디코더(85)에는 부전압 전원회로(86)로부터 부전압을 공급함과 더불어 각 행마다 정전압디코더(84)와 부전압디코더(85)를 부전압 저지용의 P채널 MOS트랜지스터(87)에 의해 분리하고 있다.

그러나 제11도의 행디코더회로에서는 각워드선마다 부전압디코더(85)를 설치할 필요가 있기 때문에 행디코더회로를 구성하는 트랜지스터의 개수가 많아지므로, 집적화할 때의 행디코더회로 부분의 면적이 대한히 커져서 칩사이즈가 증대한다는 결점이 있다.

또한 부전압저지용의 P채널 MOS트랜지스터(87)에는 큰 전압스트레스가 걸리기 때문에, 다른 것에 비해 게이트산화막을 두껍게 하지 않으면 안되므로 프로세스가 복잡해진다는 결점도 있다.

상기와 같이 종래의 불휘발성 반도체 기억장치에서는, 워드선에 부전압을 인가하는 행디코더회로를 구성하는 트랜지스터의 개수가 많아지므로 칩사이즈가 증대한다는 문제가 있다.

[발명의 목적]

이에 본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 행디코더 회로의 구성을 종래보다도 간략화할 수가 있는 불휘발성 반도체 기억장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명의 불휘발성 반도체 기억장치는, 전기적소거 및 재기록이 가능한 복수개의 메모리셀 트랜지스터가 행렬모양으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이의 행방향의 각 메모리셀 트랜지스터의 게이트에 공통으로 접속된 복수개의 워드선, 상기 메모리셀 어레이의 열방향의 각 메모리셀 트랜지스터의 드레인에 공통으로 접속된 복수개의 비트선 및, 프리디코더회로를 갖추고 입력어드레스에 따라 어느 하나의 워드선을 선택하며 데이터소거모드시에는 선택워드선에 대하여 부전압을 출력함과 더불어 비선택워드선에 대하여 0V 또는 그 이상의 정전압을 출력하는 행디코더회로를 구비하고, 이 행디코더회로내에는 상기 각 워드선에 대응해서 각각, 소오스 드레인 사이의 일단이 상기 복수개의 워드선중 대응하는 하나의 워드선에 접속되고, 소오스, 드레인 사이의 타단이 상기 프리디코더회로의 대응하는 출력단에 접속되며, 그 게이트에 제1논리신호가 공급되는 제1의 N채널 MOS트랜지스터와, 소오스, 드레인 사이의 일단이 상기 복수개의 워드선중 대응하는 하나의 워드선에 접속되고, 소오스, 드레인 사이의 타단에는 데이터소거모드시에 0V 또는 그 이상의 정전압이 공급되며, 데이터소거모드시 이외는 저논리레벨의 신호가 공급되고, 그 게이트에 상기 제1논리신호의 반전신호가 공급되는 제2의 N채널 MOS트랜지스터, 소오스, 드레인 사이가 상기 제1의 N채널 MOS트랜지스터의 소오스, 드레인 사이에 병렬로 접속되고, 그 게이트에 상기 제1논리신호의 반전신호가 공급되는 제1의 P채널 MOS트랜지스터 및, 소오스, 드레인 사이가 상기 제2의 N채널 MOS트랜지스터의 소오스, 드레인 사이에 병렬로 접속되고, 그 게이트에 상기 제1논리신호가 공급되는 제2의 P채널 MOS트랜지스터가 설치 되어 이루어진 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명에 의하면, 입력어드레스에 대응하여 선택워드선에 접속되어 있는 제1의 N채널 및 P채널 MOS트랜지스터가 도통된다. 이때, 비선택워드선에 접속된 제2의 N채널 및 P채널 MOS트랜지스터가 도통된다. 데이터의 독출 및 기록모드시에는 프리디코더회로의 대응하는 출력단으로 부터 고논리레벨의 신호가 출력되고, 제2의 N채널 및 P채널 MOS트랜지스터의 소오스, 드레인 사이의 일단에는 저논리레벨의 신호가 공급된다.

따라서, 독출 및 기록모드시에는 프리디코더회로로부터 출력되는 고논리레벨의 신호가 제1의 N채널 및 P채널 MOS트랜지스터를 매개로 선택워드선에 출력되고, 저논리레벨의 신호가 제2의 N채널 및 P채널 MOS트랜지스터를 매개로 각 비선택워드선에 출력된다.

소거모드시에는 프리디코더회로의 대응하는 출력단으로부터 부전압이 출력되고, 제2의 N채널 및 P채널 MOS트랜지스터의 소오스, 드레인 사이의 일단에는 0V 또는 그 이상의 정전압이 공급된다.

따라서, 이 소거모드시에는 프리디코더회로부터 출력되는 부전압이 제1의 N채널 및 P채널 MOS트랜지스터를 매개로 선택워드선에 출력되고, 0V 또는 그 이상의 정전압이 제2의 N채널 및 P채널 MOS트랜지스터를 매개로 각 비선택워드선에 출력된다.

[실시예]

이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시세에 따른 EEPROM을 나타낸 블록회로도로, 동도면중 참조부호 1은 메모리셀 어레이, 2는 행디코더회로, 3은 열디코더회로, 4는 모드절환회로, 5는 모드설정신호 발생회로, 6은 독출용 중간전압 발생회로, 7은 소거용 부전압 발생회로, 8은 기록용 고전압 발생회로이다.

또, 도시하지 않지만 이외에 소거모드시에 선택되지 않은 메모리셀의 게이트에 공급하기 위한 전원전압보다도 낮은 전압을 발생시키는 전압발생회로도 설치되어 있다.

제2도는 상기 메모리셀 어레이(1)의 일부 및 행디코더회로(2)의 일부구성을 나타내고 있다. 동도면중 참조부호 11은 각각 상기 적층구조의 메모리셀로, 이것들은 행렬모양으로 배열되어 있고, 12는 각각 메모리셀 어레이(1)의 동일행에 배치된 복수개의 메모리셀(11)의 각게이트에 공통으로 접속된 워드선이다. 또한, 참조부호 13은 각각 메모리셀 어레이(1)의 동일열에 배치된 복수개의 메모리셀(11)의 각 드레인에 공통으로 접속된 비트선으로, 상기 워드선(12)과 교차하는 방향으로 배치되어 있다. 더욱이, 참조부호 14는 각각 메모리셀 어레이(1)의 동일행에 배치된 복수개의 메모리셀(11)의 각 소오스에 공통으로 접속된 소오스선이다.

상기 행디코더회로(2)는 각각 어드레스가 입력되는 프리디코더회로(21, 22)와, 이 양프리디코더회로(21, 22)의 출력신호가 입력되는 주디코더회로(23)로 구성되어 있다. 또한, 이 행디코더회로(2)에는 통상 5V의 전원전압 VCC외에 상기 소거용 부전압 발생회로(7)로부터 출력되는 예컨대 -10V정도의 부전압 VEE와, 상기 기록용 고전압 발생회로(8)로부터 출력되는 예컨대 12V정도의 고전압 VPP 및, 소거모드시에 선택되지 않은 메모리셀의 게이트에 공급하기 위한 전원전압 VCC보다도 낮은 예컨대 3V의 전압 VWL과 0V의 접지전압 VSS가 공급된다.

상기 메모리셀 어레이(1)에 있어서, 독출모드시에는 선택된 워드선(12; 선택워드선)에 전원전압 VCC(5V)가, 선택된 비트선(13; 선택비트선)에도 독출용 중간전압 발생회로(6)에서 발생되는 예컨대 1V정도의 독출용 중간전압이 각각 공급된다. 또한, 기록모드시에는 선택워드선(12)에 기록용의 고전압 VPP(12V)가, 선택비트선(13)에도 고전압이 각각 공급된다. 더욱이, 소거모드시에 모든 소오스선(14)에는 예컨대 전원전압 VCC가 공급되고 선택워드선(12)에만 부전압 VEE, 비선택워드선에는 3V의 전압 VWL이 각각 공급되고 더욱이 모든 비트선(13)은 예컨대 부유상태로 된다.

행디코더회로(2)내의 주디코더회로(23)는 상기 프리디코더회로(21, 22)의 출력신호를 디코드하여 선택워드선 및 비선택워드선에 각각 소정의 전압을 공급하는 것으로, 그 일부의 상세한 회로구성을 제3도에 나타낸다. 제3도의 주디코더회로(23)는 상기 한쪽의 프리디코더회로(22)의 디코드출력신호가 공급되는 CMOS형 NAND게이트(31)와, 이 NAND게이트(31)의 출력신호를 반전시키는 CMOS형 인버터(32), 상기 각 워드선(12)에 대응하여 설치된 각각 2개의 N채널 MOS트랜지스터(33, 34) 및 P채널 MOS트랜지스터(35, 36)로 구성되어 있다. 또한, 이와 같은 구성을 1단위로 해서 복수개의 단위가 필요에 따라 설치되게 된다.

상기 각 워드선(12)에 대응해서 설치된 N채널 MOS트랜지스터(33)와 P채널 MOS트랜지스터(33)의 소오스, 드레인 사이는 병렬로 접속되어 있고, 그 소오스, 드레인 사이의 일단에는 상기 다른쪽의 프리디코더회로(21)의 디코드출력 신호가 공급되고, 소오스, 드레인 사이의 타단은 대응하는 워드선(12)에 접속되어 있다. 상기 프리디코더회로(21)의 디코드출력신호는, 독출/기록모드시에 대응하는 워드선을 선택할 경우에는 VCC/VPP의 전압으로 되고, 선택하지 않을 경우에는 0V로 되며, 또한 소거모드시에 대응하는 워드선을 선택할 경우에는 VEE의 전압으로 되고, 선택하지 않을 경우에는 VWL의 전압으로 된다.

또한, 나머지 N채널 MOS트랜지스터(34)와 P채널 MOS트랜지스터(36)의 소오 스, 드레인 사이도 병렬로 접속되어 있고, 그 소오스, 드레인 사이의 일단은 내부전원 SWL에 접속되며, 소오스, 드레인 사이의 타단은 대응하는 워드선(12)에 접속되어 있다. 상기 내부전원 SWL은, 소거모드시에 VWL의 전압으로 되고, 소거모드 이외인 때에는 0V로 된다.

각 워드선 (12)에 대응해서 설치된 P채널 MOS트랜지스터(35)의 각 게이트에는 상기 NAND게이트(31)의 출력신호가 공급되고, N채널 MOS트랜지스터(33)의 각 게이트에는 상기 인버터(33)의 출력신호가 공급된다.

마찬가지로 각 워드선(12)에 대응해서 설치된 N채널 MOS트랜지스터(34)의 각 게이트에는 상기 NAND게이트(31)의 출력신호가 공급되고, P채널 MOS트랜지스터(36)의 각 게이트에는 상기 인버터(32)의 출력신호가 공급된다. 즉, 각 워드선(12)에 대응해서 설치된 N채널 MOS트랜지스터(33)와 P채널 MOS트랜지스터(35) 및 N채널 MOS트랜지스터(34)와 P채널 MOS트랜지스터(36)는 각각 CMOS형의 전송게이트T1, T2를 구성하고 있다. 그리고, 각 워드선(12)에 대응해서 설치된 각각 2개의 전송게이트 T1, T2는 NAND게이트(31)의 출력신호에 따라 프리디코더회로(21)의 디코드출력신호 또는 내부전원 SWL의 전압을 대응하는 워드선에 출력제어하는 것이다.

제4도는 제3도중의 N채널 MOS트랜지스터(33)와 P채널 MOS트랜지스터(36) 및 제2도중의 메모리셀 어레이(1)의 일부 소자구조를 나타낸 단면도이다. 동도면중, 참조부호 40은 P형 반도체기판으로 0V의 접지전압 VSS가 공급된다. 또한, 참조부호 41 및 42는 각각 상기 P형 반도체기판(40)내에 형성된 N웰로 이들은 동일 공정으로 형성해도 되지만 별개의 공정으로 형성해도 좋다. 예컨대, N웰(41)을 먼저 형성하여 접합깊이 xj를 깊게 형성한다. 또 참조부호 43은 상기 N웰(41)내에 형성된 P웰이다. 이와 같은 N웰(41) 및 P웰(43)의 2중웰 구조에 의해 상기 P웰(43)이 P형 반도체기판(40)으로부터 전기적으로 분리되어 있다.

상기 N채널 MOS트랜지스터(33)는 상기 P웰(43)내에 형성되어 있고, P채널 MOS트랜지스터(36)는 N웰(42)내에 형성되어 있다. 참조부호 44는 상기 N채널 MOS트랜지스터(33)의 소오스이다. 이 소오스(44)에는 부전압으로 될 수 있는 상기 제2도중의 프리디코더회로(21)의 출력신호가 공급된다.

또한, 상기 P웰(43)에는 소거모드시에 부전압 VEE가 공급되고, 소거모드시 이외에는 0V의 접지전압 VSS가 공급된다. 참조부호 45는 상기 N채널 MOS트랜지스터(33)의 드레인으로, 대응하는 하나의 워드선(12)에 접속되어 있다. 참조부호 46은 상기 N채널 MOS트랜지스터(13)의 게이트로, 상기 제3도중의 인버터(32)에 접속되어 있다.

참조부호 47,48 및 49는 각각 P채널 MOS트랜지스터(36)의 소오스, 드레인 및 게이트이다. 상기 P채널 MOS트랜지스터(36)의 소오스(47)는 N웰(42)과 단락접속되고, 이 소오스(47)와 N웰(42)에는 상기 전원전압 SWL이 공급된다. 드레인(48)은 상기 N채널 MOS트랜지스터(33)의 드레인(45)에 접속되어 있고, 또한 게이트는 상기 인버터 제3도중의 인버터(32)에 접속되어 있다.

제3도중의 나머지의 N채널 MOS트랜지스터(34) 및 P채널 MOS트랜지스터(35)는 각각 상기의 N채널 MOS트랜지스터(33) 및 P채널 MOS트랜지스터(36)와 동일 하게 구성되어 있다.

또, 상기 메모리셀(11)이나 NAND게이트(31)등 그외의 주변회로의 N채널 MOS트랜지스터는 P형 반도체기판(40)에 직접형성되어 있다. 이와 같이 메모리셀(11)을 P형 반도체기판(40)에 직접형성하고 있는 이유는, 데이터의 기록시에 기판전류가 흘러도 메모리셀(11)의 기판전위가 부유하지 않도록 하기 위함이다.

다음에, 제3도의 주디코더회로(23)의 동작을 설명한다.

독출모드시에는 선택해야 할 워드선(12)에 대응하는 NAND게이트(31)에는 모두 "H"레벨의 신호가 입력되어 그 출력신호가 "L"레벨로 되고, 또 인버터(32)의 출력신호가 "H"레벨로 된다. 따라서, 각 워드선(12)에 접속된 각각 2개의 전송게이트 T1, T2중 T1이 도통한다.

이때, 각 전송게이트 T1에 신호를 인가하는 상기 프리디코더회로(21)로부터는 입력어드레스에 기초하여 선택해야 할 워드선(12)에 대응하는 출력단으로 부터만 5V의 전압 VCC가 출력되고, 그 외의 비선택워드선에 대응하는 출력단으로부터는 0V의 접지전압 VSS가 출력된다. 따라서, 선택워드선에만 5V의 전압이 공급된다. 또한, "L"레벨의 신호가 입력되는 NAND게이트(31)를 포함하는 각 단위에서는, 전송게이트 T2가 도통한다. 이때 각 전송게이트 T2에 접속된 전원 SWL은 0V의 접지전압으로 되어 있고, 선택워드선을 포함하지 않는 각 단위내의 워드선에는 0V의 접지전압 VSS가 각각 공급된다.

기록모드시에는 프리디코더회로(21)로부터 선택해야 할 워드선(12)에 대응하는 출력단으로부터 12V의 고전압 VPP가 출력되고 그 밖의 비선택워드선에 대응하는 출력단으로부터는 0V의 접지전압 VSS가 출력된다.

소거모드시에는 프리디코더회로(21)로부터 선택해야 할 워드선(12)에 대응하는 출력단으로부터 ―10V의 부전압 VEE가 출력되고, 그 밖의 비선택워드선에 대응하는 출력단으로부터는 3V의 전압 VWL이 출력된다. 또한, 선택워드선을 포함하지 않는 각 단위에서는 전송게이트 T2가 도통하고, 이때 각 전송게이트 T2에 접속된 전원 SWL은 3V의 전압 VWL로 된다. 이 때문에, 선택워드선을 포함하지 않는 각 단위내의 워드선에는 3V의 전압 VWL이 각각 공급된다.

제5도는 상기 제3도중의 각 전송게이트 T1에 신호를 인가하는 상기 프리디코더회로(21)의 상세한 회로구성을 타나낸 것으로, 동도면중 일점쇄선으로 둘러싸인 부분은 어드레스신호를 디코드하는 디코더(51)로, 그 어드레스는 NAND게이트(52)에 의해 디코드된다. 이 NAND게이트(52)에 의한 디코드출력은 인버터와 소거모드신호 erase, /erase에 의해 도통제어되는 2개의 전송게이트(54, 55)를 이용함으로써 소거모드시와 그 이외의 모드시에서 논리레벨이 반전되게 된다. VCC(5V)계의 어드레스신호를 디코더(51) 내의 NAND게이트(52)에 의해 디코드된 후, 2단의 레벨시프터(56, 57) 및 2개의 CMOS인버터(58, 59)에 의해 레벨변환되고 나서 제3도의 주디코더회로(23)에 공급된다.

상기 레벨시프터(56, 57)는 각각 P채널 MOS트랜지스터(61, 62) 및 N채널 MOS트랜지스터(63, 64)로 구성되어 있다. 그리고, 레벨시프터(56)측의 P채널 MOS트랜지스터(61, 62)의 각 소오스는 전원 SWL에, N채널 MOS트랜지스터(63, 64)의 각 소오스는 접지전압 VSS에 각각 접속되어 있다. 또한, 레벨시프터(57)측의 P채널 MOS트랜지스터(61, 62)의 각 소오스는 전원 SWWL에, N채널 MOS트랜지스터(63, 64)의 각 소오스는 전원 SBB에 접속되어 있다.

더욱이, 2개의 CMOS인버터(58, 59)에는 전원 SWL1 및 SBB로부터 전원 전압이 공급된다. 여기에서 전원 SWWL은, 독출모드시에 VCC(5V)로, 기록모드시에 VPP(12V)로 되는 내부전원이고, 전원 SBB는 통상은 VSS(0V)로, 소거모드시에는 VEE(-10V)로 되는 내부전원이며, 전원 SWWL1은, 기본적으로 전원 SWWL과 동일하고 소거모드시에는 3V로 되는 내부전원이다.

따라서, 디코더(51)에 의해 디코드된 VCC계의 신호는 레벨시프터(56)에서는 (SWWL∼VSS)계의 신호로, 레벨시프터(57)에서는 (SWWL∼SBB)계의 신호로, 인버터(58, 59)에서는 (SWWL1∼SBB)계의 신호로 순차적으로 변환된다.

그런데, 상기 제3도의 주디코더회로(23)내의 NAND게이트(31)에 신호를 공급하는 제2도중의 프리디코더회로(22)는 제5도중의 디코더(51)대신에 제6도에 나타낸 바와 같은 NAND게이트(71)를 설치함으로써 구성할 수가 있다. 상기 프리디코더회로(22)는 선택된 출력단으로부터는 항시 "L"레벨의 신호를 출력하고, 선택되지 않은 출력단으로부터는 항시 "L"레벨의 신호를 출력한다. 상기 양출력레벨은 제5도의 경우와 마찬가지로 2단의 레벨시프터(56, 57)및 2개의 CMOS인버터(58, 59)를 이용함으로써 (SWWL1∼SBB)계로 된다.

이와 같이 상기 구성으로 이루어진 EEPROM에서는, 소거모드시에 하나의 워드선에만 소거용의 부전압이 공급되므로 워드선단위로 소거할 수 있게 된다.

또한, 행디코더회로에 있어서 대응하는 워드선에 정전압이나 부전압을 공급제어하기 위한 회로부분은 각각 4개의 트랜지스터 즉 각각 2개의 N채널 및 P채널 MOS트랜지스터(33∼36)로 구성할 수가 있다. 이에 따라 종래와 비교해서 1워드선당 하나의 트랜지스터의 증가만으로 행단위의 블록소거를 실현할 수 있어서 행디코더회로의 구성을 종래보다도 간략화할 수 있게 된다.

또한, 어드레스버퍼회로의 구성을 변경함으로써 복수개의 워드선이 동시에 선택되도록 하면, 보다 큰 단위에서의 블록소거를 실행시킬 수 있게 된다.

제7도는 상기 제1실시예의 변형예를 나타낸 것으로, 이 변형예의 EEPROM은 상기 제5도중의 디코더(51)대신에 NAMD게이트(72)만으로 이루어진 디코더를 설치한 것이다. 그리고, 이 NAND게이트(72)에는 어드레스 외에 소거모드신호 /erase가 입력된다. 이와 같은 구성의 EEPROM에서는, 소거모드시에 프리디코더회로(21)의 출력신호가 모두 부전압으로 되어 모든 워드선(12)에 부전압이 공급되어 일괄소거가 이루어진다.

제8도는 본 발명의 제2실시예에 따른 EEPROM의 주디코더회로의 구성을 나타낸 회로도이다. 상기 제1실시예에서는 N채널 MOS트랜지스터(34)와 P채널 MOS트랜지스터(36)의 소오스, 드레인 사이를 병렬로 접속하고 그 일단을 전원 SWL에 접속하는 경우를 설명하였지만, 이 실시예의 경우에는 N채널 MOS트랜지스터(34)와 P채널 MOS트랜지스터(36)의 소오스, 드레인의 한쪽을 대응하는 워드선(12)에 공통으로 접속하고, N채널 MOS트랜지스터(34)의 타단이 전원 SBB에, P채널 MOS트랜지스터(36)의 타단이 전원 SWWL1에 각각 접속되도록 한 것이다.

제9도는 본 발명의 제3실시예에 따른 EEPROM의 주디코더회로의 일부구성을 나타낸 회로도이다. 이 실시예에서는 상기 제3도의 주디코더회로내의 NAND게이트(31)의 출력측에 도시한 바와 같이 세트신호 SET 및 리세트신호 RESET에 의해 제어되는 래치회로(73)를 설치하고, 소거전에 대응하는 래치회로(73)를 소거하는 상태로 세트하는 방식과 조합시키면 임의의 개수의 워드선(12)에 동시에 부전압을 공급하여 소거할 수 있게 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 행디코더회로의 구성을 종래보다도 간략화할 수가 있는 불휘발성 반도체 기억장치를 제공할 수 있게 된다.

Claims

전기적소거 및 재기록이 가능한 복수개의 메모리셀 트랜지스터가 행렬모양으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이의 행방향의 각 메모리셀 트랜지스터의 게이트에 공통으로 접속된 복수개의 워드선, 상기 메모리셀 어레이의 열방향의 각 메모리셀 트랜지스터의 드레인에 공통으로 접속된 복수개의 비트선 및, 프리디코더회로를 갖추고 입력어드레스에 따라 어느 하나의 워드선을 선택하며 데이터소거모드시에는 선택워드선에 대하여 부전압을 출력함과 더불어 비선백워드선에 대하여 0V 또는 그 이상의 정전압을 출력하는 행디코더회로를 구비하고, 이 행디코더회로내에는 상기 각 워드선에 대응해서 각각, 소오스 드레인 사이의 일단이 상기 복수개의 워드선중 대응하는 하나의 워드선에 접속되고, 소오스, 드레인 사이의 타단이 상기 프리디코더회로의 대응하는 출력단에 접속되며, 그 게이트에 제1논리신호가 공급되는 제1의 N채널 MOS트랜지스터와, 소오스, 드레인 사이의 일단이 상기 복수개의 워드선중 대응하는 하나의 워드선에 접속되고, 소오스, 드레인 사이의 타단에는 데이터소거모드시에 0V 또는 그 이상의 정전압이 공급되며, 데이터소거모드시 이외는 저논리레벨의 신호가 공급되고, 그 게이트에 상기 제1논리신호의 반전신호가 공급되는 제2의 N채널 MOS트랜지스터, 소오스, 드레인 사이가 상기 제1의 N채널 MOS트랜지스터의 소오스, 드레인 사이에 병렬로 접속되고, 그 게이트에 상기 제1논리신호의 반전신호가 공급되는 제1의 P채널 MOS트랜지스터 및, 소오스, 드레인 사이가 상기 제2의 N채널 MOS트랜지스터의 소오스, 드레인 사이에 병렬로 접속되고, 그 게이트에 상기 제1논리신호가 공급되는 제2의 P채널 MOS트랜지스터가 설치되어 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치.
전기적소거 및 재기록이 가능한 복수개의 메모리셀 트랜지스터가 행렬모양으로 배열된 메모리셀 어레이와, 이 메모리셀 어레이의 행방향의 각 메모리셀 트랜지스터의 게이트에 공통으로 접속된 복수개의 워드선, 상기 메모리셀 어레이의 열방향의 각 메모리셀 트랜지스터의 드레인에 공통으로 접속된 복수개의 비트선 및, 프리디코더회로를 갖추고 입력어드레스에 따라 어느 하나의 워드선을 선택하며 데이터소거모드시에는 선택워드선에 대하여 부전압을 출력함과 더불어 비선택워드선에 대하여 0V 또는 그 이상의 정전압을 출력하는 행디코더회로를 구비하고, 상기 행디코더회로내에는 상기 각 워드선에 대응해서 각각, 소오스, 드레인 사이의 일단이 상기 복수개의 워드선중 대응하는 하나의 워드선에 접속되고, 소오스, 드레인 사이의 타단이 상기 프리디코더회로의 대응하는 출력단에 접속되며, 그 게이트에 제1논리신호가 공급되는 제1의 N채널 MOS트랜지스터와, 소오스, 드레인 사이의 일단이 상기 복수개의 워드선중 대응하는 하나의 워드선에 접속되고, 소오스, 드레인 사이의 타단에는 데이터소거모드시에 부전압이 공급되며, 데이터소거모드시 이외는 0V의 전압이 공급되고, 그 게이트에 상기 제1논리신호의 반전신호가 공급되는 제2의 N채널 MOS트랜지스터, 소오스, 드레인 사이가 상기 제1의 N채널 MOS트랜지스터의 소오스, 드레인 사이에 병렬로 접속되고, 그 게이트에 상기 제1논리신호의 반전신호가 공급되는 제1의 P채널 MOS트랜지스터 및, 소오스, 드레인 사이의 일단이 상기 복수개의 워드선중 대응하는 하나의 워드선에 접속되고, 소오스, 드레인 사이의 타단에는 0V 또는 그 이상의 정전 압이 공급되며, 그 게이트에 상기 제1논리신호가 공급되는 제2의 P채널 MOS트랜지스터가 설치되어 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 프리디코더회로는, 입력어드레스에 따라 선택된 출력단으로부터는 데이터의 독출 및 기록모드시에 고논리레벨의 신호를, 소거 모드시에 부전압을 각각 출력하고, 비선택출력단으로부터는 데이터의 독출 및 기록모드시에 저논리레벨의 신호를, 소거모드시에 고논리레벨의 신호를 각각 출력하도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 제1 및 제2의 N채널 MOS트랜지스터가 P형 반도체기판에 설치된 P웰에 각각 형성되고, 이 P웰에는 데이터의 소거모드시에 부전압이, 소거모드시 이외의 0V의 전압이 각각 공급되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 프리디코더회로는, 입력어드레스에 따라 선택된 출력단으로부터는 데이터의 독출 및 기록모드시에 고논리레벨의 신호를, 소거 모드시에 부전압을 각각 출력하고, 선택되지 않은 출력단으로부터는 데이터의 독출 및 기록모드시에 저논리레벨의 신호를, 소거모드시에 고논리레벨의 신호를 각각 출력하도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 제1 및 제2의 n채널 MOS트랜지스터가 P형 반도체기판에 설치된 P웰에 각각 형성되고, 이 P웰에는 데이터의 소거모드시에 부전압이, 소거모드시 이외의 0V의 전압이 각각 공급되는 것을 특징으로 하는 불휘발성 반도체 기억장치.