KR100476889B1 - 플래쉬메모리의 워드라인디코더 - Google Patents

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KR100476889B1 KR10-2002-0018451A KR20020018451A KR100476889B1 KR 100476889 B1 KR100476889 B1 KR 100476889B1 KR 20020018451 A KR20020018451 A KR 20020018451A KR 100476889 B1 KR100476889 B1 KR 100476889B1
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Abstract

본 발명은 분리게이트형 플래쉬메모리의 워드라인디코더에 관한 것으로서, 비선택된 워드라인디코더를 통하여 고전압이 비선택된 워드라인으로 공급되지 않도록 한다. 이를 위하여, 본 발명은 반도체기판에 형성된 소오스 및 드레인영역과, 소오스영역과 채널영역의 상부를 일부 덮는 플로팅게이트와, 상기 채널영역의 상부와 상기 플로팅게이트의 상부에 걸쳐 형성된 컨트롤게이트를 가지는 분리게이트형 메모리셀과, 상기 컨트롤게이트에 연결된 워드라인과, 소거모드에서 선택된 경우에 제1전압을 상기 워드라인에 공급하고 비선택된 경우에 상기 워드라인에 제2전압을 상기 워드라인에 공급하는 워드라인디코더를 구비하며, 상기 워드라인디코더는, 상기 비선택된 경우에 소거신호로부터 소정시간 동안 지연되어 발생되는 제1신호에 응답하여 노드를 제3전압으로 충전하는 제1수단과, 상기 비선택된 경우에 상기 노드에 응답하여 상기 워드라인을 상기 제2전압으로 충전하는 제2수단과, 상기 워드라인과 상기 제1전압사이에 연결되고 상기 노드에 게이트가 연결된 트랜지스터와, 상기 노드와 상기 제1전압사이에 연결되고 상기 워드라인에 게이트가 연결된 트랜지스터를 구비한다.

Description

플래쉬메모리의 워드라인디코더{WORDLINE DECODER OF SPLIT-GATE FLASH MEMORY}
플래쉬메모리(또는 플래쉬 이이피롬)는 특성상 그 동작이 프로그램, 소거, 독출 및 대기모드로 나뉘어 진다. 각 동작모드에 따라 워드라인의 전압이 다르게 설정되는데, 특히 소거모드에서는 전자의 터널링(Fowler-Nordheim tunneling)을 이용하기 때문에 매우 높은 고전압이 워드라인에 필요하다. 플래쉬메모리에 사용되는 메모리셀은 적층게이트형(stacked gate cell)과 분리게이트형(split-gate cell)으로 나뉘어진다. 분리게이트형 메모리셀의 구조에서는, 회로적으로 메모리용 트랜지스터와 선택용 트랜지스터의 구조로 구분된다. 또한, 분리게이트형 메모리셀은 적층게이트형에 비해 특징적인 이점이 있다. 예를들면, 선택트랜지스터 분리게이트형에서는, 비트라인으로부터 선택용 트랜지스터 구조에 의해 각 메모리셀이 절연되기 때문에 적층게이트형에서와 같은 과도소거(overerase) 현상이 일어나지 않는다.
도 1A 및 1B는 분리게이트형 메모리셀의 단면구조와 그에 따른 소거 및 프로그램메카니즘을 보여 준다. 도시된 바와 같이, 폴리실리콘층(또는 폴리사이드층)으로 된 플로팅게이트 7은 산화막 5(약 15nm)를 사이에 두고 소오스영역 2와 채널영역 4의 일부를 덮고 있다. 채널영역 4는 반도체기판 1에 형성된 소오스영역 2와 드레인영역 3사이에서 한정된다. 폴리실리콘층(또는 폴리사이드층)으로 된 컨트롤게이트 9는 플로팅게이트 7과 플로팅게이트로 덮히지 않는 채널영역 4의 상부를 덮고 있다. 플로팅게이트 7과 컨트롤게이트 9의 사이에 형성된 산화막 8은, 컨트롤게이트 9의 측벽과 플로팅게이트 7사이의 간격 d1(약 40 nm)보다 게이트들간의 상하부간격 d2(약 200 nm)에서 더 두껍게 형성된다. 이는 소거동작에서 플로팅게이트 7과 컨트롤게이트 9의 측벽사이의 영역 EFN을 통하여 플로팅게이트의 전자들이 F-N 터널링에 의해 컨트롤게이트 9로 쉽게 이동할 수 있도록 한다. 메모리셀어레이상에서, 컨트롤게이트 9는 워드라인 WL에 연결되고 소오스영역 2는 소오스라인 SL에 연결되며, 드레인영역 3은 비트라인 BL에 연결된다. 컨트롤게이트에는 동작모드에 따른 전압이 인가된다. 메모리셀어레이는, 매트릭스형태로서, 행방향으로 신장하며 열발향으로 나란히 배열된 워드라인들 및 공통소오스라인들과, 열방향으로 신장하며 행방향으로 나란히 배열된 비트라인들과, 워드라인에 컨트롤게이트가 접속되고 공통소오스라인에 소오스영역이 접속되며 비트라인에 드레인영역이 접속된 메모리셀들로 구성된다. 하나의 페이지는 짝수번째와 홀수번째로 구분된 워드라인쌍으로 구성된다. 한 페이지의 메모리셀들의 소오스영역들은 소오스라인에 공통으로 연결된다.
아래의 [표 1]은 분리게이트형 플래쉬메모리에서 소거, 프로그램 및 읽기모드에 따른 전압인가상태를 보여 준다.
[표 1]
동작모드 프로그램 소거 읽기
워드라인(WL) VER(11~15V) VER (11~15V) Vref
비트라인(BL) VCC("1");프로그램 금지 상태VSS ("0");프로그램상태 VSS 1~2V
소오스라인(SL) 10~12V VSS VSS
도 1A를 참조하면, 소거동작에서는, 워드라인 WL을 통하여 컨트롤게이트 9에 11~15V의 소거전압 VER을 인가하고, 소오스영역 2와 드레인영역 3에 각각 연결된 소오스라인 SL과 비트라인 BL은 접지전압 VSS에 연결한다. 높은 레벨의 소거전압 VER에 의해, 플로팅게이트 7의 전자들이 컨트롤게이트 9로 F-N 터널링현상에 의해 영역 EFN에서 컨트롤게이트 9로 이동한다. 이를 순방향터널링이라고 한다. 그 결과, 플로팅게이트 7에 남아있던 양전하들이 메모리셀의 드레쉬홀드를 낮추게 되어, 이후의 읽기모드에서 워드라인에 소정의 기준전압 Vref가 인가되었을 때 해당하는 메모리셀은 도전상태(conductive)로 된다. 이를 "소거상태"라 하고 데이타 "1"로 읽혀진다.
프로그램은, 도 1B를 참조하면, 워드라인 WL에 드레쉬홀드전압 Vt를 인가하고, 소오스라인 SL과 비트라인 BL에 각각 10~12V와 VSS를 인가함으로써 이루어 진다. 이 때, 비선택된 비트라인에는 프로그램금지를 위하여 전원전압 레벨의 전압("1")을 공급한다. 컨트롤게이트 9에 인가된 드레쉬홀드전압 Vt에 의해 채널영역 4에는 도전성채널 4'가 형성되고, 소오스영역 2와 드레인영역 3간의 전압차로 인해 전자들은 소오스영역쪽으로 이끌리다가 영역 PHT에서 핫일렉트론(hot electron)효과에 의해 플로팅게이트 7로 이동한다. 그 결과, 플로팅게이트 7에는 전자(또는 음전하)가 축적되어 메모리셀의 드레쉬홀드를 높인다.
프로그램 또는 소거된 메모리셀의 상태를 검출하기 위한 읽기동작에서는, 선택된 워드라인에 소정의 기준전압 Vref를 인가하고 해당하는 비트라인 및 소오스라인에는 각각 1~2V 및 VSS를 공급한다. 정상적으로 소거된 메모리셀이라면 도전상태로 되어 데이타 "1"로 나타나고, 정상적으로 프로그램된 메모리셀이라면 비도전상태로 되어 데이타 "0"으로 나타날 것이다.
이와 같이, 분리게이트형 플래쉬메모리에서 프로그램 또는 소거동작을 수행하기 위해서 고전압이 필요하며, 특히 소거모드에서는 F-N터널링현상을 이용하기 때문에 매우 높은 전압이 필요하다. 예를 들면, 0.35㎛ (최소선폭)의 공정을 이용한 플래쉬메모리에서의 소거동작은 12.5V의 워드라인전압을 사용한다. 이 때에는 고전압 브레이크다운특성을 가진 모오스소자(HVMOS)의 브레이크다운전압이 13V이기 때문에 브레이크다운으로 인한 문제가 발생하지 않는다. 그러나, 0.18㎛의 공정에서는 셀의 크기가 줄었음에도 불구하고 적어도 11.5V의 워드라인전압이 소거시에 요구되지만 이 때의 고전압 모오스소자(HVMOS)의 브레이트다운전압이 11V로 낮아진다. 따라서, 소거시에 셀에는 기본적으로 요구되는 워드라인전압 11.5V가 인가되지 못하고 11V가 인가됨에 따라 그 소거특성이 취약해 진다.
또한, 소거동작은 섹터단위로 행하는 섹터 소거(sector erase)와 칩 전체를 일시에 소거하는 칩 소거(chip erase; 또는 bulk erase)로 구분된다. 섹터 소거시에는 선택된 섹터외에는 소거가 이루어지지 않아야 한다. 그러한 구별은 디코더(즉 워드라인디코더)에 의하여 행하여진다. 이 때, 비선택된 워드라인디코더 내부에 구성된 모오스소자들의 브레이크다운전압에 의하여 소거시의 고전압이 영향을 받을 수 있다.
도 2는 분리게이트형 플래쉬메모리에서 각 동작모드를 수행하기 위한 전압들을 발생하는 회로들과 워드라인들을 구동하는 디코더들의 일반적인 연결관계를 보여 준다. 소거신호 ER 또는 프로그램신호 PGM에 응답하여 오실레이터 11은 일정한 주기를 가지는 클럭 CLK를 발생한다. 클럭 CLK에 응답하여 차아지펌프 12로부터 발생된 고전압 VPP는 워드라인디코더들 D0~Dn-1의 전원으로 공급된다. VPP의 전압레벨을 제어하기 위하여 VPP는 고전압감지회로 13으로 인가된다. 고전압감지회로 13은 기준전압발생회로 14로부터 제공된 기준전압 Vref를 입력하여 오실레이터 11를 제어한다. VPP는 동작모드에 따라 서로 다른 전압레벨로서 발생된다. 소거모드에서 고전압발생회로 12에서 발생되는 고전압 VPP는 예컨대 11.5V이다. 워드라인디코더들 D0~Dn-1은 워드라인들 WL0~WLn-1에 대응하여 일대일로 배치되며, 각 워드라인디코더는 해당하는 어드레스신호에 응답하여 구동된다.
소거모드는 전 메모리셀을 일시에 소거하는 칩소거모드와, 선택된 섹터별로 행하는 섹터소거모드로 나뉘어 진다. 섹터는 하나의 페이지 또는 복수개의 페이지로 구성될 수 있다. 따라서, 도 2의 워드라인디코더들 D0~Dn-1은, 칩소거모드에서는 모두 선택이 되어 모든 워드라인들로 11.5V의 VPP를 동시에 공급하고, 섹터소거모드에서는 선택된 것과 선택되지 않은 것들로 구분된다.
도 2의 구성에서 종래에 사용된 워드라인디코더는, 제3도에 보인 바와 같이, 전원으로 인가된 VPP를 워드라인으로 전송하는 레벨쉬프터형으로 구성되어 있다. 먼저, 섹터소거모드에서, 도 3의 디코더가 선택된 경우에는, 어드레스신호 A0 및 B0가 모두 하이레벨로 됨에 응답하여 낸드게이트 ND1의 출력이 로우레벨로 된다. 따라서, 고전압용 엔모오스트랜지스터 HVN2가 비도전상태로 되고 고전압용 피모오스트랜지스터 HVP2가 도전상태로 됨에 따라, 11.5V의 VPP는 피오모오스트랜지스터 HVP2를 통하여 선택된 워드라인 WL0으로 전달된다. 이 때, 고전압용 피모오스트랜지스터 HVP1은, 그것의 게이트가 VPP레벨의 선택된 워드라인 WLO에 접속되어 있으므로, 비도전상태로 되어 피모오스트랜지스터 HVP2의 게이트가 계속 로우레벨을 유지할 수 있도록 한다.
반대로, 워드라인디코더(즉 D0)가 섹터소거모드에서 선택된 섹터에 해당하는 디코더가 아닌 경우에는, 어드레스신호 A0 및 B0 중 적어도 하나가 로우레벨로 됨에 따라 낸드게이트 ND1의 출력이 하이레벨로 된다. 따라서, 엔모오스트랜지스터 HVN2가 도전상태로 되므로, 해당하는 워드라인 WL0는 로우레벨, 즉 접지전압 레벨을 유지한다. 현재 비선택된 워드라인 WL0가 접지전압 레벨이므로, 피모오스트랜지스터 HVP1이 도전상태로 되어 11.5V의 VPP가 피모오스트랜지스터 HVP2의 게이트로 인가됨에 따라 피모오스트랜지스터 HVP2는 비도전상태로 된다. 이 때, 피모오스트랜지스터 HVP2의 소오스-드레인 양단간의 전압은 11.5V를 유지하여야 한다. 그러나, 공정이 미세화될 수록(예컨대, 0.18㎛ 공정), 모오스트랜지스터의 게이트폭이 좁아지고 소오스와 드레인간의 거리(또는 채널길이)가 짧아짐에 따라, 누설전류(leakage current) 발생이 더욱 용이함으로 인해 브레이크다운전압이 낮아지는 현상이 발생한다. 0.18㎛ 공정에서 피모오스트랜지스터의 브레이크다운 전압은 약 11V에 불과하기 때문에, 비선택된 디코더에서 피모오스트랜지스터 M2의 양단전압은 소거모드시의 고전압인 11.5V를 유지하기 어려워 진다. 더우기, 이러한 전압형성에 대한 요구는 섹터소거 모드인 경우에 비선택된 N-1개의 디코더들에 적용되는 상황이므로, 11.5V의 고전압이 피모오스트랜지스터 M2의 양단에서 유지되기가 더욱 어렵다.
한편, 칩소거모드인 경우에는, 섹터소거모드에서 선택된 워드라인디코더보다 훨씬 더 많은 디코더들이 활성화 된다. 이 때에는, 도 3의 고전압 피모오스트랜지스터 HVP1의 소오스-드레인간의 전압이 VPP를 유지하여야 한다. 그러나, HVP1이 HVP2보다 상당히 작은 크기이므로, HVP1의 브레이크다운전압이 VPP의 전압레벨을 감당할 수 있다.
결과적으로, 소거모드에서 비선택된 워드라인들에는 소거용의 고전압 VPP가 공급되지 않아야 함에도 불구하고, VPP에 대한 고전압용 피모오스트랜지스터 HVP2의 브레이크다운으로 인해 원하지 않는 고전압이 비선택된 워드라인들로 인가되어 소거동작의 오류를 유발시킨다.
따라서, 본 발명은 전술한 문제점들을 해결하기 위한 것으로서, 분리게이트형 플래쉬메모리에서 소거동작의 신뢰성을 향상시키고자 한다.
또한, 본 발명은 분리게이트형 플래쉬메모리에서 선택된 워드라인 또는 섹터에 대한 소거동작 중 비선택된 워드라인들로 소거용 고전압이 공급되지 않도록 하고자 한다.
또한, 본 발명은 분리게이트형 플래쉬메모리에서 소거전압을 워드라인으로 전달하는 고전압용 피모오스트랜지스터의 항복특성 저하로 인한 소거 오동작을 방지하고자 한다.
전술한 본 발명의 목적들을 달성하기 위하여, 본 발명에 따른 분리게이트형 플래쉬메모리는: 반도체기판에 형성된 소오스 및 드레인영역과, 소오스영역과 채널영역의 상부를 일부 덮는 플로팅게이트와, 상기 채널영역의 상부와 상기 플로팅게이트의 상부에 걸쳐 형성된 컨트롤게이트를 가지는 분리게이트형 메모리셀과; 상기 컨트롤게이트에 연결된 워드라인과; 소거모드에서 선택된 경우에 제1전압을 상기 워드라인에 공급하고 비선택된 경우에 상기 워드라인에 제2전압을 상기 워드라인에 공급하는 워드라인디코더를 구비하며, 상기 워드라인디코더는, 상기 비선택된 경우에 소거신호로부터 소정시간 동안 지연되어 발생되는 제1신호에 응답하여 노드를 제3전압으로 충전하는 제1수단과, 상기 비선택된 경우에 상기 노드에 응답하여 상기 워드라인을 상기 제2전압으로 충전하는 제2수단과, 상기 워드라인과 상기 제1전압사이에 연결되고 상기 노드에 게이트가 연결된 트랜지스터와, 상기 노드와 상기 제1전압사이에 연결되고 상기 워드라인에 게이트가 연결된 트랜지스터를 가진다.
이하, 본 발명에 의한 바람직한 실시예를 첨부된 도 4 내지 6을 참조하여 상세하게 설명한다. 실시예에 적용되는 분리게이트형 플래쉬메모리는 도 1A 및 1B에 도시된 메모리셀 구조와 그것을 이용한 소거, 프로그램 및 읽기동작(표1 참조)을 수행할 수 있으나, 아래의 설명에서는 프로그램 및 읽기동작에 관하여는 상술하지 않을 것이다. 따라서, 소거모드에서의 워드라인디코더의 동작에 관하여 상술한다. 소거모드시에 사용되는 소거전압은 11.5V로 한다. 또한, 본 발명에 따른 실시예는 서브미크론(< 1㎛)의 공정수준에 적용됨을 고려하여 제공됨을 이해하여야 한다.
도 4는 본 발명에 따른 워드라인디코더의 회로구성을 보여 준다. 도 4의 워드라인디코더는 도 2에 배열된 워드라인디코더들 중 워드라인 WL0에 연결된 것을 보여 준다. 다른 워드라인디코더들의 구성은 이와 동일하다.
도 4를 참조하면, 낸드게이트 ND21은 어드레스신호 A0 및 B0를 입력하여 워드라인디코더를 활성화 또는 비활성화시키는 신호를 출력한다. 낸드게이트 ND21의 출력은 병렬연결된 고전압용 엔모오스 디플리션트랜지스터 NAN과 고전압용 엔모오스트랜지스터 HVN11을 통하여 노드 N21에 연결된다. 디플리션트랜지스터 NAN의 게이트는 소거지연신호 DERB에 접속된다. 엔모오스트랜지스터 HVN11의 게이트는 워드라인제어전압 WLGND에 접속된다. 노드 N21과 VPP사이에는 게이트가 출력노드 N22에 접속된 고전압용 피모오스트랜지스터 HVP11이 연결된다. 노드 N21은 또한 고전압용 피모오스트랜지스터 HVP12의 게이트와 고전압용 엔모오스트랜지스터 HVN12의 게이트에 공통으로 접속된다. 피모오스트랜지스터 HVP12는 VPP와 출력노드 N22사이에 연결된다. 엔모오스트랜지스터 HVN12는 출력노드 N22와 워드라인제어전압 WLGND사이에 연결된다. 출력노드 N22는 해당하는 워드라인, 예컨데 WL0에 연결된다. 피모오스트랜지스터들 HVP11과 HVP12의 벌크와 소오스들은 연결되어 있다. 고전압용의 피모오스트랜지스터 HVP11은 HVP12보다 긴 채널길이 및 더 좁은 채널폭을 가진다. 엔모오스트랜지스터들 NAN, HVN11 및 HVN12는 피모오스트랜지스터들 HVP11 및 HVP12보다 작은 크기를 가진다. 본 발명의 실시예에서는, 전원전압 VCC는 약 1.5~1.8V, 고전압용 디플리션트랜지스터 NAN의 드레쉬홀드전압(Vt)은 약 0.1V, 엔모오스트랜지스터 HAN11 또는 HNA12의 드레쉬홀드전압(VT)는 약 0.5V로 한다.
도 5는 도 4의 소거지연신호 DERB와 워드라인제어전압 WLGND를 발생하는 회로의 실시예를 보여 준다. 도 5를 참조하면, 소거신호 ER은 소정의 지연회로 31을 거친 다음 지연신호 DER로 된다. DER은 인버터 INV1을 거쳐 소거지연신호 DERB로 발생되고, DREB는 인버터 INV2를 통하여 워드라인제어전압신호 WLGND로 발생된다.
그러면, 본 발명에 따른 워드라인디코더에서의 소거모드에서의 동작과정을 도 6의 타이밍도를 참조하여 설명한다. 도 6의 타이밍도는 해당하는 워드라인디코더가소거모드에서 선택되지 않은 경우의 신호 및 전압들의 파형을 보여주지만, 워드라인의 전압파형 및 노드 21의 전압파형을 제외하고는 선택된 경우에도 참조된다.
먼저, 섹터소거모드에서 도 4의 워드라인디코더가 선택된 경우에는, 낸드게이트 ND21의 출력이 로우레벨(0V)로 된다. 이 때, 도 5에 회로에 의한 소정의 지연시간 ΔT이전에는 워드라인제어전압 WLGND가 로우레벨(0V)이고 소거지연신호 DERB가 하이레벨이므로, 지연시간 ΔT이전에는 트랜지스터 NAN은 도전상태이고 트랜지스터 HVN11은 비도전상태에 있다. 따라서, 낸드게이트 ND21의 로우레벨 출력은 이 지연시간 ΔT이전에 도전상태에 있는 트랜지스터 NAN을 통하여 노드 N21로 전달되어, 피모오스트랜지스터 HVP12는 도전상태로 되고 엔모오스트랜지스터 HVN12는 비도전상태로 된다. 그리하여, 피모오스트랜지스터 HVP12를 통하여 12V의 소거전압이 선택된 워드라인 WL0로 공급된다.
이와 반대로, 도 4의 워드라인디코더가 섹터소거모드에서 비선택되었다면, 낸드게이트 ND21의 출력은 하이레벨(VCC)로 된다.
지연시간 ΔT이전에는, 도 6에 보인 바와 같이, 소거지연신호 DERB 및 워드라인제어전압 WLGND이 각각 하이 및 로우레벨이므로, 트랜지스터 NAN은 도전상태에 있고 엔모오스트랜지스터 HVN11은 비도전상태에 있다. 따라서, 노드 N21는 VCC-Vt(1.5-0.1=1.4)로 충전된다. 현재 WLGND가 로우레벨, 즉 0V이므로 VCC레벨의 노드 N21에 의해 엔모오스트랜지스터 HVN12가 도전상태로 되어, 워드라인의 전압은 엔모오스트랜지스터 HVN12를 통하여 방전되어 0V로 된다. 이 때, 피모오스트랜지스터 HVP12는 비도전상태에 있다. 피모오스트랜지스터 HVP11의 게이트가 워드라인에 연결되어 있으나, 현재는 VPP가 충분히 증가된 상태가 아니므로 노드 N21의 전압은 그대로 유지된다.
그후, 지연시간 ΔT가 진행되는 동안, VPP가 충분한 전압 으로 충전됨에 따라 피모오스트랜지스터 HVP11은 현재 0V인 워드라인의 전압에 응답하여 노드 N21을 충전한다. 따라서, 노드 N21의 전압은 VCC-Vt로부터 VPP로 증가한다. 지연시간 ΔT가 경과 후에, 즉 VPP가 엔모오스트랜지스터 HVN12를 도전시킬 수 있는 전압레벨로 충분히 충전되면, 소거지연신호 DERB와 워드라인 제어전압 WLGND는 각각 로우레벨(0V) 및 하이레벨(VCC)로 된다. 엔모오스트랜지스터 HVN12의 게이트에 연결된 노드 N21의 전압이 VPP인 상태에서, WLGND가 VCC 레벨로 엔모오스트랜지스터 HVN12의 소오스에 인가되므로, 충분한 게이트전압(VPP)을 가진 엔모오스트랜지스터 HVN12를 통하여 워드라인의 전압은 VCC로 충전된다. 비선택된 상태에서 워드라인의 전압이 VCC이고 WLGND가 VCC이므로, 피모오스트랜지스터 HVP12의 소오스-드레인 양단간의 전압은 VPP-VCC로 설정된다. 이 값은 0.18㎛ 공정수준에서 VPP와 VCC를 각각 11.5V와 1.5V로 한 경우, 약 10V(11.5-1.5) 정도가 된다. 결과적으로, 피모오스트랜지스터 HVP12의 소오스-드레인 양단에 걸리는 전압 10V는 피모오스트랜지스터 HVP12의 설정된 브레이크다운전압 10.5V보다 낮은 값이므로, VPP는 비선택된 워드라인으로 전달되지 못하기 때문에 소거모드에서의 교란현상이 발생하지 않는다.
엔모오스트랜지스터 HVN11은 노드 N21이 VPP일 때 누설전류가 발생하지 않도록 차단하는 역할을 수행한다.
전술한 바에 의하면, 본 발명은 분리게이트형 플래쉬메모리의 소거모드에서 비선택된 워드라인으로 소거용 고전압이 전달되지 않도록 하여 소거동작의 신뢰성과 그 특성을 향상시키는 이점이 있다. 특히, 섹터소거모드에서 소거용의 펌핑전압을 워드라인으로 전달하는 고전압용 피모오스트랜지스터의 브레이크다운전압이 안정적으로 유지되도록 한다.
도 1A 및 1B는 분리게이트형 플래쉬메모리의 셀구조와 소거 및 프로그램상태를 보여 주는 단면도들.
도 2는 고전압을 워드라인으로 전달하는 워드라인디코더들의 배열을 보여주는 회로도.
도 3은 종래의 워드라인디코더의 내부 구성을 보여 주는 회로도.
도 4는 본 발명에 따른 워드라인디코더의 내부 구성을 보여주는 회로도.
도 5는 제4도의 워드라인디코더에서 사용되는 신호들을 발생하는 회로도.
도 6은 소거모드에서 비선택된 워드라인에 대한 제4도의 워드라인디코더의 동작을 보여 주는 타이밍도.

Claims (10)

  1. 플래쉬메모리에 있어서,
    반도체기판에 형성된 소오스 및 드레인영역과, 소오스영역과 채널영역의 상부를 일부 덮는 플로팅게이트와, 상기 채널영역의 상부와 상기 플로팅게이트의 상부에 걸쳐 형성된 컨트롤게이트를 가지는 분리게이트형 메모리셀과,
    상기 컨트롤게이트에 연결된 워드라인과,
    소거모드에서 선택된 경우에는 제1전압을 상기 워드라인에 공급하고 비선택된 경우에는 제2전압을 상기 워드라인에 공급하는 워드라인디코더를 구비하며,
    상기 워드라인디코더는 상기 소거모드에서 비선택된 경우에 소거신호를 소정시간 동안 지연되어 발생되는 제1신호에 응답하여 출력 노드를 제3전압으로 충전하는 제1수단과, 상기 소거모드에서 비선택된 경우에 제 3전압으로 충전된 상기 노드에 응답하여 상기 워드라인의 전압을 방전하는 제2수단과, 상기 소거모드에서 비선택된 경우에 방전된 상기 워드라인의 전압에 응답하여 상기 노드를 상기 제1전압으로 충전하는 제3수단을 포함하며,
    상기 제2수단은 상기 제1전압으로 충전된 상기 노드에 응답하여 상기 워드라인을 상기 제2전압으로 충전하는 것을 특징으로 하는 플래쉬메모리.
  2. 제1항에 있어서, 상기 제1수단이 상기 제 1신호에 게이트가 연결된 고전압용 디플리션트랜지스터와, 어드레스입력단과 상기 노드사이에서 상기 고전압용 디플리션트랜지스터와 병렬로 연결되고 상기 제2전압에 게이트가 연결된 고전압용 엔모오스트랜지스터를 구비함을 특징으로 하는 플래쉬메모리.
  3. 제1항에 있어서, 상기 제2수단이 상기 노드에 게이트가 접속되고 상기 워드라인과 상기 제2전압 사이에 연결된 고전압용 엔모오스트랜지스터를 구비함을 특징으로 하는 플래쉬메모리.
  4. 제1항에 있어서, 상기 제1신호 및 상기 제2전압이 서로 반대의 논리상태를 가짐을 특징으로 하는 플래쉬메모리.
  5. 제1항에 있어서, 상기 제2전압이 상기 워드라인디코더가 비선택된 때 상기 제2수단을 통하여 상기 워드라인으로 전달됨을 특징으로 하는 플래쉬메모리.
  6. 제1항에 있어서, 상기 제3수단이 고전압용 피모오스트랜지스터임을 특징으로 하는 플래쉬메모리.
  7. 플래쉬메모리에 있어서:
    반도체기판에 형성된 소오스 및 드레인영역과, 소오스영역과 채널영역의 상부를 일부 덮는 플로팅게이트와, 상기 채널영역의 상부와 상기 플로팅게이트의 상부에 걸쳐 형성된 컨트롤게이트를 가지는 분리게이트형 메모리셀과;
    상기 컨트롤게이트에 연결된 워드라인과;
    상기 드레인영역에 연결된 비트라인과;
    상기 소오스영역에 연결된 소오스라인과;
    제1전압과 상기 워드라인사이에 연결되고 게이트가 노드에 연결된 제1트랜지스터와;
    상기 제1전압과 상기 노드사이에 연결되고 게이트가 상기 워드라인에 연결된 제2트랜지스터와;
    어드레스입력단과 상기 노드 사이에 연결되고 게이트가 소거신호로부터 소정시간 동안 지연된 제1신호에 접속된 제3트랜지스터와;
    상기 어드레스입력단과 상기 노드사이에서 상기 제3트랜지스터와 병렬로 연결되고 상기 소거신호로부터 상기 소정시간동안 지연된 제2전압에 게이트가 연결된 제4트랜지스터와;
    상기 워드라인과 상기 제2전압 사이에 연결되고 상기 노드에 게이트가 접속된 제5트랜지스터를 구비함을 특징으로 하는 플래쉬메모리.
  8. 제7항에 있어서, 상기 제1신호 및 상기 제2전압이 서로 반대의 논리상태를 가짐을 특징으로 하는 플래쉬메모리.
  9. 제7항에 있어서, 상기 제1 및 제2트랜지스터가 고전압용 피모오스트랜지스터이고, 상기 제4 및 제5트랜지스터가 고전압용 엔모오스트랜지스터임을 특징으로 하는 플래쉬메모리.
  10. 제7항에 있어서, 상기 제3트랜지스터가 고전압용 엔모오스 디플리션트랜지스터임을 특징으로 하는 플래쉬메모리.
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