KR19980070869A

KR19980070869A - 비휘발성 반도체 기억장치

Info

Publication number: KR19980070869A
Application number: KR1019980002387A
Authority: KR
Inventors: 스가와라히로시
Original assignee: 가네꼬히사시; 닛뽕덴끼가부시끼가이샤
Priority date: 1997-01-30
Filing date: 1998-01-26
Publication date: 1998-10-26
Also published as: US5973963A; CN1124616C; KR100273493B1; JPH10214495A; JP3156618B2; CN1190785A

Abstract

행 디코더 (row decoder) 회로의 구성을 간략화하고 칩 사이즈의 증대를 최소한으로 제한하고, 또한 부전압 (negative voltage)을 워드선 (word line)에 공급하는 것이 가능하여 반도체장치의 저전압화를 도모한다. 메모리 셀 어레이의 워드선의 가운데 하나를 입력 어드레스 (address)에 따라서 선택하고, 선택 워드선에 대응하여 선택 모드에 따라 부전압 혹은 고전압을 출력하고, 비선택 워드선에 대응하여 접지전위를 출력하는 행 디코더 회로를 가지는 비휘발성 반도체 기억장치 (nonvolatile semiconductor memory)에 있어서, 프리 디코더 (predecoder)가, 입력 어드레스에 따라 그 출력 레벨을 전원전압-고전압 및 접지-부전압의 각 레벨로 변환하는 전압 변환회로와 이들 변환회로의 각 출력에 대응하여 고전압 또는 부전압의 출력을 제 1 및 제 2의 출력단로부터 출력하는 고전압 드라이버 (driver) 및 부전압 드라이버와 이들 각 전압 드라이버의 출력에 따라서 구동되고 선택 모드에 의하여 스위칭된 전압을 출력하는 선택 어드레스 드라이버로 구성된다.

Description

비휘발성 반도체 기억장치

본 발명은 비휘발성 반도체 기억장치에 대한 것으로, 특히 플래쉬 EEPROM (Electronically Erasable/Programmable Read Only Memory)의 부전압 행 디코더 회로에 관한 것이다.

각각이 유동 (floating) 게이트를 가지는 메모리 셀을 구비한 플래쉬 EEPROM에 또는 EEPROM으로 데이터를 기입 또는 소거할 때, 메모리 트랜지스터의 게이트에 부전압을 인가하는 것은 반도체 장치의 저전압화와 고신뢰성을 달성하는데에 아주 중요한 기술이다. 또한, 소용량 단위에서 데이터를 기입 또는 소거하려면, 단지 선택된 워드선에만 부전압이나 고전압을 공급하는 행 디코더 회로가 필요하다.

이 플래쉬 EEPROM 의 메모리셀에 대해 설명한다. 이 플래쉬 EEPROM 의 메모리 셀로서 파울러-노르드하임 (Fowler-nordheim) 의 터널 전류에 의해 소거 및 기입을 할 때의 메모리 셀이 각 단자로의 바이어스 인가조건의 일례를 표 1 에 나타내고, 그 동작시의 설명을 도 1A 및 1B dl 모식적 단면도에 나타낸다. 이 메모리 셀의 판독 동작시, 제어전극 (31)에는 5.0 V, 드레인 (33)에는 1.0 V가 공급되고, 소오스 (32)는 접지되어, 메모리 셀의 전류가 감지된다. 소거 동작시, 15 V의 전압 (Vg)이 제어전극 (31)에 인가되고 드레인과 소오스는 접지되어 기판으로부터 제어 전극 (31)에 전자를 주입한다. 또한, 기입동작시에는 도 1b 에 나타낸 바와 같이 제어 전극 (31)에 -9.0 V (Vg), 드레인 (33)에 5.0 V (Vd)를 인가하고 소오스 (32)를 접지시키서, 전자가 제어 전극 (31)으로부터 이탈하여 드레인 (33)으로 들어간다.

표1

	Vcg	Vd	Vs	VH	VL
판독	5.0V/0.0V	1.0V/0.0V	0.0V	5.0V	0.0V
소거	15.0V/0.0V	0.0V/0.0V	0.0V	15.0V	0.0V
기입	-9.0V/0.0V	6.0V/0.0V	0.0V	3.0V	-9.0V

(선택/비선택) (선택/비선택)

도 2는 메모리 셀의 제어 전극에 인가되는 바이어스 전압조건을 만족하는 종래의 행 디코더의 블록선도이다. 행 디코더 회로에는 각 워드선마다 소거 및 판독 동작이 수행되는 정전압 디코더 (41)와 기입 동작시 선택된 워드선에만 부전압을 공급하는 부전압 디코더 (42)가 제공된다. 또한, 행 디코더 회로는 부전압 디코더(42)로부터 정전압 디코더 (41)를 분리하기위한 P 채널 트랜지스터 (43)를 구비한다.

그러나, 도 2의 행 디코더 회로는 데이터 기입시 각 워드선마다 부전압을 공급하기 위한 부전압 디코더 (42)와 부전압을 차단하기위한 P 채널 트랜지스터 (43)를 필요가 생기고 행 디코더 회로부분의 면적이 고집적화에 장애가 될 정도로 크게되어, 칩 사이즈가 증대되는 결점이 있다.

도 3은 다른 종래의 예를 보여주는 것으로, 일본 공개특허공보 평 06-215591호에서 공지된 부전압 행 디코더의 회로도이다. 도 3에는, 입력 어드레스 신호는 인버터 (25b)를 통하여 상보신호가 되어서 기입신호 (62)에 의해 제어되는 2개의 전송게이트를 사용함으로써, 기입시와 그 이외의 모드 (소거 및 판독)시에 어드레스의 논리 레벨이 반전된다. 이 어드레스 신호는 2 단계의 레벨 변환회로 (21b 및 22b)와 두 개의 인버터로 구성된 인버터부 (46)에 의하여 레벨변환된 후, 선택 어드레스 신호 (RAI51)로서 출력된다.

이들 레벨 변환회로 (21b 및 22b)는 각각 2개의 P 채널 트랜지스터와 2개의 N 채널 트랜지스터로 구성되고, 레벨 변환회로 (22b)측의 P 채널 트랜지스터 (Q35 및 Q36)의 각 소오스에는 전위 (VH)가 접속되고, N 채널 트랜지스터 (Q37 및 Q38)의 소오스는 각각 접지된다. 또한, 레벨 변환회로 (21b)의 P 채널 트랜지스터 (Q31 및 Q32)의 소오스에는 전위 (VH)가 접속되고, N 채널 트랜지스터 (Q33 및 Q34)의 소오스에는 전위 (VL)가 각각 접속되어 있다. 또한, 2개의 인버터에는 전위 (VH) 및 전위 (VL)가 공급된다. 여기에 전위 (VH)로서, 소거시에는 내부전원발생회로로부터 고전위 (즉, 15V)가 공급되고, 그외의 모드에서는 전원전위 (VCC)가 공급된다. 또한, 전위 (VL)로서, 기입시에는 부전위 (즉, -9V)가 공급되고, 그외의 모드에서는 접지 레벨이 된다. 따라서, 어드레스 신호는 레벨 변환회로 (22b)에서 전위 (VH)-전위 (GND)의 신호로 변환되고, 이어서 레벨 변환회로 (21b)에서 전위 (VH)-전위 (VL)의 신호로 순차적으로 변환된다. 이러한 구조를 갖는 행 디코더 회로는 기입시에 임의의 한 워드선에만 부전압을 인가할 수있지만, 기입시와 그외의 모드시에는 어드레스 논리 인버팅회로가 필요할 뿐만 아니라, 기입시의 비선택 워드선에 전위 (VCC) 레벨이 출력되어 표 1의 작동조건을 유지하지 못하는 결점이 있다.

상기의 종래의 비휘발성 반도체 기억장치에서는, 워드선에 부전압을 인가하기위한 정전압 및 부전압용의 행 디코더가 필요하며, 기입시와 그외의 모드시에 입력 어드레스의 인버팅회로가 필요하여 행 디코더를 구성하는 트랜지스터의 개수가 많아지고 칩 사이즈가 증대되는 문제가 생기며, 또한, 기입시의 비선택 워드선에 전위 (VCC) 레벨이 출력되기 때문에 비선택 워드선이 장애를 입는 문제점이 있다.

본 발명의 목적은, 행 디코더 회로의 회로구성을 간단화하고, 칩 사이즈의 증대를 최소한으로 제한하고, 임의의 워드선에 선택적으로 부전압을 공급할 수 있는 비휘발성 반도체 기억장치를 제공하는 것이다.

도 1A 는 종래의 메모리 셀의 소거 (erase) 및 기입 (write)동작을 설명하는 모식적 단면도이다.

도 1B 는 동 메모리 셀의 기입동작을 설명하는 모식적 단면도이다.

도 2 는 종래의 행 디코더 회로의 메인 디코더 회로의 블록선도이다.

도 3 은 도 2의 행 디코더 회로의 메인 디코더 회로의 회로도이다.

도 4 는 본 발명의 실시예의 반도체 기억장치로서 플래쉬 (flash) EEPROM을 보여주는 블록선도이다.

도 5 는 도 4의 행 디코더 회로의 메인 디코더 회로의 회로도이다.

도 6 은 도 4의 행 디코더 회로의 프리 디코더 회로의 회로도이다.

도 7 은 도 4의 행 디코더 회로의 서브 워드 (워드선) 드라이버의 회로도이다.

도 8 은 도 4의 행 디코더 회로의 워드선 선택동작을 설명하는 블록선도이다.

도 9 는 도 4의 행 디코더 회로의 소거동작을 설명하는 타이밍도이다.

도 10 은 도 4의 행 디코더 회로의 기입동작을 설명하는 타이밍도이다.

※ 도면의 주요부분에 대한 부호의 설명

11 : I/O 버퍼

12, 12a : 센스 증폭기/기입회로

13 : 전압 스위칭회로

14, 14a : 전압제어회로

15 : 어드레스 버퍼

16, 16a, 16b : 프리 디코더

18, 18a, 18b : 메인 디코더회로

19, 19a 내지 19c : 워드선 드라이버

20, 20a : 메모리 셀 어레이

21,21a,21b,22,22a,22b : 레벨 변환회로

23, 23a : 고전압 드라이버

24, 24a : 부전압 드라이버

25, 25a 내지 25c : 인버터

27 : 선택 어드레스 드라이버

28 : 리셋 드라이버

31 : 제어 전극

32 : 소오스

33 : 드레인

41, 41a : 정전압 디코더

42 : 부전압 디코더

Q1 내지 Q38 : 트랜지스터

본 발명의 구성은, 소정의 외부전압을 입력하고 이 전압보다도 큰 고전압고 부전압을 출력하는 내부 전원 발생회로; 상기 고전압과 상기 부전압을 변환하여 출력하는 전원 스위칭회로; 전기적 소거 및 기입이 가능한 복수의 메모리 셀 트랜지스터가 열 및 행방향으로 메트릭스상으로 배열된 메모리 셀 어레이; 및 이 메모리 셀 어레이의 워드선중 하나를 입력 어드레스에 따라 선택하고, 한편, 상기 선택 워드선에 대해 소거나 기입의 선택모드에 따라 상기 부전압 또는 고전압에 대응하는 출력을 출력하고, 비선택 워드선에 대해 접지전위를 출력하는 행 디코더 회로부를 가지는 비휘발성 반도체 기억장치에 있어서, 행 디코더 회로부는, 상기 입력 어드레스에 따라 선택된 제 1 및 제 2의 출력단으로부터 접지전위 및 상기 외부 전압전위를 출력하고, 비선택의 제 1 또는 제 2의 출력단으로부터 상기 선택 워드선에 부전압을 공급할 때 상기 외부전압전위 및 접지전위를 출력하고, 상기 선택 워드선에 고전압을 공급할 때 고전압전위 및 접지전위를 출력하는 메인 디코더;

상기 입력 어드레스 및 상기 선택 모드에 따라, 선택된 출력단으로부터 부전압전위 또는 상기 외부전압전위를 출력하고, 비선택된 출력단로부터 접지전위를 출력하는 프리 디코더;

상기 메인 디코더의 제 1 및 제 2의 출력단과 상기 프리 디코더의 출력단을 접속하고, 선택 워드선에 상기 선택 모드에 따라 부전압전위 또는 상기 외부전압전위을 출력하고, 비선택 워드선에 접지전위를 출력하는 워드선 드라이버를 구비하는 특징이 있다.

또한 본 발명에 있어서, 메인 디코더의 각각은, 상기 입력 어드레스에 따라 그 출력 레벨을 전원전압-고전압 및 접지-부전압의 각 레벨로 변환하는 전원전압-고전압 변환회로 및 접지-부전압 변환회로와 이들 변환회로의 각 출력에 따라 고전압 또는 부전압의 출력을 제 1 및 제 2의 출력단로부터 출력하는 고전압 드라이버 및 부전압 드라이버를 구비하고,

프리 디코더의 각각은, 상기 입력 어드레스에 따라 그 출력 레벨을 전원전압-고전압 및 접지-부전압의 각 레벨로 변환하는 전원전압-고전압 변환회로 및 접지-부전압 변환회로와 이들 변환회로의 각 출력에 따라 제 1 및 제 2 출력단으로부터 고전압 또는 부전압을 출력하는 고전압 및 부전압 드라이버, 및 전압 드라이버의 출력에 의해 구동되고 선택 모드에 의해 선택된 전압을 출력하는 선택 어드레스 드라이버를 구비하고,

워드선 드라이버의 각각은, 상기 메인 디코더의 제 1 또는 제 2 출력에 의해 스위칭되어 상기 프리 디코더 출력을 출력하는 제 1 스위치 회로를 구비하며, 또 프리 디코더의 워드선 드라이버의 각각은, 전원 스위칭회로의 출력과 워드선 드라이버의 출력단 사이에 소스 및 드레인이 각각 병렬접속되고 게이트가 각각 고전압 및 부전압 드라이버의 각 출력에 접속된 제 1 N 채널 트랜지스터 및 제 1 P 채널 트랜지스터와, 상기 출력단과 접지단 사이에 드레인 및 소스가 접속되고 게이트에 리셋 신호가 접속된 제 2 N 채널 트랜지스터로 구성된다.

본 발명의 구성은, 1 종류의 행 디코더에 소거시 및 판독시에는 고전압과 기입시에는 부전압을 선택 워드선에 대하여서만 공급할 수 있고, 비선택 워드선에는 항상 접지전위를 유지하는 것이 가능하게 되므로 칩 사이즈의 증대를 최소한으로 제한할 수 있을 뿐만아니라, 부전압을 사용하는 것이 가능하므로 내부전원전위를 낮게 제한할 수있고, 반도체 장치의 저전압화 및 고신뢰성을 달성할수 있다.

도 4는 본 발명의 제 1 실시예의 플래쉬 EEPROM을 보여준다. 본 실시예는 메트리스상으로 배치된 메모리 셀 어레이 (20 및 20a), 어드레스 버퍼 (15), 메인 디코더 (18), 프리 디코더 (16 및 16a), 워드선 드라이버 (19, 19a, 19b), I/O 버퍼 (11), 센스 증폭기/기입회로 (12 및 12a), 정전압 및 부전압 발생회로, 및 전압제어회로 (14)로 구성된다.

도 5는 도 4의 메인 디코더 회로 (18)를 나타내는 회로도이다. 이 메인 디코더 회로 (18)는 VCC-VH (VH ≥ VCC)의 레벨변환을 행하는 레벨변환회로 (22), 이 레벨변환회로 (21 및 22)로부터의 출력을 받아서 메인 워드선을 VH 레벨 혹은 VL 레벨로 구동하기위한 고전압 드라이버 (23) 및 부전압 드라이버 (24)로 구성된다.

도 5의 VCC-VH 레벨 변환회로 (21)는 P 채널 MOS 트랜지스터 (Q1 및 Q2)와 N 채널 MOS 트랜지스터 (Q3 및 Q4)로 구성된다. P 채널 트랜지스터 (Q1 및 Q2)의 소오스에는 각각 내부고전압 발생회로로부터 제공되는 전위 (VH)가 인가되고, 각 드레인과 접지의 사이에는 N 채널 트랜지스터 (Q3 및 Q4)의 드레인과 소오스가 접속된다. 트랜지스터 (Q1)의 게이트는 트랜지스터 (Q2 및 Q4)의 드레인의 공통접점에 접속되고, 트랜지스터 (Q2)의 게이트는 트랜지스터 (Q1 및 Q3)의 공통접점에 접속된다. 트랜지스터 (Q4)에는 어드레스 신호가 공급되고, 트랜지스터 (Q3)의 게이트에는 어드레스 신호가 인버터 (35)를 통하여 공급된다. 이 구조에서, VCC-VH 레벨 변환회로 (21)는 트랜지스터 (Q1 및 Q3)의 접속점으로부터 출력신호 (57)와 트랜지스터 (Q2 및 Q4)의 접속점으로부터 출력신호 (57a)를 각각 출력한다. 이 출력신호 (LS10/LS10)의 L 레벨은 GND 레벨에, H 레벨은 고전압 (VH)으로 변환된다.

또한, GND-VL 레벨 변환회로 (22)는 P 채널 MOS 트랜지스터 (Q5 및 Q6)와 N 채널 MOS 트랜지스터 (Q7 및 Q8)로 구성되고, 트랜지스터 (Q5 및 Q6)의 소오스는 전원전위 (VCC)에 접속되고, N 채널 트랜지스터 (Q7 및 Q8)의 각각의 소오스와 드레인은 트랜지스트 (Q5 및 Q6)의 각각의 드레인의 사이에 접속된다. 트랜지스터 (Q7)의 게이트는 트랜지스터 (Q6 및 Q8)의 드레인의 공통접속점에 접속되고, 트랜지스터 (Q8)의 게이트는 트랜지스터 (Q5 및 Q7)의 드레인의 공통접속점에 접속된다. 트랜지스터 (Q5)의 게이트에는 어드레스 신호가 입력되고, 트랜지스터 (Q6)의 게이트에는 어드레스 신호가 인버터 (35)를 통하여 입력된다. GND-VL 레벨 변환회로 (22)는 트랜지스터 (Q5 및 Q7)와의 접속점으로부터 출력신호 (58)를 출력하고, 트랜지스터 (Q6 및 Q8)의 접속점으로부터 출력신호 (58a)를 출력한다. 여기서 출력신호 (58 및58a)의 H 레벨은 VCC로 유지되고, L 레벨은 부전압 (VL)로 변환된다.

고전압 드라이버 (23)는 P 채널 트랜지스터 (Q9)와 N 채널 트랜지스터 (Q10)로 구성되고, 트랜지스터 (Q9)의 소오스는 고전압 (VH)에 접속되고, 트랜지스터 (Q9)의 드레인과 GND간에는 트랜지스터 (Q10)의 드레인과 소오스 각각이 접지된다. 부전압 드라이버 (24)는 P 채널 트랜지스터 (Q11)와 N 채널 트랜지스터 (Q12)로 구성되고, 트랜지스터 (Q11)의 소오스는 VCC에 접속되고, 드레인과 전위 (VL)간에 트랜지스터 (Q12)의 드레인과 소오스가 각각 접속된다. 여기서, 트랜지스터 (Q9)의 게이트에는 VH-VCC 레벨 변환회로 (21)로부터 출력되는 출력신호 (57)가 입력되고, 트랜지스터 (Q10)에는 GND-VL 레벨 변환회로 (22)의 출력신호 (58a)가 입력되고, 그 논리레벨에 의하여 전위 (VL) 혹은 GND가 출력신호 (55)로 출력된다. 한편, 트랜지스터 (Q11)에는 VH-VCC 레벨 변환회로 (21)의 출력신호/LS10가 입력되고, 트랜지스터 (Q12)에는 GND-VL 레벨 변환회로 (22)의 출력신호 (LS20)가 입력되고, 그 논리레벨에 따라 VCC 혹은 전위 (VL)가 출력회로 (56)로서 출력된다.

도 6은 도 4의 프리 디코더 회로 (16)를 보여주는 회로도이다.

이 프리 디코더 회로는, 메인 디코더 회로와 같은 모양으로, VCC-VH (VH VCC)의 레벨 변환을 행하는 변환회로 (21a), GND-VL (VL GND)의 레벨 변환을 행하는 회로 (22a), 이 레벨 변환회로 (21a 및 22a)를 구동시키는 고전압 드라이버 (23a) 및 고전압 드라이버 (24a)에 의하여 제어되어 선택된 모드에 의해 고전압 (VH) 및 부전압 (VL)을 선택된 어드레스에 출력하는 선택 어드레스 드라이버 (27), 및 리셋시에 선택전압을 GND 레벨에 리셋하는 리셋 드라이버 (28)로 구성된다. 고전압 레벨 변환회로 (21a), 부전압 레벨 변환회로 (22a), 고전압 드라이버 (23a), 및 부전압 드라이버 (24a)는 메인 디코더 회로 (18)와 꼭 같은 모양이다. 여기서, 고전압 드라이버 (23a)로부터는 선택 어드레스 제어신호 (51a)가 출력되고, 부전압 드라이버 (24a)로부터는 선택 어드레스 제어신호 (51b)가 출력된다.

선택 어드레스 드라이버 (27)는 모드 선택신호에 의하여 그 출력을 고전압 (VH) 또는 부전압 (VL)으로 전환하는 전압 스위칭회로 (13)에 그 드레인을 접속하는 P 채널 트랜지스터 (Q25)와 N 채널 트랜지스터 (Q26)으로 구성되고, 각각의 소오스는 선택 어드레스 신호 (51)(RAZ)에 접속된다. 트랜지스터 (Q25)의 게이트에는 고전압 드라이버 (23a)의 출력신호 (51a)가 입력되고, 트랜지스터 (Q26)의 게이트에는 부전압 드라이버 (24a)의 출력신호 (51b)가 입력된다.

리셋 드라이버 (28)에는, 선택 어드레스 신호 (51)와 GND의 사이에 N 채널 트랜지스터 (Q27)가 접속된다. 트랜지스터 (Q27)의 게이트에는 VL-VCC 레벨의 리셋 신호 (53)가 입력되고, 선택 어드레스 신호 (51)가 GND에 리셋된다.

도 7은 도 4의 워드선 드라이버 (19)의 구성을 나타내는 회로도이다.

이 워드선 드라이버 (19)는 프리 디코더 회로 (16)로부터 출력되는 선택 어드레스 신호 (51)(RAI)과 워드선 (52)간에 그 소오스 및 드레인이 접속되는 P 채널 트랜지스터 (Q28) 및 N 채널 트랜지스터 (Q29)와 워드선 (52)과 GND의 사이에 그 드레인 및 소오스가 접속되는 N 채널 트랜지스터 (Q30)로 구성된다. 트랜지스터 (Q28)의 게이트에는 메인 디코더 회로 (18)의 출력신호 (55)가 입력되고, 트랜지스터 (Q29)에는 마찬가지로 출력신호 (56)가 입력되고, 프리 디코더 회로 (16)의 출력신호 (51)가 워드선 (52) (WL)에 전송된다. 트랜지스터 (Q30)의 게이트에 VL-VCC 레벨의 리셋 신호 (54)가 입력되면, 워드선 (WL)이 GND에 리셋된다.

본 실시예의 워드선 선택동작을, 도 8의 개략적 블록선도와 도 9 및 도 10의 타이밍도를 사용하여 설명하겠다.

하나의 메인 디코더 (18)의 출력신호 (55 및 56)에는 복수개의 (도면에서는 4개) 워드선 드라이버 (19)가 접속되고, 이 각각의 워드선 드라이버 (19)에는 각각이 프리 디코더 회로 (16)의 출력신호 (RAI)가 접속된다. 또한, 이 각각의 프리 디코더회로 (16)의 출력신호 (RAI)는 다른 메인 디코더 회로 (18a)에 접속되어 있는 워드선 드라이버 (19)에도 접속된다.

우선, 도 9는 소거 모드시의 동작을 나타낸다. 소거신호 (61)가 활성화 되면 내부전압 발생회로로부터 전위 (VH)(예를 들면, 15V)가 발생된다. 여기서, 전위 (VL)은 GND 레벨이 유지된다. 이때에 메인 디코더 회로 (18)의 출력신호 (55)와 프리 디코더 회로 (16)내의 고전압 드라이버 (23a)의 출력신호 (51a)는 전위 (VH)까지 상승한다. 다음으로, 외부 어드레스 신호 (60)에 의하여 각 메인 디코더 회로 (18)와 프리 디코더 회로 (16)에 입력되는 어드레스 신호중 하나가 각각 활성화되면, 선택된 메인 디코더 회로 (18)의 출력신호 (55 및 56)이 각각 레벨 변환회로 (21 및 22)에 의하여 각각 GND 및 VCC 레벨로 변환되고, 워드선 드라이버 회로 (19)에 입력된다. 마찬가지로, 프리 디코더 회로 (16)에는 선택된 프리 디코더 회로의 레벨 변환회로 (21a 및 22a)만이 레벨 변환동작을 하고, 고전압 드라이버 (23a), 부전압 드라이버 (24a)의 출력 (51a 및 51b)을 각각 GND 및 VCC 레벨로 변환하고, 선택 어드레스 신호 (51)에 전압 스위칭회로 (13)에 의하여 출력된 전위 (VH)를 공급한다.

워드선 드라이버 회로 (19)에는 선택된 메인 디코더 회로 (18)의 출력 신호 (55 및 56) 및 프리 디코더 회로 (16)로부터의 전위 (VH) 레벨로 상승된 선택 어드레스 신호 (51)에 의하여, 또는 워드선 리셋 신호 (54)가 VCC 레벨에서 GND로 구동됨에 따라, 하나의 워드선 (52)만을 전위 (VH) 레벨까지 구동시킨다. 이 때, 비선택의 메인 디코더 회로 (18)에 접속된 워드선 드라이버 (19)는 메인 디코더 회로 (18)로부터의 출력신호 (55 및 56)가 각각 전위 (VH) 레벨과 GND 레벨로, 워드선 리셋 신호 (54)는 VCC로 유지되고, 선택 어드레스 신호 (51)에 접속된 워드선 드라이버 (19)의 P 채널 트랜지스터와 N 채널 트랜지스터를 오프상태로 되기 때문에 비선택 워드선에 전위 (VH)의 공급이 없이 GND 레벨로 유지하는 것이 가능하다.

선택된 메인 디코더 회로 (18)에 접속된 워드선 드라이버 (19)의 가운데, 비선택 프리 디코더회로 (16)에 접속된 것은, 비선택 프리 디코더 회로의 출력신호 (51)가 GND에 접속되어 있기 때문에, 그 워드선은 GND 레벨로 유지된다.

상기의 설명은 워드선 하나에 대하여 소거동작이 행하여지는 경우이지만, 어드레스 버퍼회로를 변경하여 프리 디코더 회로의 출력 (RAI)을 동시에 복수선택함으로써, 복수개의 워드선을 한번에 소거할 수있다.

다음으로 도 10을 참조하여 기입시의 동작에 대하여 설명하겠다.

기입신호 (IPROG62)가 활성화되면, 내부전압 발생회로로부터 전위 (VL) (예를 들면, -9V)가 발생된다. 여기서 전위 (VL)는 VCC 레벨이 유지된다. 이때에, 메인 디코더 회로 (18)의 출력신호 (56)과 프리 디코더 회로 (16)내의 부전압 드라이버 (24)의 출력신호 (51b)는 전위 (VL)까지 상승한다. 다음으로, 외부 어드레스 신호 (60)에 의하여 각 메인 디코더 회로 (18), 프리 디코더 (16, 16a, 16b)에 입력된 어드레스 신호의 하나하나가 각각 활성화되면, 선택된 메인 디코더 회로 (18)의 출력신호 (55 및 56)가 각각 레벨 변환회로 (21a 및 22a)에 의하여 각각 GND 및 VCC 레벨로 변환되고, 워드선 드라이버 (19)에 입력된다. 마찬가지로, 프리 디코더 회로 (16)에는 선택된 프리 디코더 회로 (16)의 레벨 변환 회로 (21a 및 22a)만이 레벨 변환동작을 하고, 고전압 드라이버 (23a), 부전압 드라이버 (24a)의 출력 (51a 및 51b)을 각각 GND 및 VCC 레벨로 변환하여 선택 어드레스 신호 (51)에 전압 스위칭회로 (13)로부터 출력된 전위 (VL)을 공급한다.

워드선 드라이버 (19)에는, 선택된 메인 디코더 회로 (18)의 출력신호 (55 및 56) 및 프리 디코더 회로 (18)에서 전위 (VL) 레벨로 상승된 선택 어드레스 신호 (51)에 의하여, 또는 워드선 리셋신호 (54)가 VCC 레벨에서 전위 (VL)로 구동됨으로써, 하나의 워드선만을 전위 (VL) 레벨까지 구동시킨다.

이때에, 비선택의 메인 디코더 회로 (18)에 접속된 워드선 드라이버 (19)는 메인 디코더회로 (18)로부터의 출력신호 (55 및 56)가 각각 VCC 및 전위 (VL) 레벨로, 그리고 워드선 리셋 신호 (54)가 VCC로 유지되며, 선택 어드레스 신호 (51) (RAI)에 접속된 워드선 드라이버 회로의 P 채널 트랜지스터와 N 채널 트랜지스터를 오프상태로 하여, 비선택 워드선에 전위 (VL)가 공급되지 않고 GND 레벨로 유지되는 것이 가능하다.

이러한 구성으로된 행 디코더 회로에 의하여, 한 종류의 디코더 회로로 소거용의 고전압을 인가할수 있을 뿐만아니라, 기입시의 부전압 공급을 하나의 워드선에 대하여 행할수 있고, 종래에는 필요로 되던 소거용과 기입용의 인코더 (encoder) 회로 또는 기입시와 그 외의 모드시의 입력 어드레스 인버팅 회로를 개별적으로 제공할 필요가 없어질 뿐만 아니라, 부전압 차단용의 P 채널 트랜지스터도 배제할 수있게됨으로써, 칩 사이즈의 증대를 최소한으로 제어할수 있다. 또한, 각 모드의 비선택 워드선을 계속적으로 GND 레벨로 유지하는 것이 가능하게 된다.

상술한 설명에서, Fowler-Nordheim 터널 전류를 이용한 플래쉬 EEPROM에서는 데이터 기입시에 선택 워드선에 부전압을, 소거시에 외부전원전압 이상의 고전압을 인가하였지만, 채널 열전자전류 (channel hot electron current)를 이용하여 기입을 하는 CHE 형의 플래쉬 EEPROM에서는 데이터 기입시에는 선택 워드선에 고전압을, 소거시에는 부전압을 인가하는 것도 가능하다.

상술한 바와 같이 본 발명의 휘발성 반도체장치에서는, 한 종류의 행 디코더로 소거시 및 판독시에는 고전압, 기입시에는 부전압을 선택 워드선에 대하여서만 공급하는 것이 가능하고, 비선택 워드선에는 항상 접지전위를 유지하는 것이 가능하므로, 행 디코더의 구성을 종래의 구성보다 간략화시킬수 있고, 칩 사이즈의 증대를 최소한으로 제어할 수 있고, 또한 부전압을 이용하여 워드선에 공급하는 것이 가능하므로, 내부 전원전압을 낮게 제어할 수 있고, 반도체장치의 저전압화 및 고신뢰성을 달성할 수 있는 효과가 있다.

Claims

소정의 외부전압을 입력하고 이 전압보다도 큰 고전압과 부전압을 출력하는 내부 전원 발생회로; 상기 고전압과 상기 부전압을 변환하여 출력하는 전원 스위칭회로; 전기적 소거 및 기입이 가능한 복수의 메모리 셀 트랜지스터가 열 및 행방향으로 메트릭스상으로 배열된 메모리 셀 어레이; 및 이 메모리 셀 어레이의 워드선중 하나를 입력 어드레스에 따라 선택하며 또 상기 선택 워드선에 대해 소거나 기입의 선택모드에 따라 상기 부전압 또는 고전압에 대응하는 출력을 출력하고, 비선택 워드선에 대해 접지전위를 출력하는 행 디코더 회로부를 가지는 비휘발성 반도체 기억장치에 있어서, 상기 행 디코더 회로부는, 상기 입력 어드레스에 따라, 선택된 제 1 및 제 2의 출력단으로부터 접지전위 및 상기 외부 전압전위를 출력하고, 비선택의 제 1 및 제 2의 출력단으로부터 상기 선택 워드선에 부전압을 공급할 때 상기 외부전압전위 및 접지전위를 출력하고, 상기 선택 워드선에 고전압을 공급할 때 고전압전위 및 접지전위를 출력하는 메인 디코더;

상기 입력 어드레스 및 상기 선택 모드에 따라, 선택된 출력단로부터 부전압전위 또는 상기 외부전압전위를 출력하고, 비선택된 출력단로부터 접지전위를 출력하는 프리 디코더; 및

상기 메인 디코더의 제 1 및 제 2의 출력단과 상기 프리 디코더의 출력단을 접속하여 선택 워드선에 상기 선택 모드에 따라 부전압전위 또는 상기 외부전압전위을 출력하고, 비선택 워드선에 접지전위를 출력하는 워드선 드라이버를 구비하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 1 항에 있어서, 상기 메인 디코더의 각각은, 상기 입력 어드레스에 따라 그 출력 레벨을 전원전압-고전압 및 접지-부전압의 각 레벨로 변환하는 전원전압-고전압 변환회로 및 접지-부전압 변환회로와, 이들 변환회로의 각 출력에 따라 고전압 또는 부전압의 출력을 제 1 또는 제 2의 출력단로부터 출력하는 고전압 드라이버 또는 부전압 드라이버를 구비하고,

상기 프리 디코더의 각각은, 상기 입력 어드레스에 따라 그 출력 레벨을 전원전압-고전압 및 접지-부전압의 각 레벨로 변환하는 전원전압-고전압 변환회로 및 접지-부전압 변환회로와 이들 변환회로의 각 출력에 따라 제 1 및 제 2 출력단으로부터 고전압을 출력하는 고전압 및 부전압 드라이버, 및 전압 드라이버의 출력에 의해 구동되고 선택 모드에 의해 선택된 전압을 출력하는 선택 어드레스 드라이버를 구비하고,

상기 워드선 드라이버의 각각은, 상기 메인 디코더의 제 1 또는 제 2의 출력에 의해 스위칭되어 상기 프리 디코더의 출력을 출력하는 제 1 스위치 회로를 구비하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 2 항에 있어서, 상기 프리 디코더의 선택 어드레스 드라이버 및 상기 워드선 드라이버가, 리셋 신호에 의해 출력신호를 리셋하는 제 2의 스위치회로를 구비하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
제 2 항에 있어서, 상기 프리 디코더의 워드선 드라이버의 각각은, 전원 스위칭회로의 출력과 워드선 드라이버의 출력단 사이에 소스 및 드레인이 각각 병렬접속되고 게이트가 각각 고전압 및 부전압 드라이버의 각 출력에 접속된 제 1 N 채널 트랜지스터 및 제 1 P 채널 트랜지스터와, 상기 출력단과 접지단 사이에 드레인 및 소스가 접속되고 게이트에 리세트신호가 접속된 제 2 N 채널 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 반도체 기억장치.