JPH10214495A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10214495A JPH10214495A JP1660297A JP1660297A JPH10214495A JP H10214495 A JPH10214495 A JP H10214495A JP 1660297 A JP1660297 A JP 1660297A JP 1660297 A JP1660297 A JP 1660297A JP H10214495 A JPH10214495 A JP H10214495A
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
Abstract
(57)【要約】
【課題】行デコーダの構成を簡略化しチップサイズの増
大を最小限に抑え、かつ負電圧をワード線に供給するこ
とを可能とし、デバイスの低電圧化を図る。 【解決手段】メモリセルアレイのワード線５１のうちの
一つを入力アドレス６０に応じて選択し、かつ選択ワー
ド線に対して選択モードに応じて負電圧または高電圧を
出力し、非選択ワード線に対し接地電位を出力する行デ
コーダ回路を有する不揮発性半導体記憶装置において、
プリデコーダ１６が、入力アドレスに応じてその出力レ
ベルを電源電圧−高電圧および接地−負電圧の各レベル
に変換する電圧変換回路２１ａ，２２ａと、これら変換
回路の各出力に対応して高電圧または負電圧の出力を第
１および第２の出力端から出力する高電圧ドライバ２３
ａおよび負電圧ドライバ２４ａと、これら各電圧ドライ
バの出力により駆動され選択モードにより切換えられた
電圧を出力する選択アドレスドライバ２７とからなる。
大を最小限に抑え、かつ負電圧をワード線に供給するこ
とを可能とし、デバイスの低電圧化を図る。 【解決手段】メモリセルアレイのワード線５１のうちの
一つを入力アドレス６０に応じて選択し、かつ選択ワー
ド線に対して選択モードに応じて負電圧または高電圧を
出力し、非選択ワード線に対し接地電位を出力する行デ
コーダ回路を有する不揮発性半導体記憶装置において、
プリデコーダ１６が、入力アドレスに応じてその出力レ
ベルを電源電圧−高電圧および接地−負電圧の各レベル
に変換する電圧変換回路２１ａ，２２ａと、これら変換
回路の各出力に対応して高電圧または負電圧の出力を第
１および第２の出力端から出力する高電圧ドライバ２３
ａおよび負電圧ドライバ２４ａと、これら各電圧ドライ
バの出力により駆動され選択モードにより切換えられた
電圧を出力する選択アドレスドライバ２７とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特にフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＰＲＯＭ）の負電
圧行デコーダ回路に関する。
装置に関し、特にフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＰＲＯＭ）の負電
圧行デコーダ回路に関する。
【０００２】
【従来の技術】フローティングゲートを有するメモリセ
ルを持つフラッシュＥＥＰＲＯＭにおいて、書込もしく
は消去を行う場合、メモリトランジスタのゲートに負電
圧を印加することはデバイスの低電圧化及び高信頼性を
達成する上で非常に重要な技術となる。さらに小容量単
位での書込・消去を行うためには、選択ワード線のみに
負電圧もしくは高電圧を供給する行デコーダ回路が必要
となる。
ルを持つフラッシュＥＥＰＲＯＭにおいて、書込もしく
は消去を行う場合、メモリトランジスタのゲートに負電
圧を印加することはデバイスの低電圧化及び高信頼性を
達成する上で非常に重要な技術となる。さらに小容量単
位での書込・消去を行うためには、選択ワード線のみに
負電圧もしくは高電圧を供給する行デコーダ回路が必要
となる。
【０００３】このフラッシュＥＥＰＲＯＭのメモリセル
について説明する。このフラッシュＥＥＰＲＯＭのメモ
リセルとしてファウラ・ノルドハイム（Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ）のトンネル電流により消去および書
込を行うときのメモリセルお各端子へのバイアス印加条
件の一例を表１に示し、その動作時の説明を図８
（ａ），（ｂ）の模式的断面図に示す。このメモリセル
の読出時はコントロールゲート３１に５．０Ｖ、ドレイ
ン３３に１．０Ｖ、ソース３２を接地として、メモリセ
ルを流れる電流を検知し、消去時には、コントロールゲ
ート３１に１５Ｖ（Ｖｇ）を印加し、ドレイン、ソース
を接地し、基板からフローティングゲート３１へ電子を
注入（図８（ａ））する。また、書込時はコントロール
ゲート３１に−９．０Ｖ（Ｖｇ）ドレイン３３に５．０
Ｖ（Ｖｄ）を印加し、ソース３２を接地し、フローティ
ングゲート３１からドレイン３３に電子を引き抜く（図
８（ｂ））ことで行われることとする。
について説明する。このフラッシュＥＥＰＲＯＭのメモ
リセルとしてファウラ・ノルドハイム（Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ）のトンネル電流により消去および書
込を行うときのメモリセルお各端子へのバイアス印加条
件の一例を表１に示し、その動作時の説明を図８
（ａ），（ｂ）の模式的断面図に示す。このメモリセル
の読出時はコントロールゲート３１に５．０Ｖ、ドレイ
ン３３に１．０Ｖ、ソース３２を接地として、メモリセ
ルを流れる電流を検知し、消去時には、コントロールゲ
ート３１に１５Ｖ（Ｖｇ）を印加し、ドレイン、ソース
を接地し、基板からフローティングゲート３１へ電子を
注入（図８（ａ））する。また、書込時はコントロール
ゲート３１に−９．０Ｖ（Ｖｇ）ドレイン３３に５．０
Ｖ（Ｖｄ）を印加し、ソース３２を接地し、フローティ
ングゲート３１からドレイン３３に電子を引き抜く（図
８（ｂ））ことで行われることとする。
【０００４】
【表１】
【０００５】図９はこのメモリセルのコントロールゲー
トへのバイアス条件を満足する従来の行デコーダ回路の
ブロック図を示す。この行デコーダ回路は、各ワード線
毎に消去、読出し用の正電圧デコーダ４１と、書込時に
選択ワード線のみに負電圧を供給するための負電圧デコ
ーダ４２とを設け、さらに正電圧デコーダ４１と負電圧
デコーダ４２とを分離するためのＰチャネルトランジス
タ４３とから構成されている。
トへのバイアス条件を満足する従来の行デコーダ回路の
ブロック図を示す。この行デコーダ回路は、各ワード線
毎に消去、読出し用の正電圧デコーダ４１と、書込時に
選択ワード線のみに負電圧を供給するための負電圧デコ
ーダ４２とを設け、さらに正電圧デコーダ４１と負電圧
デコーダ４２とを分離するためのＰチャネルトランジス
タ４３とから構成されている。
【０００６】しかし、図９の行デコーダでは各ワード線
毎に書込時用の負電圧デコーダ４２と負電圧素子用のＰ
チャネルトランジスタ４３とを設ける必要が生じ、行デ
コーダ回路部分の面積が非常に大きく、高集積化の妨げ
となりチップサイズが増大するという欠点がある。
毎に書込時用の負電圧デコーダ４２と負電圧素子用のＰ
チャネルトランジスタ４３とを設ける必要が生じ、行デ
コーダ回路部分の面積が非常に大きく、高集積化の妨げ
となりチップサイズが増大するという欠点がある。
【０００７】図１０は他の従来例として、特開平６−２
１５５９１号公報に示された負電圧行デコーダの回路図
である。図１０において、入力アドレス信号はインバー
タ２５ｂにより相補信号にされ書込信号６２により制御
される２個のトランスファゲートを用いることにより、
書込時とそれ以外のモード（消去、読出）時でアドレス
の論理レベルが反転するようにされる。このアドレス信
号は二段のレベルシフタ２１ｂ，２２ｂおよび２個のイ
ンバータからなるインバータ部４６によってレベル変換
された後、選択アドレス信号ＲＡＩ５１として出力され
る。
１５５９１号公報に示された負電圧行デコーダの回路図
である。図１０において、入力アドレス信号はインバー
タ２５ｂにより相補信号にされ書込信号６２により制御
される２個のトランスファゲートを用いることにより、
書込時とそれ以外のモード（消去、読出）時でアドレス
の論理レベルが反転するようにされる。このアドレス信
号は二段のレベルシフタ２１ｂ，２２ｂおよび２個のイ
ンバータからなるインバータ部４６によってレベル変換
された後、選択アドレス信号ＲＡＩ５１として出力され
る。
【０００８】これらレベルシフタ２１ｂ，２２ｂは、そ
れぞれ２個のＰチャネルトランジスタと２個のＮチャネ
ルトランジスタで構成されており、レベルシフタ２２ｂ
側のＰチャネルトランジスタＱ３１，Ｑ３２の各ソース
電位には電位ＶＨがＮチャネルトランジスタＱ３３、Ｑ
３４のソースには接地がそれぞれ接続される。またレベ
ルシフタ２１ｂのＰチャネルトランジスタＱ３５，Ｑ３
６のソースには電位ＶＨがＮチャネルトランジスタＱ３
７，Ｑ３８のソースには電位ＶＬがそれぞれ接続されて
いる。さらに、２個のインバータには電位ＶＨおよび電
位ＶＬが供給される。ここで電位ＶＨは、消去時に高電
位（たとえば１５Ｖ）を内部電源発生回路から供給さ
れ、その他のモードでは電源電位ＶＣＣが供給される。
また電位ＶＬは書込時に負電位（たとえば−９Ｖ）が供
給され、その他のモードでは接地レベルとなる。従っ
て、アドレス信号はレベルシフタ２２ｂで電位ＶＨ−Ｇ
ＮＤ系の信号に、レベルシフタ２１ｂで電位ＶＨ−電位
ＶＬ系の信号に順次変換される。この構成からなる行デ
コード回路によれば、書込時に一本のワード線のみに負
電圧を印加することが可能となるが、書込時とその他の
モード時でアドレス論理反転回路が必要となると共に、
書込時の非選択のワード線にＶＣＣレベルが出力される
こととなり、表１の書込条件を維持できないという欠点
がある。
れぞれ２個のＰチャネルトランジスタと２個のＮチャネ
ルトランジスタで構成されており、レベルシフタ２２ｂ
側のＰチャネルトランジスタＱ３１，Ｑ３２の各ソース
電位には電位ＶＨがＮチャネルトランジスタＱ３３、Ｑ
３４のソースには接地がそれぞれ接続される。またレベ
ルシフタ２１ｂのＰチャネルトランジスタＱ３５，Ｑ３
６のソースには電位ＶＨがＮチャネルトランジスタＱ３
７，Ｑ３８のソースには電位ＶＬがそれぞれ接続されて
いる。さらに、２個のインバータには電位ＶＨおよび電
位ＶＬが供給される。ここで電位ＶＨは、消去時に高電
位（たとえば１５Ｖ）を内部電源発生回路から供給さ
れ、その他のモードでは電源電位ＶＣＣが供給される。
また電位ＶＬは書込時に負電位（たとえば−９Ｖ）が供
給され、その他のモードでは接地レベルとなる。従っ
て、アドレス信号はレベルシフタ２２ｂで電位ＶＨ−Ｇ
ＮＤ系の信号に、レベルシフタ２１ｂで電位ＶＨ−電位
ＶＬ系の信号に順次変換される。この構成からなる行デ
コード回路によれば、書込時に一本のワード線のみに負
電圧を印加することが可能となるが、書込時とその他の
モード時でアドレス論理反転回路が必要となると共に、
書込時の非選択のワード線にＶＣＣレベルが出力される
こととなり、表１の書込条件を維持できないという欠点
がある。
【０００９】
【発明が解決しようとする課題】上記のように従来の不
揮発性半導体記憶装置では、ワード線に負電圧を印加す
るために正電圧、負電圧用の行デコーダを設けるか、書
込時とその他のモード時に入力アドレスの論理反転回路
を必要とし、行デコーダを構成するトランジスタの個数
が多くなりチップサイズが増大するという問題があり、
また書込時の非選択ワード線にＶＣＣレベルが出力され
ディスターブを受けるという問題が生じる。
揮発性半導体記憶装置では、ワード線に負電圧を印加す
るために正電圧、負電圧用の行デコーダを設けるか、書
込時とその他のモード時に入力アドレスの論理反転回路
を必要とし、行デコーダを構成するトランジスタの個数
が多くなりチップサイズが増大するという問題があり、
また書込時の非選択ワード線にＶＣＣレベルが出力され
ディスターブを受けるという問題が生じる。
【００１０】本発明の目的は、従来の行デコーダ回路に
対して構成を簡単化し、チップサイズの増大を最小限に
抑え、一本のワード線に選択的に負電圧を供給すること
ができる不揮発性半導体記憶装置を提供することにあ
る。
対して構成を簡単化し、チップサイズの増大を最小限に
抑え、一本のワード線に選択的に負電圧を供給すること
ができる不揮発性半導体記憶装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の構成は、所定外
部電圧を入力しこの電圧よりも大きい高電圧と負電圧と
を出力する内部電源発生回路と、前記高電圧と前記負電
圧とを切換えて出力する電源切換回路と、電気的消去、
書込が可能な複数のメモリセルトランジスタが行・列方
向にマトリックス状に配列されたメモリセルアレイと、
このメモリセルアレイのワード線のうちの１つを入力ア
ドレスに応じて選択し、かつ前記選択ワード線に対して
消去または書込の選択モードに応じて前記負電圧または
高電圧に対応した出力を出力し、非選択ワード線に対し
接地電位を出力する行デコーダ回路部とを有する不揮発
性半導体記憶装置において、行デコーダ回路部が、前記
入力アドレスに応じて、選択された第１および第２の出
力端から接地電位および前記外部電圧電位を出力し、非
選択の第１および第２の出力端から、前記選択ワード線
に負電圧供給のとき前記外部電圧電位および接地電位を
出力し、前記選択ワード線に高電圧供給のとき高電圧電
位および接地電位を出力するメインデコーダと、前記入
力アドレスおよび前記選択モードに応じて、選択された
出力端から負電圧電位または前記外部電圧電位を出力
し、非選択となる出力端から接地電位を出力するプリデ
コーダと、前記メインデコーダの第１および第２の出力
端と前記プリデコーダの出力端とを接続し、選択ワード
線に前記選択モードに応じた負電圧電位または前記外部
電圧電位を出力し、非選択ワード線に接地電位を出力す
るワード線ドライバとを備えたことを特徴とする。
部電圧を入力しこの電圧よりも大きい高電圧と負電圧と
を出力する内部電源発生回路と、前記高電圧と前記負電
圧とを切換えて出力する電源切換回路と、電気的消去、
書込が可能な複数のメモリセルトランジスタが行・列方
向にマトリックス状に配列されたメモリセルアレイと、
このメモリセルアレイのワード線のうちの１つを入力ア
ドレスに応じて選択し、かつ前記選択ワード線に対して
消去または書込の選択モードに応じて前記負電圧または
高電圧に対応した出力を出力し、非選択ワード線に対し
接地電位を出力する行デコーダ回路部とを有する不揮発
性半導体記憶装置において、行デコーダ回路部が、前記
入力アドレスに応じて、選択された第１および第２の出
力端から接地電位および前記外部電圧電位を出力し、非
選択の第１および第２の出力端から、前記選択ワード線
に負電圧供給のとき前記外部電圧電位および接地電位を
出力し、前記選択ワード線に高電圧供給のとき高電圧電
位および接地電位を出力するメインデコーダと、前記入
力アドレスおよび前記選択モードに応じて、選択された
出力端から負電圧電位または前記外部電圧電位を出力
し、非選択となる出力端から接地電位を出力するプリデ
コーダと、前記メインデコーダの第１および第２の出力
端と前記プリデコーダの出力端とを接続し、選択ワード
線に前記選択モードに応じた負電圧電位または前記外部
電圧電位を出力し、非選択ワード線に接地電位を出力す
るワード線ドライバとを備えたことを特徴とする。
【００１２】また本発明において、メインデコーダが、
前記入力アドレスに応じてその出力レベルを電源電圧−
高電圧および接地−負電圧の各レベルに変換する電源電
圧−高電圧変換回路および接地−負電圧変換回路と、こ
れら変換回路の各出力に対応して高電圧または負電圧の
出力を第１および第２の出力端から出力する高電圧ドラ
イバおよび負電圧ドライバとからなり、プリデコーダ
が、前記入力アドレスに応じてその出力レベルを電源電
圧−高電圧および接地−負電圧の各レベルに変換する電
源電圧−高電圧変換回路および接地−負電圧変換回路
と、これら変換回路の各出力に対応して高電圧または負
電圧の出力を第１および第２の出力端から出力する高電
圧ドライバおよび負電圧ドライバと、これら各電圧ドラ
イバの出力により駆動され選択モードにより切換えられ
た電圧を出力する選択アドレスドライバとからなり、ワ
ード線ドライバが、前記メインデコーダの第１または第
２の出力により切換えられ前記プリデコーダの出力を出
力する第１のスイッチ回路からなることができ、またプ
リデコーダのワード線ドライバが、電源切換回路の出力
と出力端との間に、ソースおよびドレインがそれぞれ並
列接続されゲートがそれぞれ高電位・負電位ドライバの
各出力に接続された第１のＮチャネルトランジスタおよ
び第１のＰチャネルトランジスタと、前記出力端と接地
譚との間にドレイン・ソースが接続されゲートにリセッ
ト信号が接続された第２のＮチャネルトランジスタとか
らなることもできる。
前記入力アドレスに応じてその出力レベルを電源電圧−
高電圧および接地−負電圧の各レベルに変換する電源電
圧−高電圧変換回路および接地−負電圧変換回路と、こ
れら変換回路の各出力に対応して高電圧または負電圧の
出力を第１および第２の出力端から出力する高電圧ドラ
イバおよび負電圧ドライバとからなり、プリデコーダ
が、前記入力アドレスに応じてその出力レベルを電源電
圧−高電圧および接地−負電圧の各レベルに変換する電
源電圧−高電圧変換回路および接地−負電圧変換回路
と、これら変換回路の各出力に対応して高電圧または負
電圧の出力を第１および第２の出力端から出力する高電
圧ドライバおよび負電圧ドライバと、これら各電圧ドラ
イバの出力により駆動され選択モードにより切換えられ
た電圧を出力する選択アドレスドライバとからなり、ワ
ード線ドライバが、前記メインデコーダの第１または第
２の出力により切換えられ前記プリデコーダの出力を出
力する第１のスイッチ回路からなることができ、またプ
リデコーダのワード線ドライバが、電源切換回路の出力
と出力端との間に、ソースおよびドレインがそれぞれ並
列接続されゲートがそれぞれ高電位・負電位ドライバの
各出力に接続された第１のＮチャネルトランジスタおよ
び第１のＰチャネルトランジスタと、前記出力端と接地
譚との間にドレイン・ソースが接続されゲートにリセッ
ト信号が接続された第２のＮチャネルトランジスタとか
らなることもできる。
【００１３】本発明の構成によれば、１種類に行デコー
ダで消去時および読出時の高電圧と、書込時の負電圧を
選択ワード線に対してのみ供給することができ、さらに
非選択ワード線には常に接地電位を維持することが可能
となるので、チップサイズの増大を最小限に抑えること
ができると共に、負電圧を用いることが可能となるの
で、内部電源電圧を低く抑えることができ、デバイスの
低電圧化、高信頼性を達成することができる。
ダで消去時および読出時の高電圧と、書込時の負電圧を
選択ワード線に対してのみ供給することができ、さらに
非選択ワード線には常に接地電位を維持することが可能
となるので、チップサイズの増大を最小限に抑えること
ができると共に、負電圧を用いることが可能となるの
で、内部電源電圧を低く抑えることができ、デバイスの
低電圧化、高信頼性を達成することができる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。図１は本発明の一実施形態のフラッシュ
ＥＥＰＲＯＭを示すブロック図である。本実施形態は、
行列状に配置されたメモリセルアレイ２０，２０ａ、ア
ドレスバッファ１５、メインデコーダ１８、プリデコー
ダ１６，１６ａ、ワード線ドライバ１７，１７ａ，１
８、Ｉ／Ｏバッファ１１、センスアンプ／書込み回路１
２，１２ａ、正・負電圧発生回路及び電圧制御回路１４
から構成される。
細に説明する。図１は本発明の一実施形態のフラッシュ
ＥＥＰＲＯＭを示すブロック図である。本実施形態は、
行列状に配置されたメモリセルアレイ２０，２０ａ、ア
ドレスバッファ１５、メインデコーダ１８、プリデコー
ダ１６，１６ａ、ワード線ドライバ１７，１７ａ，１
８、Ｉ／Ｏバッファ１１、センスアンプ／書込み回路１
２，１２ａ、正・負電圧発生回路及び電圧制御回路１４
から構成される。
【００１５】図２は図１のメインデコーダ回路１８を示
す回路図である。このメインデコーダ回路１８は、ＶＣ
Ｃ−ＶＨ（ＶＨ≧ＶＣＣ）のレベル変換を行うレベル変
換回路２２と、これらレベル変換回路２１，２２からの
出力を受けてメインワード線をＶＨレベルもしくはＶＬ
レベルに駆動するための高電圧ドライバ２３および負電
圧ドライバ２４とから構成されている。
す回路図である。このメインデコーダ回路１８は、ＶＣ
Ｃ−ＶＨ（ＶＨ≧ＶＣＣ）のレベル変換を行うレベル変
換回路２２と、これらレベル変換回路２１，２２からの
出力を受けてメインワード線をＶＨレベルもしくはＶＬ
レベルに駆動するための高電圧ドライバ２３および負電
圧ドライバ２４とから構成されている。
【００１６】図２のＶＣＣ−ＶＨレベル変換回路２１は
ＰチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｎチャネル
ＭＯＳトランジスタＱ３，Ｑ４からなる。Ｐチャネルト
ランジスタＱ１，Ｑ２のソースにはそれぞれ内部高電圧
発生回路から供給される電位ＶＨが印加され、各ドレイ
ンと接地との間にはＮチャネルトランジスタＱ３，Ｑ４
のドレイン、ソース間が接続される。トランジスタＱ１
のゲートはトランジスタＱ２，Ｑ３のドレイン共通接点
に接続され、トランジスタＱ２のゲートはトランジスタ
Ｑ１，Ｑ３のドレインの共通接点に接続される。トラン
ジスタＱ４はアドレス信号が供給され、トランジスタＱ
３のゲートには、アドレス信号がインバータ２５を介し
て供給される。この構成により、ＶＣＣ−ＶＨレベル変
換回路２１からは、トランジスタＱ１，Ｑ３の接続点か
ら出力信号５７が、トランジスタＱ２，Ｑ４の接続点か
ら出力信号５７ａがそれぞれ出力される。これら出力信
号ＬＳ１Ｏ／ＬＳ１Ｏの“Ｌ”レベルはＧＮＤレベルが
“Ｈ”レベルは高電圧ＶＨに変換される。
ＰチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｎチャネル
ＭＯＳトランジスタＱ３，Ｑ４からなる。Ｐチャネルト
ランジスタＱ１，Ｑ２のソースにはそれぞれ内部高電圧
発生回路から供給される電位ＶＨが印加され、各ドレイ
ンと接地との間にはＮチャネルトランジスタＱ３，Ｑ４
のドレイン、ソース間が接続される。トランジスタＱ１
のゲートはトランジスタＱ２，Ｑ３のドレイン共通接点
に接続され、トランジスタＱ２のゲートはトランジスタ
Ｑ１，Ｑ３のドレインの共通接点に接続される。トラン
ジスタＱ４はアドレス信号が供給され、トランジスタＱ
３のゲートには、アドレス信号がインバータ２５を介し
て供給される。この構成により、ＶＣＣ−ＶＨレベル変
換回路２１からは、トランジスタＱ１，Ｑ３の接続点か
ら出力信号５７が、トランジスタＱ２，Ｑ４の接続点か
ら出力信号５７ａがそれぞれ出力される。これら出力信
号ＬＳ１Ｏ／ＬＳ１Ｏの“Ｌ”レベルはＧＮＤレベルが
“Ｈ”レベルは高電圧ＶＨに変換される。
【００１７】また、ＧＮＤ−ＶＬレベル変換回路２２
は、ＰチャネルＭＯＳトランジスタＱ５，Ｑ６，Ｎチャ
ネルＭＯＳトランジスタＱ７，Ｑ８からなる。トランジ
スタＱ５，Ｑ６，ＮチャネルのソースはＶＣＣに接続さ
れ、各ドレインと電位ＶＬ間にはＮチャネルトランジス
タＱ７，Ｑ８のドレイン、ソースが接続される。トラン
ジスタＱ７のゲートはトランジスタＱ６，Ｑ８のドレイ
ン共通接続点に接続され、トランジスタＱ８のゲートは
トランジスタＱ５，Ｑ７のドレイン共通接続点に接続さ
れる。トランジスタＱ５のゲートにはアドレス信号が入
力され、トランジスタＱ６のゲートにはアドレス信号が
インバータ２５を介して入力される。トランジスタＱ
５，Ｑ７との接続点から出力信号５８が、トランジスタ
Ｑ６，Ｑ８の接続点から出力信号５８ａが出力される。
ここで出力信号５８，５８ａの“Ｈ”レベルはＶＣＣの
まま、“Ｌ”レベルは負電圧ＶＬに変換される。
は、ＰチャネルＭＯＳトランジスタＱ５，Ｑ６，Ｎチャ
ネルＭＯＳトランジスタＱ７，Ｑ８からなる。トランジ
スタＱ５，Ｑ６，ＮチャネルのソースはＶＣＣに接続さ
れ、各ドレインと電位ＶＬ間にはＮチャネルトランジス
タＱ７，Ｑ８のドレイン、ソースが接続される。トラン
ジスタＱ７のゲートはトランジスタＱ６，Ｑ８のドレイ
ン共通接続点に接続され、トランジスタＱ８のゲートは
トランジスタＱ５，Ｑ７のドレイン共通接続点に接続さ
れる。トランジスタＱ５のゲートにはアドレス信号が入
力され、トランジスタＱ６のゲートにはアドレス信号が
インバータ２５を介して入力される。トランジスタＱ
５，Ｑ７との接続点から出力信号５８が、トランジスタ
Ｑ６，Ｑ８の接続点から出力信号５８ａが出力される。
ここで出力信号５８，５８ａの“Ｈ”レベルはＶＣＣの
まま、“Ｌ”レベルは負電圧ＶＬに変換される。
【００１８】高電圧ドライバ２３は、Ｐチャネルトラン
ジスタＱ９とＮチャネルトランジスタＱ１０から構成さ
れる。トランジスタＱ９のソースには高電圧ＶＨが接続
され、ドレインとＧＮＤ間にはトランジスタＱ１０のド
レイン、ソースがそれぞれ接続される。負電圧ドライバ
２４は、ＰチャネルトランジスタＱ１１とＮチャネルト
ランジスタＱ１２で構成され、トランジスタＱ１１のソ
ースはＶＣＣに接続され、ドレインと電位ＶＬとの間に
トランジスタＱ１２のドレイン、ソースがそれぞれ接続
される。ここでトランジスタＱ９のゲートには、ＶＨ−
ＶＣＣレベル変換回路２１から出力される出力信号５７
が、トランジスタＱ１０にはＧＮＤ−ＶＬレベル変換回
路２１の出力信号５８ａが入力され、その論理により電
位ＶＬもしくはＧＮＤが出力信号５５が出力される。ま
たトランジスタＱ１１には、ＶＨ−ＶＣＣレベル変換回
路２１の出力信号／ＬＳ１Ｏが入力され、トランジスタ
Ｑ１２にはＧＮＤ−ＶＬレベル変換回路２２の出力ＬＳ
２Ｏが入力され、その論理によりＶＣＣもしくは電位Ｖ
Ｌが出力信号５６を出力する。
ジスタＱ９とＮチャネルトランジスタＱ１０から構成さ
れる。トランジスタＱ９のソースには高電圧ＶＨが接続
され、ドレインとＧＮＤ間にはトランジスタＱ１０のド
レイン、ソースがそれぞれ接続される。負電圧ドライバ
２４は、ＰチャネルトランジスタＱ１１とＮチャネルト
ランジスタＱ１２で構成され、トランジスタＱ１１のソ
ースはＶＣＣに接続され、ドレインと電位ＶＬとの間に
トランジスタＱ１２のドレイン、ソースがそれぞれ接続
される。ここでトランジスタＱ９のゲートには、ＶＨ−
ＶＣＣレベル変換回路２１から出力される出力信号５７
が、トランジスタＱ１０にはＧＮＤ−ＶＬレベル変換回
路２１の出力信号５８ａが入力され、その論理により電
位ＶＬもしくはＧＮＤが出力信号５５が出力される。ま
たトランジスタＱ１１には、ＶＨ−ＶＣＣレベル変換回
路２１の出力信号／ＬＳ１Ｏが入力され、トランジスタ
Ｑ１２にはＧＮＤ−ＶＬレベル変換回路２２の出力ＬＳ
２Ｏが入力され、その論理によりＶＣＣもしくは電位Ｖ
Ｌが出力信号５６を出力する。
【００１９】図３は図１のプリデコーダ回路１６を示す
回路図である。このプリデコーダ回路は、メインデコー
ダ回路と同様に、ＶＣＣ−ＶＨ（ＶＨ＞ＶＣＣ）のレベ
ル変換を行うレベル変換回路２１ａと、ＧＮＤ−ＶＬ
（ＶＬ＞ＧＮＤ）のレベル変換を行うレベル変換回路２
２ａと、これらレベル変換回路２１ａ，２２ａを駆動す
る高電圧ドライバ２３ａおよび負電圧ドライバ２４ａ
と、これら高電圧２３ａ、負電圧ドライバ２４ａにより
制御され選択されたモードにより高電圧ＶＨ、負電圧Ｖ
Ｌを選択されたアドレスに出力する選択アドレスドライ
バ２７と、リセット時に選択電圧をＧＮＤレベルにリセ
ットするリセットドライバ２８とから構成される。高電
圧レベル変換回路２１ａ、負電圧レベル変換回路２２
ａ、高電圧ドライバ２３ａ、不電圧ドライバ２４ａはメ
インデコーダ回路１６と全く同様である。ここで高電圧
ドライバ２３ａからは選択アドレス制御信号５１ａが、
負電圧ドライバ２４ａからは選択アドレス制御信号５１
ｂが出力される。
回路図である。このプリデコーダ回路は、メインデコー
ダ回路と同様に、ＶＣＣ−ＶＨ（ＶＨ＞ＶＣＣ）のレベ
ル変換を行うレベル変換回路２１ａと、ＧＮＤ−ＶＬ
（ＶＬ＞ＧＮＤ）のレベル変換を行うレベル変換回路２
２ａと、これらレベル変換回路２１ａ，２２ａを駆動す
る高電圧ドライバ２３ａおよび負電圧ドライバ２４ａ
と、これら高電圧２３ａ、負電圧ドライバ２４ａにより
制御され選択されたモードにより高電圧ＶＨ、負電圧Ｖ
Ｌを選択されたアドレスに出力する選択アドレスドライ
バ２７と、リセット時に選択電圧をＧＮＤレベルにリセ
ットするリセットドライバ２８とから構成される。高電
圧レベル変換回路２１ａ、負電圧レベル変換回路２２
ａ、高電圧ドライバ２３ａ、不電圧ドライバ２４ａはメ
インデコーダ回路１６と全く同様である。ここで高電圧
ドライバ２３ａからは選択アドレス制御信号５１ａが、
負電圧ドライバ２４ａからは選択アドレス制御信号５１
ｂが出力される。
【００２０】選択アドレスドライバ回路２７はモード選
択信号によりその出力を高電圧ＶＨ、不電圧ＶＬと切り
換える電圧切換回路に、そのドレインを接続するＰチャ
ネルトランジスタＱ２５とＮチャネルトランジスタＱ２
６からなり、それぞれのソースは選択アドレス信号ＲＡ
Ｉに接続される。トランジスタＱ２５のゲートは、高電
圧ドライバ２３ａの出力信号５１ａが入力あれ、トラン
ジスタＱ２６には負電圧ドライバＶＬＤの出力信号５１
ｂが入力される。
択信号によりその出力を高電圧ＶＨ、不電圧ＶＬと切り
換える電圧切換回路に、そのドレインを接続するＰチャ
ネルトランジスタＱ２５とＮチャネルトランジスタＱ２
６からなり、それぞれのソースは選択アドレス信号ＲＡ
Ｉに接続される。トランジスタＱ２５のゲートは、高電
圧ドライバ２３ａの出力信号５１ａが入力あれ、トラン
ジスタＱ２６には負電圧ドライバＶＬＤの出力信号５１
ｂが入力される。
【００２１】リセットドライバ回路２８では、選択アド
レス信号５１とＧＮＤ間にＮチャネルトランジスタＱ２
８が接続される。トランジスタＱ２８のゲートにはＶＬ
−ＶＣＣレベルのリセット信号５３が入力され、選択ア
ドレス信号５１がＧＮＤにリセットされる。
レス信号５１とＧＮＤ間にＮチャネルトランジスタＱ２
８が接続される。トランジスタＱ２８のゲートにはＶＬ
−ＶＣＣレベルのリセット信号５３が入力され、選択ア
ドレス信号５１がＧＮＤにリセットされる。
【００２２】図４は図１のワード線ドライバ１９の構成
を示す回路図である。このワード線ドライバ１９は、プ
リデコーダ回路１６から出力される選択アドレス信号５
１とワード線５２間にそのソース、ドレインが接続され
るＰチャネルトランジスタＱ２８とＮチャネルトランジ
スタＱ２９と、ワード線５２とＧＮＤ間にそのドレイ
ン、ソースが接続されるＮチャネルトランジスタＱ３０
とで構成される。トランジスタＱ２８のゲートにはメイ
ンデコーダ回路１８の出力信号５５が、トランジスタＱ
２９には同じく出力信号５６が入力され、プリデコーダ
回路１６の出力信号５１がワード線ＷＬ５に転送され
る。トランジスタＱ３０のゲートにはＶＬ−ＶＣＣレベ
ルのリセット信号５４が入力されワード線ＷＬがＧＮＤ
にリセットされる。
を示す回路図である。このワード線ドライバ１９は、プ
リデコーダ回路１６から出力される選択アドレス信号５
１とワード線５２間にそのソース、ドレインが接続され
るＰチャネルトランジスタＱ２８とＮチャネルトランジ
スタＱ２９と、ワード線５２とＧＮＤ間にそのドレイ
ン、ソースが接続されるＮチャネルトランジスタＱ３０
とで構成される。トランジスタＱ２８のゲートにはメイ
ンデコーダ回路１８の出力信号５５が、トランジスタＱ
２９には同じく出力信号５６が入力され、プリデコーダ
回路１６の出力信号５１がワード線ＷＬ５に転送され
る。トランジスタＱ３０のゲートにはＶＬ−ＶＣＣレベ
ルのリセット信号５４が入力されワード線ＷＬがＧＮＤ
にリセットされる。
【００２３】本実施形態におけるワード線選択動作を、
図５の模式的ブロック図、図６および図７のタイミング
チャートを用いて説明する。一台のメインデコーダ１８
の出力信号５５，５６には複数台（図では４台）のワー
ド線ドライバ１９が接続され、これら各ワード線ドライ
バ１９にはそれぞれプリデコーダ回路１６の出力信号Ｒ
ＡＩが接続される。さらに、この各プリデコーダ回路１
６の出力信号ＲＡＩは別のメインデコーダ回路１８ａに
接続されているワード線ドライバ１９にも接続される。
図５の模式的ブロック図、図６および図７のタイミング
チャートを用いて説明する。一台のメインデコーダ１８
の出力信号５５，５６には複数台（図では４台）のワー
ド線ドライバ１９が接続され、これら各ワード線ドライ
バ１９にはそれぞれプリデコーダ回路１６の出力信号Ｒ
ＡＩが接続される。さらに、この各プリデコーダ回路１
６の出力信号ＲＡＩは別のメインデコーダ回路１８ａに
接続されているワード線ドライバ１９にも接続される。
【００２４】はじめに、図６の消去モード時の動作を示
す。消去信号６１が活性化されると内部電圧発生回路か
ら電位ＶＨ（たとえば１５Ｖ）が発生される。ここで電
位ＶＬはＧＮＤレベルが維持される。このときメインデ
コーダ回路１８の出力信号５５とプリデコーダ回路１６
内の高電圧ドライバ２３の出力信号５１ａは電位ＶＨま
で引き上げられる。次に、外部アドレス信号６０により
各メインデコーダ回路１８、プリデコーダ回路１６に入
力されるアドレス信号の一つがそれぞれ活性化される
と、選択されたメインデコーダ回路１８の出力信号５
５，５６がそれぞれレベル変換回路２１，２２によりそ
れぞれＧＮＤ、ＶＣＣレベルに変換され、ワード線ドラ
イバ回路１９に入力される。同様に、プリデコード回路
１６では選択されたプリデコーダ回路のレベル変換回路
２１ａ，２２ａのみがレベル変換動作をし、高電圧ドラ
イバ２３ａ、負電圧ドライバ２４ａの出力５１ａ、５１
ｂをそれぞれＧＮＤ、ＶＣＣレベルに変換し、選択アド
レス信号５１に電圧切換回路１３より出力された電位Ｖ
Ｈを供給する。
す。消去信号６１が活性化されると内部電圧発生回路か
ら電位ＶＨ（たとえば１５Ｖ）が発生される。ここで電
位ＶＬはＧＮＤレベルが維持される。このときメインデ
コーダ回路１８の出力信号５５とプリデコーダ回路１６
内の高電圧ドライバ２３の出力信号５１ａは電位ＶＨま
で引き上げられる。次に、外部アドレス信号６０により
各メインデコーダ回路１８、プリデコーダ回路１６に入
力されるアドレス信号の一つがそれぞれ活性化される
と、選択されたメインデコーダ回路１８の出力信号５
５，５６がそれぞれレベル変換回路２１，２２によりそ
れぞれＧＮＤ、ＶＣＣレベルに変換され、ワード線ドラ
イバ回路１９に入力される。同様に、プリデコード回路
１６では選択されたプリデコーダ回路のレベル変換回路
２１ａ，２２ａのみがレベル変換動作をし、高電圧ドラ
イバ２３ａ、負電圧ドライバ２４ａの出力５１ａ、５１
ｂをそれぞれＧＮＤ、ＶＣＣレベルに変換し、選択アド
レス信号５１に電圧切換回路１３より出力された電位Ｖ
Ｈを供給する。
【００２５】ワード線ドライバ回路１９では選択された
メインデコード回路１８の出力５５，５６およびプリデ
コード回路１６から電位ＶＨレベルに引き上げられた選
択アドレス信号５１により、さらにワード線リセット信
号５４がＶＣＣレベルからＧＮＤに駆動することによ
り、１本のワード線５２のみを電位ＶＨレベルまで駆動
する。
メインデコード回路１８の出力５５，５６およびプリデ
コード回路１６から電位ＶＨレベルに引き上げられた選
択アドレス信号５１により、さらにワード線リセット信
号５４がＶＣＣレベルからＧＮＤに駆動することによ
り、１本のワード線５２のみを電位ＶＨレベルまで駆動
する。
【００２６】このとき非選択のメインデコード回路１８
に接続されたワードドライバ回路１９はメインデコーダ
回路１８からの出力信号５５，５６がそれぞ電位ＶＨレ
ベル、ＧＮＤレベルに、ワード線リセット信号５４はＶ
ＣＣに維持され、選択アドレス信号５１に接続されたワ
ード線ドライバ回路１９のＰチャネルトランジスタとＮ
チャネルトランジスタをオフ状態にすることで非選択ワ
ード線に電位ＶＨが供給されることが無くＧＮＤレベル
に維持することができる。
に接続されたワードドライバ回路１９はメインデコーダ
回路１８からの出力信号５５，５６がそれぞ電位ＶＨレ
ベル、ＧＮＤレベルに、ワード線リセット信号５４はＶ
ＣＣに維持され、選択アドレス信号５１に接続されたワ
ード線ドライバ回路１９のＰチャネルトランジスタとＮ
チャネルトランジスタをオフ状態にすることで非選択ワ
ード線に電位ＶＨが供給されることが無くＧＮＤレベル
に維持することができる。
【００２７】さらに、選択されたメインデコーダ回路１
８に接続されたワード線ドライバ１９のうち、非選択の
プリデコード回路１６に接続されたものは、非選択プリ
デコード回路の出力５１がＧＮＤであるため、そのワー
ド線はＧＮＤに保たれる。
８に接続されたワード線ドライバ１９のうち、非選択の
プリデコード回路１６に接続されたものは、非選択プリ
デコード回路の出力５１がＧＮＤであるため、そのワー
ド線はＧＮＤに保たれる。
【００２８】また、これらの説明はワード線一本に対す
る消去について述べてきたが、アドレスバッファ回路を
変更することによりプリデコード回路の出力ＲＡＩを同
時に複数選択することにより複数のワード線を一度に消
去することも可能である。
る消去について述べてきたが、アドレスバッファ回路を
変更することによりプリデコード回路の出力ＲＡＩを同
時に複数選択することにより複数のワード線を一度に消
去することも可能である。
【００２９】次に、図７の書込時の動作について説明す
る。書込信号ＩＰＲＯＧ６２が活性化されると内部電圧
発生回路から電位ＶＬ（たとえば−９Ｖ）が発生され
る。ここで電位ＶＨはＶＣＣレベルが維持される。この
とき、メインデコーダ回路１８の出力信号５６とプリデ
コーダ回路１６内の負電圧ドライバ２４ａの出力信号５
１ｂは電位ＶＬまで引きさげられる。次に、外部アドレ
ス信号６０により各メインデコーダ１８、プリデコーダ
１６に入力されるアドレス信号の一つがそれぞれ活性化
されると、選択されたメインデコーダ回路１８の出力信
号５５，５６がそれぞれレベル変換回路２１ａ，２２ａ
によりそれぞれＧＮＤ、ＶＣＣレベルに変換されワード
線ドライバ回路１９に入力される。同様に、プリデコー
ド回路１６では選択されたプリデコーダ回路１６のレベ
ル変換回路２１，２２のみがレベル変換動作をし、高電
圧ドライバ、負電圧ドライバの出力５１ａ，５１ｂをそ
れぞれＧＮＤ、ＶＣＣレベルに変換し選択アドレス信号
５１に電圧切換回路１３より出力された電位ＶＬを供給
する。
る。書込信号ＩＰＲＯＧ６２が活性化されると内部電圧
発生回路から電位ＶＬ（たとえば−９Ｖ）が発生され
る。ここで電位ＶＨはＶＣＣレベルが維持される。この
とき、メインデコーダ回路１８の出力信号５６とプリデ
コーダ回路１６内の負電圧ドライバ２４ａの出力信号５
１ｂは電位ＶＬまで引きさげられる。次に、外部アドレ
ス信号６０により各メインデコーダ１８、プリデコーダ
１６に入力されるアドレス信号の一つがそれぞれ活性化
されると、選択されたメインデコーダ回路１８の出力信
号５５，５６がそれぞれレベル変換回路２１ａ，２２ａ
によりそれぞれＧＮＤ、ＶＣＣレベルに変換されワード
線ドライバ回路１９に入力される。同様に、プリデコー
ド回路１６では選択されたプリデコーダ回路１６のレベ
ル変換回路２１，２２のみがレベル変換動作をし、高電
圧ドライバ、負電圧ドライバの出力５１ａ，５１ｂをそ
れぞれＧＮＤ、ＶＣＣレベルに変換し選択アドレス信号
５１に電圧切換回路１３より出力された電位ＶＬを供給
する。
【００３０】ワード線ドライバ回路１９では、選択され
たメインデコード回路１８の出力５５，５６およびプリ
デコード回路１８から電位ＶＬレベルに引き下げられた
選択アドレス信号５１により、さらにワード線リセット
信号５４がＶＣＣレベルから電位ＶＬに駆動されること
により１本のワード線のみを電位ＶＬレベルまで駆動す
る。
たメインデコード回路１８の出力５５，５６およびプリ
デコード回路１８から電位ＶＬレベルに引き下げられた
選択アドレス信号５１により、さらにワード線リセット
信号５４がＶＣＣレベルから電位ＶＬに駆動されること
により１本のワード線のみを電位ＶＬレベルまで駆動す
る。
【００３１】このとき、非選択のメインデコード回路１
８に接続されたワードドライバ回路１９は、メインデコ
ーダ回路１８からの出力信号５５，５６がそれぞれＶＣ
Ｃ、電位ＶＬレベルに、またワード線リセット信号５４
がＶＣＣに維持され、選択アドレス信号ＲＡＩに接続さ
れたワード線ドライバ回路１９のＰチャネルトランジス
タとＮチャネルトランジスタをオフ状態にすることで非
選択ワード線に電位ＶＬが供給されることが無くＧＮＤ
レベルに維持することができる。
８に接続されたワードドライバ回路１９は、メインデコ
ーダ回路１８からの出力信号５５，５６がそれぞれＶＣ
Ｃ、電位ＶＬレベルに、またワード線リセット信号５４
がＶＣＣに維持され、選択アドレス信号ＲＡＩに接続さ
れたワード線ドライバ回路１９のＰチャネルトランジス
タとＮチャネルトランジスタをオフ状態にすることで非
選択ワード線に電位ＶＬが供給されることが無くＧＮＤ
レベルに維持することができる。
【００３２】さらに、選択されたメインデコーダ回路１
８に接続されたワード線ドライバ１９のうち、非選択の
プリデコード回路１６に接続されたものは、非選択プリ
デコード回路の出力５１がＧＮＤであるため、ワード線
はＧＮＤに保たれる。
８に接続されたワード線ドライバ１９のうち、非選択の
プリデコード回路１６に接続されたものは、非選択プリ
デコード回路の出力５１がＧＮＤであるため、ワード線
はＧＮＤに保たれる。
【００３３】このような構成からなる行デコーダ回路に
より、１種類のデコーダ回路で消去用の高電圧を印加で
きると共に、書込時の負電圧供給を１本のワード線に対
して行うことができ、従来必要であった消去用と書込用
のエコーダ回路もしくは書込時とその他のモード時の入
力アドレス論理反転回路を個別に用意する必要が無くな
るとともに、負電圧阻止用のＰチャネルトランジスタも
削除できることによりチップサイズの増大を最小限に抑
えることができる。さらに各モード時の非選択ワード線
をつねにＧＮＤレベルに維持することが可能となる。
より、１種類のデコーダ回路で消去用の高電圧を印加で
きると共に、書込時の負電圧供給を１本のワード線に対
して行うことができ、従来必要であった消去用と書込用
のエコーダ回路もしくは書込時とその他のモード時の入
力アドレス論理反転回路を個別に用意する必要が無くな
るとともに、負電圧阻止用のＰチャネルトランジスタも
削除できることによりチップサイズの増大を最小限に抑
えることができる。さらに各モード時の非選択ワード線
をつねにＧＮＤレベルに維持することが可能となる。
【００３４】上述した説明では、ファウラ・ノルドハイ
ムのトンネル電流を用いたＦＮ型のフラッシュＥＥＰＲ
ＯＭに対し、データ書込時に選択ワード線に負電圧を、
消去時に外部電源電圧以上の高電圧を印加するとしてき
たが、チャネルホットエレクトロン電流を用いた書込を
行うＣＨＥ型のフラッシュＥＥＰＯＲＭに対し、データ
書込時に選択ワード線に高電圧を、消去時に負電圧を印
加することも可能である。
ムのトンネル電流を用いたＦＮ型のフラッシュＥＥＰＲ
ＯＭに対し、データ書込時に選択ワード線に負電圧を、
消去時に外部電源電圧以上の高電圧を印加するとしてき
たが、チャネルホットエレクトロン電流を用いた書込を
行うＣＨＥ型のフラッシュＥＥＰＯＲＭに対し、データ
書込時に選択ワード線に高電圧を、消去時に負電圧を印
加することも可能である。
【００３５】
【発明の効果】以上説明したように、本発明の不揮発性
半導体装置によれば、１種類に行デコーダで消去時およ
び読出時の高電圧と、書込時の負電圧を選択ワード線に
対してのみ供給することができ、さらに非選択ワード線
には常に接地電位を維持することが可能となるので、行
デコーダの構成を従来の構成より簡略化でき、チップサ
イズの増大を最小限に抑えることができ、かつ負電圧を
用いてワード線に供給することが可能となるので、内部
電源電圧を低く抑えることができ、デバイスの低電圧
化、高信頼性を達成することができる。
半導体装置によれば、１種類に行デコーダで消去時およ
び読出時の高電圧と、書込時の負電圧を選択ワード線に
対してのみ供給することができ、さらに非選択ワード線
には常に接地電位を維持することが可能となるので、行
デコーダの構成を従来の構成より簡略化でき、チップサ
イズの増大を最小限に抑えることができ、かつ負電圧を
用いてワード線に供給することが可能となるので、内部
電源電圧を低く抑えることができ、デバイスの低電圧
化、高信頼性を達成することができる。
【図１】本発明の一実施形態の半導体記憶装置であるフ
ラッシュＥＥＰＲＯＭを示すブロック図である。
ラッシュＥＥＰＲＯＭを示すブロック図である。
【図２】図１の行デコード回路のメインデコーダ回路の
回路図である。
回路図である。
【図３】図１の行デコード回路のプリデコーダ回路の回
路図である。
路図である。
【図４】図１の行デコード回路のサブワード（ワード
線）ドライバの回路図である。
線）ドライバの回路図である。
【図５】図１の行デコード回路のワー線選択動作を説明
するブロック図である。
するブロック図である。
【図６】図１の行デコード回路の消去動作を説明するタ
イミング図である。
イミング図である。
【図７】図１の行デコード回路の書込動作を説明するタ
イミング図である。
イミング図である。
【図８】従来のメモリセルの消去および書込動作を説明
する模式的断面図である。
する模式的断面図である。
【図９】従来の行デコード回路のメインデコーダ回路を
説明するブロック図である。
説明するブロック図である。
【図１０】図９の行デコード回路のメインデコーダ回路
の回路図である。
の回路図である。
１１ Ｉ／Ｏバッファ １２，１２ａ センスアンプ／書込回路 １３ 電源切換回路 １４ 正負電圧発生回路 １４ａ，１４ｂ 正，負電圧ドライバ １５ アドレスバッファ １５ａ 正電圧アドレスバッファ １５ｂ 負電圧アドレスバッファ １６，１６ａ，１６ｂ Ｘプリデコーダ １７，１７ａ Ｙデコーダ １８，１８ａ，１８ｂ Ｘメインデコーダ １９，１９ａ〜１９ｃ サブワードドライバ ２０，２０ａ メモリセルアレイ ２１，２１ａ，２１ｂ，２２，２２ａ，２２ｂ レベ
ル変換回路 ２３，２３ａ 高電圧ドライバ ２４，２４ａ 低電圧ドライバ ２５，２５ａ〜２５ｃ インバータ ２６ インバータ部 ２７ 選択アドレスドライバ ２８ リセットドライバ ３１ フローティングゲート ３２ ソース ３３ ドレイン ４０ モードコントロール ４１，４１ａ 正，負電圧デコーダ ４２ 負電圧素子トランジスタ Ｑ１〜Ｑ３８ トランジスタ
ル変換回路 ２３，２３ａ 高電圧ドライバ ２４，２４ａ 低電圧ドライバ ２５，２５ａ〜２５ｃ インバータ ２６ インバータ部 ２７ 選択アドレスドライバ ２８ リセットドライバ ３１ フローティングゲート ３２ ソース ３３ ドレイン ４０ モードコントロール ４１，４１ａ 正，負電圧デコーダ ４２ 負電圧素子トランジスタ Ｑ１〜Ｑ３８ トランジスタ
Claims (4)
- 【請求項１】 所定外部電圧を入力しこの電圧よりも大
きい高電圧と負電圧とを出力する内部電源発生回路と、
前記高電圧と前記負電圧とを切換えて出力する電源切換
回路と、電気的消去、書込が可能な複数のメモリセルト
ランジスタが行・列方向にマトリックス状に配列された
メモリセルアレイと、このメモリセルアレイのワード線
のうちの１つを入力アドレスに応じて選択し、かつ前記
選択ワード線に対して消去または書込みの選択モードに
応じて前記負電圧または高電圧に対応した出力を出力
し、非選択ワード線に対し接地電位を出力する行デコー
ダ回路部とを有する不揮発性半導体記憶装置において、
行デコーダ回路部が、前記入力アドレスに応じて、選択
された第１および第２の出力端から接地電位および前記
外部電圧電位を出力し、非選択の第１および第２の出力
端から、前記選択ワード線に負電圧供給のとき前記外部
電圧電位および接地電位を出力し、前記選択ワード線に
高電圧供給のとき高電圧電位および接地電位を出力する
メインデコーダと、前記入力アドレスおよび前記選択モ
ードに応じて、選択された出力端から負電圧電位または
前記外部電圧電位を出力し、非選択となる出力端から接
地電位を出力するプリデコーダと、前記メインデコーダ
の第１および第２の出力端と前記プリデコーダの出力端
とを接続し、選択ワード線に前記選択モードに応じた負
電圧電位または前記外部電圧電位を出力し、非選択ワー
ド線に接地電位を出力するワード線ドライバとを備える
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 メインデコーダが、前記入力アドレスに
応じてその出力レベルを電源電圧−高電圧および接地−
負電圧の各レベルに変換する電源電圧−高電圧変換回路
および接地−負電圧変換回路と、これら変換回路の各出
力に対応して高電圧または負電圧の出力を第１および第
２の出力端から出力する高電圧ドライバおよび負電圧ド
ライバとからなり、プリデコーダが、前記入力アドレス
に応じてその出力レベルを電源電圧−高電圧および接地
−負電圧の各レベルに変換する電源電圧−高電圧変換回
路および接地−負電圧変換回路と、これら変換回路の各
出力に対応して高電圧または負電圧の出力を第１および
第２の出力端から出力する高電圧ドライバおよび負電圧
ドライバと、これら各電圧ドライバの出力により駆動さ
れ選択モードにより切換えられた電圧を出力する選択ア
ドレスドライバとからなり、ワード線ドライバが、前記
メインデコーダの第１または第２の出力により切換えら
れ前記プリデコーダの出力を出力する第１のスイッチ回
路からなるものである請求項１記載の不揮発性半導体記
憶装置。 - 【請求項３】 プリデコーダの選択アドレスドライバお
よびワード線ドライバが、リセット信号により出力信号
がリセットされる第２のスイッチ回路を負荷したもので
ある請求項記載の不揮発生半導体記憶装置。 - 【請求項４】 プリデコーダのワード線ドライバが、電
源切換回路の出力と出力端との間に、ソースおよびドレ
インがそれぞれ並列接続されゲートがそれぞれ高電位・
負電位ドライバの各出力に接続された第１のＮチャネル
トランジスタおよび第１のＰチャネルトランジスタと、
前記出力端と接地端との間にドレイン・ソースが接続さ
れゲートにリセット信号が接続された第２のＮチャネル
トランジスタとからなる請求項２または３記載の不揮発
性半導体記憶装置。
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