KR20200040956A - 래치 회로 - Google Patents

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Abstract

본 발명의 일 실시 형태에 따른 래치 회로는, 제1 전원 전압을 공급하는 제1 전원 노드와 제1 출력 노드 사이에 연결되는 제1 풀-업 트랜지스터와, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드와 상기 제1 출력 노드 사이에 연결되는 제1 풀-다운 트랜지스터를 갖는 제1 인버터, 상기 제1 전원 노드와 제2 출력 노드 사이에 연결되는 제2 풀-업 트랜지스터와, 상기 제2 전원 노드와 상기 제2 출력 노드 사이에 연결되는 제2 풀-다운 트랜지스터를 갖는 제2 인버터, 상기 제1 풀-업 트랜지스터와 상기 제1 출력 노드 사이에 연결되는 제1 전류 제어 트랜지스터, 상기 제2 풀-업 트랜지스터와 상기 제2 출력 노드 사이에 연결되는 제2 전류 제어 트랜지스터, 상기 제1 풀-다운 트랜지스터와 상기 제1 출력 노드 사이에 연결되는 제3 전류 제어 트랜지스터, 및 상기 제2 풀-다운 트랜지스터와 상기 제2 출력 노드 사이에 연결되는 제4 전류 제어 트랜지스터를 포함한다.

Description

래치 회로{LATCH CIRCUIT}
본 발명은 래치 회로에 관한 것이다.
반도체 소자의 공정은 점점 미세해지는 추세이며, 그로부터 전원 전압의 크기 역시 감소하는 추세이다. 다만, 전원 전압의 크기와 관계없이 메모리 장치 등을 구동하는 데에 필요한 전압의 크기는 감소하지 않을 수 있으며, 따라서 작은 전원 전압을 이용하여 메모리 장치 등의 구동에 필요한 동작 전압을 생성하기 위한 래치 회로가 필요할 수 있다. 래치 회로는 상대적으로 작은 크기의 입력 전압을 이용하여 큰 출력 전압을 생성하는 데, 입력 전압의 크기가 감소할 경우 래치 회로가 원활하게 동작하지 못 하는 문제가 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 풀-업 트랜지스터와 풀-다운 트랜지스터가 쉽게 스위칭될 수 있도록 풀-업 트랜지스터와 풀-다운 트랜지스터에 흐르는 전류를 제어하는 전류 제어 트랜지스터를 포함하는 래치 회로를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 래치 회로는, 제1 출력 전압을 공급하는 제1 전원 노드와 제1 출력 노드 사이에 연결되는 제1 풀-업 트랜지스터와, 상기 제1 출력 전압보다 작은 제2 출력 전압을 공급하는 제2 전원 노드와 상기 제1 출력 노드 사이에 연결되는 제1 풀-다운 트랜지스터를 갖는 제1 인버터, 상기 제1 전원 노드와 제2 출력 노드 사이에 연결되는 제2 풀-업 트랜지스터와, 상기 제2 전원 노드와 상기 제2 출력 노드 사이에 연결되는 제2 풀-다운 트랜지스터를 갖는 제2 인버터, 상기 제1 풀-업 트랜지스터와 상기 제1 출력 노드 사이에 연결되는 제1 전류 제어 트랜지스터, 상기 제2 풀-업 트랜지스터와 상기 제2 출력 노드 사이에 연결되는 제2 전류 제어 트랜지스터, 상기 제1 풀-다운 트랜지스터와 상기 제1 출력 노드 사이에 연결되는 제3 전류 제어 트랜지스터, 및 상기 제2 풀-다운 트랜지스터와 상기 제2 출력 노드 사이에 연결되는 제4 전류 제어 트랜지스터를 포함한다..
본 발명의 일 실시예에 따른 래치 회로는, 제1 입력 신호를 전달하는 제1 트랜지스터, 상기 제1 입력 신호와 반대 위상을 갖는 제2 입력 신호를 전달하는 제2 트랜지스터, 상기 제2 입력 신호에 응답하여 상기 제1 입력 신호와 같은 위상을 갖는 제1 출력 신호를 출력하며, 서로 직렬로 연결되는 한 쌍의 풀-업 트랜지스터들, 및 적어도 하나의 풀-다운 트랜지스터를 갖는 제1 인버터, 및 상기 제1 입력 신호에 응답하여 상기 제2 입력 신호와 같은 위상을 갖는 제2 출력 신호를 출력하며, 서로 직렬로 연결되는 한 쌍의 풀-업 트랜지스터들, 및 적어도 하나의 풀-다운 트랜지스터를 갖는 제2 인버터를 포함한다.
본 발명의 일 실시예에 따른 래치 회로는, 제1 입력 신호와 반대 위상을 갖는 제2 입력 신호에 응답하여 상기 제1 입력 신호와 같은 위상을 갖는 제1 출력 신호를 출력하며, 서로 직렬로 연결되는 한 쌍의 풀-업 트랜지스터들, 및 서로 직렬로 연결되는 한 쌍의 풀-다운 트랜지스터를 갖는 제1 인버터, 및 상기 제1 입력 신호에 응답하여 상기 제2 입력 신호와 같은 위상을 갖는 제2 출력 신호를 출력하며, 서로 직렬로 연결되는 한 쌍의 풀-업 트랜지스터들, 및 서로 직렬로 연결되는 한 쌍의 풀-다운 트랜지스터를 갖는 제2 인버터를 포함하고, 상기 제1 인버터와 상기 제2 인버터 각각에 포함되는 상기 풀-다운 트랜지스터들은 트리플-웰 구조를 갖는다.
본 발명의 일 실시예에 따르면, 출력 전압을 내보내는 출력 노드와 풀-업 트랜지스터 사이, 및/또는 출력 노드와 풀-다운 트랜지스터 사이에 전류 제어 트랜지스터를 연결하고, 전류 제어 트랜지스터를 풀-업 트랜지스터 또는 풀-다운 트랜지스터와 같은 입력 전압으로 제어할 수 있다. 따라서, 출력 전압이 변할 때 전류 제어 트랜지스터에 의해 풀-업 트랜지스터 및/또는 풀-다운 트랜지스터에 흐르는 전류가 쉽게 감소할 수 있으며, 결과적으로 작은 입력 전압으로 출력 전압을 생성할 수 있는 래치 회로를 구현할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 래치 회로를 포함하는 시스템을 간단하게 나타낸 블록도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 래치 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 5는 본 발명의 일 실시예에 따른 래치 회로를 도시한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 래치 회로의 동작을 설명하기 위해 제공되는 파형도이다.
도 7은 본 발명의 일 실시예에 따른 래치 회로를 도시한 회로도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 래치 회로에 포함되는 트랜지스터를 나타낸 도면들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 래치 회로들을 도시한 회로도들이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 래치 회로를 포함하는 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 래치 회로를 포함하는 IoT 모듈의 동작을 설명하기 위해 제공되는 도면이다.
도 15는 본 발명의 일 실시예에 따른 래치 회로를 포함하는 메모리 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 래치 회로를 포함하는 시스템을 간단하게 나타낸 블록도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 시스템(10)은 제1 전압 도메인(11)과 제2 전압 도메인(13), 및 래치 회로(12)를 포함할 수 있다. 제1 전압 도메인(11)과 제2 전압 도메인(13) 각각은, 복수의 회로들을 포함할 수 있다. 일례로, 제1 전압 도메인(11)에 포함되는 회로들은 입력 전압(VIN)에 의해 동작하며, 제2 전압 도메인(13)에 포함되는 회로들은 출력 전압(VOUT)에 의해 동작할 수 있다. 입력 전압(VIN)과 출력 전압(VOUT) 각각은, 서로 다른 크기의 전압차를 갖도록 스윙할 수 있다.
래치 회로(12)는 제1 전압 도메인(11)과 제2 전압 도메인(13) 사이에 연결되며, 입력 전압(VIN)을 이용하여 출력 전압(VOUT)을 생성할 수 있다. 일례로, 래치 회로(12)는 상대적으로 작은 크기의 전압차로 스윙하는 입력 전압(VIN)을 이용하여, 상대적으로 더 큰 크기의 전압차로 스윙하는 출력 전압(VOUT)을 생성할 수 있다. 래치 회로(12)는 입력 전압(VIN)외에, 출력 전압(VOUT)을 생성하는 데에 필요한 전원 전압들을 더 입력받을 수 있다.
래치 회로(12)는 전원 전압들을 공급하는 전원 노드들 사이에 연결되는 인버터를 포함할 수 있으며, 상기 인버터는 입력 전압(VIN)에 의해 동작할 수 있다. 따라서, 출력 전압(VOUT)에 대한 입력 전압(VIN)의 크기가 감소할 경우, 출력 전압(VOUT)의 스윙폭을 결정하는 전원 전압들에 연결된 인버터를 동작시키기가 어려워지며, 결과적으로 래치 회로(12)가 안정적으로 동작하지 않을 수 있다.
본 발명의 실시예들에서는, 출력 전압(VOUT)을 내보내는 출력 노드에 흐르는 전류를 제어하기 위한 전류 제어 트랜지스터가 래치 회로(12)에 포함될 수 있다. 전류 제어 트랜지스터는 입력 전압(VIN)에 의해 제어되며, 출력 전압(VOUT)이 증가 또는 감소할 때 턴-온 또는 턴-오프되어 출력 노드에 흐르는 전류를 조절할 수 있다. 따라서, 래치 회로(12)가 작은 크기의 입력 전압(VIN)에도 안정적으로 동작할 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 래치 회로의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 2 및 도 3은 래치 회로의 입력 전압(VIN)과 출력 전압(VOUT)을 설명하기 위해 제공되는 도면일 수 있다. 도 2는 입력 전압(VIN)을 증가시키거나 또는 감소시키는 하프 래치 회로의 동작을 설명하기 위한 도면일 수 있다. 먼저 도 2(a)를 참조하면, 입력 전압(VIN)은 제1 입력 레벨(VDD)과 제2 입력 레벨(VSS) 사이에서 구형파 형태로 스윙할 수 있다. 래치 회로는 입력 전압(VIN)을 증가시켜 출력 전압(VOUT)을 생성할 수 있다. 출력 전압(VOUT)은 제1 전원 전압(VPP)과 제2 전원 전압(VNN) 사이에서 구형파 형태로 스윙할 있으며, 입력 전압(VIN)과 같은 위상을 가질 수 있다. 도 2(a)에 도시한 일 실시예에서, 제2 전원 전압(VNN)은 제2 입력 레벨(VSS)과 같은 크기를 가질 수 있다. 한편, 제1 전원 전압(VPP)은 제1 입력 레벨(VDD)보다 클 수 있다.
도 2(b)를 참조하면, 래치 회로는 입력 전압(VIN)을 감소시켜 출력 전압(VOUT)을 생성할 수 있다. 출력 전압(VOUT)은 제1 전원 전압(VPP)과 제2 전원 전압(VNN) 사이에서 구형파 형태로 스윙할 수 있으며, 제1 전원 전압(VPP)은 제1 입력 레벨(VDD)과 같은 크기를 가질 수 있다. 한편, 제2 전원 전압(VNN)은 제2 입력 레벨(VSS)보다 작을 수 있다. 일례로, 제2 전원 전압(VNN)은 음의 전압일 수 있다.
다음으로 도 3은 입력 전압(VIN)의 스윙폭을 양의 방향 및 음의 방향에서 증가시켜 출력 전압(VOUT)을 생성하는 풀 래치 회로의 동작을 설명하기 위한 도면일 수 있다. 도 3에 도시한 일 실시예에서 래치 회로는, 제1 전원 전압(VPP)과 제2 전원 전압(VNN) 사이에서 구형파 형태로 스윙하는 출력 전압(VOUT)을 생성할 수 있다. 도 3에 도시한 바와 같이, 제1 전원 전압(VPP)은 제1 입력 레벨(VDD)보다 크고, 제2 전원 전압(VNN)은 제2 입력 레벨(VSS)보다 작을 수 있다.
도 4는 공정이 미세화됨에 따라 래치 회로가 입력받는 입력 전압과, 래치 회로가 출력해야 하는 출력 전압 사이의 차이 변화를 설명하기 위한 그래프이다. 도 4에 도시한 일 실시예에서, 제1 공정으로부터 제4 공정으로 변화함에 따라 공정이 점점 미세해질 수 있으며, 그에 따라 미세 공정에서 형성된 트랜지스터들의 동작 전압이 감소할 수 있다. 일례로, 로직 영역에 형성된 트랜지스터들이 동작하는 데에 필요한 동작 전압(VDD)은, 공정이 점점 미세해짐에 따라 점점 감소할 수 있다.
래치 회로는, 동작 전압(VDD)을 제1 입력 레벨으로 갖는 입력 전압을 이용하여 그보다 큰 출력 전압을 생성해야 할 수 있다. 래치 회로의 출력 전압을 입력받아 동작하는 장치들, 예를 들어 메모리 장치 등이 필요로 하는 전압은 공정의 미세화와 관계없이 거의 일정한 값을 유지할 수 있다. 일례로, 로직 영역에 형성된 트랜지스터들의 동작 전압(VDD)이 감소하는 것과 무관하게, 메모리 장치에 데이터를 기록하거나 소거하는 데에 필요한 프로그램 전압 또는 소거 전압의 크기는 거의 변하지 않을 수 있다.
결과적으로 공정이 미세해짐에 따라 래치 회로의 입력 전압과 출력 전압의 차이가 점점 커질 수 있다. 작은 입력 전압으로 큰 전원 전압들을 입력받는 래치 회로를 구동해야 하므로, 래치 회로가 안정적으로 동작하지 못할 수 있다. 본 발명에서는, 전류 제어 트랜지스터를 이용하여 래치 회로가 작은 입력 전압에 의해서도 쉽게 스위칭되도록 제어할 수 있다.
도 5는 본 발명의 일 실시예에 따른 래치 회로를 도시한 회로도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 래치 회로(100)는 제1 인버터(INV1)와 제2 인버터(INV2)를 포함할 수 있다. 제1 인버터(INV1)와 제2 인버터(INV2)는, 제1 전원 전압(VPP)을 공급하는 제1 전원 노드와, 제2 전원 전압(VNN)을 공급하는 제2 전원 노드 사이에 연결될 수 있다. 제1 인버터(INV1)는 제1 출력 노드(OUT1)를 통해 제1 출력 전압을 내보내고, 제2 인버터(INV2)는 제2 출력 노드(OUT2)를 통해 제2 출력 전압을 내보낼 수 있다. 제1 출력 전압과 제2 출력 전압 각각은, 제1 전원 전압(VPP)과 제2 전원 전압(VNN) 사이에서 스윙하는 전압일 수 있으며, 서로 상보적 관계를 가질 수 있다.
제1 인버터(INV1)는 제1 풀-업 트랜지스터(PU1)와 제1 풀-다운 트랜지스터(PD1)를 포함할 수 있다. 제1 풀-업 트랜지스터(PU1)는 제1 전원 노드와 제1 출력 노드(OUT1) 사이에 연결되며, 제1 풀-다운 트랜지스터(PD1)는 제2 전원 노드와 제1 출력 노드(OUT1) 사이에 연결될 수 있다. 제1 풀-업 트랜지스터(PU1)와 제1 풀-다운 트랜지스터(PD1)는, 제2 입력 노드(IN2)를 통해 입력되는 제2 입력 전압에 의해 턴-온 및 턴-오프될 수 있다.
제2 인버터(INV2)는 제1 인버터(INV1)와 동일한 구조를 가질 수 있다. 제2 인버터(INV2)는 제1 전원 노드와 제2 출력 노드(OUT2) 사이에 연결되는 제2 풀-업 트랜지스터(PU2), 및 제2 전원 노드와 제2 출력 노드(OUT2) 사이에 연결되는 제2 풀-다운 트랜지스터(PD2)를 포함할 수 있다. 제2 풀-업 트랜지스터(PU2)와 제2 풀-다운 트랜지스터(PD2)는, 제1 입력 노드(IN1)를 통해 입력되는 제1 입력 전압에 의해 턴-온 및 턴-오프될 수 있다. 제1 입력 전압과 제2 입력 전압은 서로 상보적 관계를 가질 수 있다.
한편, 래치 회로(100)는 복수의 전류 제어 트랜지스터들(CC1-CC4)을 포함할 수 있다. 제1 전류 제어 트랜지스터(CC1)는 제1 출력 노드(OUT1)와 제1 풀-업 트랜지스터(PU1) 사이에 연결되며, 제2 전류 제어 트랜지스터(CC2)는 제2 출력 노드(OUT2)와 제2 풀-업 트랜지스터(PU2) 사이에 연결될 수 있다. 또한, 제3 전류 제어 트랜지스터(CC3)는 제1 출력 노드(OUT1)와 제1 풀-다운 트랜지스터(PD1) 사이에 연결되며, 제4 전류 제어 트랜지스터(CC4)는 제2 출력 노드(OUT2)와 제2 풀-다운 트랜지스터(PD2) 사이에 연결될 수 있다. 제1 인버터(INV1)를 예시로 설명하면, 제1 인버터(INV1)는 제1 풀-업 트랜지스터(PU1)와 제1 전류 제어 트랜지스터(CC1)를 갖는 한 쌍의 풀-업 트랜지스터들, 및 제1 풀-다운 트랜지스터(PD1)와 제3 전류 제어 트랜지스터(CC3)로 구성되는 한 쌍의 풀-다운 트랜지스터들을 포함하는 것으로 이해될 수 있다. 제2 인버터(INV2) 역시 마찬가지로, 한 쌍의 풀-업 트랜지스터들과 한 쌍의 풀-다운 트랜지스터들을 포함하는 것으로 이해될 수 있다.
제1 입력 전압과 제2 입력 전압은 제1 입력 레벨과 제2 입력 레벨 사이에서 스윙하는 전압일 수 있다. 앞서 설명한 바와 같이 제1 입력 전압과 제2 입력 전압은 서로 상보적 관계를 가질 수 있으므로, 제1 입력 전압에 의해 제1 인버터(INV1)에서 제1 풀-업 트랜지스터(PU1)가 턴-온되면 제2 입력 전압에 의해 제2 인버터(INV2)에서 제2 풀-다운 트랜지스터(PD2)가 턴-온될 수 있다. 따라서, 제1 출력 전압과 제2 출력 전압 역시 상보적 관계를 가질 수 있다. 이하, 도 6을 함께 참조하여 도 5에 도시한 일 실시예에 따른 래치 회로(100)의 동작을 좀 더 자세히 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 래치 회로의 동작을 설명하기 위해 제공되는 파형도이다. 도 6을 참조하면, 제1 입력 전압(VIN1)과 제2 입력 전압(VIN2)은 상보적 관계를 가질 수 있으며, 제1 출력 전압(VOUT1)과 제2 출력 전압(VOUT2)도 서로 상보적 관계를 가질 수 있다. 제1 입력 전압(VIN1)과 제1 출력 전압(VOUT1)은 서로 같은 위상을 가지며, 제2 입력 전압(VIN2)과 제2 출력 전압(VOUT2)은 서로 같은 위상을 가질 수 있다.
제1 입력 전압(VIN1)과 제2 입력 전압(VIN2)은 제1 입력 레벨(VDD)과 제2 입력 레벨(VSS) 사이에서 스윙할 수 있다. 제2 입력 전압(VIN2)이 제1 입력 레벨(VDD)에서 제2 입력 레벨(VSS)로 감소하면, 제1 인버터(INV1)에서 제1 풀-다운 트랜지스터(PD1)가 턴-오프되고 제1 풀-업 트랜지스터(PU1)가 턴-온될 수 있다. 따라서, 제1 출력 노드(OUT1)에서 출력되는 제1 출력 전압(VOUT1)이, 제2 전원 전압(VNN)에서 제1 전원 전압(VPP)으로 증가할 수 있다.
제2 입력 전압(VIN2)이 제2 입력 레벨(VSS)로 감소할 때 제1 입력 전압(VIN1)은 제1 입력 레벨(VDD)로 증가할 수 있다. 제1 입력 전압(VIN1)이 제1 입력 레벨(VDD)로 증가하면, 제2 인버터(INV2)의 제2 풀-다운 트랜지스터(PD2)가 턴-온되고 제2 풀-업 트랜지스터(PU2)는 턴-온될 수 있다. 따라서, 제2 출력 노드(OUT2)에서 출력되는 제2 출력 전압(VOUT2)이 제1 전원 전압(VPP)에서 제2 전원 전압(VNN)으로 감소할 수 있다.
일 실시예에서, 래치 회로(100)가 출력하는 제1 전원 전압(VPP)은 제1 입력 레벨(VDD)과 비교하여 매우 큰 전압일 수 있으며, 제2 전원 전압(VNN)은 제2 입력 레벨(VSS)과 비교하여 매우 작은, 음의 전압일 수 있다. 따라서, 상대적으로 작은 크기의 제1 입력 레벨(VDD) 또는 제2 입력 레벨(VSS)을 갖는 입력 전압들(VIN1, VIN2)로 제1 전원 전압(VPP)에 연결된 풀-업 트랜지스터들(PU1, PU2)과, 제2 전원 전압(VNN)에 연결된 풀-다운 트랜지스터들(PD1, PD2)이 원활하게 스위칭되지 못할 수 있다.
본 발명의 일 실시예에서는, 제1 전원 전압(VPP) 및 제2 전원 전압(VNN)에 비해 작은 절대값을 갖는 입력 전압들(VIN1, VIN2)로 풀-업 트랜지스터들(PU1, PU2)과 풀-다운 트랜지스터들(PD1, PD2)을 스위칭할 수 있도록, 전류 제어 트랜지스터들(CC1-CC4)이 래치 회로(100)에 포함될 수 있다. 전류 제어 트랜지스터들(CC1-CC4)은, 풀-업 트랜지스터들(PU1, PU2)과 풀-다운 트랜지스터들(PD1, PD2)에 연결되며, 제1 출력 전압(VOUT1)과 제2 출력 전압(VOUT2)이 증가 또는 감소할 때 풀-업 트랜지스터들(PU1, PU2) 및 풀-다운 트랜지스터들(PD1, PD2)에 흐르는 전류를 감소 또는 차단할 수 있다. 따라서, 작은 절대값을 갖는 입력 전압들(VIN1, VIN2)로도 풀-업 트랜지스터들(PU1, PU2)과 풀-다운 트랜지스터들(PD1, PD2)이 원활하게 스위칭될 수 있다.
일례로, 제1 전류 제어 트랜지스터(CC1)는 제1 풀-업 트랜지스터(PU1)와 제1 출력 노드(OUT1) 사이에 연결될 수 있다. 제2 입력 전압(VIN2)이 제2 입력 레벨(VSS)에서 제1 입력 레벨(VDD)로 증가하면, 제1 풀-업 트랜지스터(PU1)와 제1 전류 제어 트랜지스터(CC1)가 턴-오프되고, 제1 풀-다운 트랜지스터(PD1)와 제3 전류 제어 트랜지스터(CC3)는 턴-온될 수 있다.
제1 전류 제어 트랜지스터(CC1)는 제1 풀-업 트랜지스터(PU1)와 달리 제1 전원 전압(VPP)에 직접 연결되지 않기 때문에, 제2 입력 전압(VIN2)에 응답하여 제1 풀-업 트랜지스터(PU1)보다 더 쉽게 턴-오프될 수 있다. 제1 전류 제어 트랜지스터(CC1)가 턴-오프됨으로써 제1 출력 노드(OUT1)와 제1 풀-업 트랜지스터(PU1) 사이의 전류 경로가 약화 또는 차단될 수 있다. 따라서, 제1 출력 노드(OUT1)를 통한 제1 출력 전압(VOUT1)이, 제1 전원 전압(VPP)에서 제2 전원 전압(VNN)으로 좀 더 원활하게 스위칭될 수 있다. 제2 전류 제어 트랜지스터(CC2)의 동작 및 그에 따른 효과는, 제1 전류 제어 트랜지스터(CC1)와 유사할 수 있다.
제4 전류 제어 트랜지스터(CC4)는 제2 풀-다운 트랜지스터(PD2)와 제2 출력 노드(OUT2) 사이에 연결될 수 있다. 제1 입력 전압(VIN1)이 제1 입력 레벨(VDD)에서 제2 입력 레벨(VSS)로 감소하면, 제2 풀-업 트랜지스터(PU2)와 제2 전류 제어 트랜지스터(CC2)는 턴-온되고, 제2 풀-다운 트랜지스터(PD2)와 제4 전류 제어 트랜지스터(CC4)는 턴-오프될 수 있다.
제4 전류 제어 트랜지스터(CC4)는 제2 전원 전압(VNN)에 직접 연결되지 않으므로, 제1 입력 전압(VIN1)에 응답하여 제2 풀-다운 트랜지스터(PD2)보다 더 쉽게 턴-오프될 수 있다. 제4 전류 제어 트랜지스터(CC4)가 턴-오프됨에 따라 제2 출력 노드(OUT2)와 제2 풀-다운 트랜지스터(PD2) 사이의 전류 경로가 약화되거나 차단되며, 제2 출력 노드(OUT2)를 통한 제2 출력 전압(VOUT2)이 제1 전원 전압(VP)으로 원활하게 스위칭될 수 있다. 제3 전류 제어 트랜지스터(CC3)의 동작 및 그에 따른 효과는, 제4 전류 제어 트랜지스터(CC4)와 유사할 수 있다.
도 7은 본 발명의 일 실시예에 따른 래치 회로를 도시한 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 래치 회로(200)는 제1 인버터(INV1)와 제2 인버터(INV2)를 포함할 수 있다. 제1 인버터(INV1)는 제1 출력 노드(OUT1)를 통해 제1 출력 전압을 내보내고, 제2 인버터(INV2)는 제2 출력 노드(OUT2)를 통해 제2 출력 전압을 내보낼 수 있다. 제1 출력 전압과 제2 출력 전압 각각은, 제1 전원 전압(VPP)과 제2 전원 전압(VNN) 사이에서 스윙하는 전압일 수 있으며, 서로 상보적 관계를 가질 수 있다.
제1 인버터(INV1)는 제1 풀-업 트랜지스터(PU1), 제1 풀-다운 트랜지스터(PD1), 제1 전류 제어 트랜지스터(CC1), 및 제3 전류 제어 트랜지스터(CC3)를 포함할 수 있다. 제2 인버터(INV2)는 제2 풀-업 트랜지스터(PU2), 제2 풀-다운 트랜지스터(PD2), 제2 전류 제어 트랜지스터(CC2), 및 제4 전류 제어 트랜지스터(CC4)를 포함할 수 있다. 제1 인버터(INV1)와 제2 인버터(INV2) 각각에 포함되는 트랜지스터들은, 서로 상보적 관계를 갖는 제1 입력 전압과 제2 입력 전압에 의해 턴-온 및 턴-오프될 수 있다. 제1 입력 전압과 제2 입력 전압은, 각각 제1 입력 노드(IN1)와 제2 입력 노드(IN2)를 통해 입력될 수 있다.
도 7에 도시한 일 실시예에서, 래치 회로(200)의 동작은 앞서 도 5 및 도 6을 참조하여 설명한 래치 회로(100)의 동작과 유사할 수 있다. 예를 들어, 제2 입력 노드(IN2)로 입력되는 제2 입력 전압(VIN2)이 제1 입력 레벨(VDD)에서 제2 입력 레벨(VSS)로 감소하면, 제1 풀-다운 트랜지스터(PD1)와 제3 전류 제어 트랜지스터(CC3)가 턴-오프되고, 제1 풀-업 트랜지스터(PU1)와 제1 전류 제어 트랜지스터(CC1)는 턴-온될 수 있다. 제3 전류 제어 트랜지스터(CC3)는 제2 전원 전압(VNN)을 직접 입력받지 않으므로 제1 풀-다운 트랜지스터(PD1)에 비해 쉽게 턴-오프될 수 있다. 따라서, 제3 전류 제어 트랜지스터(CC3)에 의해 제1 풀-다운 트랜지스터(PD1)와 제1 출력 노드(OUT1) 사이의 전류 경로가 약화 또는 차단되며, 제1 출력 전압(VOUT1)이 제1 전원 전압(VPP)으로 원활하게 스위칭될 수 있다.
도 7을 참조하면, 래치 회로(200)는 제1 입력 전압(VIN1)을 제2 인버터(INV2)에 입력하기 위한 제1 트랜지스터(TR1), 및 제2 입력 전압(VIN2)을 제1 인버터(INV1)에 입력하기 위한 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는, 소스 단자를 통해 제1 입력 전압(VIN1)과 제2 입력 전압(VIN2)을 각각 입력받을 수 있다. 일례로, 제1 트랜지스터(TR1)의 소스 단자와 제2 트랜지스터(TR2)의 소스 단자 사이에 인버터(INV)가 연결될 수 있다. 인버터(INV)에 의해 제1 입력 전압(VIN1)의 위상이 반전되어 제2 입력 전압(VIN2)이 생성되고, 제2 입력 전압(VIN2)이 제2 트랜지스터(TR2)의 소스 단자로 입력될 수 있다.
제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 공통 제어 전압(CM)에 의해 턴-온 및 턴-오프될 수 있다. 공통 제어 전압(CM)은, 제1 입력 전압(VIN1) 및 제2 입력 전압(VIN2)이 천이(transition)하는 동안 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 턴-온시킬 수 있다. 일례로, 제1 입력 전압(VIN1) 및 제2 입력 전압(VIN2)이 천이하는 동안, 공통 제어 전압(CM)은 제1 입력 레벨(VDD)과 비슷한 크기의 전압으로 유지될 수 있다.
제1 입력 전압(VIN1) 및 제2 입력 전압(VIN2)의 천이 시간이 경과되면, 공통 제어 전압(CM)은 제2 전원 전압(VNN)까지 감소할 수 있다. 제1 트랜지스터(TR1)가 제1 출력 노드(OUT1)와 연결되고, 제2 트랜지스터(TR2)는 제2 출력 노드(OUT2)에 연결되므로, 제1 출력 전압(VOUT1) 또는 제2 출력 전압(VOUT2)이 제2 전원 전압(VNN)까지 감소할 수 있도록 공통 제어 전압(CM) 역시 제2 전원 전압(VNN)으로 감소할 수 있다.
또한 도 7에 도시한 일 실시예에서, 래치 회로(200)에 포함되는 트랜지스터들 중 적어도 일부는, 트리플-웰(Triple-Well) 구조를 가질 수 있다. 일례로, NMOS 트랜지스터로 구현되는 제1 및 제2 풀-다운 트랜지스터들(PD1, PD2), 제3 및 제4 전류 제어 트랜지스터들(CC3, CC4), 제1 트랜지스터(TR1), 및 제2 트랜지스터(TR2)가 트리플-웰 구조를 가질 수 있다.
NMOS 트랜지스터들에 트리플-웰 구조를 포함시킴으로써, NMOS 트랜지스터들의 채널과 반도체 기판 사이에는 복수의 다이오드들(D1, D2)이 형성될 수 있다. 복수의 다이오드들(D1, D2)은 캐소드가 서로 연결되는 형태로 형성될 수 있다. 따라서, NMOS 트랜지스터들에서 반도체 기판으로 누설되는 전류를 최소화할 수 있으며, NMOS 트랜지스터들의 고전압 특성을 개선할 수 있다. 이하, 도 8 및 도 9를 참조하여 더욱 자세히 설명하기로 한다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 래치 회로에 포함되는 트랜지스터를 나타낸 도면들이다. 도 8 및 도 9에 도시한 트랜지스터는 트리플-웰 구조를 갖는 NMOS 트랜지스터(300)일 수 있다.
도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 래치 회로에 포함되는 NMOS 트랜지스터(300)는 활성 영역(310)과 게이트 구조체(320)를 포함할 수 있다. 활성 영역(310)은 게이트 구조체(320)의 양쪽에 배치되는 소스 영역(311)과 드레인 영역(312)을 포함할 수 있다. 게이트 구조체(320)는 게이트 절연층(321)과 게이트 전극(322) 및 게이트 스페이서(323) 등을 포함할 수 있다. 일례로 게이트 전극(322)은 서로 다른 도전성 물질로 형성되는 복수의 층들을 포함할 수 있다.
반도체 기판(301)에는 제1 불순물 영역(302)이 형성되며, 제1 불순물 영역(302)에 제2 불순물 영역(304)이 형성될 수 있다. 반도체 기판(301)은 P형 불순물을 포함할 수 있으며, 제1 불순물 영역(302)은 N형 불순물을 포함할 수 있다. 제2 불순물 영역(304)은 반도체 기판(301)과 마찬가지로 P형 불순물을 포함할 수 있으며, 제2 불순물 영역(304)에 형성되는 소스 영역(311)과 드레인 영역(312)은 N형 불순물로 도핑될 수 있다. 도 8 및 도 9에 도시한 바와 같이, 제1 불순물 영역(302)은 제2 불순물 영역(304)을 둘러싸는 형태로 형성될 수 있으며, 일례로 딥 N-웰(Deep N-Well)로서 형성될 수 있다. 제1 불순물 영역(302)은 포켓 P-웰(Pocket P-Well)일 수 있다.
제1 불순물 영역(302)과 제2 불순물 영역(304) 각각에는 바이어스 영역들(303, 305)이 형성될 수 있다. 제1 불순물 영역(302)의 제1 바이어스 영역(303)에 제1 바이어스 전압(VB1)이 입력되고, 제2 불순물 영역(304)의 제2 바이어스 영역(303)에 제2 바이어스 전압(VB2)이 입력될 수 있다. 일 실시예에서, 제1 바이어스 영역(303)은 제1 불순물 영역(302)보다 높은 농도로 N형 불순물을 포함할 수 있으며, 제2 바이어스 영역(305)은 제2 불순물 영역(304)보다 높은 농도로 P형 불순물을 포함할 수 있다.
제1 바이어스 전압(VB1)은 양의 전압이고, 제2 바이어스 전압(VB2)은 소스 영역(311)과 드레인 영역(312) 각각에 입력되는 전압 중 낮은 전압, 예를 들어 음의 전압인 제2 전원 전압(VNN)일 수 있다. 제1 바이어스 전압(VB1)은 제1 입력 레벨(VDD) 또는 제1 전원 전압(VPP)일 수 있다. 따라서, 반도체 기판(301)과 제1 불순물 영역(302)에 의해 제공되는 제1 다이오드(D1), 및 제1 불순물 영역(302)과 제2 불순물 영역(304)에 의해 제공되는 제2 다이오드(D2)가 역방향으로 바이어스될 수 있으며, NMOS 트랜지스터(300)의 고전압 특성이 개선될 수 있다.
도 10 및 도 11은 본 발명의 실시예들에 따른 래치 회로들을 도시한 회로도들이다.
먼저 도 10을 참조하면, 본 발명의 일 실시예에 따른 래치 회로(400)는 제1 인버터(INV1)와 제2 인버터(INV2)를 포함할 수 있다. 제1 인버터(INV1)는 제1 출력 노드(OUT1)를 통해 제1 출력 전압을 내보내며, 제2 인버터(INV2)는 제2 출력 노드(OUT2)를 통해 제2 출력 전압을 내보낼 수 있다. 제1 출력 전압과 제2 출력 전압은 제1 전원 전압(VPP)과 제2 전원 전압(VNN) 사이에서 스윙할 수 있다. 제1 입력 전압과 제2 입력 전압은 제1 입력 레벨, 및 제1 입력 레벨보다 작은 제2 입력 레벨 사이에서 스윙할 수 있다.
래치 회로(400)는 제1 인버터(INV1)에서 제1 풀-업 트랜지스터(PU1)와 제1 출력 노드(OUT1) 사이에 연결되는 제1 전류 제어 트랜지스터(CC1), 및 제2 인버터(INV2)에서 제2 풀-업 트랜지스터(PU2)와 제2 출력 노드(OUT2) 사이에 연결되는 제2 전류 제어 트랜지스터(CC2)를 포함할 수 있다. 제1 전류 제어 트랜지스터(CC1)는 제1 인버터(INV1)에 포함되는 제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)와 마찬가지로, 제2 입력 노드(IN2)를 통해 입력되는 제2 입력 전압에 의해 턴-온 및 턴-오프될 수 있다. 유사하게, 제2 전류 제어 트랜지스터(CC2)는 제2 풀-업 트랜지스터(PU2) 및 제2 풀-다운 트랜지스터(PD2)와 마찬가지로 제1 입력 노드(IN1)를 통해 입력되는 제1 입력 전압에 의해 턴-온 및 턴-오프될 수 있다.
제1 입력 전압이 제1 입력 레벨로 증가하고 제2 입력 전압이 제2 입력 레벨로 감소하면, 제1 출력 전압은 제2 전원 전압(VNN)에서 제1 전원 전압(VPP)으로 증가하고, 제2 출력 전압은 제1 전원 전압(VPP)에서 제2 전원 전압(VNN)으로 증가할 수 있다. 이때, 제1 입력 전압에 의해 제2 전류 제어 트랜지스터(CC2)가 제2 풀-업 트랜지스터(PU2)와 함께 턴-오프될 수 있다. 제2 전류 제어 트랜지스터(CC2)가 턴-오프되면 제2 풀-업 트랜지스터(PU2)와 제2 출력 노드(OUT) 사이의 전류 경로가 차단 또는 약화될 수 있다. 따라서, 제2 출력 전압이 제1 전원 전압(VPP)에서 제2 전원 전압(VNN)으로 원활하게 천이할 수 있다. 반대로, 제1 입력 전압이 제2 입력 레벨로 감소하고 제2 입력 전압이 제1 입력 레벨로 증가하는 경우에는, 제1 전류 제어 트랜지스터(CC1)가 턴-오프되어 제1 출력 전압이 제1 전원 전압(VPP)에서 제2 전원 전압(VNN)으로 원활하게 천이할 수 있다.
제1 입력 전압은 제1 트랜지스터(TR1)를 통해 제2 인버터(INV2)로 입력될 수 있으며, 제2 입력 전압은 제2 트랜지스터(TR2)를 통해 제1 인버터(INV1)에 입력될 수 있다. 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 공통 제어 전압(CM)에 의해 제어되며, 제1 및 제2 입력 전압들이 천이하는 동안 턴-온 상태를 유지할 수 있다. 제1 및 제2 입력 전압들의 천이 시간이 경과하면, 공통 제어 전압(CM)은 제2 전원 전압(VNN)으로 감소할 수 있다.
다음으로 도 11을 참조하면, 래치 회로(500)에 포함되는 NMOS 트랜지스터들이 트리플-웰 구조를 가질 수 있다. 트리플-웰 구조는 앞서 도 8 및 도 9를 참조하여 설명한 바와 유사할 수 있다. 트리플-웰 구조에 의해 NMOS 트랜지스터들의 누설 전류가 감소하는 한편, 고전압 특성이 개선될 수 있다. 래치 회로(500)에 포함되는 다른 구성 요소들은, 앞서 도 10을 참조하여 설명한 실시예와 유사할 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 래치 회로를 포함하는 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 12는 메모리 장치의 프로그램 동작을 설명하기 위한 도면일 수 있으며, 도 13은 메모리 장치의 소거 동작을 설명하기 위한 도면일 수 있다. 도 12 및 도 13에 도시한 실시예에서, 메모리 장치는 비휘발성 메모리 장치일 수 있다.
도 12 및 도 13을 참조하면, 메모리 장치는 복수의 메모리 셀 스트링들(MCS0, MCS1)을 포함할 수 있다. 메모리 셀 스트링들(MCS0, MCS1) 각각은 서로 직렬로 연결되는 복수의 메모리 셀들(MC), 복수의 메모리 셀들(MC)과 비트 라인들(BL0, BL1)의 사이에 연결되는 스트링 선택 트랜지스터들(SST0, SST1), 및 복수의 메모리 셀들(MC)과 공통 소스 라인(CSL) 사이에 연결되는 접지 선택 트랜지스터(GST) 등을 포함할 수 있다. 도 12 및 도 13에 도시한 실시예에서는 메모리 셀 스트링들(MCS0, MCS1) 각각이 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST0, SST1)을 포함하는 것으로 도시하였으나, 이는 한정적인 사항은 아니다.
복수의 메모리 셀들(MC)은 복수의 워드 라인들(WL)에 연결되며, 스트링 선택 트랜지스터들(SST0, SST1)은 스트링 선택 라인들(SSL0, SSL1)에, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결될 수 있다. 메모리 장치에서 실행되는 동작에 따라, 워드 라인들(WL), 스트링 선택 라인들(SSL0, SSL1), 접지 선택 라인(GSL), 공통 소스 라인(CSL) 및 비트 라인들(BL0, BL1) 각각에 적절한 바이어스 전압이 입력될 수 있다.
먼저 도 12를 참조하면, 선택 메모리 셀(SEL MC)에 데이터를 기록하기 위하여 워드 라인들(WL), 스트링 선택 라인들(SSL0, SSL1), 접지 선택 라인(GSL), 공통 소스 라인(CSL) 및 비트 라인들(BL0, BL1) 각각에 프로그램 바이어스 전압들이 입력될 수 있다. 일례로, 선택 메모리 셀(MC)을 포함하는 선택 메모리 셀 스트링(MCS1)과 연결된 선택 비트 라인(BL1)에는 0V의 전압이 입력되고, 비선택 비트 라인(BL0)에는 소정의 전원 전압(VCC)이 입력될 수 있다.
선택 메모리 셀 스트링(MCS1)과 비선택 메모리 셀 스트링(MCS0)은 워드 라인들(WL)과 스트링 선택 라인들(SSL0, SSL1), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 공유할 수 있다. 공통 소스 라인(CSL)과 접지 선택 라인(GSL)에는 0V의 전압이 입력되며, 채널 부스팅을 위해 스트링 선택 라인들(SSL0, SSL1) 각각에는 전원 전압(VCC)과 0V의 전압이 입력될 수 있다. 한편, 선택 메모리 셀(SEL MC)에 연결된 워드 라인(WL)에는 프로그램 전압(VPGM)이 입력되고, 나머지 워드 라인들(WL)에는 패스 전압(VPASS)이 입력될 수 있다. 프로그램 전압(VPGM)은 패스 전압(VPASS)보다 큰 전압일 수 있다.
다음으로 소거 동작을 설명하기 위한 도 13을 참조하면, 비트 라인들(BL0, BL1)과 공통 소스 라인(CSL) 및 스트링 선택 라인들(SSL0, SSL1)은 플로팅될 수 있다. 또한, 접지 선택 라인(GSL)에는 전원 전압(VCC)이 입력되며, 워드 라인들(WL)에는 소거 바이어스 전압(VEB)이 입력될 수 있다. 도 13에 도시한 바와 같이 바이어스 전압들을 입력하고, 메모리 장치가 형성된 기판에 음의 전압을 갖는 소거 전압을 입력함으로써 메모리 셀들(MC)에 기록된 데이터를 지울 수 있다.
메모리 장치의 로직 회로를 구동하는 데에 필요한 전원 전압은, 로직 회로에 형성되는 소자들의 공정이 미세화됨에 따라 점점 감소할 수 있다. 반면, 메모리 장치의 프로그램 동작에 필요한 프로그램 전압(VPGM), 또는 소거 동작에서 기판에 입력되는 소거 전압 등은, 선택 메모리 셀(SEL MC)의 전하 저장층에 전하를 저장하기 위해 상대적으로 클 수 있다. 앞서 설명한 바와 같이 본 발명의 실시예들에 따른 래치 회로는 전류 제어 트랜지스터를 이용하여 작은 입력 전압으로 큰 전원 전압에 연결된 인버터들을 구동함으로써, 상대적으로 큰 출력 전압을 원활하게 출력할 수 있다. 따라서, 매우 작은 전원 전압으로 동작하는 로직 회로를 포함하는 메모리 장치에 적용될 수 있다. 일례로, 본 발명의 실시예들에 따른 래치 회로는, 메모리 장치의 동작에 필요한 바이어스 전압을 입력하는 디코더 회로에 포함될 수 있다.
도 14는 본 발명의 일 실시예에 따른 래치 회로를 포함하는 메모리 장치를 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(600)는 메모리 셀 어레이(610)와 메모리 컨트롤러(620)를 포함할 수 있다. 메모리 셀 어레이(610)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들 중 적어도 일부는 서로 연결되어 메모리 셀 스트링을 제공할 수 있다. 메모리 셀 어레이(610)는 복수의 메모리 셀 스트링들을 포함할 수 있으며, 복수의 메모리 셀 스트링들은 복수의 블록들로 구분될 수 있다. 메모리 컨트롤러(620)는 제1 디코더 회로(621), 제2 디코더 회로(622), 페이지 버퍼 회로(623), 및 컨트롤 로직(624) 등을 포함할 수 있다.
일 실시예에서, 제1 디코더 회로(621)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL) 등을 통해 메모리 셀 어레이(610)에 포함되는 복수의 메모리 셀들과 연결될 수 있다. 페이지 버퍼 회로(623)는 제2 디코더 회로(622)와 비트 라인들(BL)을 통해 메모리 셀들과 연결될 수 있다. 일 실시예에서, 페이지 버퍼 회로(623)는 메모리 셀들에 데이터를 기록하거나, 메모리 셀들로부터 데이터를 읽어올 수 있으며, 페이지 단위로 데이터를 기록하거나 읽어올 수 있다. 제1 디코더 회로(621)와 제2 디코더 회로(622), 및 페이지 버퍼 회로(623)의 동작은, 컨트롤 로직(624)에 의해 제어될 수 있다.
컨트롤 로직(624)에 포함되는 소자들을 형성하는 공정은, 공정에 대한 연구 및 개발에 의해 점점 미세화되는 추세이며, 따라서 컨트롤 로직(624)을 구동하는 데에 필요한 전원 전압들이 점점 감소하는 추세이다. 반면, 제1 디코더 회로(621)는 메모리 셀 어레이(610)에 대한 프로그램 동작, 읽기 동작, 소거 동작 등을 실행하는 데에 필요한 바이어스 전압들을 생성하며, 상기 바이어스 전압들 중 적어도 일부는 컨트롤 로직(624)의 전원 전압들에 비해 매우 클 수 있다. 본 발명의 일 실시예에서는, 제1 디코더 회로(621)에 포함되는 래치 회로(625)가 상기 바이어스 전압들 중 적어도 일부를 생성할 수 있다.
래치 회로(625)의 구조 및 동작 등은 앞서 도 1 내지 도 11을 참조하여 설명한 실시예들을 참고하여 이해될 수 있다. 래치 회로(625)는 컨트롤 로직(624)의 전원 전압보다 큰 출력 전압을 출력하기 위한 인버터, 및 인버터에 포함되는 풀-업 및 풀-다운 트랜지스터들의 원활한 스위칭을 확보하기 위한 전류 제어 트랜지스터 등을 포함할 수 있다. 전류 제어 트랜지스터는 래치 회로(625)에서 출력 노드와 풀-업 트랜지스터 사이 및/또는 출력 노드와 풀-다운 트랜지스터 사이에 연결될 수 있다. 전류 제어 트랜지스터는 래치 회로(625)의 입력 전압이 천이할 때 턴-온 또는 턴-오프되어 출력 노드와 풀-업 트랜지스터 사이의 전류 경로 및/또는 출력 노드와 풀-다운 트랜지스터 사이의 전류 경로를 차단 또는 약화시킬 수 있다. 따라서, 래치 회로(625)의 입력 전압과 출력 전압의 차이가 큰 경우에도, 래치 회로(625)에 포함되는 풀-업 및 풀-다운 트랜지스터들의 천이 동작이 원활하게 실행될 수 있다.
도 15는 본 발명의 일 실시예에 따른 래치 회로를 포함하는 전자 기기의 동작을 설명하기 위해 제공되는 도면이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 래치 회로는 메모리 장치(711)에 채택될 수 있다. 메모리 장치(711)는 IoT 모듈(710)과 하나의 패키지로 제공될 수 있으며, IoT 모듈(710)은 배터리로 동작하는 전자 기기(700)에 탑재될 수 있다. 일례로 전자 기기(700)는 배터리로 동작하는 리모콘과 같은 휴대용 기기일 수 있다.
일반적으로 전자 기기(700)의 전원이 배터리에 의존하는 경우, 배터리의 사용 기간 등에 따라 배터리가 공급하는 전원의 전압이 감소할 수 있다. 예를 들어, 일반적으로 판매하는 배터리가 공급하는 전압은 최초 사용시에는 1.5V 내외일 수 있으나, 사용 기간에 따라 1V 내외까지 감소할 수 있다. 따라서 메모리 장치(711)에 포함되는 래치 회로는, 작은 입력 전압으로 메모리 장치(711)의 동작에 필요한 출력 전압을 생성할 필요가 있다.
앞서 설명한 바와 같이 본 발명의 실시예들에 따른 래치 회로들은, 전류 제어 트랜지스터를 이용하여 작은 입력 전압으로도 풀-업 및 풀-다운 트랜지스터들을 천이시킬 수 있다. 따라서 도 15에 도시한 바와 같이 안정적이고 일정한 전원이 공급되지 않는 휴대용 기기에서도, 메모리 장치(711)가 안정적으로 동작할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
12, 100, 200, 400, 500: 래치 회로
PU1: 제1 풀-업 트랜지스터
PU2: 제2 풀-업 트랜지스터
PD1: 제1 풀-다운 트랜지스터
PD2: 제2 풀-다운 트랜지스터
TR1: 제1 트랜지스터
TR2: 제2 트랜지스터
CC1: 제1 전류 제어 트랜지스터
CC2: 제2 전류 제어 트랜지스터
CC3: 제3 전류 제어 트랜지스터
CC4: 제4 전류 제어 트랜지스터
IN1: 제1 입력 노드
IN2: 제2 입력 노드
OUT1: 제1 출력 노드
OUT2: 제2 출력 노드

Claims (10)

  1. 제1 전원 전압을 공급하는 제1 전원 노드와 제1 출력 노드 사이에 연결되는 제1 풀-업 트랜지스터와, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드와 상기 제1 출력 노드 사이에 연결되는 제1 풀-다운 트랜지스터를 갖는 제1 인버터;
    상기 제1 전원 노드와 제2 출력 노드 사이에 연결되는 제2 풀-업 트랜지스터와, 상기 제2 전원 노드와 상기 제2 출력 노드 사이에 연결되는 제2 풀-다운 트랜지스터를 갖는 제2 인버터;
    상기 제1 풀-업 트랜지스터와 상기 제1 출력 노드 사이에 연결되는 제1 전류 제어 트랜지스터;
    상기 제2 풀-업 트랜지스터와 상기 제2 출력 노드 사이에 연결되는 제2 전류 제어 트랜지스터;
    상기 제1 풀-다운 트랜지스터와 상기 제1 출력 노드 사이에 연결되는 제3 전류 제어 트랜지스터; 및
    상기 제2 풀-다운 트랜지스터와 상기 제2 출력 노드 사이에 연결되는 제4 전류 제어 트랜지스터; 를 포함하는 래치 회로.
  2. 제1항에 있어서,
    상기 제1 인버터와 상기 제2 인버터, 및 상기 제1 내지 제4 전류 제어 트랜지스터들은, 제1 입력 전압, 또는 상기 제1 입력 전압과 상보적 관계를 갖는 제2 입력 전압에 의해 제어되는 래치 회로.
  3. 제2항에 있어서,
    상기 제2 풀-업 트랜지스터, 상기 제2 풀-다운 트랜지스터, 상기 제2 전류 제어 트랜지스터 및 상기 제4 전류 제어 트랜지스터는 상기 제1 입력 전압에 의해 제어되는 래치 회로.
  4. 제2항에 있어서,
    상기 제1 풀-업 트랜지스터, 상기 제1 풀-다운 트랜지스터, 상기 제1 전류 제어 트랜지스터 및 상기 제3 전류 제어 트랜지스터는 상기 제2 입력 전압에 의해 제어되는 래치 회로.
  5. 제2항에 있어서,
    상기 제1 입력 전압과 상기 제2 입력 전압 각각은 제1 입력 레벨, 및 상기 제1 입력 레벨보다 작은 제2 입력 레벨 사이에서 스윙하는 래치 회로.
  6. 제5항에 있어서,
    상기 제1 입력 전압이 상기 제2 입력 레벨에서 상기 제1 입력 레벨로 증가하면, 상기 제3 전류 제어 트랜지스터가 턴-오프되어 상기 제1 출력 노드와 상기 제2 전원 노드 사이의 전류가 감소하고, 상기 제2 전류 제어 트랜지스터가 턴-오프되어 상기 제2 출력 노드와 상기 제1 전원 노드 사이의 전류가 감소하는 래치 회로.
  7. 제5항에 있어서,
    상기 제1 입력 전압이 상기 제1 입력 레벨에서 상기 제2 입력 레벨로 감소하면, 상기 제1 전류 제어 트랜지스터가 턴-오프되어 상기 제1 출력 노드와 상기 제1 전원 노드 사이의 전류가 감소하고, 상기 제4 전류 제어 트랜지스터가 턴-오프되어 상기 제2 출력 노드와 상기 제2 전원 노드 사이의 전류가 감소하는 래치 회로.
  8. 제1항에 있어서,
    상기 제1 풀-다운 트랜지스터, 상기 제2 풀-다운 트랜지스터, 상기 제3 전류 제어 트랜지스터, 및 상기 제4 전류 제어 트랜지스터 각각은, 반도체 기판에 형성되는 제1 불순물 영역, 상기 제1 불순물 영역에 형성되는 제2 불순물 영역, 및 상기 제2 불순물 영역에 형성되는 활성 영역들을 포함하는 래치 회로.
  9. 제1 입력 전압을 전달하는 제1 트랜지스터;
    상기 제1 입력 전압과 반대 위상을 갖는 제2 입력 전압을 전달하는 제2 트랜지스터;
    상기 제2 입력 전압에 응답하여 상기 제1 입력 전압과 같은 위상을 갖는 제1 출력 전압을 출력하며, 서로 직렬로 연결되는 한 쌍의 풀-업 트랜지스터들, 및 적어도 하나의 풀-다운 트랜지스터를 갖는 제1 인버터; 및
    상기 제1 입력 전압에 응답하여 상기 제2 입력 전압과 같은 위상을 갖는 제2 출력 전압을 출력하며, 서로 직렬로 연결되는 한 쌍의 풀-업 트랜지스터들, 및 적어도 하나의 풀-다운 트랜지스터를 갖는 제2 인버터; 를 포함하는 래치 회로.
  10. 제1 입력 전압과 반대 위상을 갖는 제2 입력 전압에 응답하여 상기 제1 입력 전압과 같은 위상을 갖는 제1 출력 전압을 출력하며, 서로 직렬로 연결되는 한 쌍의 풀-업 트랜지스터들, 및 서로 직렬로 연결되는 한 쌍의 풀-다운 트랜지스터를 갖는 제1 인버터; 및
    상기 제1 입력 전압에 응답하여 상기 제2 입력 전압과 같은 위상을 갖는 제2 출력 전압을 출력하며, 서로 직렬로 연결되는 한 쌍의 풀-업 트랜지스터들, 및 서로 직렬로 연결되는 한 쌍의 풀-다운 트랜지스터를 갖는 제2 인버터; 를 포함하고,
    상기 제1 인버터와 상기 제2 인버터 각각에 포함되는 상기 풀-다운 트랜지스터들은 트리플-웰 구조를 갖는 래치 회로.

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11968063B2 (en) * 2021-06-24 2024-04-23 Leading Ui Co., Ltd. Single-wire communication system and control method thereof
US11804829B2 (en) 2021-07-19 2023-10-31 Changxin Memory Technologies, Inc. Latch circuit, latch method, and electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258117A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
US20090051403A1 (en) * 2006-05-24 2009-02-26 Shinsaku Shimizu Signal process circuit, level-shifter, display panel driver circuit, display device, and signal processing method
US20120049875A1 (en) * 2010-08-30 2012-03-01 Belser Mitchell A Schmitt trigger with test circuit and method for testing
KR20140079806A (ko) * 2011-09-30 2014-06-27 퀄컴 인코포레이티드 차동 ｐｖｔ/타이밍-스큐-톨러런트 자가정정 회로들

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156618B2 (ja) 1997-01-30 2001-04-16 日本電気株式会社 不揮発性半導体記憶装置
JP2002222869A (ja) * 2001-01-23 2002-08-09 Fuji Electric Co Ltd 半導体集積回路装置およびその製造方法
US7180329B1 (en) 2005-04-20 2007-02-20 Altera Corporation Low-jitter adjustable level shifter with native devices and kicker
US7268588B2 (en) 2005-06-29 2007-09-11 Freescale Semiconductor, Inc. Cascadable level shifter cell
KR100780951B1 (ko) * 2006-02-15 2007-12-03 삼성전자주식회사 레벨 쉬프터 회로
JP2007317247A (ja) 2006-05-23 2007-12-06 Nec Electronics Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の動作方法
KR100896188B1 (ko) * 2007-05-25 2009-05-12 삼성전자주식회사 레벨 변환 플립-플롭, 및 레벨 변환 플립-플롭의 동작 방법
US7696806B2 (en) 2008-02-21 2010-04-13 Richtek Technology Corporation Level shift circuit and method for the same
US7852661B2 (en) * 2008-10-22 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Write-assist SRAM cell
US7804350B1 (en) * 2009-04-22 2010-09-28 Semiconductor Components Industries, Llc Level shifting using cross-coupled cascode transistors
KR101753251B1 (ko) 2010-07-23 2017-07-05 삼성전자주식회사 음전압 레벨 쉬프터를 포함하는 스태틱 랜덤 액세스 메모리 장치
KR101989571B1 (ko) 2012-06-27 2019-06-14 삼성전자주식회사 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로
US8836406B2 (en) 2012-09-06 2014-09-16 Freescale Semiconductor, Inc. Voltage level shifter
US9136845B2 (en) 2014-02-13 2015-09-15 Freescale Semiconductor, Inc. Level shifter with improved operation
US9564900B2 (en) * 2015-04-16 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Supply boost device
US9608615B2 (en) 2015-06-12 2017-03-28 Cypress Semiconductor Corporation Negative high voltage hot switching circuit
US20190181843A1 (en) * 2017-12-13 2019-06-13 Qualcomm Incorporated Divider - low power latch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258117A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
US20090051403A1 (en) * 2006-05-24 2009-02-26 Shinsaku Shimizu Signal process circuit, level-shifter, display panel driver circuit, display device, and signal processing method
US20120049875A1 (en) * 2010-08-30 2012-03-01 Belser Mitchell A Schmitt trigger with test circuit and method for testing
KR20140079806A (ko) * 2011-09-30 2014-06-27 퀄컴 인코포레이티드 차동 ｐｖｔ/타이밍-스큐-톨러런트 자가정정 회로들

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