KR20100106147A - 반도체 메모리 장치의 서브 워드라인 구동회로 - Google Patents

반도체 메모리 장치의 서브 워드라인 구동회로 Download PDF

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Abstract

본 발명은 누설전류를 감소시키는 기술에 관한 것으로, 구동 트랜지스터의 기판 바이어스 전압을 조절하여 누설전류 특히, GIDL(Gate Induced Drain Leakage)을 감소시킨 반도체 메모리 장치의 서브 워드라인 구동회로를 제공하는 것을 그 목적으로 한다. 구동 트랜지스터의 제어전압이 충분히 높아 구동 트랜지스터가 턴오프(TURN OFF) 되었을 때, 서브 워드라인에 접속된 구동 트랜지스터의 드레인(Drain) 영역과 기판 사이에 발생하는 누설전류, 즉 GIDL(Gate Induced Drain Leakage) 전류를 감소시키기 위해 구동 트랜지스터의 기판 바이어스 전압을 조절하는 방식을 제안하였다. GIDL(Gate Induced Drain Leakage)은 드레인 영역과 기판 사이의 전압차이에 비례하여 증가하므로 기판 바이어스 전압의 레벨을 낮추어서 GIDL(Gate Induced Drain Leakage) 전류를 감소시켰다.
누설전류, GIDL(Gate Induced Drain Leakage), 기판 바이어스 전압, 서브 워드라인 드라이버, 구동 트랜지스터

Description

반도체 메모리 장치의 서브 워드라인 구동회로{SUB WORDLINE DRIVER FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 누설전류를 감소시키는 기술에 관한 것이다.
계층적인 워드라인 구조를 가진 반도체 메모리 장치는 하나의 메인 워드라인에 다수의 서브 워드라인이 할당되어 있으며, 메인 워드라인이 활성화 레벨로 구동될 때 서브 워드라인 선택신호에 의해 선택된 해당 서브 워드라인이 구동된다.
도 1은 종래기술의 반도체 메모리 장치의 서브 워드라인 구동회로에 대한 구성도이다.
도 1을 참조하면 반도체 메모리 장치의 서브 워드라인 구동회로는, 서브 워드라인 선택신호(FXB)에 응답하여 출력단(N1)을 승압 전압(VPP) 또는 네거티브 전압(VSS2)으로 풀업 또는 풀다운 구동하기 위한 선택신호 구동부(110)와, 출력단(N1)의 전압을 구동전압으로 인가받는 PMOS 트랜지스터(MP2)를 구비하며 메인 워 드라인 구동신호(MWLB)에 응답하여 서브 워드라인(SWL)을 구동하기 위한 서브 워드라인 구동부(120)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 서브 워드라인 구동회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
선택신호 구동부(110)는 승압 전압단(VPP)과 출력단(N1) 사이에 접속되어 서브 워드라인 선택신호(FXB)의 제어를 받는 PMOS 트랜지스터(MP1)와, 출력단(N1)과 네거티브 전압단(VSS2) 사이에 접속되어 서브 워드라인 선택신호(FXB)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다.
또한, 서브 워드라인 구동부(120)는 소오스(SOURCE)단이 선택신호 구동부(110)의 출력단(N1)에 접속되고 드레인(DRAIN)단이 서브 워드라인(SWL)에 접속되며 메인 워드라인 구동신호(MWLB)의 제어를 받는 PMOS 트랜지스터(MP2)와, 서브 워드라인(SWL)과 네거티브 전압단(VSS2) 사이에 접속되어 메인 워드라인 구동신호(MWLB)의 제어를 받는 NMOS 트랜지스터(MN2)와, 서브 워드라인(SWL)과 네거티브 전압단(VSS2) 사이에 접속되어 서브 워드라인 선택신호(FXB)의 제어를 받는 NMOS 트랜지스터(MN3)로 구성된다.
우선, 메인 워드라인 구동신호(MWLB)와 서브 워드라인 선택신호(FXB)가 모두 로우레벨로 액티브 되면, 선택신호 구동부(110)의 PMOS 트랜지스터(MP1)가 턴온(TURN ON)되어 출력단(N1)을 승압 전압(VPP)으로 구동하게 된다. 또한, 서브 워드라인 구동부(120)의 PMOS 트랜지스터(MP2)도 턴온(TURN ON)되어 서브 워드라 인(SWL)을 선택신호 구동부(110)의 출력단(N1)에서 출력되는 전압, 즉 승압 전압(VPP)으로 구동하게 된다. 도면에 미도시 되었지만 다수의 메모리 셀(Memory Cell)이 서브 워드라인에 접속되어 있으며, 서브 워드라인의 구동레벨에 따라 다수의 메모리 셀이 활성화 된다.
다음으로, 메인 워드라인 구동신호(MWLB)와 서브 워드라인 선택신호(FXB)가 모두 하이레벨이 되면, 선택신호 구동부(110)의 NMOS 트랜지스터(MN1)가 턴온(TURN ON)되어 출력단(N1)을 네거티브 전압(VSS2)으로 구동하게 된다. 또한, 서브 워드라인 구동부(120)의 NMOS 트랜지스터(MN2)도 턴온(TURN ON)되어 서브 워드라인(SWL)을 네거티브 전압(VSS2)으로 구동하게 된다.
한편, 서브 워드라인 구동부(120)의 PMOS 트랜지스터(MP2)는 기판 바이어스 전압으로 승압 전압(VPP)을 인가받고 있는데, 메인 워드라인 구동신호(MWLB)의 제어를 받고 있으므로 메인 워드라인 구동신호(MWLB)가 하이레벨, 즉 승압 전압(VPP)으로 구동될 때 PMOS 트랜지스터(MP2)는 턴오프(TURN OFF) 된다.
이와 같이 PMOS 트랜지스터(MP2)의 게이트(GATE)단으로 충분히 높은 고전압이 인가되면, PMOS 트랜지스터(MP2)의 드레인(DRAIN)영역 및 소오스(SOURCE)영역 주변에 형성된 공핍영역이 점점 사라지게 된다. 게이트(GATE)단으로 더 높은 고전압이 인가되면 게이트와 드레인(또는 소오스)간의 오버랩 영역의 채널 위쪽으로 N+ 영역이 형성된다. 이때 생성된 N+ 영역과 드레인(또는 소오스) 사이는 역바이어스(Reverse Bias) 상태가 되는데 강한 전기장에 의해 브레이크 다운(Break Down) 및 터널링(Tunneling) 현상이 발생하여 드레인(또는 소오스)와 기판(Substrate) 사 이에 누설 전류경로가 형성된다. 따라서 드레인(또는 소오스)와 기판(Substrate)간의 전압차이가 크면 클수록 더 많은 양의 GIDL(Gate Induced Drain Leakage) 전류가 흐르게 된다.
GIDL(Gate Induced Drain Leakage) 전류가 증가할 경우에는 누설전류로 인한 전력손실이 발생할 뿐만 아니라 네거티브 전압(VSS2)으로 구동되고 있는 서브 워드라인(SWL)에 영향을 주게 되어 메모리 셀(Memory Cell)의 안정성에 영향을 주게 되므로 이를 해결하기 위한 기술이 요구되고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 구동 트랜지스터의 기판 바이어스 전압을 조절하여 누설전류 특히, GIDL(Gate Induced Drain Leakage) 전류를 감소시킨 반도체 메모리 장치의 서브 워드라인 구동회로를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 서브 워드라인 선택신호에 응답하여 출력단을 풀업 또는 풀다운 구동하기 위한 선택신호 구동부; 상기 출력단의 전압을 구동전압으로 인가받는 제1 구동 트랜지스터를 구비하며, 메인 워드라인 구동신호에 응답하여 서브 워드라인을 구동하기 위한 서브 워드라인 구동부; 및 상기 서브 워드라인 선택신호에 응답하여 제1 전압 또는 상기 제1 전압보다 낮은 레벨의 제2 전압을 상기 제1 구동 트랜지스터의 기판 바이어스 전압으로 공급하기 위한 전압 선택부를 구비하는 반도체 메모리 장치의 서브 워드라인 구동회로가 제공된다.
구동 트랜지스터의 제어전압이 충분히 높아 구동 트랜지스터가 턴오프(TURN OFF) 되었을 때, 서브 워드라인에 접속된 구동 트랜지스터의 드레인(Drain) 영역과 기판(Substrate) 사이에 발생하는 누설전류, 즉 GIDL(Gate Induced Drain Leakage) 전류를 감소시키기 위해 구동 트랜지스터의 기판 바이어스 전압을 조절하는 방식을 제안하였다. GIDL(Gate Induced Drain Leakage) 전류는 드레인 영역과 기판 사이의 전압차이에 비례하여 증가하므로 기판 바이어스 전압의 레벨을 낮추어서 GIDL(Gate Induced Drain Leakage) 전류를 감소시켰다.
본 발명을 적용한 반도체 메모리 장치의 서브 워드라인 구동회로는 누설전류를 감소시킬 수 있으므로 불필요한 전류소모를 감소시킬 수 있다. 또한, 서브 워드라인의 오프상태가 안정적으로 유지되므로 서브 워드라인과 연결된 메모리 셀의 안정성을 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등 을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 서브 워드라인 구동회로에 대한 구성도이다.
도 2를 참조하면 반도체 메모리 장치의 서브 워드라인 구동회로는, 서브 워드라인 선택신호(FXB)에 응답하여 출력단(N1)을 풀업 또는 풀다운 구동하기 위한 선택신호 구동부(210)와, 출력단(N1)의 전압을 구동전압으로 인가받는 제1 구동 PMOS 트랜지스터(MP2)를 구비하며 메인 워드라인 구동신호(MWLB)에 응답하여 서브 워드라인(SWL)을 구동하기 위한 서브 워드라인 구동부(220)와, 서브 워드라인 선택신호(FXB)에 응답하여 제1 전압(VPP) 또는 제1 전압(VPP)보다 낮은 레벨의 제2 전압(VDD)을 제1 구동 PMOS 트랜지스터(MP2)의 기판 바이어스 전압으로 공급하기 위한 전압 선택부(230)를 구비한다.
여기에서 제1 전압(VPP)은 외부 전원전압(VDD)을 승압시킨 승압 전압(VPP)이며, 제2 전압(VDD)은 외부 전원전압(VDD)이다. 또한 메인 워드라인 구동신호(MWLB)는 승압 전압(VPP) 및 네거티브 전압(VSS2)으로 구동되는 신호이며, 서브 워드라인(SWL)은 서브 워드라인 구동부(220)에 의해서 승압 전압(VPP) 및 네거티브 전압(VSS2)으로 구동된다.
상기와 같이 구성되는 반도체 메모리 장치의 서브 워드라인 구동회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
선택신호 구동부(210)는 풀업 전압단(VPP)과 출력단(N1) 사이에 접속되어 서브 워드라인 선택신호(FXB)의 제어를 받는 PMOS 트랜지스터(MP1)와, 출력단(N1)과 풀다운 전압단(VSS2) 사이에 접속되어 서브 워드라인 선택신호(FXB)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다.
또한, 서브 워드라인 구동부(220)는 선택신호 구동부(210)의 출력단(N1)과 서브 워드라인(SWL) 사이에 접속되어 메인 워드라인 구동신호(MWLB)의 제어를 받는 제1 구동 PMOS 트랜지스터(MP2)와, 서브 워드라인(SWL)과 풀다운 전압단(VSS2) 사이에 접속되어 메인 워드라인 구동신호(MWLB)의 제어를 받는 제2 구동 NMOS 트랜지스터(MN2)로 구성된다. 또한, 참고적으로 본 실시예와 같이 서브 워드라인(SWL)과 풀다운 전압단(VSS2) 사이에 접속되어 서브 워드라인 선택신호(FXB)의 제어를 받는 제3 구동 NMOS 트랜지스터(MN3)를 더 포함하여 구성할 수도 있다. 여기에서 풀업 전압단(VPP)으로는 외부 전원전압(VDD)을 승압시킨 승압 전압(VPP)이 공급되고, 풀다운 전압단(VSS2)으로는 네거티브 전압(VSS2)이 공급된다.
또한, 전압 선택부(230)는 승압 전압단(VPP)과 전압 출력단(N3) 사이에 접속되어 서브 워드라인 선택신호(FXB)의 제어를 받는 PMOS 트랜지스터(MP0)와, 전압 출력단(N3)과 전원전압단(VDD) 사이에 접속되어 서브 워드라인 선택신호(FXB)의 제어를 받는 NMOS 트랜지스터(MN0)로 구성된다. 일반적으로 승압 전압단에서 공급되는 승압 전압은 전원전압단의 전압을 이용하여 승압시킨 전압이다.
우선, 메인 워드라인 구동신호(MWLB)와 서브 워드라인 선택신호(FXB)가 모두 로우레벨로 액티브 되면, 선택신호 구동부(210)의 PMOS 트랜지스터(MP1)가 턴온(TURN ON)되어 출력단(N1)을 승압 전압(VPP)으로 구동하게 된다. 또한, 서브 워드라인 구동부(220)의 제1 구동 PMOS 트랜지스터(MP2)도 턴온(TURN ON)되어 서브 워드라인(SWL)을 선택신호 구동부(210)의 출력단(N1)에서 출력되는 전압, 즉 승압 전압(VPP)으로 구동하게 된다. 또한, 전압 선택부(230)의 PMOS 트랜지스터(MP0)가 턴온(TURN ON)되어 서브 워드라인 구동부(220)의 제1 구동 PMOS 트랜지스터(MP2)의 기판 바이어스 전압으로 승압 전압(VPP)을 공급한다. 도면에 미도시 되었지만 다수의 메모리 셀(Memory Cell)이 서브 워드라인에 접속되어 있으며, 서브 워드라인(SWL)의 구동레벨에 따라 다수의 메모리 셀이 활성화 된다.
다음으로, 메인 워드라인 구동신호(MWLB)와 서브 워드라인 선택신호(FXB)가 모두 하이레벨이 되면, 선택신호 구동부(210)의 NMOS 트랜지스터(MN1)가 턴온(TURN ON)되어 출력단(N1)을 네거티브 전압(VSS2)으로 구동하게 된다. 또한, 서브 워드라인 구동부(220)의 제2 구동 NMOS 트랜지스터(MN2)및 제3 구동 NMOS 트랜지스터(MN3)도 턴온(TURN ON)되어 서브 워드라인(SWL)을 네거티브 전압(VSS2)으로 구동하게 된다. 또한, 전압 선택부(230)의 NMOS 트랜지스터(MN0)가 턴온(TURN ON)되어 서브 워드라인 구동부(220)의 제1 구동 PMOS 트랜지스터(MP2)의 기판 바이어스 전압으로 전원전압(VDD)을 공급한다.
한편, 메인 워드라인 구동신호(MWLB)가 하이레벨, 즉 승압 전압(VPP)으로 구 동될 때 메인 워드라인 구동신호(MWLB)의 제어를 받는 서브 워드라인 구동부(220)의 제1 구동 PMOS 트랜지스터(MP2)는 턴오프(TURN OFF) 되며 기판 바이어스 전압으로 전원전압(VDD)을 공급받게 된다.
이와 같이 제1 구동 PMOS 트랜지스터(MP2)의 게이트(GATE)단으로 충분히 높은 고전압이 인가되면, 제1 구동 PMOS 트랜지스터(MP2)의 드레인(DRAIN)영역 및 소오스(SOURCE)영역 주변에 형성된 공핍영역이 점점 사라지게 된다. 게이트(GATE)단으로 더 높은 고전압이 인가되면 게이트와 드레인(또는 소오스)간의 오버랩 영역의 채널 위쪽으로 N+ 영역이 형성된다. 이때 생성된 N+ 영역과 드레인(또는 소오스) 사이는 역바이어스(Reverse Bias) 상태가 되는데 강한 전기장에 의해 브레이크 다운(Break Down) 및 터널링(Tunneling) 현상이 발생하여 드레인(또는 소오스)와 기판(Substrate) 사이에 누설 전류경로가 형성된다.
드레인(또는 소오스)와 기판(Substrate)간의 전압차이에 비례하여 GIDL(Gate Induced Drain Leakage) 전류가 흐르게 되는데, 본 실시예에서는 제1 구동 PMOS 트랜지스터(MP2)의 게이트(GATE)단에 고전압이 인가될 때 기판 바이어스 전압을 승압 전압(VPP)보다 낮은 전압레벨의 전원전압(VDD)을 인가하게 된다. 따라서 드레인과 기판(Substrate) 사이의 전압 차이는 감소하게 되므로 GIDL(Gate Induced Drain Leakage) 전류도 감소하게 된다.
요약하면 제1 구동 PMOS 트랜지스터(MP2)가 턴온(TURN ON) 될 때는 기판 바이어스 전압으로 승압 전압(VPP)을 공급하여 트랜지스터의 동작을 안정시키며, 제1 구동 PMOS 트랜지스터(MP2)의 게이트(GATE)단에 고전압이 인가되여 턴오프(TURN OFF) 될 때는 기판 바이어스 전압으로 승압 전압(VPP)보다 낮은 전원전압(VDD)을 공급하여 GIDL(Gate Induced Drain Leakage) 전류를 감소시켰다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 메모리 장치의 서브 워드라인 구동회로에 대한 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 서브 워드라인 구동회로에 대한 구성도이다.
*도면의 주요 부분에 대한 부호의 설명
210 : 선택신호 구동부
220 : 서브 워드라인 구동부
230 : 전압 선택부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (8)

  1. 서브 워드라인 선택신호에 응답하여 출력단을 풀업 또는 풀다운 구동하기 위한 선택신호 구동부;
    상기 출력단의 전압을 구동전압으로 인가받는 제1 구동 트랜지스터를 구비하며, 메인 워드라인 구동신호에 응답하여 서브 워드라인을 구동하기 위한 서브 워드라인 구동부; 및
    상기 서브 워드라인 선택신호에 응답하여 제1 전압 또는 상기 제1 전압보다 낮은 레벨의 제2 전압을 상기 제1 구동 트랜지스터의 기판 바이어스 전압으로 공급하기 위한 전압 선택부
    를 구비하는 반도체 메모리 장치의 서브 워드라인 구동회로.
  2. 제1항에 있어서,
    상기 선택신호 구동부는,
    풀업 전압단과 상기 출력단 사이에 접속되어 상기 서브 워드라인 선택신호의 제어를 받는 제1 트랜지스터; 및
    상기 출력단과 풀다운 전압단 사이에 접속되어 상기 서브 워드라인 선택신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 구동회로.
  3. 제1항에 있어서,
    상기 서브 워드라인 구동부는,
    상기 출력단과 상기 서브 워드라인 사이에 접속되어 상기 메인 워드라인 구동신호의 제어를 받는 상기 제1 구동 트랜지스터; 및
    상기 서브 워드라인과 풀다운 전압단 사이에 접속되어 상기 메인 워드라인 구동신호의 제어를 받는 제2 구동 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 구동회로.
  4. 제3항에 있어서,
    상기 서브 워드라인 구동부는,
    상기 서브 워드라인과 상기 풀다운 전압단 사이에 접속되어 상기 서브 워드라인 선택신호의 제어를 받는 제3 구동 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 구동회로.
  5. 제1항에 있어서,
    상기 전압 선택부는,
    제1 전압단과 전압 출력단 사이에 접속되어 상기 서브 워드라인 선택신호의 제어를 받는 제1 트랜지스터; 및
    상기 전압 출력단과 제2 전압단 사이에 접속되어 상기 서브 워드라인 선택신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 구동회로.
  6. 제1항에 있어서,
    상기 메인 워드라인 구동신호는 외부 전원전압을 승압시킨 승압 전압 및 네거티브 전압으로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 구동회로.
  7. 제1항에 있어서,
    상기 서브 워드라인은 외부 전원전압을 승압시킨 승압 전압 및 네거티브 전압으로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 구동회로.
  8. 제1항에 있어서,
    상기 제1 전압은 외부 전원전압을 승압시킨 승압 전압이며, 상기 제2 전압은 상기 외부 전원전압인 것을 특징으로 하는 반도체 메모리 장치의 서브 워드라인 구동회로.
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