CN110648697B - 选择电路、用于存储器存储系统的防闩锁电路及方法 - Google Patents

选择电路、用于存储器存储系统的防闩锁电路及方法 Download PDF

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Abstract

本发明的实施例提供了选择电路、用于存储器存储系统的防闩锁电路及方法。公开了用于可配置存储器存储系统的各个实施例。可配置存储器存储选择性地从多个操作电压信号中选择操作电压信号以动态地控制各个操作参数。例如，可配置存储器存储系统选择性地从多个操作电压信号中选择最大操作电压信号以最大化读取/写入速度。作为另一实例，可配置存储器存储系统选择性地从多个操作电压信号中选择最小操作电压信号以最小化功耗。此外，可配置存储器存储系统选择性地将最大操作电压信号提供给其一些晶体管的块状(B)端子，以防止闩锁这些晶体管。在一些情况下，可配置存储器存储系统可动态地调节最大操作电压信号以补偿最大操作电压信号中的波动。

Description

选择电路、用于存储器存储系统的防闩锁电路及方法
技术领域
本发明的实施例一般地涉及存储系统，更具体地，涉及选择电路、用于存储器存储系统的防闩锁电路及方法。
背景技术
存储器存储系统是用于读取和/或写入电子数据的电子器件。存储器存储系统包括存储器单元阵列，其中，存储器单元阵列可以实现为诸如随机存取存储器(RAM)单元的易失性存储器单元，其中，该易失性存储器单元需要电源来保持其存储的信息；或实现为诸如只读存储器(ROM)单元的非易失性存储器单元，其中，该非易失性存储器单元即使在不供电时也能保持其存储的信息。可以从存储器单元阵列中读取电子数据和/或将电子数据写入到存储器单元阵列中，其中，可以通过各种控制线访问存储器单元阵列。由存储器件实施的两个基本操作是“读取”，其中，读出存储在存储器单元阵列中的电子数据；和“写入”，其中，将电子数据写入到存储器单元阵列中。
发明内容
根据本发明的一方面，提供了一种选择电路，用于选择性地将操作电压信号提供给存储器存储系统，所述选择电路包括：开关电路，具有多个晶体管，配置为从多个操作电压信号中选择所述操作电压信号，选择性地将所述多个操作电压信号中的最大操作电压信号施加至所述多个晶体管的块状端子；以及防闩锁电路，配置为动态地调节所述最大操作电压信号以补偿所述最大操作电压信号中的波动。
根据本发明的另一方面，提供了一种用于存储器存储系统的选择电路，所述选择电路包括：开关电路，具有多个晶体管，配置为将从多个操作电压信号中选择的操作电压信号提供给所述存储器存储系统；以及防闩锁电路，具有第一连接为二极管的晶体管和第二连接为二极管的晶体管，配置为将从所述多个操作电压信号中选择的最大操作电压信号施加至所述第一连接为二极管的晶体管的第一块状端子和所述第二连接为二极管的晶体管的第二块状端子，其中，所述第一连接为二极管的晶体管和所述第二连接为二极管的晶体管分别连接至所述多个操作电压信号中的第二操作电压信号和第三操作电压信号，其中，所述第一连接为二极管的晶体管配置为在被激活时由所述第二操作电压信号获得第一电流，以调整所述最大操作电压信号以补偿所述最大操作电压信号中的波动，以及其中，所述第二连接为二极管的晶体管配置为在被激活时由所述第三操作电压信号获得第二电流，以调整所述最大操作电压信号以补偿所述最大操作电压信号中的波动。
根据本发明的又一方面，提供了一种用于防止闩锁存储器存储系统的方法，所述方法包括：通过存储器存储系统将从多个操作电压信号中选择的最大操作电压信号施加至所述存储器存储系统的至少一个晶体管的至少一个块状区和所述至少一个晶体管的至少一个栅极区；以及当所述最大操作电压信号在所述多个操作电压信号中的第一操作电压信号以下波动时，通过所述存储器存储系统增加所述最大操作电压信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据本发明的示例性实施例的示例性存储器存储系统的框图；
图2A示出根据本发明的示例性实施例的可在示例性存储器存储系统内实现的第一示例性存储器件的框图；
图2B示出根据本发明的示例性实施例的可在示例性存储器存储系统内实现的第二示例性存储器件的框图；
图3示出根据本发明的示例性实施例的可在示例性存储器件内实现的示例性静态随机存取存储器(SRAM)单元的框图；
图4示出根据本发明的示例性实施例的可在示例性存储器件内实现的示例性选择电路的框图；以及
图5示出根据本发明的示例性实施例的示例性存储器存储系统的示例性操作的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是本身不指示所讨论的各个实施例和/或配置之间的关系。
概述
本发明公开了用于可配置存储器存储系统的各个实施例。可配置存储器存储器选择性地从多个操作电压信号中选择操作电压信号以动态地控制各个操作参数。例如，可配置存储器存储系统选择性地从多个操作电压信号中选择最大操作电压信号以最大化读取/写入速度。作为另一实例，可配置存储器存储系统选择性地从多个操作电压信号中选择最小操作电压信号以最小化功耗。此外，可配置存储器存储系统选择性地将最大工作电压信提供给其一些晶体管的块状(B)端子，以防止闩锁(latch-up)这些晶体管。在一些情况下，可配置存储器存储系统可动态地调整最大操作电压信号以补偿最大操作电压信号的波动。
示例性存储器存储系统
图1示出根据本发明的示例性实施例的示例性存储器存储系统的框图；在图1所示的示例性实施例中，存储器存储系统100在多个操作电压信号之间选择性地选择以动态地控制操作。例如，存储器存储系统100可以从多个操作电压信号中选择操作电压信号，以配置存储器存储系统100以动态地控制(例如，最小化或最大化)存储器存储系统100的多个操作参数中的一个或多个操作参数(诸如功耗和/或读取/写入速度)。如图1所示，存储器存储系统100包括电压生成器电路102、选择电路104.1至104.x，以及存储器件106。
电压生成器电路102根据偏置控制信号150选择性地将操作电压信号V1至Vm中的最大操作电压信号VDDMAX提供给选择电路104.1至104.x。例如，最大操作电压信号VDDMAX可以表示操作电压信号V1至Vm中最大的操作电压信号。在一些情况下，操作电压信号V1至Vm中最大的操作电压信号是先验已知的(priori known，又称为事前已知的)。在示例性实施例中，电压生成器电路102包括多个开关，以选择性地提供操作电压信号V1至Vm中最大的操作电压信号作为最大操作电压信号VDDMAX。在该示例性实施例中，偏置控制信号150包括一个或多个控制位，其中，一个或多个控制位的各种组合对应于操作电压信号V1至Vm中的各种操作电压信号。在该示例性实施例中，偏置控制信号150可以设置为与操作电压信号V1至Vm中的最大操作电压信号相对应的控制位的组合，以将电压生成器电路102配置为选择性地将操作电压信号V1至Vm中最大的操作电压信号作为最大操作电压信号VDDMAX提供给选择电路104.1至104.x。在该示例性实施例中，控制位的这种组合激活(即，闭合)多个开关中的一个或多个开关以提供操作电压信号V1至Vm中最大的操作电压信号作为最大操作电压信号VDDMAX，同时多个开关中的剩余开关保持未被激活(即，断开)。
在图1所示的示例性实施例中，选择电路104.1至104.x响应于选择控制信号152选择性地提供操作电压信号V1至Vm中的一个作为操作电压信号VDDM_INT.1至VDDM_INT.x，以控制存储器件106的一个或多个操作参数。可以将选择控制信号152设置为一个或多个控制位的各种组合，以选择性地提供操作电压信号V1至Vm中的一个作为操作电压信号VDDM_INT.1至VDDM_INT.x，以动态地控制存储器件106的多个操作参数。例如，可以将一个或多个控制位设置为位的第一组合，以从操作电压信号V1至Vm中选择最小操作电压信号，以动态地控制(例如最小化)存储器件106的功耗。在该实例中，当与操作电压信号V1至Vn中的其他操作电压信号相比时，最小操作电压信号可在存储器件106的各个晶体管中引起较少的不期望的泄漏。作为另一实例，可以将一个或多个控制位设置为位的第二组合，以从操作电压信号V1至Vm中选择最大操作电压信号，以动态地控制(例如最大化)存储器件106的读取/写入速度。在一些情况下中，可以在存储器存储系统100的操作期间切换选择控制信号152以实时(on thefly)动态地配置存储器件106以控制一个或多个操作参数。在该其他实例中，当与操作电压信号V1至Vm中的其他操作电压信号相比，最大操作电压信号可以使存储器件106的存储器单元的各个晶体管以更快的速率截止和/或导通。作为另一实例，可以将选择控制信号152设置为位的第二组合以最大化存储器件106的读取/写入速度并且动态地实时重新配置为位的不同组合以降低存储器件106的读取/写入速度。
在示例性实施例中，选择电路104.1至104.x包括多个开关，以选择性地提供操作电压信号V1至Vm中的一个作为操作电压信号VDDM_INT.1至VDDM_INT.x。在该示例性实施例中，选择控制信号152包括一个或多个控制位，其中，一个或多个控制位的各种组合对应于操作电压信号V1至Vm中的各种操作电压信号。在该示例性实施例中，可以将选择控制信号152设置为与操作电压信号V1至Vm中最大的操作电压信号相对应的控制位的组合，以将选择电路104.1至104.x配置为选择性地将操作电压信号V1至Vm中最大的操作电压信号作为操作电压信号VDDM_INT.1至VDDM_INT.x提供给存储器件106.1至106.x。在该示例性实施例中，控制位的这种组合激活(即，闭合)多个开关中的一个或多个开关，以提供操作电压信号V1至Vm中最大的操作电压信号作为最大操作电压信号VDDMAX，同时多个开关中的剩余开关保持未被激活(即，断开)。在该示例性实施例中，可以使用诸如p型金属氧化物半导体(PMOS)晶体管的晶体管来实现多个开关，其中，该晶体管具有源极端子、漏极端子、栅极端子和形成在半导体衬底的阱区内的块状(B)端子。如下面将进一步详细描述的，选择电路104.1至104.x将来自电压生成器电路102的最大操作电压信号VDDMAX提供给晶体管的块状(B)端子，以使得形成在这些晶体管的源极(S)端子和阱区之间的寄生二极管反向偏置(即不导通)，以防止闩锁这些晶体管。在一些情况下，最大操作电压信号VDDMAX可以例如响应于晶体管的阱区和半导体衬底之间的不期望的电磁耦合和/或泄漏而产生波动。在这些情况下，选择电路104.1至104.x可以动态地调节最大操作电压信号VDDMAX，以补偿最大操作电压信号VDDMAX中的这些波动，这将在下面进一步详细讨论。
存储器件106接收从操作电压信号V1至Vm中选择性地选择的操作电压信号VDDM_INT.1至VDDM_INT.x。在图1所示的示例性实施例中，存储器件106包括布置成m列和n行的阵列的存储器单元。在该示例性实施例中，存储器件106将操作电压信号VDDM_INT.1至VDDM_INT.x的每个提供给下面将在图2A中进一步详细讨论的存储器阵列的m列中的相应列，和/或提供给下面将在图2B中进一步详细讨论的存储器单元阵列的n行中的相应行。
可以在示例性存储器存储系统中实现的示例性存储器件
图2A示出根据本发明的示例性实施例的可在示例性存储器存储系统内实现的第一示例性存储器件的框图。在图2A所示的示例性实施例中，选择电路200.1至200.m以与上图1所述的选择电路104.1至104.x大致类似的方式选择性地提供操作电压信号VDDM_INT.1至VDDM_INT.m以配置存储器件202的操作。存储器件202可以表示如上图1所述的存储器件106的示例性实施例。在示例性实施例中，选择电路200.1至200.m选择性地提供多个操作电压信号中的第一操作电压信号作为操作电压信号VDDM_INT.1至VDDM_INT.m以配置存储器件202以动态地控制(例如最小化)存储器件202的多个操作参数中的一个或多个操作参数(诸如功耗和/或读取/写入速度)。作为另一实例，选择电路200.1至200.m选择性地提供多个操作电压信号中的第二操作电压信号以配置存储器件202以动态地控制(例如最大化)存储器件202的一个或多个操作参数。
在图2A所示的示例性实施例中，存储器件202包括存储器阵列204。尽管未在图2A中示出，但是对于相关领域的技术人员来说是显而易见的是在不背离本发明的精神和范围的情况下，存储器件202可以包括其他电子电路(诸如感测放大器、行地址解码器和/或列地址解码器，以提供一些实例)。如图2A所示，存储器阵列204包括配置和布置成m列和n行的阵列的存储器单元210.1.1至210.m.n。然而，在不背离本发明的精神和范围的情况下，存储器单元210.1.1至210.m.n的其他布置也是可能的。在图2A所示的示例性实施例中，存储器单元210.1.1至210.m.n连接至WL 212.1至212.n中的相应字线(WL)以及BL 214.1至214.m中的相应位线(BL)。WL 212.1至212.n和/或BL 214.1至214.m可用于在“读取”操作模式下读取存储在存储器阵列204中的电子数据和/或在“写入”操作模式下将电子数据写入存储器阵列204中。“读取”操作模式和“写入”操作模式表示传统的读取和写入操作，并且将不再进一步详细描述。
如图2A所示，选择电路200.1至200.m选择性地将操作电压信号VDDM_INT.1至VDDM_INT.m提供给存储器单元210.1.1至210.m.n的m列中的一个或多个相应列。例如，选择电路200.1选择性地将操作电压信号VDDM_INT.1提供给第一列存储器单元210.1.1至210.1.n，并且选择电路200.m选择性地将操作电压信号VDDM_INT.m提供给第m列存储器单元210.m.1至210.m.n。尽管未在图2A中示出，但是选择电路200.1至200.m中的每个可以选择性地将操作电压信号VDDM_INT.1至VDDM_INT.m中的其相应的操作电压信号提供给m列存储器单元210.1.1至210.m.n中的多于一列。在示例性实施例中，这对于相关领域的技术人员来说是显而易见的是在不背离本发明的精神和范围的情况下，可以使用一个或多个晶体管来实现存储器单元210.m.1至210.m.n，诸如一个或多个p型金属氧化物半导体(PMOS)晶体管、一个或多个n型金属氧化物半导体(NMOS)晶体管，或PMOS晶体管和NMOS晶体管的任何组合。在该示例性实施例中，选择电路200.1至200.m可以选择性地将操作电压信号VDDM_INT.1至VDDM_INT.m提供给m列存储器单元210.1.1至210.m.n中的其相应的列内的晶体管的块状(B)端子。操作电压信号VDDM_INT.1至VDDM_INT.n有效地使形成在这些晶体管(以提供实例)的源极(S)端子和阱区之间的寄生二极管反向偏置(即不导通)，以防止这些锁闭晶体管，下面将在图3中进一步详细讨论。
图2B示出根据本发明的示例性实施例的可在示例性存储器存储系统内实现的第二示例性存储器件的框图；在图2B所示的示例性实施例中，选择电路220.1至220.n以与上面在图1中所述的选择电路104.1至104.x大致类似的方式选择性地提供操作电压信号VDDM_INT.1至VDDM_INT.n以配置存储器件222的操作。存储器件222可以表示如上图1所述的存储器件106的示例性实施例。在示例性实施例中，选择电路220.1至220.n选择性地提供多个操作电压信号中的第一操作电压信号作为操作电压信号VDDM_INT.1至VDDM_INT.n以配置存储器件222以动态地控制(例如最小化)存储器件222的多个操作参数中的一个或多个操作参数(诸如功耗和/或读取/写入速度)。作为另一实例，选择电路220.1至220.n选择性地提供多个操作电压信号中的第二操作电压信号以配置存储器件222以动态地控制(例如最大化)存储器件222的一个或多个操作参数。
在图2B所示的示例性实施例中，存储器件222包括存储器阵列224。尽管未在图2B中示出，但是这对于相关领域的技术人员来说是显而易见的是在不背离本发明的精神和范围的情况下，存储器件222可以包括诸如感测放大器、行地址解码器和/或列地址解码器(以提供一些实例)的其他电子电路。如图2B所示，存储器阵列224包括配置和布置成m列和n行的阵列的存储器单元226.1.1至226.m.n。然而，在不背离本发明的精神和范围的情况下，存储器单元226.1.1至226.m.n的其他布置也是可能的。在图2B所示的示例性实施例中，存储器单元226.1.1至226.m.n连接至WL 212.1至212.n中的相应字线(WL)以及BL 214.1至214.m中的相应位线(BL)。
如图2B所示，选择电路220.1至220.m选择性地将操作电压信号VDDM_INT.1至VDDM_INT.n提供给n行存储器单元226.1.1至226.m.n中的一个或多个相应行。例如，选择电路220.1选择性地将操作电压信号VDDM_INT.1提供给第一行存储器单元226.1.1至226.m.1，并且选择电路220.n选择性地将操作电压信号VDDM_INT.n提供给第n行的存储器单元226.1.n至226.m.n。尽管未在图2B中示出，但是选择电路220.1至220.m中的每个可以选择性地将操作电压信号VDDM_INT.1至VDDM_INT.n中的其相应的操作电压信号提供给存储器单元226.1.1至226.m.n的n行中的多于一行。在示例性实施例中，对于相关领域的技术人员来说是显而易见的是在不背离本发明的精神和范围的情况下，可以使用一个或多个晶体管实现存储器单元226.m.1至226.m.n，诸如一个或多个p型金属氧化物半导体(PMOS)晶体管、一个或多个n型金属氧化物半导体(NMOS)晶体管，或PMOS晶体管和NMOS晶体管的任何组合。在该示例性实施例中，选择电路220.1至220.n可以选择性地将操作电压信号VDDM_INT.1至VDDM_INT.n提供给存储器单元226.1.1至226.m.n的m列中的其相应的列内的晶体管的块状(B)端子。操作电压信号VDDM_INT.1至VDDM_INT.n有效地使形成在这些晶体管(以提供实例)的源极(S)端子和阱区之间的寄生二极管反向偏置(即不导通)，以防止闩锁这些晶体管，下面将在图3中进一步详细讨论。
可以在示例性存储器件内实现的示例性存储器单元
如上图1、图2A和图2B所述，本文描述的示例性存储器件(诸如图1所述的存储器件106、图2A所述的存储器件202和/或图2B所述的存储器件222，以提供一些实例)包括存储器单元阵列(诸如图2A所述的存储器单元2101.1至210.m n和/或图2B所述的存储器单元226.1.1至226.m.n，以提供一些实例)。接下来图3的讨论描述了用于这些存储器单元的各个实施例。然而，相关领域的技术人员将意识到，在不背离本发明的精神和范围的情况下，对于诸如任何随机存取存储器(RAM)单元的任何合适的易失性存储器单元和/或诸如任何只读存储器(ROM)单元的任何合适的非易失性存储器单元，可以容易地修改将在下面描述的用于这些存储器单元的各个实施例的教导。RAM单元可以实现为动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元和/或非易失性随机存取存储器(NVRAM)单元(诸如闪存单元，以提供实例)。ROM单元可以实现为可编程只读存储器(PROM)单元、一次性可编程ROM(OTP)单元、可擦除可编程只读存储器(EPROM)单元和/或电可擦除可编程只读存储器(EEPROM)单元(以提供一些实例)。
图3示出根据本发明的示例性实施例的可以在示例性存储器件内实现的示例性静态随机存取存储器(SRAM)单元的框图。在图3所示的示例性实施例中，SRAM单元300可用于实现以如上图1所述的存储器件106的一个或多个存储器单元、如上图2A所述的存储器件202的存储器单元210.1.1至210.m.n的一个或多个和/或如上图2B所述的存储器件222的存储器单元226.1.1至226.m.n的一个或多个。如图3中所示，SRAM单元300包括p型金属氧化物半导体(PMOS)晶体管P1和P2以及n型金属氧化物半导体(NMOS)晶体管N1至N4。
在图3所示的示例性实施例中，PMOS晶体管P1和NMOS晶体管N1布置为形成第一逻辑反相器(INVERTER)门，并且PMOS晶体管P2和NMOS晶体管N2布置为形成第二逻辑反相器门。如图3所示，第一逻辑反相器门与第二逻辑反相器门交叉连接。例如，第一逻辑反相器门的输入端连接至第二逻辑反相器门的输出端，并且第一逻辑反相器门的输出端连接至第二逻辑反相器门的输入端。在该交叉连接的配置中，第一逻辑反相器门和第二逻辑反相器门在功能上协作以增强存储在SRAM单元300中的信息。
在图3所示的示例性实施例中，存储在第一逻辑反相器门和第二逻辑反相器门内的信息在逻辑0和逻辑1(诸如操作电压信号VDDM_INT)之间循环转换。在示例性实施例中，操作电压信号VDDM_INT表示如上图1所述的操作电压信号VDDM_INT.1至VDDM_INT.x中的一个、如上图2A所述的操作电压信号VDDM_INT.1至VDDM_INT.m中的一个和/或如上图2B所述的操作电压信号VDDM_INT.1至VDDM_INT.n中的一个的示例性实施例。在另一示例性实施例中，第一逻辑反相器和第二逻辑反相器从选择电路(诸如上图1所述的选择电路104.1至104.x中的一个、如上图2A所述的选择电路200.1至200.m中的一个和/或如上图2B所述的选择电路220.1至220.n中的一个，以提供一些实例)接收操作电压信号VDDM_INT。
在“读取”操作期间，通过置位字线(WL)350来激活NMOS晶体管N3和NMOS晶体管N4。NMOS晶体管N3和NMOS晶体管N4的激活将第一逻辑反相器和第二逻辑反相器连接至位线(BL)352。在示例性实施例中，WL 350可以表示如上图2A和图2B所述的WL 212.1至212.n中的一个，以及BL 352可以表示如上图2A和图2B所述的BL 214.1至214.m中的一个。之后，存储在第一逻辑反相器和第二反相器内的信息传递到位线(BL)352。类似地，在“写入”操作期间，通过置位WL 350来激活NMOS晶体管N3和NMOS晶体管N4以将第一逻辑反相器和第二逻辑反相器连接至BL 352。之后，BL 352的状态传递到第一逻辑反相器和第二逻辑反相器上，以存储为第一逻辑反相器和第二逻辑反相器内的信息。
而且，如图3所示，操作电压信号VDDM_INT连接至PMOS晶体管P1的第一块状(B)端子和PMOS晶体管P2的第二块状(B)端子。在图3所示的示例性实施例中，PMOS晶体管P1位于p型半导体衬底内的第一n阱区内，以及PMOS晶体管P2位于p型半导体衬底内的第二n阱区内。在该示例性实施例中，操作电压信号VDDM_INT将电荷分别从PMOS晶体管P1的块状(B)端子和PMOS晶体管P2的块状(B)端子分别传递至第一n阱区和第二n阱区。
位于示例性存储器存储系统内的示例性选择电路
在上图1所述，选择电路104.1至104.x选择性地提供操作电压信号V1至Vm中的一个作为操作电压信号VDDM_INT.1至VDDM_INT.x以控制存储器件106的一个或多个操作参数。接下来图4的讨论描述了选择电路104.1至104.x中的一个的示例性实施例。
图4示出根据本发明的示例性实施例的可在示例性存储器件内实现的示例性选择电路的框图；以及在图4所示的示例性实施例中，选择电路400选择性地提供操作电压信号VDD和操作电压信号VDDM中的操作电压信号VDDM_INT，以控制存储器件(诸如存储器件106，以提供实例)的一个或多个操作参数。在示例性实施例中，操作电压信号VDDM和VDD可以表示如上图1所述的操作电压信号V1至Vm中的两个的示例性实施例。在另一示例性实施例中，操作电压信号VDD对应于分配给通信地连接至存储器件的其他数字电路的操作电压信号，并且操作电压信号VDDM对应于分配给存储器件的操作电压信号。在一些情况下，操作电压信号VDD大于操作电压信号VDDM；然而，在其他情况下，操作电压信号VDD可以小于操作电压信号VDDM。在图4所示的示例性实施例中，选择电路400选择操作电压信号VDDM和VDD中较大的一个作为操作电压信号VDDM_INT以最大化存储器件106的存储器单元的相应列的读取/写入速度(如上图2A所述)，和/或最大化存储器件106的存储器单元的相应行的读取/写入速度(如上图2B所述)。否则，选择电路400选择操作电压信号VDDM和VDD中的较小者作为操作电压信号VDDM_INT，以最小化存储器件106的存储器单元的相应列和/或相应行的功耗。
此外，如下面将进一步详细讨论的，选择电路400包括多个开关，以选择性地提供操作电压信号VDD或操作电压信号VDDM作为操作电压信号VDDM_INT。如下面将进一步详细讨论的，选择电路400将最大操作电压信号VDDMAX提供给多个开关的晶体管的块状(B)端子以使得形成在这些晶体管的源极(S)端子和阱区之间的寄生二极管反向偏置(即不导通)，以防止闩锁这些晶体管。在一些情况下，最大操作电压信号VDDMAX可以例如响应于在晶体管的阱区和半导体衬底之间的不期望的电磁耦合和/或泄漏而产生波动。在这些情况下，选择电路400可以动态地调节最大操作电压信号VDDMAX，以补偿最大操作电压信号VDDMAX中的这些波动，这将在下面进一步详细讨论。在图4所示的示例性实施例中，选择电路400包括开关电路402和防闩锁电路404。
在图4所示的示例性实施例中，开关电路402选择性地提供操作电压信号VDD和操作电压信号VDDM中的操作电压信号VDDM_INT以控制存储器件的一个或多个工作参数。如图4所示，开关电路402包括p型金属氧化物半导体(PMOS)晶体管P4和P5。如图4所示，PMOS晶体管P4和P5选择性地提供它们相应的操作电压信号VDDM和VDD作为操作电压信号VDDM_INT。在示例性实施例中，偏置控制信号452和偏置控制信号
Figure BDA0002055198690000121
在处于第一逻辑电平(诸如逻辑0，以提供实例)时激活(即，闭合)PMOS晶体管P4和P5中的第一晶体管，和/或在处于第二逻辑电平(诸如逻辑1，以提供实例)时，去激活(即，断开)PMOS晶体管P4和P5中的第二晶体管。该示例性实施例中，偏置控制信号452和偏置控制信号
Figure BDA0002055198690000122
表示差分偏置控制信号，其中，偏置控制信号452是偏置控制信号
Figure BDA0002055198690000123
的补码。在该示例性实施例中，PMOS晶体管P4和P5在被激活时选择性地提供它们相应的操作电压信号VDDM和VDD作为操作电压信号VDDM_INT。而且，在该示例性实施例中，PMOS晶体管P4和P5在去被激活时选择性地禁止提供它们相应的操作电压信号VDDM和VDD。此外，如图4所示的PMOS晶体管P4和P5也可以实现为具有源极(S)端子、漏极(D)端子、栅极(G)端子和块状(B)端子。如图4所示，在半导体衬底的阱区内形成源极(S)端子、漏极(D)端子和块状(B)端子。在图4所示的示例性实施例中，开关电路402可以将最大的操作电压信号VDDMAX提供给PMOS晶体管P4和P5的块状(B)端子以使形成在PMOS晶体管P4和P5的源极(S)端子和n阱区之间的寄生二极管反向偏置(即，不导通)，以防止闩锁PMOS晶体管P4和P5。
在4所示的示例性实施例中，防闩锁电路404可以动态地调节最大操作电压信号VDDMAX，以补偿最大操作电压信号VDDMAX的波动。这些波动可能是由各种晶体管的各个区之间的不期望的电磁耦合和/或泄漏引起的。如图4所示，防闩锁电路404包括p型金属氧化物半导体(PMOS)晶体管P6和P7。在图4所示的示例性实施例中，PMOS晶体管P6和P7表示具有其相应的源极(S)端子连接至其相应的栅极(G)端子的连接为二极管的晶体管。在操作期间，最大操作电压信号VDDMAX通常大于或等于操作电压信号VDDM和VDD。然而，在一些情况下，最大操作电压信号VDDMAX的波动可以使最大操作电压信号VDDMAX小于操作电压信号VDDM和VDD。在这些情况下，当最大操作电压信号VDDMAX比操作电压信号VDDM和VDD小其相应的阈值电压时，激活(即闭合)PMOS晶体管P6和P7。PMOS晶体管P6在被激活时通过操作电压信号VDD获得电流IDD，以调节(即增加)最大操作电压信号VDDMAX。类似地，PMOS晶体管P7在被激活时从操作电压信号VDDM获得电流IDDM，以调节(即增加)最大操作电压信号VDDMAX。通过防闩锁电路404调整最大操作电压信号VDDMAX可确保最大操作电压信号VDDMAX足以防止闩锁晶体管P4至P5。
示例性存储器存储系统的示例性操作
图5示出根据本发明的示例性实施例的示例性存储器存储系统的示例性操作的流程图。本发明不限于这个操作性描述。相反，对于相关领域的普通技术人员来说显而易见的是，其他操作控制流程在本发明的范围和精神内。接下来的讨论描述了存储器存储系统(诸如存储器存储系统100或存储器存储系统500，以提供实例)的示例性操作流程500。
在操作502处，示例性操作流程500从多个操作电压信号中选择最大操作电压信号。在示例性实施例中，可以通过如上图1所述的电压生成器电路102实施操作502。
在操作504处，示例性操作流程500将最大操作电压信号(诸如上所述的最大操作电压信号VDDMAX)施加至存储器存储系统的至少一个晶体管(诸如上图4所述的PMOS晶体管P4、P5、P6和P7)的至少一个块状(B)端子，和/或施加至存储器存储系统的至少一个晶体管(诸如上图4所述的的PMOS晶体管P6和P7)的至少一个栅极(G)端子。在示例性实施例中，可以通过如上图1所述的选择电路104.1至104.x、如上图2A所述的选择电路200.1至200.m、如上图2B所述的选择电路220.1至220.n和/或如上图4所述的选择电路400实施操作504。
在操作506处，当最大操作电压信号在多个操作电压信号中的第一操作电压信号以下波动时，示例性操作流程500调整(例如增加)最大操作电压信号。在示例性实施例中，可以通过如上图1所述的选择电路104.1至104.x、如上图2A中所述的选择电路200.1至200.m、如上图2B所述的选择电路220.1至220.n和/或如上图4所述的选择电路400实施操作504。在一些情况下，最大操作电压信号可能会波动。这些波动可能是由存储器存储系统的各个晶体管的各个区之间的不期望的电磁耦合和/或泄漏引起的。当最大操作电压信号在第一操作电压信号以下波动时，示例性操作流程500可以从第一操作电压信号获得电流以增加最大操作电压信号。
结论
前面的具体实施方式公开了用于选择性地向存储器存储系统提供操作电压信号的选择电路。选择电路包括开关电路和防闩锁电路。具有晶体管的开关电路从多个操作电压信号中选择一个操作电压信号。将操作电压信号中的最大操作电压信号选择性地施加至晶体管的块状端子。防闩锁电路动态地调节最大操作电压信号以补偿最大操作电压信号的波动。
在实施例中，所述多个晶体管包括：第一晶体管，配置为选择性地提供所述多个操作电压信号中的第一操作电压信号；以及第二晶体管，配置为选择性地提供所述多个操作电压信号中的第二操作电压信号；以及其中，将所述最大操作电压信号选择性地施加至所述第一晶体管的第一块状端子和所述第二晶体管的第二块状端子。
在实施例中，所述第一晶体管和所述第二晶体管包括：p型金属氧化物半导体(PMOS)晶体管。
在实施例中，所述第一晶体管配置为响应于处于第一逻辑电平的偏置控制信号而选择性地提供所述第一操作电压信号，以及其中，所述第二晶体管配置为响应于处于与所述第一逻辑电平不同的第二逻辑电平的偏置控制信号而选择性地提供所述第二操作电压信号。
在实施例中，所述防闩锁电路包括：第一连接为二极管的晶体管和第二连接为二极管的晶体管，所述第一连接为二极管的晶体管和所述第二连接为二极管的晶体管分别连接至所述多个操作电压信号中的第一操作电压信号和第二操作电压信号，其中，所述第一连接为二极管的晶体管配置为在被激活时由所述第一操作电压信号获得第一电流，以调整所述最大操作电压信号以补偿所述最大操作电压信号中的波动，以及其中，所述第二连接为二极管的晶体管配置为在被激活时由所述第二操作电压信号获得第二电流，以调整所述最大操作电压信号以补偿所述最大操作电压信号中的波动。
在实施例中，所述第一连接为二极管的晶体管和所述第二连接为二极管的晶体管包括：连接为二极管的p型金属氧化物半导体(PMOS)晶体管。
在实施例中，所述第一连接为二极管的晶体管配置为在所述最大操作电压信号比所述第一操作电压信号小所述第一连接为二极管的晶体管的第一阈值电压时被激活，以及其中，所述第二连接为二极管的晶体管配置为在所述最大操作电压信号比所述第二操作电压信号小所述第二连接为二极管的晶体管的第二阈值电压时被激活。
前面的具体实施方式还公开了用于存储器存储系统的选择电路。选择电路包括开关电路和防闩锁电路。具有多个晶体管的开关电路将从多个操作电压信号中选择的操作电压信号提供给存储器存储系统。防闩锁电路具有第一连接为二极管的晶体管和第二连接为二极管的晶体管，将从多个操作电压信号中选择的最大操作电压信号施加至第一连接为二极管的晶体管的第一块状端子和第二连接为二极管的晶体管的第二块状端子。第一连接为二极管的晶体管和第二连接为二极管的晶体管分别连接至多个操作电压信号中的第二操作电压信号和第三操作电压信号。第一连接为二极管的晶体管在被激活时由第二操作电压信号获得第一电流，以调节最大操作电压信号，从而补偿最大操作电压信号的波动。第二连接为二极管的晶体管在被激活时由第三操作电压信号获得第二电流，以调节最大操作电压信号，从而补偿最大操作电压信号的波动。
在实施例中，所述防闩锁电路还配置为将所述最大操作电压信号施加至所述多个晶体管中的至少一个晶体管的至少一个块状端子。
在实施例中，所述第二操作电压信号配置为反向偏置位于至少一个晶体管的源极端子和所述至少一个晶体管的阱区之间的寄生二极管。
在实施例中，所述至少一个晶体管包括：p型金属氧化物半导体(PMOS)晶体管，以及其中，所述最大操作电压信号配置为反向偏置位于所述至少一个晶体管的源极端子和所述至少一个晶体管的n阱区之间的寄生二极管。
在实施例中，所述第一连接为二极管的晶体管和所述第二连接为二极管的晶体管包括：连接为二极管的p型金属氧化物半导体(PMOS)晶体管。
在实施例中，所述开关电路配置为选择性地提供所述多个操作电压信号中的所述最大操作电压信号作为操作电压信号以最大化所述存储器存储系统的读取/写入速度，或选择性地提供所述多个操作电压信号中的最小操作电压信号作为操作电压信号，以最小化所述存储器存储系统的功耗。
在实施例中，所述第一连接为二极管的晶体管包括：第一源极端子，连接至所述第二操作电压信号，第一栅极端子，连接至所述最大操作电压信号，以及第一漏极端子，连接至所述最大操作电压信号，以及其中，所述第二连接为二极管的晶体管包括：第二源极端子，连接至所述第三操作电压信号，第二栅极端子，连接至所述最大操作电压信号，以及第二漏极端子，连接至所述最大操作电压信号。
在实施例中，所述多个晶体管中的第一晶体管配置为选择性地提供所述多个操作电压信号中的所述最大操作电压信号作为操作电压信号，以及其中，所述多个晶体管中的第二晶体管配置为选择性地提供所述多个操作电压信号中的最小操作电压信号作为操作电压信号。
在实施例中，所述第一晶体管配置为响应于处于第一逻辑电平的偏置控制信号而选择性地提供所述最大操作电压信号，以及其中，所述第二晶体管配置为响应于处于与所述第一逻辑电平不同的第二逻辑电平的偏置控制信号而选择性地提供所述最小操作电压信号。
前面的具体实施方式还公开了一种用于防止闩锁存储器存储系统的方法。该方法将最大操作电压信号施加至存储器存储系统的至少一个晶体管的至少一个块状区和至少一个晶体管的至少一个栅极区，并且当最大操作电压信号在多个操作电压信号中的第一操作电压信号以下波动时增加最大操作电压信号。
在实施例中，所述增加包括：当所述最大操作电压信号在所述第一操作电压信号以下波动时，由所述第一操作电压信号获得电流以增加所述最大操作电压信号。
在实施例中，方法还包括：通过所述存储器存储系统从所述多个操作电压信号中选择操作电压信号，以动态地控制所述存储器存储系统的操作参数。
在实施例中，选择操作电压信号包括：通过所述存储器存储系统从所述多个操作电压信号中选择所述最大操作电压信号以最大化所述存储器存储系统的读取/写入速度，或从所述多个操作电压信号中选择最小操作电压信号以最小化所述存储器存储系统的功耗。
前面的具体实施方式参考附图来说明与本发明一致的示例性实施例。前面的具体实施方式中对“示例性实施例”的参考表示所描述的示例性实施例可以包括特定部件、结构或特征，但是每个示例性实施例不一定包括特定部件、结构或特征。此外，这种短语不一定表示相同的示例性实施例。此外，可以与其他示例性实施例的部件、结构或特征独立的方式或任何组合的方式包括与示例性实施例结合描述的任何部件、结构或特征，而不管是否明确地描述。
前面的具体实施方式不意味着限制。相反，仅根据所附权利要求及其等同物来限定本发明的范围。应该理解，前面的具体实施方式而不是下面的摘要部分旨在用于解释权利要求。摘要部分可以阐述本发明的一个或多个示例性实施例但不是所有示例性实施例，并且因此不旨在以任何方式限制本发明以及所附权利要求及其等同物。
前面的具体实施方式中描述的示例性实施例已经提供为用于说明性目的，而不是限制性的。其他示例性实施例是可能的，并且可以在保持在本发明的精神和范围内的同时对示例性实施例进行修改。前面的具体实施方式已经借助于说明特定功能及其关系的实施的功能构建块进行描述。为了方便描述，可以任意地定义这些功能构建块的边界。只要适当地实施特定的功能及其关系，就可以定义可选边界。
可以以硬件、固件、软件或它们的任何组合来实现本发明的实施例。本发明的实施例还可以实现为存储在机器可读介质上的指令，其中，可以通过一个或多个处理器来读取和执行该指令。机器可读介质可以包括以机器(例如，计算电路)可读的形式存储或发送信息的任何机制。例如，机器可读介质可以包括诸如只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存器件；以及其他介质的非暂时性机器可读介质。作为另一实例，机器可读介质可以包括诸如电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)的暂时性机器可读介质。此外，固件、软件、程序、指令可以在本文中描述为实施特定操作。然而，应当理解，这样的描述仅仅是为了方便起见，并且这种动作实际上来自计算设备、处理器、控制器或执行固件、软件、程序、指令等的其他设备。
前面的具体实施方式充分公开了本发明的一般性质，在不背离本发明的精神和范围的情况下，其他人通过应用相关领域的技术人员的知识可以容易地修改和/或适应诸如示例性实施例的各种应用，而无需过度的实验。因此，基于本文呈现的教导和指导，这种改编和修改旨在示例性实施例的含义和多个等同物内。应当理解，本文的措辞或术语是为了描述而不是限制的目的，从而使得本说明书的术语或措辞由相关领域的技术人员在本文中根据教导来解释。

Claims (20)

1.一种选择电路，用于选择性地将操作电压信号提供给存储器存储系统，所述选择电路包括：
开关电路，具有多个晶体管，配置为从多个操作电压信号中选择所述操作电压信号，选择性地将所述多个操作电压信号中的最大操作电压信号施加至所述多个晶体管的块状端子；以及
防闩锁电路，配置为动态地调节所述最大操作电压信号以补偿所述最大操作电压信号中的波动，
其中，所述防闩锁电路包括：
多个二极管接法的晶体管，所述多个二极管接法的晶体管的每个分别连接至所述多个操作电压信号中的对应操作电压信号，并且将所述最大操作电压信号施加至所述多个二极管接法的晶体管的每个的栅极和块状端子。
2.根据权利要求1所述的选择电路，其中，所述多个晶体管包括：
第一晶体管，配置为选择性地提供所述多个操作电压信号中的第一操作电压信号；以及
第二晶体管，配置为选择性地提供所述多个操作电压信号中的第二操作电压信号；以及
其中，将所述最大操作电压信号选择性地施加至所述第一晶体管的第一块状端子和所述第二晶体管的第二块状端子。
3.根据权利要求2所述的选择电路，其中，所述第一晶体管和所述第二晶体管包括：
p型金属氧化物半导体(PMOS)晶体管。
4.根据权利要求2所述的选择电路，其中，所述第一晶体管配置为响应于处于第一逻辑电平的偏置控制信号而选择性地提供所述第一操作电压信号，以及
其中，所述第二晶体管配置为响应于处于与所述第一逻辑电平不同的第二逻辑电平的偏置控制信号而选择性地提供所述第二操作电压信号。
5.根据权利要求1所述的选择电路，其中，所述防闩锁电路包括：
第一二极管接法的晶体管和第二二极管接法的晶体管，所述第一二极管接法的晶体管和所述第二二极管接法的晶体管分别连接至所述多个操作电压信号中的第一操作电压信号和第二操作电压信号，
其中，所述第一二极管接法的晶体管配置为在被激活时由所述第一操作电压信号获得第一电流，以调整所述最大操作电压信号以补偿所述最大操作电压信号中的波动，以及
其中，所述第二二极管接法的晶体管配置为在被激活时由所述第二操作电压信号获得第二电流，以调整所述最大操作电压信号以补偿所述最大操作电压信号中的波动。
6.根据权利要求5所述的选择电路，其中，所述第一二极管接法的晶体管和所述第二二极管接法的晶体管包括：
二极管接法的p型金属氧化物半导体(PMOS)晶体管。
7.根据权利要求5所述的选择电路，其中，所述第一二极管接法的晶体管配置为：在所述最大操作电压信号比所述第一操作电压信号小所述第一二极管接法的晶体管的第一阈值电压时，所述第一二极管接法的晶体管被激活，以及
其中，所述第二二极管接法的晶体管配置为：在所述最大操作电压信号比所述第二操作电压信号小所述第二二极管接法的晶体管的第二阈值电压时，所述第二二极管接法的晶体管被激活。
8.一种用于存储器存储系统的选择电路，所述选择电路包括：
开关电路，具有多个晶体管，配置为将从多个操作电压信号中选择的操作电压信号提供给所述存储器存储系统；以及
防闩锁电路，具有第一二极管接法的晶体管和第二二极管接法的晶体管，配置为将从所述多个操作电压信号中选择的最大操作电压信号施加至所述第一二极管接法的晶体管的第一块状端子和所述第二二极管接法的晶体管的第二块状端子，
其中，所述第一二极管接法的晶体管和所述第二二极管接法的晶体管分别连接至所述多个操作电压信号中的第二操作电压信号和第三操作电压信号，
其中，所述第一二极管接法的晶体管配置为在被激活时由所述第二操作电压信号获得第一电流，以调整所述最大操作电压信号以补偿所述最大操作电压信号中的波动，以及
其中，所述第二二极管接法的晶体管配置为在被激活时由所述第三操作电压信号获得第二电流，以调整所述最大操作电压信号以补偿所述最大操作电压信号中的波动。
9.根据权利要求8所述的选择电路，其中，所述防闩锁电路还配置为将所述最大操作电压信号施加至所述多个晶体管中的至少一个晶体管的至少一个块状端子。
10.根据权利要求9所述的选择电路，其中，所述第二操作电压信号配置为反向偏置位于至少一个晶体管的源极端子和所述至少一个晶体管的阱区之间的寄生二极管。
11.根据权利要求10所述的选择电路，其中，所述至少一个晶体管包括：
p型金属氧化物半导体(PMOS)晶体管，以及
其中，所述最大操作电压信号配置为反向偏置位于所述至少一个晶体管的源极端子和所述至少一个晶体管的n阱区之间的寄生二极管。
12.根据权利要求8所述的选择电路，其中，所述第一二极管接法的晶体管和所述第二二极管接法的晶体管包括：
二极管接法的p型金属氧化物半导体(PMOS)晶体管。
13.根据权利要求8所述的选择电路，其中，所述开关电路配置为选择性地提供所述多个操作电压信号中的所述最大操作电压信号作为操作电压信号以最大化所述存储器存储系统的读取/写入速度，或选择性地提供所述多个操作电压信号中的最小操作电压信号作为操作电压信号，以最小化所述存储器存储系统的功耗。
14.根据权利要求8所述的选择电路，其中，所述第一二极管接法的晶体管包括：
第一源极端子，连接至所述第二操作电压信号，
第一栅极端子，连接至所述最大操作电压信号，以及
第一漏极端子，连接至所述最大操作电压信号，以及
其中，所述第二二极管接法的晶体管包括：
第二源极端子，连接至所述第三操作电压信号，
第二栅极端子，连接至所述最大操作电压信号，以及
第二漏极端子，连接至所述最大操作电压信号。
15.根据权利要求8所述的选择电路，其中，所述多个晶体管中的第一晶体管配置为选择性地提供所述多个操作电压信号中的所述最大操作电压信号作为操作电压信号，以及
其中，所述多个晶体管中的第二晶体管配置为选择性地提供所述多个操作电压信号中的最小操作电压信号作为操作电压信号。
16.根据权利要求15所述的选择电路，其中，所述第一晶体管配置为响应于处于第一逻辑电平的偏置控制信号而选择性地提供所述最大操作电压信号，以及
其中，所述第二晶体管配置为响应于处于与所述第一逻辑电平不同的第二逻辑电平的偏置控制信号而选择性地提供所述最小操作电压信号。
17.一种用于防止闩锁存储器存储系统的方法，所述方法包括：
通过存储器存储系统将从多个操作电压信号中选择的最大操作电压信号施加至所述存储器存储系统的至少一个晶体管的至少一个块状区和所述至少一个晶体管的至少一个栅极区；以及
当所述最大操作电压信号在所述多个操作电压信号中的第一操作电压信号以下波动时，通过所述存储器存储系统增加所述最大操作电压信号，
其中，增加所述最大操作电压信号包括：
当所述最大操作电压信号在所述第一操作电压信号以下波动时，由所述第一操作电压信号获得电流以增加所述最大操作电压信号。
18.根据权利要求17所述的方法，其中，所述至少一个晶体管为P型晶体管。
19.根据权利要求17所述的方法，还包括：
通过所述存储器存储系统从所述多个操作电压信号中选择操作电压信号，以动态地控制所述存储器存储系统的操作参数。
20.根据权利要求17所述的方法，其中，选择操作电压信号包括：
通过所述存储器存储系统从所述多个操作电压信号中选择所述最大操作电压信号以最大化所述存储器存储系统的读取/写入速度，或从所述多个操作电压信号中选择最小操作电压信号以最小化所述存储器存储系统的功耗。
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