JPH09297997A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09297997A JPH09297997A JP11149996A JP11149996A JPH09297997A JP H09297997 A JPH09297997 A JP H09297997A JP 11149996 A JP11149996 A JP 11149996A JP 11149996 A JP11149996 A JP 11149996A JP H09297997 A JPH09297997 A JP H09297997A
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- circuit
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Abstract
(57)【要約】
【課題】 昇圧回路と高電圧スイッチを備えたEEPR
OMにおいて、高電圧スイッチの転送効率を最大にで
き、昇圧すべきノードを確実に上げる。 【解決手段】 複数段のインバータを閉ループ接続し、
各々のインバータの出力から第1〜第4の信号を作るオ
シレータ回路9、第1〜第4の信号で駆動される昇圧回
路8、昇圧回路8の出力をメモリセルアレイに選択的に
印加する高電圧スイッチ10を備えたEEPROMであ
り、スイッチ10は、ドレインが回路8の出力端子に接
続された第1のnMOSと、ドレインとゲートが第1の
nMOSのソースに接続され、ソースが第1のnMOS
のゲートに接続された第2のnMOSと、一端が第1の
nMOSのソースに接続され他端にパルス信号が入力さ
れるキャパシタと、ドレインが回路8の出力端子に接続
され、ゲートが第1のnMOSのゲートに接続された第
3のnMOSからなり、キャパシタを第4の信号で駆動
する。
OMにおいて、高電圧スイッチの転送効率を最大にで
き、昇圧すべきノードを確実に上げる。 【解決手段】 複数段のインバータを閉ループ接続し、
各々のインバータの出力から第1〜第4の信号を作るオ
シレータ回路9、第1〜第4の信号で駆動される昇圧回
路8、昇圧回路8の出力をメモリセルアレイに選択的に
印加する高電圧スイッチ10を備えたEEPROMであ
り、スイッチ10は、ドレインが回路8の出力端子に接
続された第1のnMOSと、ドレインとゲートが第1の
nMOSのソースに接続され、ソースが第1のnMOS
のゲートに接続された第2のnMOSと、一端が第1の
nMOSのソースに接続され他端にパルス信号が入力さ
れるキャパシタと、ドレインが回路8の出力端子に接続
され、ゲートが第1のnMOSのゲートに接続された第
3のnMOSからなり、キャパシタを第4の信号で駆動
する。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特に昇圧回路の出力を各部に選択的に
印加する高電圧スイッチの改良をはかった不揮発性半導
体記憶装置に関する。
憶装置に係わり、特に昇圧回路の出力を各部に選択的に
印加する高電圧スイッチの改良をはかった不揮発性半導
体記憶装置に関する。
【0002】
【従来の技術】近年、計算機を用いる種々の分野では、
電気的に書替え可能な不揮発性半導体記憶装置(以下、
EEPROMという)が広く用いられている。EEPR
OMは通常、書込み/消去時に必要な高電圧を発生する
昇圧回路を備え、例えばVcc=5Vの如き単一電源で書
込み/消去可能となっている。この種のEEPROMと
しては、例えばNAND型EEPROMがある。このN
AND型EEPROMは、複数のメモリセルが互いに隣
接するソース,ドレインを共有する形で直列接続して一
単位のNANDセルが形成されており、複数のNAND
セルがマトリクス状に配置されたものがビット線に接続
されて構成される。
電気的に書替え可能な不揮発性半導体記憶装置(以下、
EEPROMという)が広く用いられている。EEPR
OMは通常、書込み/消去時に必要な高電圧を発生する
昇圧回路を備え、例えばVcc=5Vの如き単一電源で書
込み/消去可能となっている。この種のEEPROMと
しては、例えばNAND型EEPROMがある。このN
AND型EEPROMは、複数のメモリセルが互いに隣
接するソース,ドレインを共有する形で直列接続して一
単位のNANDセルが形成されており、複数のNAND
セルがマトリクス状に配置されたものがビット線に接続
されて構成される。
【0003】図13(a)はメモリセルアレイにおける
1つのNANDセル部分の平面図であり、図13(b)
はその等価回路図である。図14(a)(b)は各々図
13(a)のA−A’線及びB−B’線の矢視断面図で
ある。素子分離酸化膜12で囲まれたp型シリコン基板
(又はp型ウェル)11に、複数のNANDセルからな
るメモリセルアレイが形成されている。
1つのNANDセル部分の平面図であり、図13(b)
はその等価回路図である。図14(a)(b)は各々図
13(a)のA−A’線及びB−B’線の矢視断面図で
ある。素子分離酸化膜12で囲まれたp型シリコン基板
(又はp型ウェル)11に、複数のNANDセルからな
るメモリセルアレイが形成されている。
【0004】各メモリセルは、浮遊ゲート(電荷蓄積
層)と制御ゲートが蓄積されたFET−MOS構造を有
する。具体的には、選択的に複数のn型拡散層19を有
するp型シリコン基板11上の各n型拡散層19間にト
ンネル絶縁膜13を介して浮遊ゲート14(141 〜1
48 )が形成され、この浮遊ゲート14上にゲート絶縁
膜15を介して制御ゲート16(161 〜168 )が形
成されている。各メモリセルは、互いに隣接するソース
・ドレインとしてのn型拡散層19を共用する形で直列
接続されている。
層)と制御ゲートが蓄積されたFET−MOS構造を有
する。具体的には、選択的に複数のn型拡散層19を有
するp型シリコン基板11上の各n型拡散層19間にト
ンネル絶縁膜13を介して浮遊ゲート14(141 〜1
48 )が形成され、この浮遊ゲート14上にゲート絶縁
膜15を介して制御ゲート16(161 〜168 )が形
成されている。各メモリセルは、互いに隣接するソース
・ドレインとしてのn型拡散層19を共用する形で直列
接続されている。
【0005】NANDセルは、ドレイン側,ソース側に
それぞれメモリセルの浮遊ゲート14,制御ゲート16
と同時に形成された選択ゲート149 ,169 及び14
10,1610を有している。素子形成された基板11上は
CVD酸化膜17により覆われ、CVD酸化膜17上に
ビット線18が配設されている。ビット線18はNAN
Dセルの一端のドレイン側拡散層19にコンタクトして
いる。
それぞれメモリセルの浮遊ゲート14,制御ゲート16
と同時に形成された選択ゲート149 ,169 及び14
10,1610を有している。素子形成された基板11上は
CVD酸化膜17により覆われ、CVD酸化膜17上に
ビット線18が配設されている。ビット線18はNAN
Dセルの一端のドレイン側拡散層19にコンタクトして
いる。
【0006】行方向に並ぶNANDセルの制御ゲート1
6は、共通に制御ゲート線CG1〜CG8として配設さ
れている。これら制御ゲート線CG1〜CG8はワード
線となる。選択ゲート149 ,169 及び1410,16
10もそれぞれ行方向に連続的に選択ゲートSG1,SG
2として配設されている。
6は、共通に制御ゲート線CG1〜CG8として配設さ
れている。これら制御ゲート線CG1〜CG8はワード
線となる。選択ゲート149 ,169 及び1410,16
10もそれぞれ行方向に連続的に選択ゲートSG1,SG
2として配設されている。
【0007】図15は、このようなNANDセルがマト
リクス配置されたメモリセルアレイの等価回路を示す図
である。このようなNAND型EEPROMのデータ書
込み/消去の動作は次の通りでる。EEPROMでは、
書込み/消去時にはメモリセルに電源電圧より高い電圧
をトンネル電流などによって電荷蓄積層の電荷量をコン
トロールしてデータを記憶させる。
リクス配置されたメモリセルアレイの等価回路を示す図
である。このようなNAND型EEPROMのデータ書
込み/消去の動作は次の通りでる。EEPROMでは、
書込み/消去時にはメモリセルに電源電圧より高い電圧
をトンネル電流などによって電荷蓄積層の電荷量をコン
トロールしてデータを記憶させる。
【0008】データ書込みは、ビット線から最も離れた
位置のメモリセルから順に行われる。選択されたメモリ
セルの制御ゲートには高電圧Vpp(=20V程度)が印
加され、それよりビット線側にあるメモリセルの制御ゲ
ート及び選択ゲートには中間電位Vppm (=10V程
度)を印加し、ビット線にはデータに応じて0V又は中
間電位を与える。
位置のメモリセルから順に行われる。選択されたメモリ
セルの制御ゲートには高電圧Vpp(=20V程度)が印
加され、それよりビット線側にあるメモリセルの制御ゲ
ート及び選択ゲートには中間電位Vppm (=10V程
度)を印加し、ビット線にはデータに応じて0V又は中
間電位を与える。
【0009】ビット線に0Vが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を、例えば“1”とする。ビット線に中間電位が
与えられた時は電子注入が起こらず、従ってしきい値は
変化せず、負に止まる。この状態は“0”である。
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を、例えば“1”とする。ビット線に中間電位が
与えられた時は電子注入が起こらず、従ってしきい値は
変化せず、負に止まる。この状態は“0”である。
【0010】データ消去は、NANDセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート,選択ゲートを0Vとし、ビット線及びソース線を
浮遊状態として、p型ウェルに高電圧20Vを印加す
る。これにより、全てのメモリセルで浮遊ゲートの電子
がp型ウェルに放出され、しきい値は負方向にシフトす
る。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート,選択ゲートを0Vとし、ビット線及びソース線を
浮遊状態として、p型ウェルに高電圧20Vを印加す
る。これにより、全てのメモリセルで浮遊ゲートの電子
がp型ウェルに放出され、しきい値は負方向にシフトす
る。
【0011】このようにして、EEPROMではデータ
書換えのために電源電圧よりも高い電圧Vppが必要とな
る。このため、図5(a)に示すような、J.F.Dickson
により発明されたオンチップで高電圧を発生する昇圧回
路が広く用いられている(IEEE J.Solid-State Circuet
s, vol.SC-11,pp.374-378,Jun 1976)。この回路は、図
5(b)で示すようなクロックφによって駆動される。
書換えのために電源電圧よりも高い電圧Vppが必要とな
る。このため、図5(a)に示すような、J.F.Dickson
により発明されたオンチップで高電圧を発生する昇圧回
路が広く用いられている(IEEE J.Solid-State Circuet
s, vol.SC-11,pp.374-378,Jun 1976)。この回路は、図
5(b)で示すようなクロックφによって駆動される。
【0012】図5(a)に示すように、昇圧用キャパシ
タC41〜C44は隣同士互いに逆位相のクロックを入力
し、トランジスタQn41 によって入力される電荷はキャ
パシタC41から右側に順に転送されていき、出力電圧V
ppは図5(b)で示されるように上昇していく。
タC41〜C44は隣同士互いに逆位相のクロックを入力
し、トランジスタQn41 によって入力される電荷はキャ
パシタC41から右側に順に転送されていき、出力電圧V
ppは図5(b)で示されるように上昇していく。
【0013】また、図9は渥美らによって(IEEE JOUNA
L OF SOLID-STATE CIRCUITS,VOL.29,NO.4,pp.461-APRIL
1994 )で示された4相クロックφ1〜φ4で駆動する
昇圧回路である。この回路は、Dickson のオリジナルの
昇圧回路に比べ転送効率が良いが、図12中に示す複雑
なクロックφ1〜φ4を必要とする。
L OF SOLID-STATE CIRCUITS,VOL.29,NO.4,pp.461-APRIL
1994 )で示された4相クロックφ1〜φ4で駆動する
昇圧回路である。この回路は、Dickson のオリジナルの
昇圧回路に比べ転送効率が良いが、図12中に示す複雑
なクロックφ1〜φ4を必要とする。
【0014】昇圧回路の出力電圧は書換え時にメモリセ
ルのワード線やビット線又はウェルに選択的に印加しな
ければならないため、高電圧スイッチが必要になる。Dh
amらは(ISSCC DIGEST OF TECHNICAL PAPERS,pp.166-16
7,1983)において、またDonaldson らは ISSCC DIGEST
OF TECHNICAL PAPERS,pp.168-169,1983 )において、n
MOSのみを用いた高電圧スイッチについて述べてい
る。これらの高電圧スイッチは、クロックを入力するこ
とによって高電圧Vppから(Vpp+α)を発生し、これ
をゲート電圧とすることでVppを転送する。
ルのワード線やビット線又はウェルに選択的に印加しな
ければならないため、高電圧スイッチが必要になる。Dh
amらは(ISSCC DIGEST OF TECHNICAL PAPERS,pp.166-16
7,1983)において、またDonaldson らは ISSCC DIGEST
OF TECHNICAL PAPERS,pp.168-169,1983 )において、n
MOSのみを用いた高電圧スイッチについて述べてい
る。これらの高電圧スイッチは、クロックを入力するこ
とによって高電圧Vppから(Vpp+α)を発生し、これ
をゲート電圧とすることでVppを転送する。
【0015】昇圧回路は、駆動されるクロックに同期し
て出力に対する電荷の転送を行う期間と行わない期間を
繰り返しながら昇圧していく。高電圧スイッチもまた、
駆動クロックに応じて転送効率を変化させながら電荷の
転送を行う。従って、高電圧スイッチの転送効率はそれ
を駆動するクロックと昇圧回路のそれの位相差に依存す
るため、昇圧すべきノードを十分に上げられないという
問題があった。
て出力に対する電荷の転送を行う期間と行わない期間を
繰り返しながら昇圧していく。高電圧スイッチもまた、
駆動クロックに応じて転送効率を変化させながら電荷の
転送を行う。従って、高電圧スイッチの転送効率はそれ
を駆動するクロックと昇圧回路のそれの位相差に依存す
るため、昇圧すべきノードを十分に上げられないという
問題があった。
【0016】
【発明が解決しようとする課題】このように従来、昇圧
回路及び高電圧スイッチを備えた不揮発性半導体記憶装
置においては、高電圧スイッチの転送効率がそれを駆動
するクロックと昇圧回路のそれの位相差に依存するた
め、昇圧すべきノードを十分に上げられないという問題
があった。
回路及び高電圧スイッチを備えた不揮発性半導体記憶装
置においては、高電圧スイッチの転送効率がそれを駆動
するクロックと昇圧回路のそれの位相差に依存するた
め、昇圧すべきノードを十分に上げられないという問題
があった。
【0017】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、高電圧スイッチの転送
効率を最大にでき、昇圧すべきノードを確実に上げるこ
とのできる、昇圧回路と高電圧スイッチを備えた不揮発
性半導体記憶装置を提供することにある。
ので、その目的とするところは、高電圧スイッチの転送
効率を最大にでき、昇圧すべきノードを確実に上げるこ
とのできる、昇圧回路と高電圧スイッチを備えた不揮発
性半導体記憶装置を提供することにある。
【0018】
(構成)上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明(請求項1)は、
複数段のインバータを閉ループ接続し、2段目のインバ
ータの出力CLK2と4段目のインバータの出力CLK
4からこれらの論理積である第1の信号と論理和である
第2の信号を作り、かつ1段目のインバータの出力CL
K1と5段目のインバータの出力CLK5からこれらの
論理積である第3の信号と論理和である第4の信号を作
るオシレータ回路と、このオシレータ回路で作られる第
1〜第4の信号で駆動される昇圧回路と、この昇圧回路
の出力を所定の回路に選択的に印加する高電圧スイッチ
とを備えた不揮発性半導体記憶装置であって、前記高電
圧スイッチは、ドレインが前記昇圧回路の出力端子に接
続された第1のnMOSトランジスタと、ドレインとゲ
ートが第1のnMOSトランジスタのソースに接続さ
れ、ソースが第1のnMOSトランジスタのゲートに接
続された第2のnMOSトランジスタと、一端が第1の
nMOSトランジスタのソースに接続され他端にパルス
信号が入力される第1のキャパシタと、ドレインが前記
昇圧回路の出力端子に接続され、ゲートが第1のnMO
Sトランジスタのゲートに接続された第3のnMOSト
ランジスタとからなり、第1のキャパシタは、第4の信
号又はCLK2又はCLK3で駆動されることを特徴と
する。
な構成を採用している。即ち、本発明(請求項1)は、
複数段のインバータを閉ループ接続し、2段目のインバ
ータの出力CLK2と4段目のインバータの出力CLK
4からこれらの論理積である第1の信号と論理和である
第2の信号を作り、かつ1段目のインバータの出力CL
K1と5段目のインバータの出力CLK5からこれらの
論理積である第3の信号と論理和である第4の信号を作
るオシレータ回路と、このオシレータ回路で作られる第
1〜第4の信号で駆動される昇圧回路と、この昇圧回路
の出力を所定の回路に選択的に印加する高電圧スイッチ
とを備えた不揮発性半導体記憶装置であって、前記高電
圧スイッチは、ドレインが前記昇圧回路の出力端子に接
続された第1のnMOSトランジスタと、ドレインとゲ
ートが第1のnMOSトランジスタのソースに接続さ
れ、ソースが第1のnMOSトランジスタのゲートに接
続された第2のnMOSトランジスタと、一端が第1の
nMOSトランジスタのソースに接続され他端にパルス
信号が入力される第1のキャパシタと、ドレインが前記
昇圧回路の出力端子に接続され、ゲートが第1のnMO
Sトランジスタのゲートに接続された第3のnMOSト
ランジスタとからなり、第1のキャパシタは、第4の信
号又はCLK2又はCLK3で駆動されることを特徴と
する。
【0019】また、本発明(請求項2)は、所定の駆動
信号で駆動されて入力電圧を昇圧する昇圧回路と、この
昇圧回路の出力を所定の回路に選択的に印加する高電圧
スイッチとを備えた不揮発性半導体記憶装置であって、
前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第1のnMOSトランジスタと、ドレ
インとゲートが第1のnMOSトランジスタのソースに
接続され、ソースが第1のnMOSトランジスタのゲー
トに接続された第2のnMOSトランジスタと、一端が
第1のnMOSトランジスタのソースに接続され他端に
パルス信号が入力される第1のキャパシタと、一端が第
2のnMOSトランジスタのソースに接続され他端に第
1のキャパシタとは逆位相のパルス信号が入力される第
2のキャパシタと、ドレインが前記昇圧回路の出力端子
に接続され、ゲートが第1のnMOSトランジスタのゲ
ートに接続された第3のnMOSトランジスタとからな
り、第1及び第2のキャパシタは、前記昇圧回路の駆動
信号で駆動されることを特徴とする。
信号で駆動されて入力電圧を昇圧する昇圧回路と、この
昇圧回路の出力を所定の回路に選択的に印加する高電圧
スイッチとを備えた不揮発性半導体記憶装置であって、
前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第1のnMOSトランジスタと、ドレ
インとゲートが第1のnMOSトランジスタのソースに
接続され、ソースが第1のnMOSトランジスタのゲー
トに接続された第2のnMOSトランジスタと、一端が
第1のnMOSトランジスタのソースに接続され他端に
パルス信号が入力される第1のキャパシタと、一端が第
2のnMOSトランジスタのソースに接続され他端に第
1のキャパシタとは逆位相のパルス信号が入力される第
2のキャパシタと、ドレインが前記昇圧回路の出力端子
に接続され、ゲートが第1のnMOSトランジスタのゲ
ートに接続された第3のnMOSトランジスタとからな
り、第1及び第2のキャパシタは、前記昇圧回路の駆動
信号で駆動されることを特徴とする。
【0020】また、本発明(請求項3)は、(請求項
1)における高電圧スイッチの構成として、一端が第2
のnMOSトランジスタのソースに接続され他端に第1
のキャパシタとは逆位相のパルス信号が入力される第2
のキャパシタを加え、第1のキャパシタと共に第2のキ
ャパシタも、第4の信号又はCLK2又はCLK3で駆
動されることを特徴とする。 (作用)本発明によれば、上記の構成により、高電圧ス
イッチが昇圧回路を駆動するクロックに同期したクロッ
クで駆動されるため、昇圧電圧の転送効率を最大にでき
る。従って、高電圧スイッチの転送効率を最大にでき、
昇圧すべきノードを確実に上げることが可能となる。
1)における高電圧スイッチの構成として、一端が第2
のnMOSトランジスタのソースに接続され他端に第1
のキャパシタとは逆位相のパルス信号が入力される第2
のキャパシタを加え、第1のキャパシタと共に第2のキ
ャパシタも、第4の信号又はCLK2又はCLK3で駆
動されることを特徴とする。 (作用)本発明によれば、上記の構成により、高電圧ス
イッチが昇圧回路を駆動するクロックに同期したクロッ
クで駆動されるため、昇圧電圧の転送効率を最大にでき
る。従って、高電圧スイッチの転送効率を最大にでき、
昇圧すべきノードを確実に上げることが可能となる。
【0021】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。図1は、本発明の第1の実施形
態に係わる不揮発性半導体記憶装置の構成を示すブロッ
ク図である。
形態によって説明する。図1は、本発明の第1の実施形
態に係わる不揮発性半導体記憶装置の構成を示すブロッ
ク図である。
【0022】図中の1はNANDセルをマトリクス状に
配置したメモリセルアレイ、2はデータ書込み/読み出
しのためのセンスアンプ/データラッチ回路の機能を備
えたビット線制御回路、3はアドレス信号をデコードし
メモリセルアレイ1の制御ゲート及び選択ゲートを制御
するロウデコーダ、4はメモリセルアレイ1が形成され
るp型基板(又はp型ウェル)の電位を制御する基板電
位制御回路、5はデータ入出力バッファ、6はアドレス
バッファ、7はカラムデコーダ、8は昇圧回路、9はオ
シレータを示している。
配置したメモリセルアレイ、2はデータ書込み/読み出
しのためのセンスアンプ/データラッチ回路の機能を備
えたビット線制御回路、3はアドレス信号をデコードし
メモリセルアレイ1の制御ゲート及び選択ゲートを制御
するロウデコーダ、4はメモリセルアレイ1が形成され
るp型基板(又はp型ウェル)の電位を制御する基板電
位制御回路、5はデータ入出力バッファ、6はアドレス
バッファ、7はカラムデコーダ、8は昇圧回路、9はオ
シレータを示している。
【0023】昇圧回路8は、発振回路としてのオシレー
タ9から出力される駆動信号に対応して電源電圧を昇圧
して高電圧を発生し、この高電圧をメモリセルアレイ1
の書込み/消去時にビット線制御回路2,ロウデコーダ
3及び基板電位制御回路4に供給するものである。
タ9から出力される駆動信号に対応して電源電圧を昇圧
して高電圧を発生し、この高電圧をメモリセルアレイ1
の書込み/消去時にビット線制御回路2,ロウデコーダ
3及び基板電位制御回路4に供給するものである。
【0024】ここで、ビット線制御回路2,ローデコー
ダ3,基板電位制御回路4などに含まれるチップ内全て
の高電圧スイッチは、転送効率を最大にするため昇圧回
路8を駆動するオシレータ9のクロックで駆動される。
ダ3,基板電位制御回路4などに含まれるチップ内全て
の高電圧スイッチは、転送効率を最大にするため昇圧回
路8を駆動するオシレータ9のクロックで駆動される。
【0025】図2は、本実施形態に係わるこれらの高電
圧スイッチ10と昇圧回路8及びオシレータ9の接続間
系を示したブロック図である。昇圧回路8は単一の入力
クロックCLKで動作する。このクロックは同時にチッ
プ内にある全ての高電圧スイッチ10にも入力され、昇
圧回路8からの電荷転送のタイミングで高電圧スイッチ
10の転送効率が最大になるように構成される。
圧スイッチ10と昇圧回路8及びオシレータ9の接続間
系を示したブロック図である。昇圧回路8は単一の入力
クロックCLKで動作する。このクロックは同時にチッ
プ内にある全ての高電圧スイッチ10にも入力され、昇
圧回路8からの電荷転送のタイミングで高電圧スイッチ
10の転送効率が最大になるように構成される。
【0026】図3〜図6は、高電圧スイッチ10と昇圧
回路8及びオシレータ9の構成を示す回路図である。図
6中の回路SWICH2,PUMP,RINGは、それ
ぞれ図4(b),図5,図3に示された回路である。以
下、それぞれの回路動作を説明する。
回路8及びオシレータ9の構成を示す回路図である。図
6中の回路SWICH2,PUMP,RINGは、それ
ぞれ図4(b),図5,図3に示された回路である。以
下、それぞれの回路動作を説明する。
【0027】図4は、2つの高電圧スイッチの回路図
(a)(b)、及びこれらのブロック図(c)(d)を
示す。図4(a)に示す高電圧スイッチは、ドレインが
昇圧回路の出力端子に接続されたトランジスタ(第1の
nMOSトランジスタ)Qn31 と、ドレインとゲートが
トランジスタQn31 のソースに接続され、ソースがトラ
ンジスタQn31 のゲートに接続されたトランジスタ(第
2のnMOSトランジスタ)Qn33 と、一端がトランジ
スタQn31 のソースに接続された第1のキャパシタC30
と、ドレインが昇圧回路の出力端子に接続され、ゲート
がトランジスタQn31 のゲートに接続された転送トラン
ジスタ(第3のnMOSトランジスタ)Qn32 と、クロ
ックCLKと信号PONを入力しキャパシタC30に与え
る論理ゲートG30と、ドレインがQn31 のゲートに接続
されソースが論理ゲートG30のPON入力端に接続され
たトランジスタQn34 とから構成されている。
(a)(b)、及びこれらのブロック図(c)(d)を
示す。図4(a)に示す高電圧スイッチは、ドレインが
昇圧回路の出力端子に接続されたトランジスタ(第1の
nMOSトランジスタ)Qn31 と、ドレインとゲートが
トランジスタQn31 のソースに接続され、ソースがトラ
ンジスタQn31 のゲートに接続されたトランジスタ(第
2のnMOSトランジスタ)Qn33 と、一端がトランジ
スタQn31 のソースに接続された第1のキャパシタC30
と、ドレインが昇圧回路の出力端子に接続され、ゲート
がトランジスタQn31 のゲートに接続された転送トラン
ジスタ(第3のnMOSトランジスタ)Qn32 と、クロ
ックCLKと信号PONを入力しキャパシタC30に与え
る論理ゲートG30と、ドレインがQn31 のゲートに接続
されソースが論理ゲートG30のPON入力端に接続され
たトランジスタQn34 とから構成されている。
【0028】また、図4(b)に示す高電圧スイッチ
は、同図(a)に示す構成に加え、一端がトランジスタ
Qn31 のゲートに接続された第2のキャパシタC32と、
論理ゲートG30の出力を反転してキャパシタC32に与え
るインバータI30とを設けて構成されている。
は、同図(a)に示す構成に加え、一端がトランジスタ
Qn31 のゲートに接続された第2のキャパシタC32と、
論理ゲートG30の出力を反転してキャパシタC32に与え
るインバータI30とを設けて構成されている。
【0029】高電圧スイッチが選択されない場合、信号
PONは“L”になる。転送トランジスタQn32 のゲー
ト電圧Vgは0Vになるため、昇圧電圧Vppは高電圧ス
イッチの出力Voutに接続されない。
PONは“L”になる。転送トランジスタQn32 のゲー
ト電圧Vgは0Vになるため、昇圧電圧Vppは高電圧ス
イッチの出力Voutに接続されない。
【0030】高電圧スイッチが選択された場合、信号P
ONは“H”になる。ゲート電圧VgはトランジスタQ
n34 を通じてVcc−Vtに充電され、カットオフされ
る。入力クロックCLKによって、ゲート電圧Vgは上
昇しVppを出力Voutに等しくする。
ONは“H”になる。ゲート電圧VgはトランジスタQ
n34 を通じてVcc−Vtに充電され、カットオフされ
る。入力クロックCLKによって、ゲート電圧Vgは上
昇しVppを出力Voutに等しくする。
【0031】選択時の動作を詳しく説明する。まず、高
電圧スイッチの転送効率が昇圧電圧Vppの供給能力で律
速されない場合、例えば高電圧Vppが外部電源の場合に
ついて回路動作を説明する。クロックCLKが“H”の
とき、キャパシタノード電圧Vsは、 Vs=Vg−Vt となる。その後、クロックCLKが“L”になると、こ
のときの電圧Vg’は Vg’=Vs+Vcc−Vt=Vg+Vcc−2Vt になる。再びクロックCLKが“H”になると1周期後
の電圧Vg”は回路(a)のとき Vg”=Vg’+Vcc=Vg+2Vcc−2Vt となる。よって、1周期間に δVg=Vcc−2Vt (回路(a)に対して) δVg=2(Vcc−Vt) (回路(b)に対して) だけ電圧Vgが上昇する。この動作を繰り返して Vg=Vpp+Vt に達すると、転送トランジスタQn32 はVppを完全にV
outに出力することができる。
電圧スイッチの転送効率が昇圧電圧Vppの供給能力で律
速されない場合、例えば高電圧Vppが外部電源の場合に
ついて回路動作を説明する。クロックCLKが“H”の
とき、キャパシタノード電圧Vsは、 Vs=Vg−Vt となる。その後、クロックCLKが“L”になると、こ
のときの電圧Vg’は Vg’=Vs+Vcc−Vt=Vg+Vcc−2Vt になる。再びクロックCLKが“H”になると1周期後
の電圧Vg”は回路(a)のとき Vg”=Vg’+Vcc=Vg+2Vcc−2Vt となる。よって、1周期間に δVg=Vcc−2Vt (回路(a)に対して) δVg=2(Vcc−Vt) (回路(b)に対して) だけ電圧Vgが上昇する。この動作を繰り返して Vg=Vpp+Vt に達すると、転送トランジスタQn32 はVppを完全にV
outに出力することができる。
【0032】図5は、昇圧回路の回路図(a)、動作波
形図(b)、ブロック図(c)である。隣り合うキャパ
シタC41〜C44は互いに逆相のクロックで駆動される。
クロックCLKが“L”のとき、キャパシタC41にトラ
ンジスタQn41 によって充電された電荷はトランジスタ
Qn42 を通じてキャパシタC42に転送される。同様に、
キャパシタC43に蓄えられた電荷はトランジスタQn44
を通じてキャパシタC44に転送される。クロックCLK
が“H”になるとキャパシタC42に蓄えられた電荷はト
ランジスタQn43 を通じてキャパシタC43に、キャパシ
タC44に蓄えられた電荷はトランジスタQn45 を通じて
出力Vppに転送される。同時にキャパシタC41はトラン
ジスタQn41 を通じて充電される。この動作を繰り返し
て出力電圧Vppは上昇していく。
形図(b)、ブロック図(c)である。隣り合うキャパ
シタC41〜C44は互いに逆相のクロックで駆動される。
クロックCLKが“L”のとき、キャパシタC41にトラ
ンジスタQn41 によって充電された電荷はトランジスタ
Qn42 を通じてキャパシタC42に転送される。同様に、
キャパシタC43に蓄えられた電荷はトランジスタQn44
を通じてキャパシタC44に転送される。クロックCLK
が“H”になるとキャパシタC42に蓄えられた電荷はト
ランジスタQn43 を通じてキャパシタC43に、キャパシ
タC44に蓄えられた電荷はトランジスタQn45 を通じて
出力Vppに転送される。同時にキャパシタC41はトラン
ジスタQn41 を通じて充電される。この動作を繰り返し
て出力電圧Vppは上昇していく。
【0033】図3は、リングオシレータの回路図
(a)、ブロック図(b)である。2段のインバータと
NANDゲートを閉ループ接続して構成されている。信
号RNGが“H”になると発振し始めクロックCLKを
出力する。
(a)、ブロック図(b)である。2段のインバータと
NANDゲートを閉ループ接続して構成されている。信
号RNGが“H”になると発振し始めクロックCLKを
出力する。
【0034】図7は、高電圧スイッチ、昇圧回路,オシ
レータの動作波形図である。クロックCLKが“H”の
とき、昇圧回路PUMPと高電圧スイッチSWICH2
は出力への電荷転送を行うタイミングになっており、高
電圧スイッチSWICH2のフィードバック効率と転送
効率は最大にされている。クロックCLKが“L”のと
き、昇圧回路PUMPと高電圧スイッチSWICH2は
それぞれの回路の内部動作期間になっていることが分か
る。 (実施形態2)図8は、本発明の第2の実施形態に係わ
る高電圧スイッチ10,昇圧回路8,オシレータ9の接
続関係を示し、図9,図10,図11は回路構成図をそ
れぞれ示している。
レータの動作波形図である。クロックCLKが“H”の
とき、昇圧回路PUMPと高電圧スイッチSWICH2
は出力への電荷転送を行うタイミングになっており、高
電圧スイッチSWICH2のフィードバック効率と転送
効率は最大にされている。クロックCLKが“L”のと
き、昇圧回路PUMPと高電圧スイッチSWICH2は
それぞれの回路の内部動作期間になっていることが分か
る。 (実施形態2)図8は、本発明の第2の実施形態に係わ
る高電圧スイッチ10,昇圧回路8,オシレータ9の接
続関係を示し、図9,図10,図11は回路構成図をそ
れぞれ示している。
【0035】図11中の高電圧スイッチ10(SWIC
H1又は2),昇圧回路8(PUMP),オシレータ9
(RING)は、それぞれ図4,図9,図10に示され
た回路である。
H1又は2),昇圧回路8(PUMP),オシレータ9
(RING)は、それぞれ図4,図9,図10に示され
た回路である。
【0036】図10に示すオシレータは、6個のインバ
ータI21〜I26と1個のNANDゲートG20を閉ループ
接続し、2段目のインバータI22の出力CLK2と4段
目のインバータI24の出力CLK4からこれらの論理積
である第1の信号φ1と論理和である第2の信号φ2を
作り、かつ1段目のインバータI21の出力CLK1と5
段目のインバータI25の出力CLK5からこれらの論理
積である第3の信号φ3と論理和である第4の信号φ4
を作る。そして、3段目のインバータI23の出力をイン
バータI20を介してクロックCLKとして外部に出力す
るものとなっている。
ータI21〜I26と1個のNANDゲートG20を閉ループ
接続し、2段目のインバータI22の出力CLK2と4段
目のインバータI24の出力CLK4からこれらの論理積
である第1の信号φ1と論理和である第2の信号φ2を
作り、かつ1段目のインバータI21の出力CLK1と5
段目のインバータI25の出力CLK5からこれらの論理
積である第3の信号φ3と論理和である第4の信号φ4
を作る。そして、3段目のインバータI23の出力をイン
バータI20を介してクロックCLKとして外部に出力す
るものとなっている。
【0037】図9に示す昇圧回路は、オシレータで作ら
れた第1〜第4の信号φ1〜φ4nMOSトランジスタ
Qn11,Qn12,Qn13,Qn14,Qn15,Qn16,Qn17,Qn18,Q
n19,Qn20 と、キャパシタC11,C12,C13,C14,C
15,C16と、インバータI11,I12,I13,I14,I1
5,I16とから構成されている。
れた第1〜第4の信号φ1〜φ4nMOSトランジスタ
Qn11,Qn12,Qn13,Qn14,Qn15,Qn16,Qn17,Qn18,Q
n19,Qn20 と、キャパシタC11,C12,C13,C14,C
15,C16と、インバータI11,I12,I13,I14,I1
5,I16とから構成されている。
【0038】図12は、オシレータ9の出力信号φ1〜
φ4とCLK、昇圧回路8の出力電圧Vpp、高電圧スイ
ッチ10の波形を示している。オシレータRINGは入
力信号RNGが“H”になると発振を開始し、クロック
φ1〜φ4とCLKを出力する。ここで、クロックφ
3,φ4は内部ノードN1,N5から、クロックφ1,
φ2は内部ノードN2,N4からそれぞれ取り出された
信号を合成して作られている。
φ4とCLK、昇圧回路8の出力電圧Vpp、高電圧スイ
ッチ10の波形を示している。オシレータRINGは入
力信号RNGが“H”になると発振を開始し、クロック
φ1〜φ4とCLKを出力する。ここで、クロックφ
3,φ4は内部ノードN1,N5から、クロックφ1,
φ2は内部ノードN2,N4からそれぞれ取り出された
信号を合成して作られている。
【0039】昇圧回路PUMPは、クロックφ2が
“L”になるとき、及びφ3が“L”になるときに出力
Vppに電荷を転送する。このため、高電圧スイッチSW
ICH1又は2は、オシレータRINGの内部ノードN
2から取られた信号CLKが用いられている。こうし
て、昇圧回路と高電圧スイッチは同期がとられ、昇圧時
間を最短にできる。なお、クロックCLKの取り出し口
は、ノードN1,φ2でもよい。
“L”になるとき、及びφ3が“L”になるときに出力
Vppに電荷を転送する。このため、高電圧スイッチSW
ICH1又は2は、オシレータRINGの内部ノードN
2から取られた信号CLKが用いられている。こうし
て、昇圧回路と高電圧スイッチは同期がとられ、昇圧時
間を最短にできる。なお、クロックCLKの取り出し口
は、ノードN1,φ2でもよい。
【0040】このように本実施形態では、高電圧スイッ
チを昇圧回路を駆動するクロックに同期したクロックで
駆動できるため、昇圧回路の出力端子をセルアレイ内の
所定ノードの負荷容量を小さい抵抗で接続できる。その
結果、昇圧電圧転送効率を最大にでき、昇圧時間を最短
にできる。なお、本発明は上述した各実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
チを昇圧回路を駆動するクロックに同期したクロックで
駆動できるため、昇圧回路の出力端子をセルアレイ内の
所定ノードの負荷容量を小さい抵抗で接続できる。その
結果、昇圧電圧転送効率を最大にでき、昇圧時間を最短
にできる。なお、本発明は上述した各実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
【0041】
【発明の効果】以上詳述したように本発明によれば、高
電圧スイッチと昇圧回路を駆動するクロックを同期させ
ることにより、昇圧電圧の転送効率を最大にでき、昇圧
時間を最短にすることが可能となる。
電圧スイッチと昇圧回路を駆動するクロックを同期させ
ることにより、昇圧電圧の転送効率を最大にでき、昇圧
時間を最短にすることが可能となる。
【図1】第1の実施形態に係わる不揮発性半導体記憶装
置を示すブロック図。
置を示すブロック図。
【図2】第1の実施形態における高電圧スイッチと昇圧
回路及びオシレータの接続間系を示すブロック図。
回路及びオシレータの接続間系を示すブロック図。
【図3】リングオシレータの構成を示すブロック図と回
路構成図。
路構成図。
【図4】2つの高電圧スイッチを示す回路構成図とブロ
ック図。
ック図。
【図5】昇圧回路の回路構成図とブロック図及び動作波
形図。
形図。
【図6】オンチップで高電圧を発生する昇圧回路を示す
ブロック図。
ブロック図。
【図7】高電圧スイッチ、昇圧回路,オシレータの動作
波形図。
波形図。
【図8】第2の実施形態における高電圧スイッチ,昇圧
回路及びオシレータの接続関係を示すブロック図。
回路及びオシレータの接続関係を示すブロック図。
【図9】昇圧回路の構成を示すブロック図と回路構成
図。
図。
【図10】オシレータの構成を示すブロック図と回路構
成図。
成図。
【図11】高電圧スイッチ,昇圧回路及びオシレータの
接続関係を示すブロック図。
接続関係を示すブロック図。
【図12】オシレータの出力信号とCLK、昇圧回路の
出力電圧Vpp、高電圧スイッチの波形を示す図。
出力電圧Vpp、高電圧スイッチの波形を示す図。
【図13】メモリセルアレイにおける1つのNANDセ
ル部分の平面図と等価回路図。
ル部分の平面図と等価回路図。
【図14】図13(a)のA−A’線及びB−B’線の
矢視断面図。
矢視断面図。
【図15】メモリセルアレイの等価回路図。
1…メモリセルアレイ 2…ビット線制御回路 3…ロウデコーダ 4…基板電位制御回路 5…データ入出力バッファ 6…アドレスバッファ 7…カラムデコーダ 8…昇圧回路 9…オシレータ 10…高電圧スイッチ
Claims (3)
- 【請求項1】複数段のインバータを閉ループ接続し、2
段目のインバータの出力CLK2と4段目のインバータ
の出力CLK4からこれらの論理積である第1の信号と
論理和である第2の信号を作り、かつ1段目のインバー
タの出力CLK1と5段目のインバータの出力CLK5
からこれらの論理積である第3の信号と論理和である第
4の信号を作るオシレータ回路と、このオシレータ回路
で作られた第1〜第4の信号で駆動される昇圧回路と、
この昇圧回路の出力を所定の回路に選択的に印加する高
電圧スイッチとを備えた不揮発性半導体記憶装置であっ
て、 前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第1のnMOSトランジスタと、ドレ
インとゲートが第1のnMOSトランジスタのソースに
接続され、ソースが第1のnMOSトランジスタのゲー
トに接続された第2のnMOSトランジスタと、一端が
第1のnMOSトランジスタのソースに接続され他端に
パルス信号が入力されるキャパシタと、ドレインが前記
昇圧回路の出力端子に接続され、ゲートが第1のnMO
Sトランジスタのゲートに接続された第3のnMOSト
ランジスタとからなり、 前記キャパシタは、第4の信号又はCLK2又はCLK
3で駆動されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項2】所定の駆動信号で駆動されて入力電圧を昇
圧する昇圧回路と、この昇圧回路の出力を所定の回路に
選択的に印加する高電圧スイッチとを備えた不揮発性半
導体記憶装置であって、 前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第1のnMOSトランジスタと、ドレ
インとゲートが第1のnMOSトランジスタのソースに
接続され、ソースが第1のnMOSトランジスタのゲー
トに接続された第2のnMOSトランジスタと、一端が
第1のnMOSトランジスタのソースに接続され他端に
パルス信号が入力される第1のキャパシタと、一端が第
2のnMOSトランジスタのソースに接続され他端に第
1のキャパシタとは逆位相のパルス信号が入力される第
2のキャパシタと、ドレインが前記昇圧回路の出力端子
に接続され、ゲートが第1のnMOSトランジスタのゲ
ートに接続された第3のnMOSトランジスタとからな
り、 第1及び第2のキャパシタは、前記昇圧回路の駆動信号
で駆動されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項3】複数段のインバータを閉ループ接続し、2
段目のインバータの出力CLK2と4段目のインバータ
の出力CLK4からこれらの論理積である第1の信号と
論理和である第2の信号を作り、かつ1段目のインバー
タの出力CLK1と5段目のインバータの出力CLK5
からこれらの論理積である第3の信号と論理和である第
4の信号を作るオシレータ回路と、このオシレータ回路
で作られた第1〜第4の信号で駆動される昇圧回路と、
この昇圧回路の出力を所定の回路に選択的に印加する高
電圧スイッチとを備えた不揮発性半導体記憶装置であっ
て、 前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第1のnMOSトランジスタと、ドレ
インとゲートが第1のnMOSトランジスタのソースに
接続され、ソースが第1のnMOSトランジスタのゲー
トに接続された第2のnMOSトランジスタと、一端が
第1のnMOSトランジスタのソースに接続され他端に
パルス信号が入力される第1のキャパシタと、ドレイン
が前記昇圧回路の出力端子に接続され、ゲートが第1の
nMOSトランジスタのゲートに接続された第3のnM
OSトランジスタとからなり、 第1及び第2のキャパシタは、第4の信号又はCLK2
又はCLK3で駆動されることを特徴とする不揮発性半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11149996A JPH09297997A (ja) | 1996-05-02 | 1996-05-02 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11149996A JPH09297997A (ja) | 1996-05-02 | 1996-05-02 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09297997A true JPH09297997A (ja) | 1997-11-18 |
Family
ID=14562853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11149996A Abandoned JPH09297997A (ja) | 1996-05-02 | 1996-05-02 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09297997A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100301051B1 (ko) * | 1998-12-03 | 2001-09-06 | 윤종용 | 효율이높은전압펌핑회로 |
US6762959B2 (en) | 2001-08-28 | 2004-07-13 | Samsung Electronics Co., Ltd. | Low-power nonvolatile semiconductor memory device |
JP2006277916A (ja) * | 2005-03-25 | 2006-10-12 | Hynix Semiconductor Inc | 不揮発性メモリ装置の高電圧スイッチ回路 |
US7567118B2 (en) | 2004-03-31 | 2009-07-28 | Panasonic Corporation | Booster circuit |
WO2009145872A1 (en) * | 2008-05-27 | 2009-12-03 | Analog Devices, Inc. | Voltage boost circuit without device overstress |
JP2018011498A (ja) * | 2016-07-14 | 2018-01-18 | イーメモリー テクノロジー インコーポレイテッド | チャージポンプ装置 |
US10290329B2 (en) | 2016-07-14 | 2019-05-14 | Ememory Technology Inc. | Charge pump apparatus |
CN110648697A (zh) * | 2018-06-27 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 选择电路、用于存储器存储系统的防闩锁电路及方法 |
-
1996
- 1996-05-02 JP JP11149996A patent/JPH09297997A/ja not_active Abandoned
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100301051B1 (ko) * | 1998-12-03 | 2001-09-06 | 윤종용 | 효율이높은전압펌핑회로 |
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KR100453853B1 (ko) * | 2001-08-28 | 2004-10-20 | 삼성전자주식회사 | 저전압 불 휘발성 반도체 메모리 장치 및 그것의 독출 방법 |
US7567118B2 (en) | 2004-03-31 | 2009-07-28 | Panasonic Corporation | Booster circuit |
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WO2009145872A1 (en) * | 2008-05-27 | 2009-12-03 | Analog Devices, Inc. | Voltage boost circuit without device overstress |
US8253477B2 (en) | 2008-05-27 | 2012-08-28 | Analog Devices, Inc. | Voltage boost circuit without device overstress |
JP2018011498A (ja) * | 2016-07-14 | 2018-01-18 | イーメモリー テクノロジー インコーポレイテッド | チャージポンプ装置 |
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CN110648697A (zh) * | 2018-06-27 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 选择电路、用于存储器存储系统的防闩锁电路及方法 |
US11145335B2 (en) | 2018-06-27 | 2021-10-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Latch-up prevention circuit for memory storage system |
CN110648697B (zh) * | 2018-06-27 | 2021-12-31 | 台湾积体电路制造股份有限公司 | 选择电路、用于存储器存储系统的防闩锁电路及方法 |
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