JPH09297997A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09297997A JPH09297997A JP11149996A JP11149996A JPH09297997A JP H09297997 A JPH09297997 A JP H09297997A JP 11149996 A JP11149996 A JP 11149996A JP 11149996 A JP11149996 A JP 11149996A JP H09297997 A JPH09297997 A JP H09297997A
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- circuit
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Abstract
(57)【要約】
【課題】 昇圧回路と高電圧スイッチを備えたＥＥＰＲ
ＯＭにおいて、高電圧スイッチの転送効率を最大にで
き、昇圧すべきノードを確実に上げる。 【解決手段】 複数段のインバータを閉ループ接続し、
各々のインバータの出力から第１〜第４の信号を作るオ
シレータ回路９、第１〜第４の信号で駆動される昇圧回
路８、昇圧回路８の出力をメモリセルアレイに選択的に
印加する高電圧スイッチ１０を備えたＥＥＰＲＯＭであ
り、スイッチ１０は、ドレインが回路８の出力端子に接
続された第１のｎＭＯＳと、ドレインとゲートが第１の
ｎＭＯＳのソースに接続され、ソースが第１のｎＭＯＳ
のゲートに接続された第２のｎＭＯＳと、一端が第１の
ｎＭＯＳのソースに接続され他端にパルス信号が入力さ
れるキャパシタと、ドレインが回路８の出力端子に接続
され、ゲートが第１のｎＭＯＳのゲートに接続された第
３のｎＭＯＳからなり、キャパシタを第４の信号で駆動
する。
ＯＭにおいて、高電圧スイッチの転送効率を最大にで
き、昇圧すべきノードを確実に上げる。 【解決手段】 複数段のインバータを閉ループ接続し、
各々のインバータの出力から第１〜第４の信号を作るオ
シレータ回路９、第１〜第４の信号で駆動される昇圧回
路８、昇圧回路８の出力をメモリセルアレイに選択的に
印加する高電圧スイッチ１０を備えたＥＥＰＲＯＭであ
り、スイッチ１０は、ドレインが回路８の出力端子に接
続された第１のｎＭＯＳと、ドレインとゲートが第１の
ｎＭＯＳのソースに接続され、ソースが第１のｎＭＯＳ
のゲートに接続された第２のｎＭＯＳと、一端が第１の
ｎＭＯＳのソースに接続され他端にパルス信号が入力さ
れるキャパシタと、ドレインが回路８の出力端子に接続
され、ゲートが第１のｎＭＯＳのゲートに接続された第
３のｎＭＯＳからなり、キャパシタを第４の信号で駆動
する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特に昇圧回路の出力を各部に選択的に
印加する高電圧スイッチの改良をはかった不揮発性半導
体記憶装置に関する。
憶装置に係わり、特に昇圧回路の出力を各部に選択的に
印加する高電圧スイッチの改良をはかった不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】近年、計算機を用いる種々の分野では、
電気的に書替え可能な不揮発性半導体記憶装置（以下、
ＥＥＰＲＯＭという）が広く用いられている。ＥＥＰＲ
ＯＭは通常、書込み／消去時に必要な高電圧を発生する
昇圧回路を備え、例えばＶcc＝５Ｖの如き単一電源で書
込み／消去可能となっている。この種のＥＥＰＲＯＭと
しては、例えばＮＡＮＤ型ＥＥＰＲＯＭがある。このＮ
ＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセルが互いに隣
接するソース，ドレインを共有する形で直列接続して一
単位のＮＡＮＤセルが形成されており、複数のＮＡＮＤ
セルがマトリクス状に配置されたものがビット線に接続
されて構成される。
電気的に書替え可能な不揮発性半導体記憶装置（以下、
ＥＥＰＲＯＭという）が広く用いられている。ＥＥＰＲ
ＯＭは通常、書込み／消去時に必要な高電圧を発生する
昇圧回路を備え、例えばＶcc＝５Ｖの如き単一電源で書
込み／消去可能となっている。この種のＥＥＰＲＯＭと
しては、例えばＮＡＮＤ型ＥＥＰＲＯＭがある。このＮ
ＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセルが互いに隣
接するソース，ドレインを共有する形で直列接続して一
単位のＮＡＮＤセルが形成されており、複数のＮＡＮＤ
セルがマトリクス状に配置されたものがビット線に接続
されて構成される。
【０００３】図１３（ａ）はメモリセルアレイにおける
１つのＮＡＮＤセル部分の平面図であり、図１３（ｂ）
はその等価回路図である。図１４（ａ）（ｂ）は各々図
１３（ａ）のＡ−Ａ’線及びＢ−Ｂ’線の矢視断面図で
ある。素子分離酸化膜１２で囲まれたｐ型シリコン基板
（又はｐ型ウェル）１１に、複数のＮＡＮＤセルからな
るメモリセルアレイが形成されている。
１つのＮＡＮＤセル部分の平面図であり、図１３（ｂ）
はその等価回路図である。図１４（ａ）（ｂ）は各々図
１３（ａ）のＡ−Ａ’線及びＢ−Ｂ’線の矢視断面図で
ある。素子分離酸化膜１２で囲まれたｐ型シリコン基板
（又はｐ型ウェル）１１に、複数のＮＡＮＤセルからな
るメモリセルアレイが形成されている。
【０００４】各メモリセルは、浮遊ゲート（電荷蓄積
層）と制御ゲートが蓄積されたＦＥＴ−ＭＯＳ構造を有
する。具体的には、選択的に複数のｎ型拡散層１９を有
するｐ型シリコン基板１１上の各ｎ型拡散層１９間にト
ンネル絶縁膜１３を介して浮遊ゲート１４（１４1 〜１
４8 ）が形成され、この浮遊ゲート１４上にゲート絶縁
膜１５を介して制御ゲート１６（１６1 〜１６8 ）が形
成されている。各メモリセルは、互いに隣接するソース
・ドレインとしてのｎ型拡散層１９を共用する形で直列
接続されている。
層）と制御ゲートが蓄積されたＦＥＴ−ＭＯＳ構造を有
する。具体的には、選択的に複数のｎ型拡散層１９を有
するｐ型シリコン基板１１上の各ｎ型拡散層１９間にト
ンネル絶縁膜１３を介して浮遊ゲート１４（１４1 〜１
４8 ）が形成され、この浮遊ゲート１４上にゲート絶縁
膜１５を介して制御ゲート１６（１６1 〜１６8 ）が形
成されている。各メモリセルは、互いに隣接するソース
・ドレインとしてのｎ型拡散層１９を共用する形で直列
接続されている。
【０００５】ＮＡＮＤセルは、ドレイン側，ソース側に
それぞれメモリセルの浮遊ゲート１４，制御ゲート１６
と同時に形成された選択ゲート１４9 ，１６9 及び１４
10，１６10を有している。素子形成された基板１１上は
ＣＶＤ酸化膜１７により覆われ、ＣＶＤ酸化膜１７上に
ビット線１８が配設されている。ビット線１８はＮＡＮ
Ｄセルの一端のドレイン側拡散層１９にコンタクトして
いる。
それぞれメモリセルの浮遊ゲート１４，制御ゲート１６
と同時に形成された選択ゲート１４9 ，１６9 及び１４
10，１６10を有している。素子形成された基板１１上は
ＣＶＤ酸化膜１７により覆われ、ＣＶＤ酸化膜１７上に
ビット線１８が配設されている。ビット線１８はＮＡＮ
Ｄセルの一端のドレイン側拡散層１９にコンタクトして
いる。
【０００６】行方向に並ぶＮＡＮＤセルの制御ゲート１
６は、共通に制御ゲート線ＣＧ１〜ＣＧ８として配設さ
れている。これら制御ゲート線ＣＧ１〜ＣＧ８はワード
線となる。選択ゲート１４9 ，１６9 及び１４10，１６
10もそれぞれ行方向に連続的に選択ゲートＳＧ１，ＳＧ
２として配設されている。
６は、共通に制御ゲート線ＣＧ１〜ＣＧ８として配設さ
れている。これら制御ゲート線ＣＧ１〜ＣＧ８はワード
線となる。選択ゲート１４9 ，１６9 及び１４10，１６
10もそれぞれ行方向に連続的に選択ゲートＳＧ１，ＳＧ
２として配設されている。
【０００７】図１５は、このようなＮＡＮＤセルがマト
リクス配置されたメモリセルアレイの等価回路を示す図
である。このようなＮＡＮＤ型ＥＥＰＲＯＭのデータ書
込み／消去の動作は次の通りでる。ＥＥＰＲＯＭでは、
書込み／消去時にはメモリセルに電源電圧より高い電圧
をトンネル電流などによって電荷蓄積層の電荷量をコン
トロールしてデータを記憶させる。
リクス配置されたメモリセルアレイの等価回路を示す図
である。このようなＮＡＮＤ型ＥＥＰＲＯＭのデータ書
込み／消去の動作は次の通りでる。ＥＥＰＲＯＭでは、
書込み／消去時にはメモリセルに電源電圧より高い電圧
をトンネル電流などによって電荷蓄積層の電荷量をコン
トロールしてデータを記憶させる。
【０００８】データ書込みは、ビット線から最も離れた
位置のメモリセルから順に行われる。選択されたメモリ
セルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）が印
加され、それよりビット線側にあるメモリセルの制御ゲ
ート及び選択ゲートには中間電位Ｖppm （＝１０Ｖ程
度）を印加し、ビット線にはデータに応じて０Ｖ又は中
間電位を与える。
位置のメモリセルから順に行われる。選択されたメモリ
セルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）が印
加され、それよりビット線側にあるメモリセルの制御ゲ
ート及び選択ゲートには中間電位Ｖppm （＝１０Ｖ程
度）を印加し、ビット線にはデータに応じて０Ｖ又は中
間電位を与える。
【０００９】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を、例えば“１”とする。ビット線に中間電位が
与えられた時は電子注入が起こらず、従ってしきい値は
変化せず、負に止まる。この状態は“０”である。
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を、例えば“１”とする。ビット線に中間電位が
与えられた時は電子注入が起こらず、従ってしきい値は
変化せず、負に止まる。この状態は“０”である。
【００１０】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート，選択ゲートを０Ｖとし、ビット線及びソース線を
浮遊状態として、ｐ型ウェルに高電圧２０Ｖを印加す
る。これにより、全てのメモリセルで浮遊ゲートの電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート，選択ゲートを０Ｖとし、ビット線及びソース線を
浮遊状態として、ｐ型ウェルに高電圧２０Ｖを印加す
る。これにより、全てのメモリセルで浮遊ゲートの電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
【００１１】このようにして、ＥＥＰＲＯＭではデータ
書換えのために電源電圧よりも高い電圧Ｖppが必要とな
る。このため、図５（ａ）に示すような、J.F.Dickson
により発明されたオンチップで高電圧を発生する昇圧回
路が広く用いられている（IEEE J.Solid-State Circuet
s, vol.SC-11,pp.374-378,Jun 1976）。この回路は、図
５（ｂ）で示すようなクロックφによって駆動される。
書換えのために電源電圧よりも高い電圧Ｖppが必要とな
る。このため、図５（ａ）に示すような、J.F.Dickson
により発明されたオンチップで高電圧を発生する昇圧回
路が広く用いられている（IEEE J.Solid-State Circuet
s, vol.SC-11,pp.374-378,Jun 1976）。この回路は、図
５（ｂ）で示すようなクロックφによって駆動される。
【００１２】図５（ａ）に示すように、昇圧用キャパシ
タＣ41〜Ｃ44は隣同士互いに逆位相のクロックを入力
し、トランジスタＱn41 によって入力される電荷はキャ
パシタＣ41から右側に順に転送されていき、出力電圧Ｖ
ppは図５（ｂ）で示されるように上昇していく。
タＣ41〜Ｃ44は隣同士互いに逆位相のクロックを入力
し、トランジスタＱn41 によって入力される電荷はキャ
パシタＣ41から右側に順に転送されていき、出力電圧Ｖ
ppは図５（ｂ）で示されるように上昇していく。
【００１３】また、図９は渥美らによって（IEEE JOUNA
L OF SOLID-STATE CIRCUITS,VOL.29,NO.4,pp.461-APRIL
1994 ）で示された４相クロックφ１〜φ４で駆動する
昇圧回路である。この回路は、Dickson のオリジナルの
昇圧回路に比べ転送効率が良いが、図１２中に示す複雑
なクロックφ１〜φ４を必要とする。
L OF SOLID-STATE CIRCUITS,VOL.29,NO.4,pp.461-APRIL
1994 ）で示された４相クロックφ１〜φ４で駆動する
昇圧回路である。この回路は、Dickson のオリジナルの
昇圧回路に比べ転送効率が良いが、図１２中に示す複雑
なクロックφ１〜φ４を必要とする。
【００１４】昇圧回路の出力電圧は書換え時にメモリセ
ルのワード線やビット線又はウェルに選択的に印加しな
ければならないため、高電圧スイッチが必要になる。Dh
amらは（ISSCC DIGEST OF TECHNICAL PAPERS,pp.166-16
7,1983）において、またDonaldson らは ISSCC DIGEST
OF TECHNICAL PAPERS,pp.168-169,1983 ）において、ｎ
ＭＯＳのみを用いた高電圧スイッチについて述べてい
る。これらの高電圧スイッチは、クロックを入力するこ
とによって高電圧Ｖppから（Ｖpp＋α）を発生し、これ
をゲート電圧とすることでＶppを転送する。
ルのワード線やビット線又はウェルに選択的に印加しな
ければならないため、高電圧スイッチが必要になる。Dh
amらは（ISSCC DIGEST OF TECHNICAL PAPERS,pp.166-16
7,1983）において、またDonaldson らは ISSCC DIGEST
OF TECHNICAL PAPERS,pp.168-169,1983 ）において、ｎ
ＭＯＳのみを用いた高電圧スイッチについて述べてい
る。これらの高電圧スイッチは、クロックを入力するこ
とによって高電圧Ｖppから（Ｖpp＋α）を発生し、これ
をゲート電圧とすることでＶppを転送する。
【００１５】昇圧回路は、駆動されるクロックに同期し
て出力に対する電荷の転送を行う期間と行わない期間を
繰り返しながら昇圧していく。高電圧スイッチもまた、
駆動クロックに応じて転送効率を変化させながら電荷の
転送を行う。従って、高電圧スイッチの転送効率はそれ
を駆動するクロックと昇圧回路のそれの位相差に依存す
るため、昇圧すべきノードを十分に上げられないという
問題があった。
て出力に対する電荷の転送を行う期間と行わない期間を
繰り返しながら昇圧していく。高電圧スイッチもまた、
駆動クロックに応じて転送効率を変化させながら電荷の
転送を行う。従って、高電圧スイッチの転送効率はそれ
を駆動するクロックと昇圧回路のそれの位相差に依存す
るため、昇圧すべきノードを十分に上げられないという
問題があった。
【００１６】
【発明が解決しようとする課題】このように従来、昇圧
回路及び高電圧スイッチを備えた不揮発性半導体記憶装
置においては、高電圧スイッチの転送効率がそれを駆動
するクロックと昇圧回路のそれの位相差に依存するた
め、昇圧すべきノードを十分に上げられないという問題
があった。
回路及び高電圧スイッチを備えた不揮発性半導体記憶装
置においては、高電圧スイッチの転送効率がそれを駆動
するクロックと昇圧回路のそれの位相差に依存するた
め、昇圧すべきノードを十分に上げられないという問題
があった。
【００１７】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、高電圧スイッチの転送
効率を最大にでき、昇圧すべきノードを確実に上げるこ
とのできる、昇圧回路と高電圧スイッチを備えた不揮発
性半導体記憶装置を提供することにある。
ので、その目的とするところは、高電圧スイッチの転送
効率を最大にでき、昇圧すべきノードを確実に上げるこ
とのできる、昇圧回路と高電圧スイッチを備えた不揮発
性半導体記憶装置を提供することにある。
【００１８】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
複数段のインバータを閉ループ接続し、２段目のインバ
ータの出力ＣＬＫ２と４段目のインバータの出力ＣＬＫ
４からこれらの論理積である第１の信号と論理和である
第２の信号を作り、かつ１段目のインバータの出力ＣＬ
Ｋ１と５段目のインバータの出力ＣＬＫ５からこれらの
論理積である第３の信号と論理和である第４の信号を作
るオシレータ回路と、このオシレータ回路で作られる第
１〜第４の信号で駆動される昇圧回路と、この昇圧回路
の出力を所定の回路に選択的に印加する高電圧スイッチ
とを備えた不揮発性半導体記憶装置であって、前記高電
圧スイッチは、ドレインが前記昇圧回路の出力端子に接
続された第１のｎＭＯＳトランジスタと、ドレインとゲ
ートが第１のｎＭＯＳトランジスタのソースに接続さ
れ、ソースが第１のｎＭＯＳトランジスタのゲートに接
続された第２のｎＭＯＳトランジスタと、一端が第１の
ｎＭＯＳトランジスタのソースに接続され他端にパルス
信号が入力される第１のキャパシタと、ドレインが前記
昇圧回路の出力端子に接続され、ゲートが第１のｎＭＯ
Ｓトランジスタのゲートに接続された第３のｎＭＯＳト
ランジスタとからなり、第１のキャパシタは、第４の信
号又はＣＬＫ２又はＣＬＫ３で駆動されることを特徴と
する。
な構成を採用している。即ち、本発明（請求項１）は、
複数段のインバータを閉ループ接続し、２段目のインバ
ータの出力ＣＬＫ２と４段目のインバータの出力ＣＬＫ
４からこれらの論理積である第１の信号と論理和である
第２の信号を作り、かつ１段目のインバータの出力ＣＬ
Ｋ１と５段目のインバータの出力ＣＬＫ５からこれらの
論理積である第３の信号と論理和である第４の信号を作
るオシレータ回路と、このオシレータ回路で作られる第
１〜第４の信号で駆動される昇圧回路と、この昇圧回路
の出力を所定の回路に選択的に印加する高電圧スイッチ
とを備えた不揮発性半導体記憶装置であって、前記高電
圧スイッチは、ドレインが前記昇圧回路の出力端子に接
続された第１のｎＭＯＳトランジスタと、ドレインとゲ
ートが第１のｎＭＯＳトランジスタのソースに接続さ
れ、ソースが第１のｎＭＯＳトランジスタのゲートに接
続された第２のｎＭＯＳトランジスタと、一端が第１の
ｎＭＯＳトランジスタのソースに接続され他端にパルス
信号が入力される第１のキャパシタと、ドレインが前記
昇圧回路の出力端子に接続され、ゲートが第１のｎＭＯ
Ｓトランジスタのゲートに接続された第３のｎＭＯＳト
ランジスタとからなり、第１のキャパシタは、第４の信
号又はＣＬＫ２又はＣＬＫ３で駆動されることを特徴と
する。
【００１９】また、本発明（請求項２）は、所定の駆動
信号で駆動されて入力電圧を昇圧する昇圧回路と、この
昇圧回路の出力を所定の回路に選択的に印加する高電圧
スイッチとを備えた不揮発性半導体記憶装置であって、
前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第１のｎＭＯＳトランジスタと、ドレ
インとゲートが第１のｎＭＯＳトランジスタのソースに
接続され、ソースが第１のｎＭＯＳトランジスタのゲー
トに接続された第２のｎＭＯＳトランジスタと、一端が
第１のｎＭＯＳトランジスタのソースに接続され他端に
パルス信号が入力される第１のキャパシタと、一端が第
２のｎＭＯＳトランジスタのソースに接続され他端に第
１のキャパシタとは逆位相のパルス信号が入力される第
２のキャパシタと、ドレインが前記昇圧回路の出力端子
に接続され、ゲートが第１のｎＭＯＳトランジスタのゲ
ートに接続された第３のｎＭＯＳトランジスタとからな
り、第１及び第２のキャパシタは、前記昇圧回路の駆動
信号で駆動されることを特徴とする。
信号で駆動されて入力電圧を昇圧する昇圧回路と、この
昇圧回路の出力を所定の回路に選択的に印加する高電圧
スイッチとを備えた不揮発性半導体記憶装置であって、
前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第１のｎＭＯＳトランジスタと、ドレ
インとゲートが第１のｎＭＯＳトランジスタのソースに
接続され、ソースが第１のｎＭＯＳトランジスタのゲー
トに接続された第２のｎＭＯＳトランジスタと、一端が
第１のｎＭＯＳトランジスタのソースに接続され他端に
パルス信号が入力される第１のキャパシタと、一端が第
２のｎＭＯＳトランジスタのソースに接続され他端に第
１のキャパシタとは逆位相のパルス信号が入力される第
２のキャパシタと、ドレインが前記昇圧回路の出力端子
に接続され、ゲートが第１のｎＭＯＳトランジスタのゲ
ートに接続された第３のｎＭＯＳトランジスタとからな
り、第１及び第２のキャパシタは、前記昇圧回路の駆動
信号で駆動されることを特徴とする。
【００２０】また、本発明（請求項３）は、（請求項
１）における高電圧スイッチの構成として、一端が第２
のｎＭＯＳトランジスタのソースに接続され他端に第１
のキャパシタとは逆位相のパルス信号が入力される第２
のキャパシタを加え、第１のキャパシタと共に第２のキ
ャパシタも、第４の信号又はＣＬＫ２又はＣＬＫ３で駆
動されることを特徴とする。 （作用）本発明によれば、上記の構成により、高電圧ス
イッチが昇圧回路を駆動するクロックに同期したクロッ
クで駆動されるため、昇圧電圧の転送効率を最大にでき
る。従って、高電圧スイッチの転送効率を最大にでき、
昇圧すべきノードを確実に上げることが可能となる。
１）における高電圧スイッチの構成として、一端が第２
のｎＭＯＳトランジスタのソースに接続され他端に第１
のキャパシタとは逆位相のパルス信号が入力される第２
のキャパシタを加え、第１のキャパシタと共に第２のキ
ャパシタも、第４の信号又はＣＬＫ２又はＣＬＫ３で駆
動されることを特徴とする。 （作用）本発明によれば、上記の構成により、高電圧ス
イッチが昇圧回路を駆動するクロックに同期したクロッ
クで駆動されるため、昇圧電圧の転送効率を最大にでき
る。従って、高電圧スイッチの転送効率を最大にでき、
昇圧すべきノードを確実に上げることが可能となる。
【００２１】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。図１は、本発明の第１の実施形
態に係わる不揮発性半導体記憶装置の構成を示すブロッ
ク図である。
形態によって説明する。図１は、本発明の第１の実施形
態に係わる不揮発性半導体記憶装置の構成を示すブロッ
ク図である。
【００２２】図中の１はＮＡＮＤセルをマトリクス状に
配置したメモリセルアレイ、２はデータ書込み／読み出
しのためのセンスアンプ／データラッチ回路の機能を備
えたビット線制御回路、３はアドレス信号をデコードし
メモリセルアレイ１の制御ゲート及び選択ゲートを制御
するロウデコーダ、４はメモリセルアレイ１が形成され
るｐ型基板（又はｐ型ウェル）の電位を制御する基板電
位制御回路、５はデータ入出力バッファ、６はアドレス
バッファ、７はカラムデコーダ、８は昇圧回路、９はオ
シレータを示している。
配置したメモリセルアレイ、２はデータ書込み／読み出
しのためのセンスアンプ／データラッチ回路の機能を備
えたビット線制御回路、３はアドレス信号をデコードし
メモリセルアレイ１の制御ゲート及び選択ゲートを制御
するロウデコーダ、４はメモリセルアレイ１が形成され
るｐ型基板（又はｐ型ウェル）の電位を制御する基板電
位制御回路、５はデータ入出力バッファ、６はアドレス
バッファ、７はカラムデコーダ、８は昇圧回路、９はオ
シレータを示している。
【００２３】昇圧回路８は、発振回路としてのオシレー
タ９から出力される駆動信号に対応して電源電圧を昇圧
して高電圧を発生し、この高電圧をメモリセルアレイ１
の書込み／消去時にビット線制御回路２，ロウデコーダ
３及び基板電位制御回路４に供給するものである。
タ９から出力される駆動信号に対応して電源電圧を昇圧
して高電圧を発生し、この高電圧をメモリセルアレイ１
の書込み／消去時にビット線制御回路２，ロウデコーダ
３及び基板電位制御回路４に供給するものである。
【００２４】ここで、ビット線制御回路２，ローデコー
ダ３，基板電位制御回路４などに含まれるチップ内全て
の高電圧スイッチは、転送効率を最大にするため昇圧回
路８を駆動するオシレータ９のクロックで駆動される。
ダ３，基板電位制御回路４などに含まれるチップ内全て
の高電圧スイッチは、転送効率を最大にするため昇圧回
路８を駆動するオシレータ９のクロックで駆動される。
【００２５】図２は、本実施形態に係わるこれらの高電
圧スイッチ１０と昇圧回路８及びオシレータ９の接続間
系を示したブロック図である。昇圧回路８は単一の入力
クロックＣＬＫで動作する。このクロックは同時にチッ
プ内にある全ての高電圧スイッチ１０にも入力され、昇
圧回路８からの電荷転送のタイミングで高電圧スイッチ
１０の転送効率が最大になるように構成される。
圧スイッチ１０と昇圧回路８及びオシレータ９の接続間
系を示したブロック図である。昇圧回路８は単一の入力
クロックＣＬＫで動作する。このクロックは同時にチッ
プ内にある全ての高電圧スイッチ１０にも入力され、昇
圧回路８からの電荷転送のタイミングで高電圧スイッチ
１０の転送効率が最大になるように構成される。
【００２６】図３〜図６は、高電圧スイッチ１０と昇圧
回路８及びオシレータ９の構成を示す回路図である。図
６中の回路ＳＷＩＣＨ２，ＰＵＭＰ，ＲＩＮＧは、それ
ぞれ図４（ｂ），図５，図３に示された回路である。以
下、それぞれの回路動作を説明する。
回路８及びオシレータ９の構成を示す回路図である。図
６中の回路ＳＷＩＣＨ２，ＰＵＭＰ，ＲＩＮＧは、それ
ぞれ図４（ｂ），図５，図３に示された回路である。以
下、それぞれの回路動作を説明する。
【００２７】図４は、２つの高電圧スイッチの回路図
（ａ）（ｂ）、及びこれらのブロック図（ｃ）（ｄ）を
示す。図４（ａ）に示す高電圧スイッチは、ドレインが
昇圧回路の出力端子に接続されたトランジスタ（第１の
ｎＭＯＳトランジスタ）Ｑn31 と、ドレインとゲートが
トランジスタＱn31 のソースに接続され、ソースがトラ
ンジスタＱn31 のゲートに接続されたトランジスタ（第
２のｎＭＯＳトランジスタ）Ｑn33 と、一端がトランジ
スタＱn31 のソースに接続された第１のキャパシタＣ30
と、ドレインが昇圧回路の出力端子に接続され、ゲート
がトランジスタＱn31 のゲートに接続された転送トラン
ジスタ（第３のｎＭＯＳトランジスタ）Ｑn32 と、クロ
ックＣＬＫと信号ＰＯＮを入力しキャパシタＣ30に与え
る論理ゲートＧ30と、ドレインがＱn31 のゲートに接続
されソースが論理ゲートＧ30のＰＯＮ入力端に接続され
たトランジスタＱn34 とから構成されている。
（ａ）（ｂ）、及びこれらのブロック図（ｃ）（ｄ）を
示す。図４（ａ）に示す高電圧スイッチは、ドレインが
昇圧回路の出力端子に接続されたトランジスタ（第１の
ｎＭＯＳトランジスタ）Ｑn31 と、ドレインとゲートが
トランジスタＱn31 のソースに接続され、ソースがトラ
ンジスタＱn31 のゲートに接続されたトランジスタ（第
２のｎＭＯＳトランジスタ）Ｑn33 と、一端がトランジ
スタＱn31 のソースに接続された第１のキャパシタＣ30
と、ドレインが昇圧回路の出力端子に接続され、ゲート
がトランジスタＱn31 のゲートに接続された転送トラン
ジスタ（第３のｎＭＯＳトランジスタ）Ｑn32 と、クロ
ックＣＬＫと信号ＰＯＮを入力しキャパシタＣ30に与え
る論理ゲートＧ30と、ドレインがＱn31 のゲートに接続
されソースが論理ゲートＧ30のＰＯＮ入力端に接続され
たトランジスタＱn34 とから構成されている。
【００２８】また、図４（ｂ）に示す高電圧スイッチ
は、同図（ａ）に示す構成に加え、一端がトランジスタ
Ｑn31 のゲートに接続された第２のキャパシタＣ32と、
論理ゲートＧ30の出力を反転してキャパシタＣ32に与え
るインバータＩ30とを設けて構成されている。
は、同図（ａ）に示す構成に加え、一端がトランジスタ
Ｑn31 のゲートに接続された第２のキャパシタＣ32と、
論理ゲートＧ30の出力を反転してキャパシタＣ32に与え
るインバータＩ30とを設けて構成されている。
【００２９】高電圧スイッチが選択されない場合、信号
ＰＯＮは“Ｌ”になる。転送トランジスタＱn32 のゲー
ト電圧Ｖｇは０Ｖになるため、昇圧電圧Ｖppは高電圧ス
イッチの出力Ｖｏｕｔに接続されない。
ＰＯＮは“Ｌ”になる。転送トランジスタＱn32 のゲー
ト電圧Ｖｇは０Ｖになるため、昇圧電圧Ｖppは高電圧ス
イッチの出力Ｖｏｕｔに接続されない。
【００３０】高電圧スイッチが選択された場合、信号Ｐ
ＯＮは“Ｈ”になる。ゲート電圧ＶｇはトランジスタＱ
n34 を通じてＶcc−Ｖｔに充電され、カットオフされ
る。入力クロックＣＬＫによって、ゲート電圧Ｖｇは上
昇しＶppを出力Ｖｏｕｔに等しくする。
ＯＮは“Ｈ”になる。ゲート電圧ＶｇはトランジスタＱ
n34 を通じてＶcc−Ｖｔに充電され、カットオフされ
る。入力クロックＣＬＫによって、ゲート電圧Ｖｇは上
昇しＶppを出力Ｖｏｕｔに等しくする。
【００３１】選択時の動作を詳しく説明する。まず、高
電圧スイッチの転送効率が昇圧電圧Ｖppの供給能力で律
速されない場合、例えば高電圧Ｖppが外部電源の場合に
ついて回路動作を説明する。クロックＣＬＫが“Ｈ”の
とき、キャパシタノード電圧Ｖｓは、 Ｖｓ＝Ｖｇ−Ｖｔ となる。その後、クロックＣＬＫが“Ｌ”になると、こ
のときの電圧Ｖｇ’は Ｖｇ’＝Ｖｓ＋Ｖcc−Ｖｔ＝Ｖｇ＋Ｖcc−２Ｖｔ になる。再びクロックＣＬＫが“Ｈ”になると１周期後
の電圧Ｖｇ”は回路（ａ）のとき Ｖｇ”＝Ｖｇ’＋Ｖｃｃ＝Ｖｇ＋２Ｖcc−２Ｖｔ となる。よって、１周期間に δＶｇ＝Ｖcc−２Ｖｔ （回路（ａ）に対して） δＶｇ＝２（Ｖcc−Ｖｔ） （回路（ｂ）に対して） だけ電圧Ｖｇが上昇する。この動作を繰り返して Ｖｇ＝Ｖpp＋Ｖｔ に達すると、転送トランジスタＱn32 はＶppを完全にＶ
ｏｕｔに出力することができる。
電圧スイッチの転送効率が昇圧電圧Ｖppの供給能力で律
速されない場合、例えば高電圧Ｖppが外部電源の場合に
ついて回路動作を説明する。クロックＣＬＫが“Ｈ”の
とき、キャパシタノード電圧Ｖｓは、 Ｖｓ＝Ｖｇ−Ｖｔ となる。その後、クロックＣＬＫが“Ｌ”になると、こ
のときの電圧Ｖｇ’は Ｖｇ’＝Ｖｓ＋Ｖcc−Ｖｔ＝Ｖｇ＋Ｖcc−２Ｖｔ になる。再びクロックＣＬＫが“Ｈ”になると１周期後
の電圧Ｖｇ”は回路（ａ）のとき Ｖｇ”＝Ｖｇ’＋Ｖｃｃ＝Ｖｇ＋２Ｖcc−２Ｖｔ となる。よって、１周期間に δＶｇ＝Ｖcc−２Ｖｔ （回路（ａ）に対して） δＶｇ＝２（Ｖcc−Ｖｔ） （回路（ｂ）に対して） だけ電圧Ｖｇが上昇する。この動作を繰り返して Ｖｇ＝Ｖpp＋Ｖｔ に達すると、転送トランジスタＱn32 はＶppを完全にＶ
ｏｕｔに出力することができる。
【００３２】図５は、昇圧回路の回路図（ａ）、動作波
形図（ｂ）、ブロック図（ｃ）である。隣り合うキャパ
シタＣ41〜Ｃ44は互いに逆相のクロックで駆動される。
クロックＣＬＫが“Ｌ”のとき、キャパシタＣ41にトラ
ンジスタＱn41 によって充電された電荷はトランジスタ
Ｑn42 を通じてキャパシタＣ42に転送される。同様に、
キャパシタＣ43に蓄えられた電荷はトランジスタＱn44
を通じてキャパシタＣ44に転送される。クロックＣＬＫ
が“Ｈ”になるとキャパシタＣ42に蓄えられた電荷はト
ランジスタＱn43 を通じてキャパシタＣ43に、キャパシ
タＣ44に蓄えられた電荷はトランジスタＱn45 を通じて
出力Ｖppに転送される。同時にキャパシタＣ41はトラン
ジスタＱn41 を通じて充電される。この動作を繰り返し
て出力電圧Ｖppは上昇していく。
形図（ｂ）、ブロック図（ｃ）である。隣り合うキャパ
シタＣ41〜Ｃ44は互いに逆相のクロックで駆動される。
クロックＣＬＫが“Ｌ”のとき、キャパシタＣ41にトラ
ンジスタＱn41 によって充電された電荷はトランジスタ
Ｑn42 を通じてキャパシタＣ42に転送される。同様に、
キャパシタＣ43に蓄えられた電荷はトランジスタＱn44
を通じてキャパシタＣ44に転送される。クロックＣＬＫ
が“Ｈ”になるとキャパシタＣ42に蓄えられた電荷はト
ランジスタＱn43 を通じてキャパシタＣ43に、キャパシ
タＣ44に蓄えられた電荷はトランジスタＱn45 を通じて
出力Ｖppに転送される。同時にキャパシタＣ41はトラン
ジスタＱn41 を通じて充電される。この動作を繰り返し
て出力電圧Ｖppは上昇していく。
【００３３】図３は、リングオシレータの回路図
（ａ）、ブロック図（ｂ）である。２段のインバータと
ＮＡＮＤゲートを閉ループ接続して構成されている。信
号ＲＮＧが“Ｈ”になると発振し始めクロックＣＬＫを
出力する。
（ａ）、ブロック図（ｂ）である。２段のインバータと
ＮＡＮＤゲートを閉ループ接続して構成されている。信
号ＲＮＧが“Ｈ”になると発振し始めクロックＣＬＫを
出力する。
【００３４】図７は、高電圧スイッチ、昇圧回路，オシ
レータの動作波形図である。クロックＣＬＫが“Ｈ”の
とき、昇圧回路ＰＵＭＰと高電圧スイッチＳＷＩＣＨ２
は出力への電荷転送を行うタイミングになっており、高
電圧スイッチＳＷＩＣＨ２のフィードバック効率と転送
効率は最大にされている。クロックＣＬＫが“Ｌ”のと
き、昇圧回路ＰＵＭＰと高電圧スイッチＳＷＩＣＨ２は
それぞれの回路の内部動作期間になっていることが分か
る。 （実施形態２）図８は、本発明の第２の実施形態に係わ
る高電圧スイッチ１０，昇圧回路８，オシレータ９の接
続関係を示し、図９，図１０，図１１は回路構成図をそ
れぞれ示している。
レータの動作波形図である。クロックＣＬＫが“Ｈ”の
とき、昇圧回路ＰＵＭＰと高電圧スイッチＳＷＩＣＨ２
は出力への電荷転送を行うタイミングになっており、高
電圧スイッチＳＷＩＣＨ２のフィードバック効率と転送
効率は最大にされている。クロックＣＬＫが“Ｌ”のと
き、昇圧回路ＰＵＭＰと高電圧スイッチＳＷＩＣＨ２は
それぞれの回路の内部動作期間になっていることが分か
る。 （実施形態２）図８は、本発明の第２の実施形態に係わ
る高電圧スイッチ１０，昇圧回路８，オシレータ９の接
続関係を示し、図９，図１０，図１１は回路構成図をそ
れぞれ示している。
【００３５】図１１中の高電圧スイッチ１０（ＳＷＩＣ
Ｈ１又は２），昇圧回路８（ＰＵＭＰ），オシレータ９
（ＲＩＮＧ）は、それぞれ図４，図９，図１０に示され
た回路である。
Ｈ１又は２），昇圧回路８（ＰＵＭＰ），オシレータ９
（ＲＩＮＧ）は、それぞれ図４，図９，図１０に示され
た回路である。
【００３６】図１０に示すオシレータは、６個のインバ
ータＩ21〜Ｉ26と１個のＮＡＮＤゲートＧ20を閉ループ
接続し、２段目のインバータＩ22の出力ＣＬＫ２と４段
目のインバータＩ24の出力ＣＬＫ４からこれらの論理積
である第１の信号φ１と論理和である第２の信号φ２を
作り、かつ１段目のインバータＩ21の出力ＣＬＫ１と５
段目のインバータＩ25の出力ＣＬＫ５からこれらの論理
積である第３の信号φ３と論理和である第４の信号φ４
を作る。そして、３段目のインバータＩ23の出力をイン
バータＩ20を介してクロックＣＬＫとして外部に出力す
るものとなっている。
ータＩ21〜Ｉ26と１個のＮＡＮＤゲートＧ20を閉ループ
接続し、２段目のインバータＩ22の出力ＣＬＫ２と４段
目のインバータＩ24の出力ＣＬＫ４からこれらの論理積
である第１の信号φ１と論理和である第２の信号φ２を
作り、かつ１段目のインバータＩ21の出力ＣＬＫ１と５
段目のインバータＩ25の出力ＣＬＫ５からこれらの論理
積である第３の信号φ３と論理和である第４の信号φ４
を作る。そして、３段目のインバータＩ23の出力をイン
バータＩ20を介してクロックＣＬＫとして外部に出力す
るものとなっている。
【００３７】図９に示す昇圧回路は、オシレータで作ら
れた第１〜第４の信号φ１〜φ４ｎＭＯＳトランジスタ
Ｑn11,Ｑn12,Ｑn13,Ｑn14,Ｑn15,Ｑn16,Ｑn17,Ｑn18,Ｑ
n19,Ｑn20 と、キャパシタＣ11，Ｃ12，Ｃ13，Ｃ14，Ｃ
15，Ｃ16と、インバータＩ11，Ｉ12，Ｉ13，Ｉ14，Ｉ1
5，Ｉ16とから構成されている。
れた第１〜第４の信号φ１〜φ４ｎＭＯＳトランジスタ
Ｑn11,Ｑn12,Ｑn13,Ｑn14,Ｑn15,Ｑn16,Ｑn17,Ｑn18,Ｑ
n19,Ｑn20 と、キャパシタＣ11，Ｃ12，Ｃ13，Ｃ14，Ｃ
15，Ｃ16と、インバータＩ11，Ｉ12，Ｉ13，Ｉ14，Ｉ1
5，Ｉ16とから構成されている。
【００３８】図１２は、オシレータ９の出力信号φ１〜
φ４とＣＬＫ、昇圧回路８の出力電圧Ｖpp、高電圧スイ
ッチ１０の波形を示している。オシレータＲＩＮＧは入
力信号ＲＮＧが“Ｈ”になると発振を開始し、クロック
φ１〜φ４とＣＬＫを出力する。ここで、クロックφ
３，φ４は内部ノードＮ１，Ｎ５から、クロックφ１，
φ２は内部ノードＮ２，Ｎ４からそれぞれ取り出された
信号を合成して作られている。
φ４とＣＬＫ、昇圧回路８の出力電圧Ｖpp、高電圧スイ
ッチ１０の波形を示している。オシレータＲＩＮＧは入
力信号ＲＮＧが“Ｈ”になると発振を開始し、クロック
φ１〜φ４とＣＬＫを出力する。ここで、クロックφ
３，φ４は内部ノードＮ１，Ｎ５から、クロックφ１，
φ２は内部ノードＮ２，Ｎ４からそれぞれ取り出された
信号を合成して作られている。
【００３９】昇圧回路ＰＵＭＰは、クロックφ２が
“Ｌ”になるとき、及びφ３が“Ｌ”になるときに出力
Ｖppに電荷を転送する。このため、高電圧スイッチＳＷ
ＩＣＨ１又は２は、オシレータＲＩＮＧの内部ノードＮ
２から取られた信号ＣＬＫが用いられている。こうし
て、昇圧回路と高電圧スイッチは同期がとられ、昇圧時
間を最短にできる。なお、クロックＣＬＫの取り出し口
は、ノードＮ１，φ２でもよい。
“Ｌ”になるとき、及びφ３が“Ｌ”になるときに出力
Ｖppに電荷を転送する。このため、高電圧スイッチＳＷ
ＩＣＨ１又は２は、オシレータＲＩＮＧの内部ノードＮ
２から取られた信号ＣＬＫが用いられている。こうし
て、昇圧回路と高電圧スイッチは同期がとられ、昇圧時
間を最短にできる。なお、クロックＣＬＫの取り出し口
は、ノードＮ１，φ２でもよい。
【００４０】このように本実施形態では、高電圧スイッ
チを昇圧回路を駆動するクロックに同期したクロックで
駆動できるため、昇圧回路の出力端子をセルアレイ内の
所定ノードの負荷容量を小さい抵抗で接続できる。その
結果、昇圧電圧転送効率を最大にでき、昇圧時間を最短
にできる。なお、本発明は上述した各実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
チを昇圧回路を駆動するクロックに同期したクロックで
駆動できるため、昇圧回路の出力端子をセルアレイ内の
所定ノードの負荷容量を小さい抵抗で接続できる。その
結果、昇圧電圧転送効率を最大にでき、昇圧時間を最短
にできる。なお、本発明は上述した各実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
【００４１】
【発明の効果】以上詳述したように本発明によれば、高
電圧スイッチと昇圧回路を駆動するクロックを同期させ
ることにより、昇圧電圧の転送効率を最大にでき、昇圧
時間を最短にすることが可能となる。
電圧スイッチと昇圧回路を駆動するクロックを同期させ
ることにより、昇圧電圧の転送効率を最大にでき、昇圧
時間を最短にすることが可能となる。
【図１】第１の実施形態に係わる不揮発性半導体記憶装
置を示すブロック図。
置を示すブロック図。
【図２】第１の実施形態における高電圧スイッチと昇圧
回路及びオシレータの接続間系を示すブロック図。
回路及びオシレータの接続間系を示すブロック図。
【図３】リングオシレータの構成を示すブロック図と回
路構成図。
路構成図。
【図４】２つの高電圧スイッチを示す回路構成図とブロ
ック図。
ック図。
【図５】昇圧回路の回路構成図とブロック図及び動作波
形図。
形図。
【図６】オンチップで高電圧を発生する昇圧回路を示す
ブロック図。
ブロック図。
【図７】高電圧スイッチ、昇圧回路，オシレータの動作
波形図。
波形図。
【図８】第２の実施形態における高電圧スイッチ，昇圧
回路及びオシレータの接続関係を示すブロック図。
回路及びオシレータの接続関係を示すブロック図。
【図９】昇圧回路の構成を示すブロック図と回路構成
図。
図。
【図１０】オシレータの構成を示すブロック図と回路構
成図。
成図。
【図１１】高電圧スイッチ，昇圧回路及びオシレータの
接続関係を示すブロック図。
接続関係を示すブロック図。
【図１２】オシレータの出力信号とＣＬＫ、昇圧回路の
出力電圧Ｖpp、高電圧スイッチの波形を示す図。
出力電圧Ｖpp、高電圧スイッチの波形を示す図。
【図１３】メモリセルアレイにおける１つのＮＡＮＤセ
ル部分の平面図と等価回路図。
ル部分の平面図と等価回路図。
【図１４】図１３（ａ）のＡ−Ａ’線及びＢ−Ｂ’線の
矢視断面図。
矢視断面図。
【図１５】メモリセルアレイの等価回路図。
１…メモリセルアレイ ２…ビット線制御回路 ３…ロウデコーダ ４…基板電位制御回路 ５…データ入出力バッファ ６…アドレスバッファ ７…カラムデコーダ ８…昇圧回路 ９…オシレータ １０…高電圧スイッチ
Claims (3)
- 【請求項１】複数段のインバータを閉ループ接続し、２
段目のインバータの出力ＣＬＫ２と４段目のインバータ
の出力ＣＬＫ４からこれらの論理積である第１の信号と
論理和である第２の信号を作り、かつ１段目のインバー
タの出力ＣＬＫ１と５段目のインバータの出力ＣＬＫ５
からこれらの論理積である第３の信号と論理和である第
４の信号を作るオシレータ回路と、このオシレータ回路
で作られた第１〜第４の信号で駆動される昇圧回路と、
この昇圧回路の出力を所定の回路に選択的に印加する高
電圧スイッチとを備えた不揮発性半導体記憶装置であっ
て、 前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第１のｎＭＯＳトランジスタと、ドレ
インとゲートが第１のｎＭＯＳトランジスタのソースに
接続され、ソースが第１のｎＭＯＳトランジスタのゲー
トに接続された第２のｎＭＯＳトランジスタと、一端が
第１のｎＭＯＳトランジスタのソースに接続され他端に
パルス信号が入力されるキャパシタと、ドレインが前記
昇圧回路の出力端子に接続され、ゲートが第１のｎＭＯ
Ｓトランジスタのゲートに接続された第３のｎＭＯＳト
ランジスタとからなり、 前記キャパシタは、第４の信号又はＣＬＫ２又はＣＬＫ
３で駆動されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】所定の駆動信号で駆動されて入力電圧を昇
圧する昇圧回路と、この昇圧回路の出力を所定の回路に
選択的に印加する高電圧スイッチとを備えた不揮発性半
導体記憶装置であって、 前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第１のｎＭＯＳトランジスタと、ドレ
インとゲートが第１のｎＭＯＳトランジスタのソースに
接続され、ソースが第１のｎＭＯＳトランジスタのゲー
トに接続された第２のｎＭＯＳトランジスタと、一端が
第１のｎＭＯＳトランジスタのソースに接続され他端に
パルス信号が入力される第１のキャパシタと、一端が第
２のｎＭＯＳトランジスタのソースに接続され他端に第
１のキャパシタとは逆位相のパルス信号が入力される第
２のキャパシタと、ドレインが前記昇圧回路の出力端子
に接続され、ゲートが第１のｎＭＯＳトランジスタのゲ
ートに接続された第３のｎＭＯＳトランジスタとからな
り、 第１及び第２のキャパシタは、前記昇圧回路の駆動信号
で駆動されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】複数段のインバータを閉ループ接続し、２
段目のインバータの出力ＣＬＫ２と４段目のインバータ
の出力ＣＬＫ４からこれらの論理積である第１の信号と
論理和である第２の信号を作り、かつ１段目のインバー
タの出力ＣＬＫ１と５段目のインバータの出力ＣＬＫ５
からこれらの論理積である第３の信号と論理和である第
４の信号を作るオシレータ回路と、このオシレータ回路
で作られた第１〜第４の信号で駆動される昇圧回路と、
この昇圧回路の出力を所定の回路に選択的に印加する高
電圧スイッチとを備えた不揮発性半導体記憶装置であっ
て、 前記高電圧スイッチは、ドレインが前記昇圧回路の出力
端子に接続された第１のｎＭＯＳトランジスタと、ドレ
インとゲートが第１のｎＭＯＳトランジスタのソースに
接続され、ソースが第１のｎＭＯＳトランジスタのゲー
トに接続された第２のｎＭＯＳトランジスタと、一端が
第１のｎＭＯＳトランジスタのソースに接続され他端に
パルス信号が入力される第１のキャパシタと、ドレイン
が前記昇圧回路の出力端子に接続され、ゲートが第１の
ｎＭＯＳトランジスタのゲートに接続された第３のｎＭ
ＯＳトランジスタとからなり、 第１及び第２のキャパシタは、第４の信号又はＣＬＫ２
又はＣＬＫ３で駆動されることを特徴とする不揮発性半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149996A JPH09297997A (ja) | 1996-05-02 | 1996-05-02 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149996A JPH09297997A (ja) | 1996-05-02 | 1996-05-02 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297997A true JPH09297997A (ja) | 1997-11-18 |
Family
ID=14562853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11149996A Abandoned JPH09297997A (ja) | 1996-05-02 | 1996-05-02 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297997A (ja) |
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-
1996
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