JPH08256473A

JPH08256473A - 昇圧回路

Info

Publication number: JPH08256473A
Application number: JP5703895A
Authority: JP
Inventors: Takeshi Takeuchi; 健竹内; Tomoharu Tanaka; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-16
Filing date: 1995-03-16
Publication date: 1996-10-01

Abstract

(57)【要約】【目的】昇圧セルを構成する電荷転送トランジスタの
しきい値に起因するしきい値電圧落ち及び電荷の逆流を
防止することができ、昇圧速度の低下を招くことなく昇
圧効率の向上をはかること。【構成】ｐ型半導体層上に形成されたｎチャネルＭＯ
Ｓトランジスタからなる電荷転送トランジスタＴＲと昇
圧用キャパシタＣからなる昇圧セルを複数段接続して構
成される昇圧回路において、電荷転送時には、電荷転送
トランジスタＴＲのバックバイアス端子に第１の電圧Ｖ
n1を印加してしきい値電圧を負にし、しきい値落ちをな
くし、一方電荷非転送時には、電荷転送トランジスタＴ
Ｒのバックバイアス端子に、Ｖn1よりも小さい第２の電
圧Ｖn2を印加してしきい値電圧を正の値にし、電荷の逆
流を防止することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、昇圧回路に係わり、特
に昇圧用キャパシタと電荷転送トランジスタからなる昇
圧セルを複数段接続して構成される昇圧回路に関する。

【０００２】

【従来の技術】近年、電気的書き替え可能とした不揮発
性半導体装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤ
セル型ＥＥＰＲＯＭが提案されている。このＥＥＰＲＯ
Ｍは、電荷蓄積層としての例えば浮遊ゲートと制御ゲー
トが積層されたｎチャネルＦＥＴ−ＭＯＳ構造の複数の
メモリセルを、それらのソース，ドレインを隣接するも
の同士で共有する形で直列接続し、これを１単位として
ビット線に接続するものである。

【０００３】図１５は、この種のメモリセルアレイの１
つのＮＡＮＤセル部分の平面図と等価回路図である。図
１６（ａ）（ｂ）は、それぞれ図１５（ａ）のＡ−Ａ’
及びＢ−Ｂ’断面図である。

【０００４】素子分離酸化膜１２で囲まれたｐ型シリコ
ン基板（又はｐ型ウエル）１１に、複数のＮＡＮＤセル
からなるメモリセルアレイが形成されている。１つのＮ
ＡＮＤセルに着目して説明すると、この実施例では、８
個のメモリセルＭ１〜Ｍ８が直列接続されて１つのＮＡ
ＮＤセルを構成している。メモリセルはそれぞれ、基板
１１上にトンネル絶縁膜１３を介して浮遊ゲート１４
（１４₁ ，１４₂ ，…，１４₈ ）を形成し、さらにゲー
ト絶縁膜１５を介して制御ゲート１６（１６₁ ，１６
₂ ，…，１６₈ ）を形成して構成されている。これらの
メモリセルのソース，ドレインであるｎ型拡散層１９
は、隣接するもの同士共有する形で接続され、これによ
り複数のメモリセルが直列接続されている。

【０００５】ＮＡＮＤセルのドレイン側，ソース側には
各々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された第１の選択ゲート１４₉ ，１６₉ 及び第２の選
択ゲート１４₁₀，１６₁₀が設けられている。素子形成さ
れた基板はＣＶＤ酸化膜１７により覆われ、この上にビ
ット線１８が配設されている。ＮＡＮＤセルの制御ゲー
ト１６は、共通に制御ゲートＣＧ1 ，ＣＧ2 ，…，ＣＧ
8 として配設されている。これら制御ゲート線は、ワー
ド線となる。選択ゲート１４₉ ，１６₉ 及び１４₁₀，１
６₁₀もそれぞれ行方向に連続的に選択ゲートＳＧ1 ，Ｓ
Ｇ2 として配設されている。

【０００６】図１７は、このようなＮＡＮＤセルがマト
リクス状に配列されたメモリセルアレイの等価回路を示
している。ソース線は、例えば６４本のビット線毎につ
き１箇所、コンタクトを介してＡｌ，ポリＳｉなどの基
準電位配線に接続される。この基準電位配線は周辺回路
に接続される。メモリセルの制御ゲート及び第１，第２
の選択ゲートは、行方向に連続的に配設される。通常、
制御ゲートにつながるメモリセルの集合を１ページと呼
び、１組のドレイン側（第１の選択ゲート）及びソース
側（第２の選択ゲート）の選択ゲートによって挟まれた
ページの集合を１ＮＡＮＤブロック又は単に１ブロック
と呼ぶ。

【０００７】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次
の通りである。データ書き込みは、ビット線から遠い方
のメモリセルから順に行う。選択されたメモリセルの制
御ゲートには昇圧された書き込み電圧Ｖpp（＝２０Ｖ程
度）を印加し、他の非選択メモリセルの制御ゲート及び
第１の選択ゲートには中間電位（＝１０Ｖ程度）を印加
し、ビット線にはデータに応じて０Ｖ（“０”書き込
み）又は中間電位（“１”書き込み）を印加する。この
とき、ビット線の電位は選択メモリセルに伝達される。
データ“０”の時は、選択メモリセルの浮遊ゲートと基
板間に高電圧がかかり、基板から浮遊ゲートに電子がト
ンネル注入されてしきい値電圧が正方向に移動する。デ
ータが“１”の時は、しきい値電圧は変化しない。

【０００８】データ消去は、ブロック単位でほぼ同時に
行われる。即ち、消去するブロックの全ての制御ゲー
ト，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に
昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。
消去を行わないブロックの制御ゲート，選択ゲートにも
ＶppE を印加する。これにより、消去するブロックのメ
モリセルにおいて浮遊ゲートの電子がウエルに放出さ
れ、しきい値電圧が負方向に移動する。

【０００９】データ読み出し動作は、ビット線をプリチ
ャージした後にフローティングにし、選択されたメモリ
セルの制御ゲートを０Ｖ、それ以外のメモリセルの制御
ゲート，選択ゲートを電源電圧Ｖcc（例えば３Ｖ）、ソ
ース線を０Ｖとして、選択メモリセルで電流が流れるか
否かをビット線に検出することにより行われる。即ち、
メモリセルに書き込まれたデータが“０”（メモリセル
のしきい値電圧Ｖth＞０）ならばメモリセルはオフにな
るので、ビット線はプリチャージ電位を保つが、“１”
（メモリセルのしきい値電圧Ｖth＜０）ならばメモリセ
ルはオンしてビット線はプリチャージ電位からΔＶだけ
下がる。これらのビット線電位をセンスアンプで検出す
ることによって、メモリセルのデータが読み出される。

【００１０】ＮＡＮＤセル型ＥＥＰＲＯＭでは、複数の
メモリセルが縦列接続されているため、読み出し時のセ
ル電流が小さい。また、メモリセルの制御ゲート及び第
１，第２の選択ゲートは、行方向に連続的に配設されて
いるので１ページ分のデータが同時にビット線に読み出
される。

【００１１】以上から分かるように、一般に単一電源動
作のＥＥＰＲＯＭでは、その内部で電源電圧より高い電
圧を発生することが必要である。このため、従来から図
１８のように、電源電圧転送トランジスタＴＣ、電荷転
送トランジスタＴＲ、キャパシタＣから構成される昇圧
セルを複数個直列に接続した昇圧回路を用いて、この高
電圧を発生させるようにしている。

【００１２】図１９は、図１８の昇圧回路の駆動パルス
φP ，φP'の波形、及び内部ノードＮ１の電位Ｖ１、ノ
ードＮ２の電位Ｖ２である。図中Ｖccは電源電圧（例え
ば３Ｖ）、Ｖtcは電源電圧転送トランジスタＴＣのしき
い値電圧、ＶtRは電荷転送トランジスタＴＲのしきい値
電圧、ΔＱppは駆動パルス１回当たり、ノードＮ１から
ノードＮ２に転送される電荷量である。ノードＮi の電
位がＶi である。

【００１３】ｎ段目の昇圧セルの一段当たりの昇圧電位
はおよそＶcc−ＶtRn である。ここで、ＶtRn は昇圧回
路動作時のｎ番目の電荷転送トランジスタＴＲn を通じ
てノードｉからノードｉ＋１に電荷を転送する際のしき
い値電圧である。つまり、ソースの電位Ｖi 、ドレイン
がＶi+1 、バックバイアス端子０Ｖの場合のしきい値電
圧であり、ＶtRn はバックバイアス効果によってＶtR
（ソース電位が０Ｖの時のしきい値）よりも大きな値を
持つ。ＶtRn はｎが大きいほどソース電位が大きくなる
ので、バックバイアス効果によって大きくなる。従っ
て、Ｖcc−Ｖthn は小さくなり、昇圧セルの昇圧効率は
悪くなる。

【００１４】ｎ段目の昇圧セルの１段当たりの昇圧電位
はおよそＶcc−ＶtRn なので、昇圧セルをｋ個直列に接
続した昇圧回路が出力することができる昇圧電位Ｖpp
は、Ｖpp〜Ｖcc−Ｖtc＋（Ｖcc−ＶtR1 ）＋（Ｖcc−ＶtR2 ）＋ ‥‥ ‥‥ ＋（Ｖcc−ＶtRk-1 ）＋（Ｖcc−ＶtRk ）〜（ｋ＋１）Ｖcc−Ｖtc−ΣＶtRn ΣＶtRn ＝ＶtR1 ＋ＶtR2 ＋ ‥‥ ＋ＶtRi である。この式から所望のＶppを得るために必要な昇圧
セルの段数ｋは、ΣＶtRn が小さいほど小さいことが分
かる。つまり、ΣＶtRn を小さくすれば、段数ｋを小さ
くすることができ、その結果、昇圧回路の面積を小さく
できる。

【００１５】また、図２０に負の高電圧発生回路の等価
回路図を示す。基本的な動作は図１８の昇圧回路と同様
である。ところで、昇圧回路において所望のＶppを得る
ために必要な回路面積を小さくするためには、昇圧セル
の段数ｋを少なくする必要がある。前記したように、昇
圧セルの段数を少なくしても所望のＶppを得るために
は、動作中の電荷転送トランジスタＴＲのしきい値電圧
の和ΣＶtRn を小さくしなければならない。ところが、
従来の昇圧回路（図１８）ではＶtRi の最小値はＶtR1
（一段目の昇圧セルの電荷転送トランジスタのしきい
値）＞０Ｖで制限されている。動作中、１段目の昇圧セ
ルの電荷転送トランジスタのソースが他の電荷転送トラ
ンジスタのソースよりも電位が低く、バックバイアス効
果が小さいため、動作中でしきい値が最も低い。

【００１６】電荷転送トランジスタＴＲ２を例にとっ
て、電荷が逆流する様子を説明すると、ＶtR2 ＜０Ｖに
なると図１９のタイミング図の電荷非転送期間（例えば
Ｔ3 ，Ｔ4 ）に電荷転送トランジスタＴＲ２がオフにな
らない。その結果、図１９のタイミングＴ1 ，Ｔ2 の期
間にノードＮ２からノードＮ３に転送した電荷が、タイ
ミングＴ3 やＴ4 の期間に、ノードＮ３からノードＮ２
に逆流し、その結果、Ｖppが所望の電圧に昇圧されな
い、所望の電圧に昇圧される時間が長くなる等の問題が
ある。

【００１７】従来の昇圧回路の電荷転送トランジスタで
は、Ｖpp＝２０Ｖを得るために例えばＶtR1 ＝０．２Ｖ
とすると、ＶtRk ＝２Ｖ程度である。電源電圧が３Ｖか
ら±２０％変動するとすると、Ｖccの最小値は２．４Ｖ
になるが、この場合、最終段の昇圧セルの１段当たりの
昇圧レベルはＶcc−ＶtRk ＝０．４Ｖとなり、昇圧回路
の昇圧効率が悪くなる。

【００１８】

【発明が解決しようとする課題】このように従来の昇圧
回路においては、昇圧セルを構成する電荷転送トランジ
スタ（例えばｎＭＯＳ）のしきい値を大きくすると、し
きい値電圧落ちを招いて昇圧効率が低下する。これとは
逆に、電荷転送トランジスタのしきい値を小さくする
と、電荷の逆流を招いて昇圧速度が低下する。つまり、
昇圧効率と昇圧速度の間にトレードオフの関係があっ
た。

【００１９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、昇圧セルを構成する電
荷転送トランジスタのしきい値に起因するしきい値電圧
落ち及び電荷の逆流を防止することができ、昇圧速度の
低下を招くことなく昇圧効率の向上をはかり得る昇圧回
路を提供することにある。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、昇圧用キャパシタと電荷転送トランジスタからな
る昇圧セルを複数段接続して構成される昇圧回路におい
て、前記電荷転送トランジスタのバックバイアス端子
を、電荷転送時に第１の電圧Ｖ1 に設定し、電荷非転送
時に第２の電圧Ｖ2 に設定する手段を設けたことを特徴
とする。

【００２１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 電荷転送トランジスタはｐ型半導体層上に形成され
たｎチャネルＭＯＳトランジスタであり、このｎチャネ
ルＭＯＳトランジスタのバックバイアス端子に電荷転送
時に第１の電圧Ｖn1、電荷非転送時にＶn1よりも小さい
第２の電圧Ｖn2を印加すること。 (2) 第１の電圧Ｖn1と第２の電圧Ｖn2の印加により、ｎ
チャネルＭＯＳトランジスタのしきい値電圧が電荷転送
時に負の値、電荷非転送時に正の値になるようにするこ
と。 (2) 第１の電圧Ｖn1が０Ｖ、第２の電圧Ｖn2が負電圧で
あること。 (3) 第１の電圧Ｖn1が正の電圧、第２の電圧Ｖn2が０Ｖ
であること。 (4) 電荷転送トランジスタはｎ型半導体層上に形成され
たｐチャネルＭＯＳトランジスタであり、このｐチャネ
ルＭＯＳトランジスタのバックバイアス端子に電荷転送
時に第１の電圧Ｖp1、電荷非転送時にＶp1よりも大きい
第２の電圧Ｖn2を印加すること。 (5) 第１の電圧Ｖp1と第２の電圧Ｖp2の印加により、ｐ
チャネルＭＯＳトランジスタのしきい値電圧が電荷転送
時に正の値、電荷非転送時に負の値になるようにするこ
と。 (6) 第１の電圧Ｖp1が０Ｖ、第２の電圧Ｖp2が正の電圧
であること。 (7) 第１の電圧Ｖp1が負の電圧、第２の電圧Ｖp2が０Ｖ
であること。

【００２２】

【作用】本発明によれば、昇圧セルを構成する電荷転送
トランジスタのバックバイアス端子に印加する電圧を、
電荷転送時と非転送時で異なる電圧に設定することによ
り、電荷転送時と非転送時で電荷転送トランジスタのし
きい値を変えることができる。例えば、電荷転送トラン
ジスタがｎＭＯＳの場合、電荷転送時にしきい値を小さ
くしてしきい値落ちをなくし、非転送時にしきい値を大
きくして電荷の逆流を防止することができる。これによ
り、昇圧効率の向上と共に昇圧速度の向上をはかること
が可能となる。

【００２３】

【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、本明細書中のＭＯＳトランジスタのしきい
値とは、ｎチャネルＭＯＳトランジスタの場合には、図
１４（ａ）に示すように、ソース電圧ＶS （０Ｖでなく
てもよい）、ドレイン電圧ＶD （ＶD ＞ＶS ）、バック
バイアスφB を印加した時に、反転層が形成するゲート
電圧ＶG からソース電圧Ｖs を引いた電圧（ＶG −Ｖs
）である。ｐチャネルＭＯＳトランジスタの場合に
は、図１４（ｂ）に示すように、ソース電圧ＶS （０Ｖ
でなくてもよい）、ドレイン電圧ＶD （ＶD＜ＶS ）、
バックバイアスφB を印加した時に、反転層が形成され
るゲート電圧ＶG からソース電圧Ｖs を引いた電圧（Ｖ
G −ＶS ）である。（実施例１）図１は本発明の第１の実施例に係わる昇圧
回路の等価回路図で、図２は同実施例回路の駆動パルス
のタイミングチャートである。

【００２４】基本構成は、前記図１８に示した従来回路
と同様であるが、バックバイアス端子に印加する電圧が
異なっている。即ち、従来の昇圧回路では電荷転送トラ
ンジスタＴＲのバックバイアス端子が０Ｖ或いはある定
電位で固定されているのに対し、本実施例ではバックバ
イアス端子も図２のように駆動パルスφB ，φB ’によ
って変化する。

【００２５】電荷転送トランジスタＴＲは、例えば図３
（ａ）のようにｐ型基板中のｎ型ウエル内に形成された
ｐ型ウエル内に形成してもよいし、図３（ｂ）のように
ｎ型基板内に形成されたｐウエル内に形成してもよい。
また、バックバイアス端子を共有する複数の、或いは全
ての電荷転送トランジスタ同士（例えばＴＲ１とＴＲ３
とＴＲ５とＴＲ７）で、電荷転送トランジスタを形成す
るｐ型半導体層を共有してもよいし、全ての電荷転送ト
ランジスタを形成するｐ型半導体層を互いに独立にして
もよい。

【００２６】本発明によると、電荷転送トランジスタの
しきい値電圧は、動作中にバックバイアス効果によって
最も高くなる最終段の昇圧セル内のしきい値電圧ＶtRk
（電荷転送トランジスタのソースに２０Ｖ程度印加され
る場合のしきい値電圧）が０Ｖ以下になるように設定す
ればよい。つまり、全ての電荷転送トランジスタがしき
い値電圧落ちすることなく、電荷転送トランジスタのド
レインの電位をソースへ（例えば、図１のノードＮ１か
らＮ２へ、Ｎ２からＮ３へ、…、Ｎk-1 からＮk へ、Ｎ
k から出力端子Ｖppへ）転送できるようにすればよい。

【００２７】電荷転送トランジスタＴＲのバックバイア
ス端子は、電荷転送時（例えばＴＲ２，４，６にとって
図２のＴ1 ，Ｔ2 ）にはＶpass（例えば０Ｖ）にして、
電荷転送トランジスタＴＲのドレインからソースにしき
い値電圧落ちすることなく、電荷が転送できるようにす
る。そして、電荷転送トランジスタＴＲが電荷を転送せ
ず、オフすべき期間（例えばＴＲ２，４，６にとって図
２のＴ3 ，Ｔ4 ）にはバックバイアス端子を−ＶB （例
えば−１Ｖ）として、電荷転送トランジスタＴＲのしき
い値電圧を０Ｖ以上にしてＴＲをカットオフさせればよ
い。これによって、電荷転送トランジスタを通じて転送
された電荷が（例えばＮ２からＮ１に、Ｎ３からＮ２
に、…、出力端子ＶppからＮk に）逆流することはな
い。

【００２８】このように本実施例では、電荷転送時には
電荷転送トランジスタＴＲのしきい値電圧が低いので、
しきい値電圧落ちすることなく電圧を転送でき、また電
荷を転送しない時には、バックバイアス効果によって電
荷転送トランジスタＴＲのしきい値電圧を大きくし、電
荷が逆流しないようする。

【００２９】上記のようにバックバイアス端子の電圧を
変化させることにより、昇圧セル１段当たりの昇圧レベ
ルはおよそＶccになり、ｋ段の昇圧回路の出力はおよそ
（ｋ＋１）Ｖccとなる。このように本実施例による昇圧
回路は、従来の昇圧回路に比べて高効率であり、所望の
Ｖppを得るのに必要な昇圧セルの段数ｋは従来に比べて
少なくなるので、従来の昇圧回路よりも小さな面積で所
望の高電圧Ｖppを得ることができる。

【００３０】電荷転送トランジスタＴＲのバックバイア
ス端子へ印加するパルスφB ，φB’用の負電圧発生回
路としては、例えば図４のような回路を新たに用いれば
よい。図５は、負電圧発生回路の駆動パルスの波形であ
る。図４の負電圧発生回路の出力をリングオシレータに
図６のように印加すれば、φB ，φB ’を発生すること
ができる。

【００３１】また、ＮＡＮＤセル型ＥＥＰＲＯＭでは書
き込み動作時には、メモリセルが形成されるｐ型半導体
層を負電圧に印加する。これにより、隣接するメモリセ
ル−メモリセル間のフィールド領域に形成される寄生Ｍ
ＯＳトランジスタにバックバイアスがかかり、寄生ＭＯ
Ｓトランジスタのしきい値電圧を大きくして反転耐圧を
向上させる（特願平１−２２５４２５号）。或いはＤＲ
ＡＭでもメモリセルとビット線間を接続するトランスフ
ァゲートのサブスレッショルド特性を向上させる等の理
由で、メモリセルが形成されるｐ型半導体層に負電圧を
印加する。これらのメモリセルが形成される半導体層に
印加するために、前記図４のような負電圧発生回路を用
いて電荷転送トランジスタのバックバイアス端子へ印加
するパルスφB ，φB ’を発生してもよい。（実施例２）本発明では電荷転送時には電荷転送トラン
ジスタＴＲのしきい値電圧を小さくすることにより、昇
圧効率を向上させ、電荷転送時以外には、電荷転送トラ
ンジスタＴＲのしきい値電圧を大きくすることにより、
転送した電荷が逆流しないようにしている。

【００３２】第１の実施例では電荷転送時は、バックバ
イアス端子０Ｖで、電荷転送トランジスタのドレイン及
びゲートに例えば２０Ｖ印加された場合でも電位をドレ
インからソースに転送できるように、ＴＲのしきい値電
圧を０Ｖ以下にし、電荷転送時以外では転送した電荷が
逆流しないように、バックバイアス端子を負にしてＴＲ
をオフさせている。このように電荷転送時にはＴＲの
（バックバイアス効果を含めた）しきい値電圧を負電圧
にし、電荷転送時以外にはＴＲのしきい値電圧を正にす
るには、（実施例１）以外でも、例えば以下のようにし
てもよい。

【００３３】本実施例の昇圧回路は図１と同様であり、
駆動パルスのタイミングは例えば図７のようにすればよ
い。また、本実施例の電荷転送トランジスタＴＲの構造
を図８（ａ）（ｂ）に示す。

【００３４】本実施例の電荷転送トランジスタＴＲのし
きい値電圧は、バックバイアス端子が例えば０Ｖの状態
で、ＴＲがオフすべき期間（例えばＴＲ２，４，６にと
って図７のＴ3 ，Ｔ4 ）に、ＴＲのしきい値電圧を０Ｖ
以上にしてＴＲをカットオフさせればよい。これによっ
て、電荷転送トランジスタを通じて電荷が（例えばＮ２
からＮ１に、Ｎ３からＮ２に、…、出力端子ＶppからＮ
k に）逆流することはない。

【００３５】また、電荷転送期間には、バックバイアス
端子に正電圧ＶA を印加して、動作中にバックバイアス
効果によって最も高くなるしきい値電圧ＶtRn （電荷転
送トランジスタのソースに２０Ｖ程度印加される場合の
しきい値電圧）が０Ｖ以下になるように設定すればよ
い。つまり、全ての電荷転送トランジスタがしきい値電
圧落ちすることなく、電荷転送トランジスタのドレイン
の電位をソースへ（例えば図１のノードＮ１からＮ２
へ、Ｎ２からＮ３へ、…、Ｎk-1 からＮk へ、Ｎkから
出力端子Ｖppへ）転送できるようにすればよい。

【００３６】このように本実施例のようなバックバイア
ス印加でも、電荷転送時には電荷転送トランジスタＴＲ
のしきい値電圧が低いので、しきい値電圧落ちすること
なく電圧を転送でき、また電荷を転送しない時には、バ
ックバイアス効果によって電荷転送トランジスタＴＲの
しきい値電圧を大きくし、電荷が逆流しないようにでき
る。

【００３７】なお、バックバイアス端子電圧Ｖc は動作
時の電荷転送トランジスタＴＲのソース電圧よりも小さ
くしてもよい。つまり、Ｖc ＜Ｖcc−Ｖtc（ノードＮ１
の電位）が好ましい。この場合、電荷転送トランジスタ
ＴＲのソース（ｎ型拡散層）−バックバイアス端子（ｐ
ウエル）間のｐｎ接合が順バイアスとなってオンするこ
とはないし、電荷転送トランジスタＴＲのソース（ｎ型
拡散層）−バックバイアス端子（ｐウエル）−電荷転送
トランジスタのドレイン（ｎ型拡散層）の寄生バイポー
ラトランジスタが導通することもない。

【００３８】なお、（実施例１）（実施例２）でバック
バイアス端子の電位は任意性を有する。例えば、電荷非
転送時にはバックバイアス端子を−３Ｖ、電荷転送時に
はバックバイアス端子を１Ｖにしてもよいし、電荷転送
時に３Ｖ、電荷非転送時に−１Ｖでもよいし、電荷転送
時に３Ｖ、電荷非転送時に−３Ｖでもよい。（実施例３）本発明は、負の高電圧発生回路にも適用で
きる。従来例の等価回路が前記図２０であり、電荷転送
トランジスタＴＲのバックバイアス端子は接地されてい
る。これに対し本実施例での等価回路が図９であり、電
荷転送トランジスタＴＲのバックバイアスを変化させて
いる。図１０は、本実施例の駆動パルスのタイミング図
である。

【００３９】電荷転送トランジスタは、例えば図１１
（ａ）のようにｐ型基板中のｎ型ウエル内に形成しても
よいし、図１１（ｂ）のようにｎ型基板内に形成された
ｐウエル内に形成したｎウエル内に形成してもよい。ま
た、バックバイアス端子を共有する複数の、或いは全て
の電荷転送トランジスタ同士（例えばＴＲ１とＴＲ３と
ＴＲ５とＴＲ７）で、電荷転送トランジスタを形成する
ウエル或いは基板を共有してもよいし、全ての電荷転送
トランジスタを形成するウエルを互いに独立にしてもよ
い。

【００４０】本実施例による出力電圧を−２０Ｖとする
と、電荷転送トランジスタＴＲのしきい値電圧の大きさ
は、動作中にバックバイアス効果によって最も小さくな
るしきい値電圧ＶtRn （ドレイン電圧が−２０Ｖ程度印
加される場合のしきい値電圧）が０Ｖ以上になるように
設定すればよい。電荷転送トランジスタのバックバイア
ス端子を例えば０Ｖにした時に、全ての電荷転送トラン
ジスタがしきい値電圧落ちすることなく、電荷転送トラ
ンジスタのドレインの電位をソースへ（例えば図１のノ
ードＮ１からＮ２へ、Ｎ２からＮ３へ、…、Ｎk-1 から
Ｎk へ、Ｎk から出力端子Ｖppへ）負電圧を転送できる
ようにすればよい。

【００４１】電荷転送トランジスタＴＲのバックバイア
ス端子は、電荷転送時（例えばＴＲ２，４，６にとって
図１０のＴ1 ，Ｔ2 ）にはＶpass（例えば０Ｖ）にし
て、電荷転送トランジスタＴＲのドレインからソースに
しきい値電圧落ちすることなく、電荷が転送できるよう
にする。そして、電荷転送トランジスタＴＲが電荷を転
送せず、オフすべき期間（例えばＴＲ２，４，６にとっ
て図１０のＴ3 ，Ｔ4 ）にはバックバイアス端子をＶA
（例えば１Ｖ，Ｖccなど）として、ＴＲのしきい値電圧
を０Ｖ以下にしてＴＲをカットオフさせればよい。これ
によって、電荷転送トランジスタを通じて電荷が逆流す
ることはない。

【００４２】このように本実施例では、電荷転送トラン
ジスタが、電荷転送時にはしきい値電圧が大きいので、
しきい値電圧落ちすることなく電圧を転送でき、また電
荷を転送しない時には、バックバイアス効果によって電
荷転送トランジスタのしきい値電圧を小さくし、電荷が
逆流しないようする。

【００４３】電荷転送トランジスタのバックバイアス端
子の電圧の印加方法としては、例えば図１２のようにし
てもよい。この場合の昇圧回路は図９と同様であり、ま
た電荷転送トランジスタＴＲの構造は図１３（ａ）
（ｂ）である。

【００４４】本実施例の電荷転送トランジスタＴＲのし
きい値電圧は、バックバイアス端子が−ＶB （例えば−
Ｖcc）の状態で、ＴＲがオフすべき期間（例えばＴＲ
２，４，６にとって図１２のＴ3 ，Ｔ4 ）に、ＴＲのし
きい値電圧を０Ｖ以下にしてＴＲをカットオフさせれば
よい。これによって、電荷転送トランジスタを通じて電
荷が逆流することはない。

【００４５】また、電荷転送期間（例えばＴＲ２，４，
６にとって図１２のＴ1 ，Ｔ2 ）には、バックバイアス
端子にＶA （例えば０Ｖや−０．５Ｖ）を印加して、動
作中にバックバイアス効果によって最も小さくなるしき
い値電圧ＶtRn （ソースに−２０Ｖ程度印加される場合
のしきい値電圧）が０Ｖ以上になるように設定すればよ
い。つまり、全ての電荷転送トランジスタＴＲがしきい
値電圧落ちすることなく、電荷転送トランジスタのドレ
インの電位をソースへ転送できるようにすればよい。

【００４６】なお、バックバイアス端子電圧Ｖc は動作
時の電荷転送トランジスタのソース電圧よりも大きくし
てもよい。つまり、Ｖc ＞Ｖtc（ノードＮ１の電位）と
してもよい。この場合、電荷転送トランジスタＴＲのソ
ース（ｐ型拡散層）−バックバイアス端子（ｎウエル）
間のｐｎ接合が順バイアスとなってオンすることはない
し、電荷転送トランジスタＴＲのソース（ｐ型拡散層）
−バックバイアス端子（ｎウエル）−電荷転送トランジ
スタのドレイン（ｐ型拡散層）の寄生バイポーラトラン
ジスタが導通することもない。

【００４７】このように本実施例のようなバックバイア
ス印加でも、電荷転送トランジスタＴＲが、電荷転送時
にはしきい値電圧が高いのでしきい値電圧落ちすること
なく電圧を転送でき、また電荷を転送しない時には、バ
ックバイアス効果によって電荷転送トランジスタＴＲの
しきい値電圧を小さくし、電荷が逆流しないようにでき
る。

【００４８】バックバイアス端子の電位は任意性を有す
る。例えば、電荷非転送時にはバックバイアス端子を１
Ｖ、電荷転送時にはバックバイアス端子を−３Ｖにして
もよいし、電荷転送時に−１Ｖ、電荷非転送時に３Ｖで
もよいし、電荷転送時に−３Ｖ、電荷非転送時に３Ｖで
もよい。なお、本発明は上述した各実施例に限定される
ものではなく、その要旨を逸脱しない範囲で、種々変形
して実施することができる。

【００４９】

【発明の効果】以上詳述したように本発明によれば、昇
圧セルを構成する電荷転送トランジスタのバックバイア
ス端子に印加する電圧を、電荷転送時と非転送時で異な
る電圧に設定することにより、電荷転送時と非転送時で
電荷転送トランジスタのしきい値をそれぞれに適した値
に変えることができ、これにより電荷転送トランジスタ
のしきい値に起因するしきい値電圧落ち及び電荷の逆流
を防止して、昇圧速度の低下を招くことなく昇圧効率の
向上をはかり得る昇圧回路を実現することが可能とな
る。

【図面の簡単な説明】

【図１】第１の実施例に係わる昇圧回路を示す回路構成
図。

【図２】第１の実施例の昇圧回路における駆動パルスの
タイミング図。

【図３】第１の実施例における電荷転送トランジスタの
構成例を示す断面図。

【図４】負電圧発生回路の一例を示す回路構成図。

【図５】図４の負電圧発生回路の駆動パルスの動作タイ
ミング図。

【図６】リングオシレータ回路の一例を示す回路構成
図。

【図７】第２の実施例の昇圧回路における駆動パルスの
動作タイミング図。

【図８】第２の実施例における電荷転送トランジスタの
構成例を示す断面図。

【図９】第３の実施例に係わる昇圧回路を示す回路構成
図。

【図１０】第３の実施例の昇圧回路における駆動パルス
の動作タイミング図。

【図１１】第３の実施例における電荷転送トランジスタ
の構成例を示す断面図。

【図１２】第３の実施例の昇圧回路における駆動パルス
の動作タイミング図。

【図１３】第３の実施例における電荷転送トランジスタ
の構成例を示す断面図。

【図１４】各実施例におけるしきい値電圧を説明するた
めの模式図。

【図１５】ＮＡＮＤセル型ＥＥＰＲＯＭのセル構成を示
す平面図と等価回路図。

【図１６】図１５（ａ）のＡ−Ａ’及びＢ−Ｂ’断面
図。

【図１７】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルア
レイの等価回路図。

【図１８】従来例の昇圧回路を示す回路構成図。

【図１９】従来例の昇圧回路における駆動パルスの動作
タイミング図。

【図２０】従来例の昇圧回路の別の例を示す回路構成
図。

【符号の説明】

ＴＲ…電荷転送トランジスタＴＣ…電源電圧転送トランジスタＣ…キャパシタＩ…インバータ

Claims

【特許請求の範囲】

【請求項１】昇圧用キャパシタと電荷転送トランジスタ
からなる昇圧セルを複数段接続して構成される昇圧回路
において、前記電荷転送トランジスタのバックバイアス端子を、電
荷転送時に第１の電圧Ｖ1 に設定し、電荷非転送時に第
２の電圧Ｖ2 に設定する手段を設けたことを特徴とする
昇圧回路。
【請求項２】前記電荷転送トランジスタはｐ型半導体層
上に形成されたｎチャネルＭＯＳトランジスタであり、
このｎチャネルＭＯＳトランジスタのバックバイアス端
子に電荷転送時に第１の電圧Ｖn1、電荷非転送時にＶn1
よりも小さい第２の電圧Ｖn2を印加することを特徴とす
る請求項１記載の昇圧回路。
【請求項３】第１の電圧Ｖn1と第２の電圧Ｖn2の印加に
より、ｎチャネルＭＯＳトランジスタのしきい値電圧が
電荷転送時に負の値、電荷非転送時に正の値になるよう
にしたことを特徴とする請求項２記載の昇圧回路。
【請求項４】前記電荷転送トランジスタはｎ型半導体層
上に形成されたｐチャネルＭＯＳトランジスタであり、
このｐチャネルＭＯＳトランジスタのバックバイアス端
子に電荷転送時に第１の電圧Ｖp1、電荷非転送時にＶp1
よりも大きい第２の電圧Ｖn2を印加することを特徴とす
る請求項１記載の昇圧回路。
【請求項５】第１の電圧Ｖp1と第２の電圧Ｖp2の印加に
より、ｐチャネルＭＯＳトランジスタのしきい値電圧が
電荷転送時に正の値、電荷非転送時に負の値になるよう
にしたことを特徴とする請求項４記載の昇圧回路。