KR970003808B1 - 절연강도의 요건을 제거한 비휘발성 반도체 메모리 - Google Patents
절연강도의 요건을 제거한 비휘발성 반도체 메모리 Download PDFInfo
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Abstract
없음
Description
제1도는 플래시 메모리의 트랜지스터 셀 구조를 나타낸 도면.
제2A도 및 2B도는 플래시 메모리의 판독 및 기록방법을 설명하는 도면.
제3도는 고전압 인가를 이용한 채널 소거방법을 설명하는 도면.
제4도는 고전압 인가를 이용하는 소스 소거방법을 설명하는 도면.
제5도는 부전압이 콘트롤 게이트에 인가되는 부전압 인가방법을 이용한 채널 소거방법을 설명하는 도면.
제6도는 부전압 인가방법을 이용한 소스 소거방법을 설명하는 도면.
제7도는 본 발명의 제1형의 기본 기능 구성을 나타낸 도면.
제8도는 본 발명의 제1형의 또 다른 기본 기능 구성을 나타낸 도면.
제9도는 제1실시예의 구성을 나타낸 블록도.
제10도는 제1실시예의 부전압 전하 펌프회로의 회로 구성을 나타낸 도면.
제11도는 부전압 펌프 킹 부바이어스 인가회를 나타낸 회로도.
제12도는 부바이어스 인가회로에 인가된 신호와 부바이어스 인가회로의 일부노드의 전압 변화를 나타낸 타이밍 챠트.
제13도는 제1실시예의 기록용 타이밍 신호를 나타낸 타이밍 챠트.
제14도는 제1실시예의 소거용 타이밍 신호를 나타낸 타이밍 챠트.
제15도는 제1실시예의 부바이어스 인가회로의 단면 구조를 나타낸 도면.
제16도는 제2실시예가 작용된 부분을 나타낸 도면.
제17도는 종래 레벨 전화 회로를 나타낸 도면.
제18도는 종래 정전압 발생 회로를 나타낸 도면.
제19A도 및 제19B도는 본 발명의 제2형의 기본 기능 구성을 나타낸 도면.
제20도는 제2실시예의 회로 구성을 나타낸 도면.
제21도는 제3실시예의 회로 구성을 나타낸 도면.
제22도는 제3실시예의 일부분을 나타낸 평면도.
제23도는 제22도의 단면도.
제24도는 종래 정전압 회로의 평면도.
제25도는 종래 정전압 회로의 단면도.
제26도는 제4실시예의 회로 구성을 나타낸 도면.
제27도는 게이트와 소스간 전압이 변할 때 증가형 및 공핍형 트랜지스터의 전류 특성을 나타낸 도면.
제28도는 드레인과 소스 전압이 변할 때 증가형 및 공핍형 트랜지스터의 전류특성을 나타낸 도면.
제29도는 공핍형 트랜지스터를 이용한 일정 전류 회로를 나타낸 도면.
제30도는 본 발명의 제3모드의 기본 기능 구성을 나타낸 도면.
제31도는 제5실시예의 구성을 나타낸 도면.
제32도는 제6실시예의 구성을 나타낸 도면.
제33도는 제7실시예의 구성을 나타낸 도면.
제34A∼34C도는 제8실시예의 구조를 나타낸 도면.
제35A∼35D도는 제9실시예의 구조를 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
101, 301: 콘트롤 게이트102, 302: 플로팅 게이트
103, 303: 소스104: 드레인
120: 부전압 발생 수단140: 소거용 정전압 발생 수단
본 발명은 전기적으로 소거가능한 비휘발성 반도체 메모리 및 이 메모리에 사용되는 회로의 제조에 적합한 구조를 갖는 반도체 디바이스에 관한 것으로, 특히 절연 강도의 요건을 완화한 구성으로된 비휘발성 반도체 메모리 및 그러한 회로 구성을 가지며 제조 공정을 단순화시킬 수 있는 반도체 디바이스에 관한 것이다.
전기적으로 재기록가능한 비휘발성 메모리는 예컨대, EEPROM을 포함하는데 이 들 중에서 전체적 혹은 선택적인 전체 소거능력을 갖는 플래시 메모리는 높은 비트 밀도(hign bit density)를 구현할 수 있어 최근 관심의 대상이 되고 있다.
플래시 메모리의 메모리셀은 콘트롤 게이트 및 플로팅 게이트로 이루어진 2층 게이트 구조를 가지는데, 이 구조에서 정보의 기억은 규정 전압이 콘트롤 게이트, 드레인 및 소스에 인가될 때 드레인과 소스간에 흐르는 전류가 플로팅 게이트상에 전하가 저장되는지의 여부에 따라 변화한다는 특성을 이용하여 달성된다. 일반적으로, 플래시 메모리에 있어서, 플로팅 게이트에 전하를 주입하는 것을 기록이라 한다.
기록동작시에는, 고전압 VPP(약 12V)가 콘트롤 게이트에 인가되고, 약 6V가 드레인에, 그리고 0V가 소스에 각각 인가된다. 이러한 조건하에서, 메모리셀을 통해 흐르는 전자는 드레인 근처의 고 전기장에 충돌하고 이 전자들 중 일부는 이 전기장에 의해 가속화되어 게이트 절연막의 에너지 장벽을 극복하도록 충분한 에너지를 얻고, 플로팅 게이트 속에 주입된다. 플로팅 게이트가 다른 회로 영역으로부터 전기적으로 격리되기 때문에, 주입된 전하는 반영구적으로 플로팅 게이트상에 저장된다.
판독동작시에는, 전원 전압 VCC(약 5V)가 콘트롤 게이트에 인가되고, 약 1V가 드레인에, 그리고 0V가 소스에 각각 인가된다. 셀 트랜지스터 문턱 전압은 플로팅 게이트상의 전하의 유무에 따라 변화되고, 선택된 메모리셀을 통해 흐르는 전류도 따라서 변화된다. 이 전류를 감지하고 증폭시킴으로써 정보가 판독된다.
소거에는 두 가지 주요 방법이 있다. 하나는 플로팅 게이트상에 저장된 전하가 채널 즉, 기판 또는 웰속에 유입되는 채널 소거방법이고, 다른 하나는 전하가 소스에 유입되는 소스 소거방법이다.
채널 소거에 있어서, 0V가 콘트롤 게이트에 인가되고 드레인 및 소스 S가 개방된 채로 있게 되고, 고전압 VPP(웍 12V)가 채널(P-웰)에 인가된다. 이러하게 함으로써 플로팅 게이트상에 저장된 전하가 채널 속으로 유입된다. 소스 소거에 있어서, 고전압 VPP가 소스에 인가되고 채널이 개방된 채로 있게 되거나 접지에 연결된다.
반도체 디바이스의 최근 추세는 저전압 공급을 지향하고 있고 전원 전압의 감소가 또한 플래시 메모리에 더욱 적용되고 있다. 저전압 설계 채널 또는 소거용 소스에 인가된 고전압의 감소를 필요로 한다. 단일 전압 소자에 있어서, 승압회로는 고전압을 발생시키기 위해 사용되지만, 여기에는 전원 전압이 감소될 때 승압회로가 보다 대형화되어야 한다는 문제점이 발생한다.
소스 소거방법에 있어서, 고전위가 소스에 인가되기 때문에, 소스 확산층은 고전위를 유지하기 위한 충분한 절연 강도를 제공하도록 보다 깊게 형성되어야 한다. 이것은 셀 영역을 감소시키기 위한 노력을 방해한다.
더욱이, 선택적인 소거인 경우 회로는 소스 연결선(VSS선)이 차등 전위에서 분적으로 설정될 수 있도록 설계되어야 한다. 이것은 선 격리와 임시 구동회로의 추가를 필요로 하며, 따라서 침크기가 증가한다.
이런 문제점을 해소하기 위해, 채널 또는 소스에 인가된 정전압의 감소를 허용하도록 부전압이 콘트롤 게이트에 인가되는 부전압 인가 소거방법이 제안되었다. 이 방법은 소거를 위한 현저한 방법이 되고 있다.
통상, 콘트롤 게이트에 인가되는 부전압 VBB가 약-10V로 설정되고, 5V의 전원 전압이 채널 또는 소스에 인가된다.
플래시 메모리의 기본 동작이 이하에 설명된다. 플래시 메모리와 같은 비휘발성 메모리는 종래의 전원 뿐만 아니라 고전압의 전원을 필요로 한다. 따라서, 고전압에서 동작하는 회로의 경우, 통상 전압 트랜지스터 뿐만 아니라 고전압 트랜지스터가 제조될 필요가 있다.
증가형 트랜지스터 뿐만 아니라 공핍형 트랜지스터는 전원 회로 등에서 널리 사용된다. 상기 두 가지 형태의 트랜지스터는 0게이트 바이어스를 갖는 채널의 유무에 기초하여 서로 구별된다. 증가형 디바이스에서 0게이트 바이어스를 갖는 채널은 존재하지 않는다. 궁핍형 디바이스에 있어서, 0게이트 바이어스를 갖는 채널이 존재한다.
공핍형 트랜지스터의 경우, 채널은 전술한 바와 같이 게이트 바이어스가 인가되지 않을 때 형성되기 때문에, 게이트 바이어스에 의한 제어는 증가형 트랜지스터와 비교해 볼 때 복잡하다. 따라서, 회로 설계는 통상 증가형 디바이스에 기초하여 이루어진다.
그러나, 이러한 것이 회로 설계시 공핍형 트랜지스터의 사용을 배제하는 것은 아니다. 즉, 적용에 따라서 증가형 디바이스 보다는 공핍형 디바이스를 이용하여 훨씬 효과적인 회로 설계가 이루어질 수도 있다. 정전압원과 신호 절환 디바이스(트랜스퍼게이트)는 특수한 예이다.
플래시 메모리의 소거는 양자 터널 효과를 이용하여 소스에 또는 채널에 플로팅 게이트로부터 전자를 취출함으로써 달성된다. 그러나, 취출된 전자에 의해 야기된 전류(터널링 전류)는 플로팅 게이트와 채널 또는 소스간의 전계의 세기에 따라 지수적으로 변한다. 전술한 바와 같이, 플래시 메모리를 포함하는 반도체 디바이스의 경우, 최근의 추세는 저 전원전압을 지향하고 있다. 더욱이 단일 전원에 사용하도록 설계되는 반도체 디바이스의 수가 증가하고 있다. 부전압 인가방법을 사용하는 플래시 메모리의 소거에 있어서, 전원 전압 VCC는 채널 또는 소스에 직접 인가된다. 예컨대, 3볼트의 단일 전원에 사용되도록 설계되는 반도체 디바이스에 경우, 이러한 전원 전압이 채널 또는 소스에 직접 인가된다면 그에 따른 전계의 세기는 5볼트 전원의 경우보다 더 작게 된다. 전술한 바와 같이, 플로팅 게이트와 채널 또는 소스간의 전계의 세기는 터널링 전류에 영향을 준다. 5V 디바이스에서와 같은 소거 효율을 얻으려면, 5V 전원 전압이 인가될 때와 같은 정도의 전계가 터널 산화막에 인가되어야 한다. 3V 전원 전압이 채널 또는 소스에 인가된다면, 절대값 면에서 큰 부전압이 콘트롤 게이트에 인가된다. 이것은 승압회로에 사용되는 각 트랜지스터의 산화막에 큰 전압을 인가한다는 것을 의미하며, 이것으로 인해 트랜지스터의 전압 저항 특성(신뢰성)에 대해 또 다른 요건을 필요로 한다는 문제점이 야기된다.
고전압이 필요한 플래시 메모리와 같은 반도체 디바이스에 있어서, 통상 전압 및 고전압 회로는 동이란 회로에서 혼합된다. 두 종류의 트랜지스터 즉, 5볼트 트랜지스터와 12볼트 트랜지스터가 선택적인 방식으로 형성되는데, 12볼트 디바이스는 전체 집적회로의 일부분에만 형성된다. 그러나, 이것은 공정의 복잡성을 증가시키고 제조를 보다 어렵게 한다.
전술한 바와 같이, 효과적인 회로 설계는 전원회로용 공핍형 트랜지스터를 이용하여 실현될 수 있다. 공핍형 트랜지스터를 실행시키기 위해, 웨이퍼 공정과 유사한 기술이 통상 이용된다. 즉, 채널을 형성하는 전하와 동일한 극성의 수많은 전하들이 MOS 트랜지스터의 채널 영역에 분포된다. 예컨대, n-채널 공핍형 트랜지스터의 경우, 디바이스는 그 채널 영역이 음극성의 전하를 주로 포함하도록 형성된다. 실제로, MOS 트랜지스터 채널 영역에 상기 전혀 프로필을 제공하기 위해 p 또는 n형 불순물이 이온화되어 전계에 의해 가속화되어 채널 영역으로 주입된다. 이 기술을 통상적으로 이온 주입이라 한다.
이온 주입은 공핍형 트랜지스터의 형성에 이용될 뿐만 아니라 회로 요소로서 통상 사용되는 n-채널 및 p-채널 증가형 트랜지스터를 형성하는데 이용된다. 그러나, 증가형 디바이스와 공핍형 디바이스가 채널 영역에서 상이한 전하 분포를 요구하기 때문에, 채널 영역에서의 전하 분포는 이온 주입량, 이온 주입의 종류, 전계의 강도 등을 변화시킴으로써 조절된다. 이것은 공핍형 트랜지스터의 제조시 웨이퍼 공정단계에서 이온 주입 종류가 필연적으로 증가한다는 것을 의미한다. 공정단계의 수가 증가함으로써 웨이퍼 공정의 복잡성 및 공정 셋업에 필요한 시간이 증가하는 등의 문제점이 야기되어 결국 반도체 디바이스의 비용이 증가하게 된다.
상기 열거한 문제점을 고려해 볼 때, 본 발명의 제 1 목적은 부전압을 발생시키는 승압회로에 사용되는 각 트랜지스터의 게이트 산화막에 큰 응력이 인가되는 것을 방지하도록 하고, 아울러 부전압 소거방법을 채용하며 단일 저전압 전원으로 동작하도록 설계된 비휘발성 반도체 메모리를 제공하는 것이다.
본 발명의 제 2 목적은 비휘발성 반도체 메모리 등에 사용되는 고전압 회로가 통상 저전압 트랜지스터를 이용하여 구성되는 반도체 디바이스를 제공하는 것이다.
본 발명의 제 3 목적은 전원 회로 등에 사용되는 공핍형과 기능적으로 동일한 트랜지스터를 증가형 트랜지스터의 통상 제조공정으로 제조 가능하게 하기 위한 것이다.
본 발명의 제 1 형에 따른 비휘발성 반도체 메모리는 기억된 데이타가 전기적으로 소거될 수 있고, 메모리의 각 기억요소가 콘트롤 게이트, 플로팅 게이트, 소스 및 드레인을 포함하고, 소거시 부전압 발생수단에 의해 발생된 부전압이 콘트롤 게이트에 인가되는 반도체 메모리이다.
상기 제 1 목적을 달성하기 위해 소거시 전원 전압보다 높은 전압이 소거 정전압 발생 수단에 의해 발생되고, 이 소거 전압은 채널 또는 소스에 인가된다.
제 1 형의 구성에 따라, 전원 전압보다 높은 전압이 소거용 정전압 발생 수단에 의해 발생되고 소거용 채널 또는 소스에 인가되어 저전압 전원에도 불구하고 고전압 인가를 달성하게 된다. 따라서, 콘트롤 게이트에 인가될 전압은 절대값이 증가될 필요가 없다. 부전압 발생 수단에 사용되는 트랜지스터에 큰 전압이 인가되지 않기 때문에 절연 파괴 강도의 문제점을 해소할 수 있다.
본 발명의 제 2 형에 따른 반도체 디바이스는 전기적으로 절연된 다수의 p형웰을 포함하는데, 하나 또는 그 이상의 트랜지스터가 형성되는 최소 두 개의 p형웰에 있어서 각 트랜지스터의 소스는 그것이 형성되는 웰에 연결된다. n-채널 트랜지스터는 다음번 트랜지스터의 드레인에 연결된 한 트랜지스터의 소스와 상호 직렬로 연결된다. 하나 이상의 n-채널 트랜지스터가 동일한 웰에 형성되면, 그 웰 내의 n-채널 트랜지스터는 우선 서로 연결된 후 다음 웰 내의 n-트랜지스터에 연결된다.
제 2 형의 구성에 따라, 전압이 직렬 연결된 복수의 채널 트랜지스터로 구성된 트랜지스터 어레이에 걸쳐서 인가될 때 전압은 트랜지스터를 사이에서 분배되고, 작은 전압이 각 트랜지스터의 소스와 드레인간에 인가된다. 소스가 웰에 연결되기 때문에, 웰과 게이트간에 인가된 전압은 작아져 절연 파괴 강도를 증가시킬 필요가 없게 된다.
종래 기술에서는 각 트랜지스터의 웰(또는 베이스)에 접지에 연결되었기 때문에 비록 전체 전압이 일부가 각 트랜지스터의 소스와 드레인간에 인가된다 하더라도 큰 전압이 웰(또는 베이스)와 게이트간에 인가되었다.
본 발명의 제 3 형에 따른 MOS 트랜지스터는 플로팅 게이트를 가지며, 증가형 디바이스 제조공정에 의해 형성되고, 그 구조는 전하가 플로팅 게이트 속에 주입도기 채널이 궁핍형 디바이스에서와 같은 0바이어스 인가에 의해 형성되는 구조이다.
제 3 형의 구성에 따라 형성된 상기 MOS 트랜지스터는 증가형 디바이스이지만 플로팅 게이트를 갖는다. 플로팅 게이트에 주입되는 전하는 거의 무한하게 플로팅 게이트에 유지되고 MOS 트랜지스터의 임계 전압은 주입된 전하의 형태 및 양으로 결정된다. 예컨대 p-채널 MOS 트랜지스터의 경우, 플로팅 게이트에 음전하를 주입함으로써 보다 낮은 문턱 전압이 발생하고, 바이어스 인가 없이도 채널이 형성된다. 그러한 트랜지스터는 효과적으로 공핍형 트랜지스터를 실현하는 공핍형 트랜지스터의 기능적인 등가물이다.
본 발명의 양호한 실시예에 대한 상세한 설명을 기술하기에 앞서, 종래 기술과 본 발명간의 차이점을 보다 명확히 이해할 수 있도록 관련 첨부 도면을 참조하여 종래의 비휘발성 반도체 메모리에 관해 기술한다.
제 1 도는 플래시 메모리용 메모리 구조의 일예를 나타낸 도면이다. 도시된 바와 같이, 메모리셀은 콘트롤 게이트(CG)(101)와 플로팅 게이트(FG)(102)로 구성된 2층 게이트 구조를 가지며, 여기서 정보기억은 규정된 전압이 콘트롤 게이트(101), 드레인(D)(104) 및 소스(S)(103)에 인가될 때, 드레인(104)과 소스(103)간에 흐르는 전류는 전하가 플로팅 게이트(102)상에 저장되는지의 여부에 따라 변하는 특성을 이용하여 달성된다. 일반적으로, 플래시 메모리에 있어서, 논리값 "H"는 소거 상태 즉, 전하가 플로팅 게이트(102)상에 저장되지 않은 상태를 나타내며, 논리값 "L"은 전하가 플로팅 게이트(102)상에 저장된 상태를 나타낸다. 콘트롤 게이트(102) 속에 전하를 주입하는 것을 기록이라 한다.
다음은 정보 기록, 판독 및 소거 동작이 제 1 도에 도시된 구조를 갖는 메모리셀상에서 어떻게 수행되는지의 관해 설명하기로 한다. 제2A도 제2B도는 정보 판독 및 기록 동작을 위한 플래시 메모리셀의 여러 부분에 인가된 전압 조건을 나타낸다. 즉, 제2A도는 기록 동작에 관한 것이고, 제2B도는 판독 동작에 관한 것이다.
기록하는 경우, 고전압 VPP(약 12V)는 콘트롤 게이트(CG)에 인가되고, 약 6V는 드레인(D)에, 그리고 0V가 소스(S)에 인가된다. 이러한 조건하에서, 메모리셀을 통해 흐르는 전자들은 드레인(D) 근처의 고전계에 충돌하고, 이들 전자의 일부는 상기 전계에 의해 가속화되어 게이트 절연막이 에너지 장벽을 극복하기 위한 충분한 에너지를 얻으며 플로팅 게이트(FG) 속에 주입된다. 플로팅 게이트(FG)가 다른 회로 영역과 전기적으로 절연되기 때문에, 주입된 전하는 반영구적으로 플로팅 게이트상에 저장될 수 있다.
판독하는 경우, 전원 전압 VCC(약 5V)는 플로팅 게이트(CG)에 인가되고, 약 1V가 드레인(D)에 그리고 0V가 소스(S)에 인가된다. 셀 트랜지스터의 임계 전압은 플로팅 게이트(FG)상의 전하의 유무에 따라 변함으로써, 선택된 메모리셀을 통해 흐르는 전류가 따라 변하게 된다. 이 전류를 감지하고 증폭함으로써 정보가 독출되다. 소거하는 데에는 두 가지 주요 방법이 있다. 하나는 플로팅 게이트(102)상의 전하가 채널 즉, 기판 또는 웰 속에 유입되는 채널 소거방법이고, 다른 하나는 전하가 소그가 유입되는 소스 소거방법이다.
제 3 도는 채널에 고전압을 인가함으로써 소거 동작이 이루어질 때 여러 부분에 인가되는 전압 조건을 나타내고, 제 4 도는 소스에 고전압을 인가함으로써 소거 동작이 이루어질 때의 조건을 나타낸다.
제 3 도에 도시된 바와 같이, 채널 소거에 있어서, 0V가 콘트롤 게이트(CG)에 인가되고, 드레인(D) 및 소스(S)는 개방 상태로 있게 되고, 고전압 VPP(약 12V)가 채널(p-웰)에 인가된다. 이렇게 됨으로써, 플로팅 게이트(FG)상에 저장된 전하가 채널 속에 유입된다. 소스 소거에 있어서, 제 4 도에 도시된 바와 같이 고전압 VPP가 소스에 인가되고, 채널(예시된 예에서 기판 p-서브)은 개방 상태에 놓이거나 접지에 연결된다.
전술한 바와 같이, 반도체 메모리의 최근 추세는 저전원 전압을 지향해 왔고, 또한 전원 전압의 감소는 플래시 메모리에서 현저히 나타나고 있다. 또한 저전압 설계는 소거용 채널 또는 소스에 인가된 고전압의 감소를 필요로 한다. 단일 전압 디바이스에 있어서, 승압회로는 고전압을 발생시키는데 사용되지만, 전원 전압이 감소할 때 승압회로의 크기가 대형화 되어야 한다는 문제점이 야기된다.
소스 소거방법에 있어서, 고전위가 소스(S)에 인가되기 때문에, 소스 확산층은 고전위를 유지하기 위한 충분한 절연 강도를 제공하도록 보다 깊게 형성되어야 한다. 이것은 셀 영역을 감소시키려는 노력을 방해한다.
더욱이, 선택적인 소거에 있어서, 회로는 소스 연결선(VSS선)이 상이한 전위로 부분적으로 설정되도록 설계된다. 이것은 선 절연 및 임시 구동회로의 추가를 필요로 하고 이에 따라 칩크기가 증가한다.
이들 문제점을 해소하기 위한 채널 또는 소스에 인가된 정전압의 감소를 허용하도록 부전압이 콘트롤 게이트(CG)에 인가되는 부전압 인가 소거방법이 제안되어 왔다.
제 5 도 제 6 도는 부전압 인가방법을 이용하여 채널 소거 및 소스 소거의 조건을 나타낸 도면이다. 통상, 콘트롤 게이트(CG)에 인가될 부전압(VBB)은 약 10V로 설정되고, 5V의 전원 전압(VCC)이 채널 또는 소스에 인간된다.
플래시 메모리의 소거는 양자 터널 효과를 이용하여 플로팅 게이트로부터의 전자를 채널 또는 소스에 유입함으로써 달성된다. 그러나, 유입되는 전자들에 의해 야기된 전류(터널링 전류)는 플래시 메모리와 채널 또는 소스간의 전계에 따라 변한다.
전술한 바와 같이, 플래시 메모리를 구비하는 반도체 메모리의 경우, 최근 추세는 보다 낮은 전원 전압을 지향하고 있다. 더욱이, 단일 전원으로 사용되도록 설계된 반도체 디바이스의 수가 날로 증가하고 있다. 제 5 도에 도시된 바와 같이, 부전압 인가방법을 이용한 플래시 메모리 소거에 있어서, 전원 전압 VCC는 채널 또는 소스에 직접 인가된다. 예컨대, 3볼트 단일 전원으로 사용되도록 설계된 반도체 디바이스의 경우 만약 이 전압이 채널 또는 소스에 직접 인가된다면 이에 따른 단계는 5볼트 전원의 경우보다 더 작게 될 것이다. 전술한 바와 같이, 플로팅 게이트와 채널 또는 소스간의 전계는 터널링 효과에 크게 영향을 준다. 5V 디바이스에서와 동일한 소거 효율성을 얻기 위해서는, 5V 전원 전압이 인가될 때와 같는 강도의 전계가 터널 산화막에 인가되어야 한다. 즉, 만약 3V 전원 전압이 터널 또는 소스에 인가되면, 절대값이 큰 부전압이 콘트롤 게이트에 인가될 것이다. 이것은 큰 부전압을 발생시키는 승압회로에 사용되는 각 트랜지스터의 산화막에 큰 전압이 인가됨을 의미하며, 이것은 트랜지스터의 전압 저항 특성(신뢰성)에 대해 또 다른 요건을 요구하는 문제점을 야기시킨다.
제7도 및 제8도는 특허청구범위 제 1 항 및 제 2 항에 기술된 바와 같이, 제 1 목적을 달성하는 본발명의 제1모드의 기본적인 기능 구성을 나타낸 도면이다.
제 7 도 및 제 8 도에 도시된 바와 같이, 본 발명의 제 1 모드에 따른 비휘발성 반도체 메모리는 메모리의 각 기억소자가 콘트롤 게이트(CG)(101), 플로팅 게이트(FG)(102), 소스(S)(103) 및 드레인(D)(104)을 포함하고 기억된 데이타가 전기적으로 소거 가능한 반도체 메모리이며, 소거시 부전압 발생수단(120)에 의해 발생된 부전압이 플로팅 게이트(CG)(101)에 인가된다. 상기 제 1 목적을 달성하기 위해, 소거시 전원 전압보다 높은 전압이 소거용 정전압 발생 수단(140)에 의해 발생되고, 이 소거 전압은 채널 또는 소스(103)에 인가된다.
제 1 모드의 구성에 따라, 전원 전압보다 높은 전압은 소거용 정전압 발생 수단(140)에 의해 발생되고 소거용 채널 또는 소스(103)에 인가되어, 저전압 전원에도 불구하고 고전압 인가를 달성할 수 있다. 따라서, 콘트롤 게이트(101)에 인가될 전압은 절대값에 있어서 증가될 필요가 없다. 큰 전압이 부전압 발생 수단(120)으로 사용되는 트랜지스터에 인가되지 않기 때문에, 절연 파괴 강도의 문제점이 해소할 수 있다.
제 9 도는 제 1 실시예에 따른 플래시 메모리의 기록 및 소거에 사용되는 전원 시스템의 구성을 나타낸 블록도이다. 제10도는 제 9 도의 일부분을 나타낸 회로 상세도이다. 제11도는 제 9 도 및 제10도의 부전압 전하 펌프(156) 및 부바이어스 인가회로(158)를 나타낸 회로도이다. 제12도는 부바이어스 인가회로의 동작을 설명하는 파형을 나타낸다. 제13도 및 제14도는 제 9 도 및 제10도에 도시된 신호의 타이밍 차트이다. 제15도는 부바이어스 인가회로의 단면 구조를 나타낸 도면이다.
제 9 도에 있어서, 도면 부호 151은 커맨드 레지스터를 나타내고, 152는 상태 레지스터를 나타내고, 153는 기록/소거 절환회로를 나타내고, 157은 기록/소거 타이밍 발생회로를 나타낸다. 일반적으로, 플래시 메모리는 기록/소거 동작 및 이에 후속된 확인 동작이 커맨드를 명령함으로써 자동으로 수행되도록 구성된다. 외부 명령 신호에 의해 커맨드 레지스터(151)에 전송되고, 이 데이타에 따라 기록/소거 절환회로는 여러 요소를 기록 또는 소거 동작을 위한 준비 상태로 절환시키고, 기록/소거 타이밍 발생회로는 제어 신호 E/R 및 S1-S6을 여러 요소에 공급하여 특정 동작을 수행하게 된다. 이들 제어 신호는 기록 및 소거용으로 제 6 도에 각각 도시된다.
기록 및 소거 동작에 필요한 절대값에 있어서, 전원 전압보다 더 큰 전압을 발생시키기 위해, 워드선정전하 펌프(154), 드레인 정전하 펌프(154) 및 부전하 펌프(156)가 제공된다. 워드선 정전하 펌프(156)은 기록용으로 선택된 셀의 콘트롤 게이트가 연결되는 워드선에 인가시키기 위해 12V 정도의 고전압을 발생시키는 회로이다. 이 전압은 제 1 정바이어스 인가회로(160)을 통해 로우 디코더(164)에 인가된다. 부전하 펌프(156)은 소거 동작 중에 워드선(162)에 인가하기 위해 -10V 정도의 부전압을 발생시키는 회로이다. 이 전압은 부바이어스 인가회로(158)를 통해 워드선에 인가된다. 드레인 정전하 펌프(155)는 기록 동작 중에 드레인에 인가하기 위해 6V 정도의 정전압을 발생시키는 회로이다. 이 전압은 제 2 정바이어스 인가회로(159) 및 공통버스(163)를 통해 기록될 셀이 소거시 채널에 인가된 전압을 발생시키는 승압회로로 사용된다. 따라서, 소거 동작 중에, 드레인 정전하 펌프(155)에서 출력된 정전압은 제 3 정바이어스 인가회로를 통해 소거 채널 콘트롤 게이트(165)에 인가된다.
제10도는 본 실시예의 회로의 일부분을 나타낸 상세도면이다. 도면 부호들을 제 9 도에 사용된 것에 대응한다. 도면 부호 171은 매트릭스 형상의 메모리셀을 나타내고 175는 쉘을 나타낸다. 도면 부호 172는 비트선과 공통 버스선(163)간에 삽입된 스위치 어레이를 나타낸다. 도면 부호 174는 워드선과 로우디코더(164)간에 삽입되고, 부전압이 소거 동작 중에 부바이어스 회로(158)를 통해 워드선에 인가될 때 워드선으로부터 로우 디코더(164)를 분리하도록 자동으로 작동하는 게이트 회로를 나타낸다. 제 1 정바이어스 회로의 고전압은 로우 디코더(164)의 전원 단자(VRD)에 인가된다.
제11도는 부전압 전하 펌프(156) 및 부바이어스 인가회로(158)를 나타내는 회로도이다. 정전압 전하 펌프(155)와 정바이어스 인가회로(159, 161)는 제11도의 p-채널 트랜지스터가 n-채널 트랜지스터로 대체되는 것을 제외하면 제11도의 구성과 동일한 구성을 갖는다. 이 전하 펌프 회로는 상보 클록 신호입력 S3 및 /S3에 응답하여 규정 전압을 각각 출력하는 공지된 승압회로이다. S1, /S1, S2, /S2 및 S3, /S3는 기록/소거 타이밍 발생회157로()로부터 워드선 정정하 펌프(154), 드레인 정전하 펌프(155) 및 부전하 펌프(156)에 각각 공급되는 상보 클록 신호쌍이다.
S4-S6는 각각의 바이어스 인가회로(158, 159, 161)에 공급된 클록 신호이다. 부바이어스 인가회로(158)는 두 개의 p-채널 트랜지스터 및 커패시터로 구성된다.
부전압이 출력되는 동안, 클록 신호 S4는 커패시터의 한 단자에 전송된다. 다음에는 부바이어스 인가회로(158)의 동작에 관해 설명하기로 한다.
제12도에 도시된 파형은 부바이어스 인가회로(158)의 동작을 나타낸 것이다. 제12조에 도시된 클록 신호 S4가 커패시터의 단자에 인가될 때, 노드 N2 및 N3의 레벨을 제12도에 도시된 바와 같이 변한다.
커패시터에 인가된 클록 신호 S4가 극성을 양에서 음으로 전활시킬 때 노드 N2의 레벨은 용량 커플링으로 인해 하락한다. 결과적으로 p-채널 트랜지스터 Tr1이 터온된다. 그러면, 전하는 노드 N2의 레벨이 노드 N3의 레벨과 동일해질 때까지 노드 N3에서 노드 N2로 이동한다.
클록 신호 S4가 극성을 음에서 양으로 전활할 대 노드 N2의 레벨은 용량 커플링으로 인해 상승한다. 결과적으로 p-채널 트랜지스터 Tr1이 턴오프되고, p-채널 트랜지스터 Tr2는 턴온된다. 그러면 전하는 노드 N1과 노드 N2간의 레벨 차가 p-채널 트랜지서터 Tr2의 임계 전압과 동일하게 될 때까지 노드 N2에서부터 노드 N1상으로 이동한다. 상기 동작이 반복될 때, 부전압 전하 펌프 회로(156)에서 출력된 부전압은 노드 N3에서 유도된다.
다음으로, 본 실시예의 동작에 관해 제13도 및 제14도를 참조하여 기술한다.
판독 동작에 있어서, S4∼S6은 "H" 혹은 "L"로 고정된다. 모든 전하 펌프는 비활성 상태에 놓이게 된다. 전원 전압 VCC는 VRD를 통해 로우 디코더(164)에 인가되고 워드선은 선택 상태 또는 비선택 상태에 있는지의 여부에 따라 VCC 또는 접지 전압 VSS에 연결된다.
기록 동작에 있어서, S4 및 S6는 "H" 또는 "L"로 고정되고, 클록 신호는 제13도에 도시된 바와 같이 신호 S5로서 공급된다. S3 및 /S3의 레벨이 고정되기 때문에, 부전하 펌프는 비활성 상태에 남아 있게 된다. 반면, 클록 신호는 S1, /S2 및 S2, /S2로서 공급되기 때문에, 정전하 펌프(154, 155)가 동작 상태에 놓이게 된다. 결과적으로 고전압이 단자 VRD에 전송되어 로우 리코더(164)에 의해 선택된 워드선은 고전압으로 상승하는 반면 다른 워드선은 0V로 남아 있게 된다. 드레인 정전하 펌프(155)로부터의 정전압은 제 2 정바이어스 회로(159)를 통해 공통 비트선(163)에 공급된다. 이 정전압은 컬럼 디코더에 의해 선택된 비트선에 인가된다.
모든 메모리셀의 소스가 접지되기 때문에, 고전압은 어드레스 신호에 의해 선택된 메모리셀의 콘트롤 게이트에 인가되고 정전압은 그 소스와 채널이 접지된 채 그 드레인에 인가되어 기록 동작이 달성된다.
소거 동작에 있어서, 제14도에 도시된 바와 같이, S5가 고정되고, 클록 신호가 S4 및 S6로서 공급되어 드레인 정전하 펌프(155)와 부전하 펌프(156)는 동작 상태에 놓이게 된다.
결과적으로, 부전하 펌프(156)로부터의 부전압은 부바이어스 회로(158)를 통해 워드선에 인가되고, 드레인 정전하 펌프(155)로부터의 정전압은 제 3 정바이어스 회로(161) 및 채널 콘트롤부(165)를 통해 웰에 인가됨으로써 소거 동작이 달성된다.
전술한 바와 같이, 제 1 실시예의 따라, 소거 동작 중에 정전압이 웰(175)에 인가되기 때문에, 소거에 필요한 전계는 이전의 디바이스에서와 동일한 크기의 부전압을 워드선에 인가함으로써 터널 산화막에 인가될 수 있다. 따라서, 절대랍이 큰 부전압은 워드선에 공급할 필요는 없다.
제 1 실시예에 있어서, 정 소거 전압이 소거시 웰에 인가된다. 반면에, 정전압이 동일회로를 이용한 소스에 인가된다면, 소스 소거가 달성될 수 있다.
제15도는 부바이어스 인가회로(158)의 단면 구조를 나타내는 도면이며, 도면 부호 181은 폴리실리콘 게이트를 나타내고, 182는 게이트 산화막을 나타내고, 183 및 184는 확산층을 나타내고, 185는 웰접촉부를 나타내고, 186∼188은 알루미늄 연결부를 나타내고, 189는 n웰을 나타내며, 190은 p형 기판을 나타낸다. 다음은 게이트 산화막(182)의 두께가 본 발명에 의해 어떻게 향상되는가에 관해 설명하기로 한다. 여기서, 플래시 메모리의 결합 계수가 0.5, 터널 산화막의 두께가 100이고, 소거시에 필요한 플로팅 게이트 또는 채널간의 전계가 100MV/cm이라고 가정한다. 전원 전압이 5V일 때, 이 전압이 소거시 웰 또는 소스에 인가된다면, -10V의 전압은 상기 조건을 달성하도록 콘트롤 게이트에 인가되어야 한다. 제15도에 있어서, 웰(189)의 전위가 0V에 있다면, 게이트 산화막(182)은 10V의 최대 전압에 손상받게 된다. 만약 제15도의 트랜지스터의 최대 응력 필드가 3MV/cm이라면 350 정도의 두께로 갖는 게이트 산화막이 필요하다.
반면에, 7V의 승압 전압이 플래시 메모리셀의 채널 또는 소스에 인가되면, 콘트롤 게이트에 -6V가 공급될 필요가 있다. 따라서, 제 5 도의 게이트 산화막(182)의 두께는 200∼250으로 감소될 수 있다.
본 발명에 있어서, 부전하 펌프 및 부바이어스 회로에 사용되는 각 트랜지스터의 게이트막에 큰 응력이 인가되지 않는다면, 특수 고전압 트랜지스터를 형성할 필요가 없으며, 이에 따라 디바이스의 신뢰도가 향상된다. 더욱이, 지금까지 기술된 설명에서도 명백한 바와 같이, 기록시 드레인에 인가되는 정전압을 발생시키기 위한 전하 펌프는 소거시 채널 또는 소스에 인가되는 정전압을 발생시키기 위한 전하 펌프로서 이용될 수 있다. 따라서, 회로의 크기가 증가될 필요가 없다.
전술한 바와 같이, 본 발명의 제 1 모드에 따라 소거시 절대값이 큰 부전압을 셀 콘트롤 게이트에 인가할 필요는 없기 때문에, 부전압을 발생하기 위해 제공된 승압회로에 사용되는 각 트랜지스터의 게이트 산화막에 크게 인가되지 않는다. 그 결과 디바이스의 신뢰도를 향상시키기 위해 특수 고전압 트랜지스터가 형성될 필요가 없다.
제16도는 후술되는 제 2∼제 4 실시예의 회로가 적용되는 부분의 일예를 나타낸 도면이다. 플래시 메모리에 있어서, 전술한 바와 같이 전압은 각 부분에 인가하기 위해 적절한 레벨로 절환될 필요가 있다. 더욱이, 기록 또는 소거 동작 후 차등 기준 레벨을 이요하여 판독 동작을 수행함으로써 기록 또는 소거 동작의 정확히 달성되었는지의 여부를 확인하기 위해 확인 동작이 수행된다. 제 2∼제 4 실시예는 플래시 메모리용인 전압 절환회로 및 기준 전압 발생회로에 적합하다. 그러나, 상기 실시예들은 이들 적용회로에 제한되는 것이 아니라, 고전압을 부분적으로 이용하는 임의의 디바이스에도 효과적이다.
제 2∼제 4 실시예에 관해 기술하기에 앞서, 종래 기술과 본 발명간의 차이점을 보다 명확히 이해하기 위해 종래의 레벨 변환회로에 관해 기술하기로 한다.
예컨대, 제17도는 전압 레벨을 5V에서 12V로 전환시키는 종래의 레벨 전환 회로를 나타낸 것이다. 12V가 드레인과 소스간에 인가되고, 공핍형 트랜지스터 TD50 및 증가형 트랜지스터 T50의 부분과 게이트간에 인가되기 때문에, 게이트 막의 두께와 게이트 길이가 증가되어 트랜지스터의 절연 파괴 강도가 증가한다.
제18도는 트랜지스터 임계 전압 Vth의 여러 단을 통한 전압 가하를 이용하는 정전압 발생회로를 나타낸 것이다. 이 회로 구성은 전원 전압과는 무관하게 정전압을 발생시키기 때문에 널리 사용된다. 제18도의 회로는 12V의 전원을 이용하고, 12V 트랜지스터는 제17도의 회로의 경우에서 처럼 사용된다. 이것은 큰 부전압을 발생시키는 승압회로에 이용되는 각 트랜지스터의 산화막에 큰 전압을 인가한다는 것을 의미하며, 따라서 트랜지스터의 전압 저항 특성(신뢰성)에 대해 추가 요건을 요구하게 되는 문제점이 발생한다.
플래시 메모리 등의 고전압을 필요로 하는 반도체 디바이스에 있어서, 통상 전압 및 고전압 회로는 통일 회로 내에서 결합한다. 5V 트랜지스터와 12V 트랜지스터인 두 가지 종류의 트랜지스터는 선택적인 방식으로 형성되는데, 그 이유는 12V 디바이스가 전체 집적회로의 부분으로만 형성되기 때문이다. 그러나, 이렇게 됨으로써 공정이 복잡해지고 제조가 훨씬 어려워진다.
제18도의 회로를 참조하면, 트랜지스터는 동일 기관(웨이퍼)상에 형성됨으로, 백 바이어스는 상부관 트랜지스터(T62, T63, …)에 대해 보다 커져서 그 임계 전압이 증가한다. 백 바이어스 효과로 인한 임계 전압의 증가는 각각 T61, T62, …,에 대해 V1, V2, …,로 표시되고, 0V 백 바이어스를 갖는 임계치는 Vyh로 표시되고, Vout=n×Vth+V1+V2, …,는 Vout이 바이어스 특성에 따라 크게 변하는 문제점을 나타낸다. 백 바이어스 특성은 공정마다 변하기 때문에, 공정상의 제한 요소로 인해 정확한 전압을 얻기 곤란한 문제점이 발생한다.
제 2∼제 4 실시예에 기술된 회로의 경우, 이들 문제점이 해소된다.
제19A도 및 제19B도는 본 발명의 제 2 모드의 기본적 기능 구성을 나타내는 도면이다. 제19A도는 제 2 모드에 따른 반도체 디바이스에 일부분을 나타낸 도면이고, 제19B도는 제19A도의 등가회로를 나타낸 도면이다.
제19A도에 도시된 바와 같이, 본 발명의 제 2 모드에 따른 반도체 디바이스는 다수의 전기절연된 p형 웰 214, 224, …,를 포함하는데, 이들 중 최소 두 개의 웰 속에는 하나 또는 그 이상의 n-채널 트랜지스터(예시된 도면에서는 각 웰 속에 하나의 n-채널 트랜지스터가 존재함)(210, 220, …,)가 형성되고, 각 트랜지스터의 소스는 트랜지스터가 형성되는 웰이 연결된다. n-채널 트랜지스터가 형성되는 웰에 연결된다. n-채널 트랜지스터는 한 트랜지스터의 소스가 이웃한 트랜지스터의 드레인에 연결된 채 서로 직렬로 연결된다. 만약 하나 이상의 n-채널 트랜지스터가 동일한 웰 속에 형성된다면, 그 웰 속의 n-채널 트랜지스터는 우선 서로 연결된 다음 이웃한 웰 속의 n-채널 트랜지스터에 연결된다.
제 2 모드의 구성에 따라, 다수의 직렬 연결되는 n-채널 트랜지스터로 구성되는 트랜지스터 어레이에 걸쳐 전압이 인가될 때, 그 전압은 트랜지스터 사이에서 분할되고 작은 전압이 각 트랜지스터의 소스와 드레인 사이에 인가된다. 소스가 웰에 연결되기 때문에, 웰과 게이트간에 인가되는 전압은 작아짐이 접지되었기 때문에, 절연 파괴 강도를 증가시킬 필요가 없게 된다. 종래 기술에서는 각 트랜지스터의 웰(베이스)이 접지되었기 때문에, 비록 전체 전압의 일부가 소스와 각 트랜지스터의 소스와 드레인 사이에 인가되었다 하더라도 웰(베이스)과 게이트 사이에는 큰 전압이 인가되었다.
제20도는 본 발명의 제 2 실시예에 따라 전압 레벨을 4V에서 12V로 전환시키기 위한 레벨 전환회로를 나타낸 것이다. VIN이 4V일 때, T3, T2 및 T1은 온되고 출력은 0V가 된다. 이 때, 로드 트랜지스터 TD1, TD2 및 TD3는 모두 도통되지만, 각각의 로드 트랜지스터에 인가된 전압차(드레인과 소스와 게이트와 웰간의 전압차)는 저항을 통해 3개의 동일 부분으로 분할되고 최대 44V가 되어 고전압 트랜지스터는 TD1, TD2 및 TD3에 사용될 필요가 없다. VIN이 0V일 때 T3는 오프가 된다. TD1, TD2 및 TD3가 모두 도통되기 때문에 출력은 12V가 된다. 이 때 8V가 T1의 게이트에 인가되기 때문에, T1의 소스는 8V-임계 전압 Vth(최대 8V)가 된다. 따라서, T1에 이나된 전압차는 최대 4V가 되기 때문에, T1은 고전압 형태일 필요는 없다. 이와 마찬가지로, 4V가 T2의 게이트에 인가되기 때문에, T2의 소스는 4V -Vth(=최대 4V)T에 있게 된다. 따라서, T2에 인가된 전압차는 최대 4V이기 때문에 T2는 고전압 형태일 필요는 없다.
일부 적용분야에 있어서, 내부 VPP보다 높은 VPP가 플래시 메모리에 대해 외부로 공급되어 다른 종류와 호환성을 유지할 수도 있다. 본 발명의 회로 구성을 이용하여, 외부 VPP가 감소됨으로써 내부 VPP를 유지하기 이한 충분한 절연 강도를 갖는 트랜지스터에 대해 내부 VPP가 발생된다.
제21도는 본 발명의 제 3 실시예에 따른 정전압 발생회로를 나타낸 도면이다.
증가형 트랜지스터 T11, T12, …, TIN의 소스는 과련 웰에 연결된다. 따라서, 각 트랜지스터의 백 바이어스는 0V이고, n×Vth의 정 전압이 발생된다. 이 전압은 전원 전압과 트랜지스터 백 바이어스 특성과는 무관하며, 트랜지스터의 Vth에만 좌우된다. 도시된 예에서, 모든 증가형 트랜지스터는 동일한 Vth를 갖지만 상이한 Vth를 갖는 둘 또는 그 이상의 증가형 트랜지스터가 이용될 수도 있다. 또한, 예시된 예에서, 각 트랜지스터는 격리 웰 속에 형성되지만, 이와는 달리 둘 또는 그 이상의 트랜지스터가 한 웰 속에 형성될 수도 있다.
제22도는 제21도에 도시된 공핍형 트랜지스터 TD13과 증가형 트랜지스터 T11, T12를 나타낸 평면도이고, 제23도는 그 단면도이다. 이들 도면에서, 도면 부호 241 및 251은 폴리실리콘 게이트를, 242 및 254는 p형 확산층을, 245 및 255는 p웰을, 261은 상호연결층을, 262는 n웰을, 263은 p형 기판을 각각 나타낸다.
종래 기술의 구조와의 차이를 명확히 하기 위해, 제18도에 예시된 종래 정전압 회로의 평면도 및 단면도가 제24도 및 제25도에 도시된다.
제26도는 직렬 연결 트랜지스터 TY2, TX 및 T24와 이 어레이에 병렬로 연결된 트랜지스터 TY1으로 구성되는 트랜지스터 어레이가 제21도에 도시된 제 3 실시예의 회로의 증가형 트랜지스터 어레이내에 삽입되는 회로 구성을 나타낸 것이다. 트랜지스터 TX는 비도우즈 타잎(non-dose type)이고, 그 임계 전압 Vth는 거의 0에 가깝다. 트랜지스터 TY1 및 TY2의 웰은 접지되고, R11 및 R2가 그 각각의 게이트에 인가된다. 비휘발성 ROM 또는 전기 퓨즈에 의해 R1 및 R2에 인가된 신호 레벨을 설정함으로써, 추가 회로부가 단락되거나 연결되 수 있다. 따라서, 연결된 트랜지스터 단의 수를 조절하여 트랜지스터 임계 전압 Vth의 변화를 보상할 수 있어 정전압 출력을 보장할 수 있다.
본 발명에 있어서, 회로 소자의 수가 증가함으로 인해 회로 영역이 증가하지만, 이 회로 영역은 그 부분에 대해서만 고전압을 이용하는 집적 회로에서는 크게 증가하지 않는다. 고전압 트랜지스터를 이용함으로써 스케일링 기술(scaling techique)에 이미 부여되어 있는 한계치가 제거되기 때문에, 다른 회로 부분은 훨씬 작아질 수 있다.
제 2 모드에 따라, 제조 공정은 실제로 고전압 부분에서도 칩크기를 증가시키지 않고도 단순화될 수 있고, 비용의 감소에도 불구하고 제조 변화에 덜 민감한 회로가 양질로 생산될 수 있다.
제16, 18, 20 및 21도에 도시된 바와 같이, 증가형 트랜지스터 뿐만 아니라 공핍형 트랜지스터도 전원 회로 등에 널리 사용된다. 제27도 및 제28도는 n-채널 형의 두 개의 트랜지스터 즉, 증가형 트랜지스터 및 공핍형 트랜지스터의 특성을 나타내는 도면이다. 즉, 즉27도는 게이트-소스간 전압이 변할 때의 전류 특성을 나타내며, 제28도는 드레인-소스간 전압이 변할 때의 전류 특성을 나타낸다. p-채널 디바이스의 경우, 제27도의 게이트-소스 전압은 반대 극성으로 구성된다. 상기 두 가지 형태의 트랜지스터 0게이트 바이어스를 갖는 채널이 유무에 근거하여 서로 구별된다. 증가형 디바이스에 있어서, 0게이트 바이어스를 갖는 채녈은 존재하지 않으며, 공핍형 디바이스에 있어서 0게이트 바이어스를 갖는 채널이 존재한다.
MOS 트랜지스터를 이용하는 회로의 기본 개념은 게이트 바이어스를 제어하여 채널 형식이 제어됨으로써 소스와 드레인간의 전류 흐름이 제어된다는 것이다. 그러나, 공핍형 트랜지스터의 경우 전술한 바와 같이, 게이트 바이어스가 인가될 때 채널이 형성되기 때문에, 게이트 바이어스에 의한 제어는 증가형 트랜지스터와 비교하여 볼 때 복잡하다. 따라서, 회로는 통상 증가형 디바이스에 기초하여 설계된다.
그러나, 이것은 회로 설계시 공핍형 트랜지스터의 사용을 배제하는 것은 아니다. 적용에 따라, 회로는 증가형 디바이스보다는 공핍형 디바이스를 이용하는 것이 훨씬 효율적으로 설계될 수 있다. 정전압원 및 신호 절환 디바이스(트랜지스터게이트)는 특수한 예이다.
전류 흐름을 야기시키기 위해 트랜스퍼 게이트로서 트랜지스터를 이용할 때, 전류량과 일치하는 전위차를 게이트와 소스간에서 야기시킬 필요가 있다. 전류의 양이 동일한 경우, 공핍형 디바이스는 제27도에 도시된 바와 같이 보다 작은 전위차를 허용한다. 더욱이, 동일한 게이트 전압인 경우, 드레인과 소스간의 산호 소실은 공핍형 디바이스에서 보다 더 작다.
공핍형 트랜지스터를 이용한 정전류원 회로를 구현하기 위해, 제28도에 도시된 특성이 이용된다. 공핍형 디바이스에 있어서, 전류는 0게이트-소스간 전압에서 흐르기 때문에, 소정 크기보다 큰 전압이 게이트를 이용하여 드레인과 소스간에 인가되어 단락될 때, 드레인-소스간 전류는 드레인-소스간 전압에 무관하게 일정한 레벨로 유지된다.
회로 구성의 특수예가 제29도에 유지된다.
따라서, 공핍형 트래지스터를 이용하면 일정 전류 회로는 단일 트랜지스터에 의해 구현될 수 있다.
전술한 바와 같이, 전원 회로에 대해 공핍형 트랜지스터를 이용하여 효과적인 회로 설계가 실현될 수 있다. 공핍형 트랜지스터를 실행하기 위해 웨이퍼 공정 기술이 통상적으로 이용된다. 즉, 채널을 형성하는 전하와 동일한 극성의 많은 전하가 MOS 트랜지스터의 채널 영역에 분포된다. 예컨대, n-채널 공핍형 트랜지스터의 경우, 디바이스는 그 채널 영역이 음극성의 전하가 주가 되도록 형성된다. 이와는 달리, p-채널 공핍형 트랜지스터는 양극성의 전하가 그 채널 영역에서 주가 되도록 형성된다. 실제로, 상기 전하 프로파일을 제공하기 위해 p 또는 n형 불순물이 이온화되어 전계에 의해 MOS 트랜지스터 채널 영역에 가속화된다. 이 기술은 통상적으로 이온 주입이라 불리운다.
이온 주입은 공핍형 트랜지스터의 형성에 이용될 뿐만 아니라, 통상 회로 소자로서 사용되는 n-채널 및 p-채널 증가형 트랜지스터에도 이용된다. 그러나, 증가형 및 공핍형 디바이스는 채널 영역에서 상이한 전하 분포를 요구하기 때문에, 채널 영역에서의 전하 분포는 이온 도우즈, 이온 주입의 종류, 전계의 강도 등을 변화시킴으로써 조절된다. 이것은 공핍형 트랜지스터의 제조시 웨이퍼 공정 단계에 있어서 어쩔 수 없이 이온 주입의 조유가 증가한다는 것을 의미한다. 공정 단계의 수가 증가함으로써, 웨이퍼 공정의 복잡성 및 공정셋업에 드는 시간이 증가하는 등의 문제점이 야기되어, 결국, 반도체 디바이스의 제조비용이 상승한다.
본 발명의 제 3 모드의 반도체 디바이스에 있어서, 공핍형 트랜지스터가 보다 용이하게 제조될 수 있다.
제30도는 본 발명의 제 3 모드의 기본적인 기능 구성을 나타낸 도면이다.
제30도는 도시와 바와 같이, 본 발명의 제 3 모드에 따른 MOS 트랜지스터는 플로팅 게이트(302)를 가지며, 증가형 디바이스 제조공정에 의해 형성되고, 그 구조는 전하가 플로팅 게이트(302) 속에 주입되고 채널이 공핍형 디바이스에서와 같은 0 바이어스 인가로 형성하도록 되어 있다.
제 3 모드와 구성에 따라, 형성된 MOS 트랜지스터는 증가형 디바이스 이지만 플로팅 게이트(302)를 갖는다. 플로팅 게이트(302) 속에 주입된 전하는 거의 무한하게 플로팅 게이트에서 보존되고 MOS 트랜지스터의 임계 전압은 주입된 전하의 종류 및 양에 의해 결정된다. 예컨대, p-채널 MOS 트랜지스터의 경우, 플로팅 게이트(302) 속에 음전하를 주임함으로써, 임계 전압이 보다 낮아지고, 채널이 바이어스 인가 없이 형성된다. 그러한 트랜지스터는 공핍형 트랜지스터와 기능적으로 동일하며, 공핍형 트랜지스터를 효과적으로 실현시킬 수 있다.
제31도는 제 5 실시예의 구성을 나타낸 도면이다. 이 도면은 공핍형 MOS 트랜지스터가 형성되어야 하는 부분에 형성된 증가형 트랜지스터를 나타낸다. 이들 트랜지스터는 공통 플로팅 게이트(302)를 갖는다. TNW는 공통 플로팅 게이트를 갖는 n-채널 MOS 트랜지스터를 나타낸다. 이 트랜지스터는 지금까지 설명된 플래시 메모리셀과 유사한 구조를 갖는다. 트랜지스터 TNW의 소스와 웰은 함께 연결되고 음전하 즉 전자를 공통 플로팅 게이트(302) 속에 주입하기 위해 고전압이 게이트 및 트레인에 인가된다. 이 전하 주입은 디바이스의 제조 중에 수행된다.
전자들을 트랜지스터 TNW의 공통 플로팅 게이트(302) 속에 주입함으로써, 이 전자들은 증가형 트랜지스터의 TP1, TP2, TP3, TP4, …,의 공통 플로팅 게이트(330)상에 축적되어 여기에 반영구적으로 보존된다. 제 3 도와 관련하여 설명한 바와 같이, p-채널 MOS 트랜지스터에 있어서, 임계 전압은 전자가 플로팅 게이트에 주입될 때 상승함으로써, 채널이 형성되고 도통되어 0 바이어스가 발생한다. 따라서 트랜지스터는 공핍형 MOS 트랜지스터와 동일한 방식으로 기능하게 된다.
고전압을 트랜지스터 TNW의 게이트와 드레인에 공급하기 위한 승압회로인 고전압 소스(331, 332)가 반도체 디바이스 속에 설치될 수도 있지만, 공통 플로팅 게이트(302)에 대한 전하 주입은 제조하는 동안에 단 한번만 행해질 필요가 있기 때문에, 특수 전극 패드는 게이트 및 드레인에 각각 연결되는 것이 바람직하고, 고전압은 제조하는 동안 이들 특수 전극 패드를 통해 외부에 인가되는 것이 바람직하다.
공핍형에서 기능하는 모든 트랜지스터의 플로팅 게이트가 디바이스에서 공통으로 연결될 때, 전자들을 공통 플로팅 게이트(330) 속에 주입하기 위해 단 하나의 n-채널 트랜지스터 TNW가 제공될 수도 있다.
이와는 달리, 트랜지스터들은 상호 연결의 편이를 위해 다수의 그룹으로 분할될 수 있고 하나의 기록 트랜지스터가 각각의 공핍형 기능 트랜지스터에 제공될 수도 있다.
제32도는 공핍형 기능 MOS 트랜지스터가 n-채널 디바이스로서 형성되고, 양전하 주입시 p-채널 트랜지스터 TPW가 하나의 n-채널 트랜지스터 TNq에 제공되는 제 6 실시에서 구성을 나타낸 도면이다. 두 트랜지스터 TN1과 TPW의 플로팅 게이트는 공통 플로팅 게이트(330)에 연결된다. 양전하의 주입은 고전압을 웰과 드레인에 인가함으로써 달성된다. 또 다른 방법의 경우, 고전압이 웰에만 인가될 수도 있다.
제 5 및 제 6 실시예에 있어서, 전하를 공통 플로팅 게이트에 주입하기 위해 전용 전하 주입 트랜지스터가 제공된다. 이러한 구성에 있어서, 전하 터널이 전하 주입 트랜지스터 영역에 형성될 필요가 있는 게이트 산화막은 공핍형 기능 트랜지스터 내에 형성될 필요가 없다는 장점이 있다.
그러나, 소거 모드 기능 트랜지스터의 수가 작을 때, 터널링이 발생할 수도 있는 게이트 산화막은 각각의 공핍형 기능 MOS에 형성되어 각각의 트랜지스터에 주입될 수도 있다.
제33도에 도시된 제 7 실시예는 그러한 구조에 관한 것이다.
제33도에 있어서, 도면부호 350은 공핍형에서 동작하도록 만들어진 p-채널 트랜지스터를 나타내고, 353은 게이트를, 354는 소스를, 355는 드레인을, 356은 웰을, 352는 게이트(353)에 연결될 특수 전극 패드를 그리고 351은 외부의 정 고전압원을 각각 나타낸다.
제33도에 도시된 부분을 포함하는 반도체 디바이스의 제조가 완성될 때, 다른 부분의 동작은 중단되고, 소스(354) 및 드레인(355)과 필요한 경우, 웰(356)의 고전압이 정 고전압원(351)으로부터 특수 전극 패드(352)를 통해 게이트(353)에 인가된 후 개방 상태로 설정된다. 이렇게 함으로써, 전자들이 플로팅 게이트(357) 속에 주입되고 증가형 p-채널 트랜지스터(350)는 공핍형에서 동작하도록 세팅된다. 제34A도 내지 제34B도는 둘 또는 그 이상의 폴리실리콘 상호 연결층을 이용한 웨이퍼 공정에 의해 다바이스가 형성되는 제 8 실시예에 따라 제31도에 도시된 구조가 구현되는 구조를 나타낸 것이다. 제35A도 내지 제35D도는 단일 폴리실리콘 상호연결층을 이용한 웨이퍼 공정에 의해 다바이스가 형성되는 제 9 실시예에 따라 제32도에 도시된 구조가 구현되는 구조를 나타낸 것이다.
제34A도 및 제35A도는 평면도를 나타내고, 제34B도 및 제35B도는 Y-Y' 선을 따라 절취한 단면도를 나타낸 것이다. 제34C도 X-X' 단면도를 나타낸 반면, 제35C도는 X-X' 단면도를 나타낸 것이고, 제35D도는 X2-X2 단면도를 나타낸 것이다.
도면에 있어서, 도면 361과 371는 폴리실리콘 플로팅 게이트를, 364와 374는 제 1 확산층을, 365와 375는 제 2 확산층을 나타낸다. 도면 부호 362와 363은 게이트에 대응하는 제 2 폴리실리콘층을 나타내고, 372는 게이트에 대응한 제 1 확산층을 나타낸다.
더욱이, 제 3 모드에 따라, 회로 동작에 있어서, 공핍형 디바이스와 등기인 트랜지스터는 증가형 트랜지스터 제조를 위해 특별히 설계된 웨이퍼 공정을 이용하여 제조될 수 있다. 본 발명은 CMOS 웨이퍼 공정에 의해 제조된 거의 모든 디바이스에서 구현될 수 있다.
이렇게 함으로써, 웨이퍼 공정 기술에만 의존하여 공핍형 트랜지스터가 제조될 때보다 더 낮은 비용으로 디바이스를 제조할 수 있다. 더욱이, 신규 개발된 웨이피 공정의 경우에도, 셋업에 필요한 공정 단계의 수는 공핍형 디바이스가 웨이퍼 고정 기술에만 의존하여 제조되는 경우에 비해 감소될 수 있다. 따라서 본 발명은 제품 개발의 기간을 단축시키는데 기여한다.
Claims (22)
- 플로팅 게이트(102)와, 콘트롤 게이트(101)와, 드레인(104) 및 소스(103)를 각각 구비하는 다수의 메모리셀과 저장된 데이타를 전기적으로 소거시킬 때 각 메모리셀의 상가 드레인과 상기 소스 사이에 형성된 채널 속에 상기 플로팅 게이트(102)에 저장되는 전하를 끌어들이기 위해 상기 콘트롤 게이트(101)에 인가되는 부전압을 발생시키는 부전압 발생 수단(120)과 전원 전압보다 높고 상기 채널에 인가되는 정전압을 발생시키는 소거용 정전압 발생수단(140)을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
- 플로팅 게이트(102)와, 콘트롤 게이트(101)와, 드레인(104) 및 소스(103)를 구비하는 다수의 메모리셀과 저장된 데이타를 전기적으로 소거시킬 때 상기 플로팅 게이트(102)에 저장된 전하를 각 메모리셀의 상기 소스 속에 끌어들이기 위해 상기 콘트롤 게이트(101)에 인가되는 부전압을 발생시키는 부전압발생수단(120)과 상기 전원 전압보다 높고 각 메모리셀의 상기 소스에 인가되는 정전압을 발생시키는 소거용 정전압 발생 수단(140)을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
- 제 1 항에 있어서, 상기 소거용 정전압 발생 수단(140)에 의해 발생된 상기 정전압은 기록시 전하가 상기 플로팅 게이트(102)에 주입될 때 각 메모리셀의 상기 드레인에 인가되는 것을 특징으로 하는 비휘발성 반도체 메모리.
- 제 2 항에 있어서, 상기 소거용 정전압 발생 수단(140)에 의해 발생된 상기 정전압은 기록시 전하가 상기 플로팅 게이트(102)에 주입될 때 각 메모리셀의 상기 드레인에 인가되는 것을 특징으로 하는 비휘발성 반도체 메모리.
- 콘트롤 게이트(301)와 소스(303)와 드레인(304)과 플로팅 게이트(302)를 포함하고, 제조시 전하를 상기 플로팅 게이트(302)에 주입함으로써 공핍형 트랜지스터와 기능면에서 동등하게 된 것을 특징으로 하는 증가형 MOS 트랜지스터.
- 제 5 항에 있어서, 상기 전자 주입은 전자 상태 항목에 의해 핫 캐리어를 주입함으로써 달성되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 5 항에 있어서, 상기 전하 주입은 터널링으로 인한 전자 흐름에 의해 달성되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 5 항에 있어서, 공통 플로팅 게이트(330)와 이 공통 플로팅 게이트(330)에 전하를 주입하기 위한 채널이 상기 MOS 트랜지스터의 채널과는 상반되는 형태인 MOS 트랜지스터를 구비한 것을 특징으로 하는 MOS 트랜지스터.
- 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 MOS 트랜지스터는 웨이퍼 공정에 의해 형성된 단일 폴리실리콘 상호 연결층을 구비하는 것을 특징으로 하는 MOS 트랜지스터.
- 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 MOS 트랜지스터는 웨이퍼 공정에 의해 형성된 2개의 폴리실리콘 상호 연결층을 구비하는 것을 특징으로 하는 MOS 트랜지스터.
- 고전압 전원과 출력 사이에 접속된 제 2 반도체 디바이스와 상기 출력과 접지 사이에 접속된 제 2 반도체 디바이스를 포함하는데, 상기 제 1 반도체 디바이스는 전기적으로 전열된 복수의 제1p형웰을 포함하고, 이 복수의 제1p형웰 중 적어도 2개는 그 내부에 형성되는 제1n-채널 공핍형 트랜지스터를 가지며, 제 1 웰 내부의 상기 제1n-채널 공핍형 트랜지스터는 제 2 웰 내부의 제1n-채널 공핍형 트랜지스터와 직렬로 접속되고, 각각의 제 1 또는 제 2 웰 내부의 상기 제1n-채널 공핍형 트랜지스터의 소스는 각각의 제 2 웰에 접속되고, 상기 제1n-채널 공핍형 트랜지스터의 게이트는 그 드레인에 접속되며, 상기 제 2 반도체 디바이스는 전기적으로 절연된 복수의 제2p형웰을 포함하고, 이 복수의 제2p형웰 중 적어도 2개는 그 내부에 형성되는 제1n-채널 증가형 트랜지스터를 가지고, 복수의 제2p형웰의 제 1 웰 내부의 n-채널 증가형 트랜지스터는 복수의 제2p형웰의 제 2 월 내부의 제1n-채널 증가형 트랜지스터와 직렬로 접속되고, 각각의 제 1 또는 제 2 웰 내부의 상기 제1n-채널 증가형 트랜지스터의 소스는 각각의 제 24 웰에 접속되고, 상기 제1n-채널 증가형 트랜지스터의 게이트는 그 드레인에 접속되는 것을 특징으로 하는 반도체 디바이스.
- 고전압 전원과 출력 사이에 접속된 제 1 반도체 디바이스와 상기 출력과 접지 사이에 접속된 제 2 반도체 디바이스를 포함하는데, 상기 제 1 반도체 디바이스는 전기적으로 절연된 복수의 제1p형웰을 포함하고, 이 복수의 제1p형웰 중 적어도 2개는 그 내부에 형성되는 제1n-채널 공핍형 트랜지스터를 가지며, 제 1 웰 내부의 상기 제1n-채널 공핍형 트랜지스터는 제 2 웰 내부의 제1n-채널 공핍형 트랜지스터와 직렬로 접속되고, 각각의 제 1 또는 제 2 웰 내부의 상기 제 1n-채널 공핍형 트랜지스터의 소스는 각각의 제 1 웰에 접속되고, 상기 제1n-채널 공핍형 트랜지스터의 게이트는 그 드레인에 접속되며, 상기 제 2 반도체 디바이스는 전기적으로 절연된 복수의 제2p형웰을 포함하고, 이 복수의 제2p형웰 중 적어도 2개는 그 내부에 형성되는 제1n-채널 증가형 트랜지스터를 가지고, 복수의 제2p형웰의 제 1 웰 내부의 n-채널 증가형 트랜지스터는 복수의 제2p형웰의 제 2 웰 내부의 제1n-채널 증가형 트랜지스터와 직렬로 접속되고, 각각의 제 1 또는 제 2 웰 내부의 상기 제1n-채널 증가형 트랜지스터의 소스는 각각의 제 2 웰에 접속되고, 상기 제1n-채널 증가형 트랜지스터의 게이트는 그 드레인에 접속되며, 상기 고전압 전원의 (n-m)/n 정도의 전압은 m번째 증가형 트랜지스터의 게이트에 인가되고, 0V 또는 상기 고전압 전원의 1/n 정도의 전압은 n번째 증가형 트랜지스터의 게이트에 인가됨으로써 고전압 또는 0V 전기신호를 그 출력단에서 출력하는 것을 특징으로 하는 반도체 디바이스.
- 제11항에 있어서, 상기 제 2 반도체 디바이스는 n-채널 증가형 트랜지스터의 여러 단을 트리밍하도록 구성되는 것을 특징으로 하는 반도체 디바이스.
- 고전압 전원과 출력 사이에 접속된 제 1 반도체 디바이스와 상기 출력과 접지 사이에 접속된 제 2 반도체 디바이스를 포함하는데, 상기 제 1 반도체 디바이스는 전기적으로 절연된 복수의 제1p형웰을 포함하고, 이 복수의 제1p형웰 중 적어도 2개는 그 내부에 형성되는 전기 신호를 처리하기 위한 제1n-채널 공핍형 트랜지스터 수단을 가지고, 제 1 웰 내의 상기 n-채널 공핍형 트랜지스터 수단은 제 2 웰 내부의 n-채널 공핍형 트랜지스터 수단과 직렬고 접속되고, 각각의 제 1 또는 제 2 웰의 n-채널 공핍형 트랜지스터 수단의 소스는 각각의 제 1 웰에 접속되고, n-채널 공핍형 트랜지스터 수단의 게이트는 그 드레인에 접속되며, 상기 제 2 반도체 디바이스는 전기적으로 절연된 복수의 제2p형웰을 포함하고, 이 복수의 제2p형웰 중 적어도 2개는 그 내부에 형성되는 전기 신호를 처리하기 위한 n-채널 증가형 트랜지스터를 가지고, 상기 복수의 제2p형웰의 제 1 웰 내의 n-채널 증가형 트랜지스터 수단은 복수의 제2p형웰의 제 2 웰 내의 n-채널 증가형 트랜지스터 수단과 직렬로 접속되며, 각각의 제 1 또는 제 2 웰 내의 n-채널 증가형 트랜지스터의 소스는 각각의 제 2 웰에 접속되며, n-채널 증가형 트랜지스터 수단의 게이트는 그 드레인에 접속되는 것을 특징으로 하는 반도체 디바이스.
- 제14항에 있어서, 적어도 상기 제n-채널 공핍형 트랜지스터 수단은 복수의 n-채널 공핍형 트랜지스터를 포함하고, 상기 복수의 n-채널 공핍형 트랜지스터는 서로 직렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
- 제14항에 있어서, 적어도 하나의 상기 n-채널 증가형 트랜지스터 수단은 복수의 n-채널 증가형 트랜지스터를 포함하고, 상기 복수의 n-채널 증가형 트랜지스터는 서로 직렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
- 제14항에 있어서, 상기 적어도 하나의 상기 n-채널 공핍형 트랜지스터 수단은 복수의 n-채널 공핍형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제14항에 있어서, 상기 적어도 하나의 상기 n-채널 증가형 트랜지스터 수단은 하나의 n-채널 증가형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제11항에 있어서, 상기 제 1 복수의 p형웰 중 적어도 2개의 p형웰의 하나는 그 내부에 형성된 제2n-채널 공핍형 트랜지스터를 가지며, 상기 제 2 공핍형 트랜지스터는 상기 제1n-채널 공핍형 트랜지스터와 직렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
- 제11항에 있어서, 상기 제 2 복수의 P형웰 중 적어도 2개의 p형웰의 하나는 그 내부에 형성된 제2n-채널 증가형 트랜지스터를 가지며, 상기 제 2 증가형 트랜지스터는 상기 제1n-채널 증가형 트랜지스터와 직렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
- 제12항에 있어서, 상기 제 1 웰 중 적어도 2개의 p형웰의 하나는 그 내부에 형성된 제2n-채널 공핍형 트랜지스터를 기지며, 상기 제 2 공핍형 트랜지스터는 상기 제1n-채널 공핍형 트랜지스터와 직렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
- 제12항에 있어서, 상기 복수의 제 2 웰 중 적어도 2개의 p형웰의 하나는 그 내부에 형성된 제2n-채널 증가형 트랜지스터를 가지며, 상기 제 2 증가형 트랜지스터는 상기 제1n-채널 증가형 트랜지스터와 직렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
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