JP3191861B2 - 不揮発性半導体メモリ装置及びその消去方法 - Google Patents
不揮発性半導体メモリ装置及びその消去方法Info
- Publication number
- JP3191861B2 JP3191861B2 JP1681197A JP1681197A JP3191861B2 JP 3191861 B2 JP3191861 B2 JP 3191861B2 JP 1681197 A JP1681197 A JP 1681197A JP 1681197 A JP1681197 A JP 1681197A JP 3191861 B2 JP3191861 B2 JP 3191861B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- erasing
- memory device
- potential
- nonvolatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Description
【０００１】
【発明の属する技術分野】本発明はチャンネル消去方式
による不揮発性半導体メモリ装置及びその消去方法に関
する。
による不揮発性半導体メモリ装置及びその消去方法に関
する。
【０００２】
【従来の技術】不揮発性半導体メモリの消去方式として
は、ゲート・ソース消去方式とチャンネル消去方式とが
知られている。ゲート・ソース消去方式は、例えば米国
特許第５０７７６９１号に開示されている。簡単に言え
ば、ゲート・ソース消去方式は消去時にメモリセルのゲ
ートに負電圧を、メモリセルのソースには正電圧をそれ
ぞれ印加し、メモリセルのドレインはオープン状態にし
て消去動作を行う。
は、ゲート・ソース消去方式とチャンネル消去方式とが
知られている。ゲート・ソース消去方式は、例えば米国
特許第５０７７６９１号に開示されている。簡単に言え
ば、ゲート・ソース消去方式は消去時にメモリセルのゲ
ートに負電圧を、メモリセルのソースには正電圧をそれ
ぞれ印加し、メモリセルのドレインはオープン状態にし
て消去動作を行う。
【０００３】図１３はゲート・ソース消去方式に適した
メモリセルの構造を示しており、Ｐ型の基板Ｐ−ｓｕｂ
にＮ＋拡散層によるドレインＤが形成されると共に、Ｎ
−拡散層とＮ＋拡散層によりソースＳが形成されてい
る。この基板上には、フローティングゲートＦＧ、コン
トロールゲートＣＧが形成される。このようなゲート・
ソース消去方式のメモリセルでは、消去動作時に、ソー
スＳから基板Ｐ−ｓｕｂにバンド間トンネル電流が流れ
るので消費電流が多い。また、ソースＳには高耐圧構造
が不可欠であるために、ソース拡散層の接合を深く形成
するための特殊な製造工程が必要であり、ゲート寸法の
縮小化に制限がある。
メモリセルの構造を示しており、Ｐ型の基板Ｐ−ｓｕｂ
にＮ＋拡散層によるドレインＤが形成されると共に、Ｎ
−拡散層とＮ＋拡散層によりソースＳが形成されてい
る。この基板上には、フローティングゲートＦＧ、コン
トロールゲートＣＧが形成される。このようなゲート・
ソース消去方式のメモリセルでは、消去動作時に、ソー
スＳから基板Ｐ−ｓｕｂにバンド間トンネル電流が流れ
るので消費電流が多い。また、ソースＳには高耐圧構造
が不可欠であるために、ソース拡散層の接合を深く形成
するための特殊な製造工程が必要であり、ゲート寸法の
縮小化に制限がある。
【０００４】チャンネル消去方式は、上記のような問題
点を解決するものであり、図１４はこれに適したメモリ
セルの構造を示している。このメモリセルは、Ｐ型の基
板Ｐ−ｓｕｂにＮ＋拡散層によるドレインＤが形成され
ると共に、Ｎ＋拡散層によりソースＳが形成されてい
る。この基板上には、フローティングゲートＦＧ、コン
トロールゲートＣＧが形成される。このようなチャンネ
ル消去方式のメモリセルでは、ソースＳに高電界が加わ
らないので、ソースＳはドレインＤと同様の構造で良
い。また、実効チャンネル長Ｌｅｆｆを図１３と同じと
した場合には、各ゲートの寸法を小さくすることがで
き、メモリセルサイズの縮小化に有効である。
点を解決するものであり、図１４はこれに適したメモリ
セルの構造を示している。このメモリセルは、Ｐ型の基
板Ｐ−ｓｕｂにＮ＋拡散層によるドレインＤが形成され
ると共に、Ｎ＋拡散層によりソースＳが形成されてい
る。この基板上には、フローティングゲートＦＧ、コン
トロールゲートＣＧが形成される。このようなチャンネ
ル消去方式のメモリセルでは、ソースＳに高電界が加わ
らないので、ソースＳはドレインＤと同様の構造で良
い。また、実効チャンネル長Ｌｅｆｆを図１３と同じと
した場合には、各ゲートの寸法を小さくすることがで
き、メモリセルサイズの縮小化に有効である。
【０００５】次に、図１５、図１６を参照して、チャン
ネル消去方式について簡単に説明する。図１６は、メモ
リセルのドレイン、ソースはオープン状態にし、メモリ
セルのゲートには−１３（Ｖ）の負電圧を、基板部分に
は５（Ｖ）の正電圧をそれぞれ印加する方式（以下、第
１の方式と呼ぶ）である。このような方式は、例えば，
ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡ
ＴＥ ＣＩＲＣＵＩＴＳ． ＶＯＬ．２７． ＮＯ．１
１ ＮＯＶＥＭＢＥＲ １９９２の１５４７〜１５５４
ページに『Ａ ５−Ｖ−Ｏｎｌｙ １６−Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｓｅｃｔｏｒ Ｅｒａ
ｓｅ Ｍｏｄｅ』と題して開示されている。
ネル消去方式について簡単に説明する。図１６は、メモ
リセルのドレイン、ソースはオープン状態にし、メモリ
セルのゲートには−１３（Ｖ）の負電圧を、基板部分に
は５（Ｖ）の正電圧をそれぞれ印加する方式（以下、第
１の方式と呼ぶ）である。このような方式は、例えば，
ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡ
ＴＥ ＣＩＲＣＵＩＴＳ． ＶＯＬ．２７． ＮＯ．１
１ ＮＯＶＥＭＢＥＲ １９９２の１５４７〜１５５４
ページに『Ａ ５−Ｖ−Ｏｎｌｙ １６−Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｓｅｃｔｏｒ Ｅｒａ
ｓｅ Ｍｏｄｅ』と題して開示されている。
【０００６】一方、図１５は、メモリセルのドレイン、
ソースには３（Ｖ）の正電圧を、メモリセルのゲートに
は−１５（Ｖ）の負電圧を、基板部分には３（Ｖ）の正
電圧をそれぞれ印加する方式（以下、第２の方式と呼
ぶ）である。このような方式は、例えば，ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ． ＶＯＬ．４３． ＮＯ．９． ＳＥＰＴ
ＥＭＢＥＲ １９９６の１５１０〜１５１７ページに
『Ｌｏｗ Ｖｏｌｔａｇｅ ＮＶＧTM：Ａ ＮｅｗＨｉ
ｇｈ Ｐｅｒｆｏｍａｎｃｅ ３Ｖ／５Ｖ Ｆｌａｓｈ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｐｏｒｔａｂｌｅ
Ｃｏｍｐｕｔｉｎｇ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉ
ｃａｔｉｏｎｓ Ａｐｐｌｉｃａｔｉｏｎｓ』と題して
開示されている。
ソースには３（Ｖ）の正電圧を、メモリセルのゲートに
は−１５（Ｖ）の負電圧を、基板部分には３（Ｖ）の正
電圧をそれぞれ印加する方式（以下、第２の方式と呼
ぶ）である。このような方式は、例えば，ＩＥＥＥ Ｔ
ＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ． ＶＯＬ．４３． ＮＯ．９． ＳＥＰＴ
ＥＭＢＥＲ １９９６の１５１０〜１５１７ページに
『Ｌｏｗ Ｖｏｌｔａｇｅ ＮＶＧTM：Ａ ＮｅｗＨｉ
ｇｈ Ｐｅｒｆｏｍａｎｃｅ ３Ｖ／５Ｖ Ｆｌａｓｈ
Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｐｏｒｔａｂｌｅ
Ｃｏｍｐｕｔｉｎｇ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉ
ｃａｔｉｏｎｓ Ａｐｐｌｉｃａｔｉｏｎｓ』と題して
開示されている。
【０００７】
【発明が解決しようとする課題】上記第１の方式では、
ゲート・ソース消去方式の問題点は回避されるが、メモ
リセルのソース・ドレインがオープン状態にされるため
に、電源の振れ等の影響でソース・ドレインがメモリセ
ルの基板よりも高電圧となる場合があり、不安定な消去
特性を示す。
ゲート・ソース消去方式の問題点は回避されるが、メモ
リセルのソース・ドレインがオープン状態にされるため
に、電源の振れ等の影響でソース・ドレインがメモリセ
ルの基板よりも高電圧となる場合があり、不安定な消去
特性を示す。
【０００８】一方、上記第２の方式では、ゲート・ソー
ス消去方式及び上記第１の方式の問題点は回避される
が、メモリセルのソース及びドレインに電圧を印加する
回路が必要であり、特にドレインに電圧を印加する回路
のオーバヘッドが大きい。
ス消去方式及び上記第１の方式の問題点は回避される
が、メモリセルのソース及びドレインに電圧を印加する
回路が必要であり、特にドレインに電圧を印加する回路
のオーバヘッドが大きい。
【０００９】そこで、本発明の課題は、メモリセルのソ
ース及びドレインの電位を安定にする回路を付加するこ
とで、消去動作時に、安定な消去特性を得ることのでき
る不揮発性半導体メモリ装置及びその消去方法を提供す
ることにある。
ース及びドレインの電位を安定にする回路を付加するこ
とで、消去動作時に、安定な消去特性を得ることのでき
る不揮発性半導体メモリ装置及びその消去方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明による消去方法
は、チャンネル消去方式による不揮発性半導体メモリ装
置の消去方法において、メモリセルのゲートには負電位
を印加し、メモリセルのチャンネルには外部からの供給
電圧ＶｃｃあるいはＶｃｃ以上の正電位を印加し、メモ
リセルのドレイン、ソースはそれぞれ、高抵抗の第１、
第２の電流路を介して接地電位に接続するようにしたこ
とを特徴とする。
は、チャンネル消去方式による不揮発性半導体メモリ装
置の消去方法において、メモリセルのゲートには負電位
を印加し、メモリセルのチャンネルには外部からの供給
電圧ＶｃｃあるいはＶｃｃ以上の正電位を印加し、メモ
リセルのドレイン、ソースはそれぞれ、高抵抗の第１、
第２の電流路を介して接地電位に接続するようにしたこ
とを特徴とする。
【００１１】この消去方法において、前記第１、第２の
電流路はそれぞれ、スイッチング素子と高抵抗素子ある
いは定電流素子を含む回路であることを特徴とする。
電流路はそれぞれ、スイッチング素子と高抵抗素子ある
いは定電流素子を含む回路であることを特徴とする。
【００１２】この消去方法においてはまた、前記チャン
ネルへの正電位の印加は、メモリセルのウェルあるいは
基板部分に正電位を印加することで行われることを特徴
とする。
ネルへの正電位の印加は、メモリセルのウェルあるいは
基板部分に正電位を印加することで行われることを特徴
とする。
【００１３】この消去方法においては更に、前記接地電
位は外部から供給されることを特徴とする。
位は外部から供給されることを特徴とする。
【００１４】なお、前記第２の電流路に代えて、メモリ
セルのソースに前記第１の電流路を接続するためのスイ
ッチング素子を設けることにより、１つの電流路を前記
ドレイン、ソースで兼用できるようにしても良い。
セルのソースに前記第１の電流路を接続するためのスイ
ッチング素子を設けることにより、１つの電流路を前記
ドレイン、ソースで兼用できるようにしても良い。
【００１５】また、消去終了時に、前記メモリセルの基
板部分の電位と前記メモリセルのソース、ドレインの電
位を同時に放電させるための手段を有するようにしても
良い。 この消去方法においては更に、前記チャンネルへ
の正電位の印加後に、前記ゲートへの負電位の印加を行
うことを特徴とする。
板部分の電位と前記メモリセルのソース、ドレインの電
位を同時に放電させるための手段を有するようにしても
良い。 この消去方法においては更に、前記チャンネルへ
の正電位の印加後に、前記ゲートへの負電位の印加を行
うことを特徴とする。
【００１６】本発明によればまた、上記の消去方法であ
って、特にフローティングゲートとコントロールゲート
とを含むメモリセルの消去を行う不揮発性半導体メモリ
装置の消去方法であって、前記フローティングゲートと
前記コントロールゲートとの間の第１の容量を、前記フ
ローティングゲートとチャンネルとの間の第２の容量よ
りも高くし、消去時に、メモリセルのゲートには負電位
を印加し、メモリセルのチャンネルには外部からの供給
電圧Ｖｃｃの正電位を印加するようにしたことを特徴と
する不揮発性半導体メモリ装置の消去方法が提供され
る。
って、特にフローティングゲートとコントロールゲート
とを含むメモリセルの消去を行う不揮発性半導体メモリ
装置の消去方法であって、前記フローティングゲートと
前記コントロールゲートとの間の第１の容量を、前記フ
ローティングゲートとチャンネルとの間の第２の容量よ
りも高くし、消去時に、メモリセルのゲートには負電位
を印加し、メモリセルのチャンネルには外部からの供給
電圧Ｖｃｃの正電位を印加するようにしたことを特徴と
する不揮発性半導体メモリ装置の消去方法が提供され
る。
【００１７】上記の消去方法では、前記フローティング
ゲートと前記コントロールゲートと の間の膜厚を薄く
し、前記フローティングゲートと前記チャンネルとの間
の膜厚を厚くすることにより、前記第１の容量を前記第
２の容量よりも高くすることができる。
ゲートと前記コントロールゲートと の間の膜厚を薄く
し、前記フローティングゲートと前記チャンネルとの間
の膜厚を厚くすることにより、前記第１の容量を前記第
２の容量よりも高くすることができる。
【００１８】上記の消去方法ではまた、前記フローティ
ングゲートと前記コントロールゲートとの間の絶縁膜
を、窒化膜あるいは酸化膜と窒化膜との多層膜、もしく
はタンタルオキサイド等の高誘電率膜とすることによ
り、前記第１の容量を前記第２の容量よりも高くするこ
ともできる。
ングゲートと前記コントロールゲートとの間の絶縁膜
を、窒化膜あるいは酸化膜と窒化膜との多層膜、もしく
はタンタルオキサイド等の高誘電率膜とすることによ
り、前記第１の容量を前記第２の容量よりも高くするこ
ともできる。
【００１９】本発明によればまた、チャンネル消去方式
による不揮発性半導体メモリ装置において、メモリセル
のゲートに負電位を印加する電圧供給回路と、メモリセ
ルのチャンネルには外部からの供給電圧Ｖｃｃあるいは
Ｖｃｃ以上の正電位を印加し、メモリセルのソース、ド
レインはそれぞれ高抵抗の第１、第２の電流路を介して
接地電位に接続する制御回路を備えたことを特徴とする
不揮発性半導体メモリ装置が提供される。
による不揮発性半導体メモリ装置において、メモリセル
のゲートに負電位を印加する電圧供給回路と、メモリセ
ルのチャンネルには外部からの供給電圧Ｖｃｃあるいは
Ｖｃｃ以上の正電位を印加し、メモリセルのソース、ド
レインはそれぞれ高抵抗の第１、第２の電流路を介して
接地電位に接続する制御回路を備えたことを特徴とする
不揮発性半導体メモリ装置が提供される。
【００２０】この不揮発性半導体メモリ装置において
は、前記メモリセルのドレインは列毎に列選択トランジ
スタに共通接続され、各列選択トランジスタは共通ドレ
イン線に接続されており、更に、前記メモリセルのウェ
ルあるいは基板部分は共通基板線に、前記メモリセルの
ソースは共通ソース線にそれぞれ接続されており、前記
制御回路は、前記共通ドレイン線に接続されて消去制御
信号によりオン、オフする第１のスイッチング素子と高
抵抗素子あるいは定電流素子を含む前記第１の電流路
と、前記共通ソース線に接続されて前記消去制御信号に
よりオン、オフする第２のスイッチング素子と高抵抗素
子あるいは定電流素子を含む前記第２の電流路と、前記
共通基板線に接続されて前記消去制御信号に応じて前記
メモリセルのウェルあるいは基板部分に正電位を印加す
る回路とを含むことを特徴とする。
は、前記メモリセルのドレインは列毎に列選択トランジ
スタに共通接続され、各列選択トランジスタは共通ドレ
イン線に接続されており、更に、前記メモリセルのウェ
ルあるいは基板部分は共通基板線に、前記メモリセルの
ソースは共通ソース線にそれぞれ接続されており、前記
制御回路は、前記共通ドレイン線に接続されて消去制御
信号によりオン、オフする第１のスイッチング素子と高
抵抗素子あるいは定電流素子を含む前記第１の電流路
と、前記共通ソース線に接続されて前記消去制御信号に
よりオン、オフする第２のスイッチング素子と高抵抗素
子あるいは定電流素子を含む前記第２の電流路と、前記
共通基板線に接続されて前記消去制御信号に応じて前記
メモリセルのウェルあるいは基板部分に正電位を印加す
る回路とを含むことを特徴とする。
【００２１】この不揮発性半導体メモリ装置において
は、前記制御回路は更に前記正電位を印加する回路の入
力側に、前記正電位よりも高い電圧を入力とし、該入力
電圧を 前記正電位と同じ値にシフトするレベルシフト回
路を有するようにしても良い。
は、前記制御回路は更に前記正電位を印加する回路の入
力側に、前記正電位よりも高い電圧を入力とし、該入力
電圧を 前記正電位と同じ値にシフトするレベルシフト回
路を有するようにしても良い。
【００２２】この不揮発性半導体メモリ装置においては
また、前記第２の電流路に代えて、前記共通ソース線と
前記共通ドレイン線との間に接続されて前記消去制御信
号に応じて前記共通ソース線と前記共通ドレイン線との
間を導通させるための第３のスイッチング素子を設ける
ことにより、１つの電流路を前記ドレイン、ソースで兼
用できるようにしても良い。
また、前記第２の電流路に代えて、前記共通ソース線と
前記共通ドレイン線との間に接続されて前記消去制御信
号に応じて前記共通ソース線と前記共通ドレイン線との
間を導通させるための第３のスイッチング素子を設ける
ことにより、１つの電流路を前記ドレイン、ソースで兼
用できるようにしても良い。
【００２３】なお、前記制御回路は更に、前記共通基板
線と前記第１の電流路との間に接続されて消去終了時に
前記共通基板線と前記第１の電流路との間を導通させる
ための第４のスイッチング素子を備えることにより、消
去終了時に、前記メモリセルの基板部分の電位と前記メ
モリセルのソース、ドレインの電位を同時に放電させる
ようにしても良い。
線と前記第１の電流路との間に接続されて消去終了時に
前記共通基板線と前記第１の電流路との間を導通させる
ための第４のスイッチング素子を備えることにより、消
去終了時に、前記メモリセルの基板部分の電位と前記メ
モリセルのソース、ドレインの電位を同時に放電させる
ようにしても良い。
【００２４】前記接地電位は外部から供給されても良
い。
い。
【００２５】前記チャンネルへの正電位の印加後に、前
記ゲートへの負電位の印加を行うようにしても良い。
記ゲートへの負電位の印加を行うようにしても良い。
【００２６】本発明によればまた、上記の不揮発性半導
体メモリ装置であってフローティングゲートとコントロ
ールゲートとを含むメモリセルの消去を行う不揮発性半
導体メモリであって、前記フローティングゲートと前記
コントロールゲートとの間の第１の容量は、前記フロー
ティングゲートとチャンネルとの間の第２の容量よりも
高くされており、消去時に、メモリセルのゲートに負電
位を印加する電圧供給回路と、メモリセルのチャンネル
には外部からの供給電圧Ｖｃｃの正電位を印加する制御
回路を備えたことを特徴とする不揮発性半導体メモリ装
置が提供される。
体メモリ装置であってフローティングゲートとコントロ
ールゲートとを含むメモリセルの消去を行う不揮発性半
導体メモリであって、前記フローティングゲートと前記
コントロールゲートとの間の第１の容量は、前記フロー
ティングゲートとチャンネルとの間の第２の容量よりも
高くされており、消去時に、メモリセルのゲートに負電
位を印加する電圧供給回路と、メモリセルのチャンネル
には外部からの供給電圧Ｖｃｃの正電位を印加する制御
回路を備えたことを特徴とする不揮発性半導体メモリ装
置が提供される。
【００２７】この不揮発性半導体メモリ装置において
は、前記フローティングゲートと前記 コントロールゲー
トとの間の膜厚を薄くし、前記フローティングゲートと
前記チャンネルとの間の膜厚を厚くすることにより、前
記第１の容量が前記第２の容量よりも高くされているこ
とを特徴とする。
は、前記フローティングゲートと前記 コントロールゲー
トとの間の膜厚を薄くし、前記フローティングゲートと
前記チャンネルとの間の膜厚を厚くすることにより、前
記第１の容量が前記第２の容量よりも高くされているこ
とを特徴とする。
【００２８】この不揮発性半導体メモリ装置においては
また、前記フローティングゲートと前記コントロールゲ
ートとの間の絶縁膜を、窒化膜あるいは酸化膜と窒化膜
との多層膜、もしくはタンタルオキサイド等の高誘電率
膜とすることにより、前記第１の容量が前記第２の容量
よりも高くされていても良い。
また、前記フローティングゲートと前記コントロールゲ
ートとの間の絶縁膜を、窒化膜あるいは酸化膜と窒化膜
との多層膜、もしくはタンタルオキサイド等の高誘電率
膜とすることにより、前記第１の容量が前記第２の容量
よりも高くされていても良い。
【００２９】
【発明の実施の形態】以下に、図面を参照して本発明の
いくつかの実施の形態について説明する。図１は本発明
のチャンネル消去方式による消去方法を実現するための
構成図で、半導体メモリの一部とこれに付随する部分及
び消去装置を示している。半導体メモリは、行線ＷＬ
０，ＷＬ１，…，ＷＬｍと列線ＢＬ０，ＢＬ１，…，Ｂ
Ｌｎの交点に接続されたメモリセルＭＣ００〜ＭＣｍｎ
を有する。行線ＷＬ０〜ＷＬｍは行デコーダ１１に接続
され、列線ＢＬ０〜ＢＬｎはそれぞれ、列選択トランジ
スタＴＳ０，ＴＳ１，…，ＴＳｎを介して共通接続さ
れ、この共通接続線ＣＬは読み出し、書込み回路１２に
接続されている。列選択トランジスタＴＳ０〜ＴＳｎの
ゲートはそれぞれ、列選択線ＹＳ０，ＹＳ１，…，ＹＳ
ｎを通して列デコーダ１３に接続されている。以上の要
素が半導体メモリ及びこれに付随する部分であり、本発
明はこれに下記のような要素を付加した点に特徴を有す
る。
いくつかの実施の形態について説明する。図１は本発明
のチャンネル消去方式による消去方法を実現するための
構成図で、半導体メモリの一部とこれに付随する部分及
び消去装置を示している。半導体メモリは、行線ＷＬ
０，ＷＬ１，…，ＷＬｍと列線ＢＬ０，ＢＬ１，…，Ｂ
Ｌｎの交点に接続されたメモリセルＭＣ００〜ＭＣｍｎ
を有する。行線ＷＬ０〜ＷＬｍは行デコーダ１１に接続
され、列線ＢＬ０〜ＢＬｎはそれぞれ、列選択トランジ
スタＴＳ０，ＴＳ１，…，ＴＳｎを介して共通接続さ
れ、この共通接続線ＣＬは読み出し、書込み回路１２に
接続されている。列選択トランジスタＴＳ０〜ＴＳｎの
ゲートはそれぞれ、列選択線ＹＳ０，ＹＳ１，…，ＹＳ
ｎを通して列デコーダ１３に接続されている。以上の要
素が半導体メモリ及びこれに付随する部分であり、本発
明はこれに下記のような要素を付加した点に特徴を有す
る。
【００３０】メモリセルＭＣ００〜ＭＣｍｎのドレイン
は列毎に列選択トランジスタＴＳ０〜ＴＳｎのソースに
共通接続され、列選択トランジスタＴＳ０〜ＴＳｎのド
レインに接続された共通接続線ＣＬには共通ドレイン線
ＣＢＬを介してセル電圧制御回路１４が接続されてい
る。また、メモリセルＭＣ００〜ＭＣｍｎの基板部分は
共通基板線ＣＷＬを介してセル電圧制御回路１４に、メ
モリセルＭＣ００〜ＭＣｍｎのソースは共通ソース線Ｃ
ＳＬを介してセル電圧制御回路１４にそれぞれ接続され
ている。セル電圧制御回路１４には、図示しない制御回
路から消去制御信号が供給される。なお、共通基板線Ｃ
ＷＬは、メモリセルＭＣ００〜ＭＣｍｎのウェル部分に
接続されても良いが、以下では基板部分に接続される場
合について説明する。
は列毎に列選択トランジスタＴＳ０〜ＴＳｎのソースに
共通接続され、列選択トランジスタＴＳ０〜ＴＳｎのド
レインに接続された共通接続線ＣＬには共通ドレイン線
ＣＢＬを介してセル電圧制御回路１４が接続されてい
る。また、メモリセルＭＣ００〜ＭＣｍｎの基板部分は
共通基板線ＣＷＬを介してセル電圧制御回路１４に、メ
モリセルＭＣ００〜ＭＣｍｎのソースは共通ソース線Ｃ
ＳＬを介してセル電圧制御回路１４にそれぞれ接続され
ている。セル電圧制御回路１４には、図示しない制御回
路から消去制御信号が供給される。なお、共通基板線Ｃ
ＷＬは、メモリセルＭＣ００〜ＭＣｍｎのウェル部分に
接続されても良いが、以下では基板部分に接続される場
合について説明する。
【００３１】行デコーダ１１には負電圧供給回路１５が
接続され、負電圧供給回路１５にも消去制御信号が供給
される。負電圧供給回路１５は、行デコーダ１１、行線
ＷＬ０〜ＷＬｍを通してメモリセルＭＣ００〜ＭＣｍｎ
のゲートに負の電圧を供給するためのものである。
接続され、負電圧供給回路１５にも消去制御信号が供給
される。負電圧供給回路１５は、行デコーダ１１、行線
ＷＬ０〜ＷＬｍを通してメモリセルＭＣ００〜ＭＣｍｎ
のゲートに負の電圧を供給するためのものである。
【００３２】図２は本発明による消去方法の動作原理を
説明するための図であり、メモリセル１個について示し
ている。セル電圧制御回路１４は、共通ドレイン線ＣＢ
Ｌに接続されて消去制御信号によりオン、オフする第１
のスイッチング素子（トランジスタ）と高抵抗素子ある
いは定電流素子を含む第１の電流路１４−１と、共通ソ
ース線ＣＳＬに接続されて消去制御信号によりオン、オ
フする第２のスイッチング素子（トランジスタ）と高抵
抗素子あるいは定電流素子を含む第２の電流路１４−２
と、共通基板線ＣＷＬに接続されて消去制御信号に応じ
て各メモリセルの基板部分に正電位を印加する正電圧供
給回路１４−３とを含む。
説明するための図であり、メモリセル１個について示し
ている。セル電圧制御回路１４は、共通ドレイン線ＣＢ
Ｌに接続されて消去制御信号によりオン、オフする第１
のスイッチング素子（トランジスタ）と高抵抗素子ある
いは定電流素子を含む第１の電流路１４−１と、共通ソ
ース線ＣＳＬに接続されて消去制御信号によりオン、オ
フする第２のスイッチング素子（トランジスタ）と高抵
抗素子あるいは定電流素子を含む第２の電流路１４−２
と、共通基板線ＣＷＬに接続されて消去制御信号に応じ
て各メモリセルの基板部分に正電位を印加する正電圧供
給回路１４−３とを含む。
【００３３】上記のような構成において、本発明の特徴
は、簡単に言えば、消去時に、各メモリセルの基板部分
には正電圧供給回路１４−３から正電圧を印加し、各メ
モリセルのゲートには負電位を印加し、各メモリセルの
ドレイン、ソースはそれぞれ第１、第２の電流路１４−
１、１４−２を介して接地電位に接続することにある。
なお、接地電位は内部、外部のいずれから供給されても
良い。
は、簡単に言えば、消去時に、各メモリセルの基板部分
には正電圧供給回路１４−３から正電圧を印加し、各メ
モリセルのゲートには負電位を印加し、各メモリセルの
ドレイン、ソースはそれぞれ第１、第２の電流路１４−
１、１４−２を介して接地電位に接続することにある。
なお、接地電位は内部、外部のいずれから供給されても
良い。
【００３４】図３は本発明に適用されるメモリセルの構
造を示した図であり、図３（ａ）はＰ型基板Ｐ−ｓｕｂ
に形成する場合について示し、図３（ｂ）はＮ型基板Ｎ
−ｓｕｂに形成する場合について示している。いずれの
場合においても、端子Ｔｂは電圧供給回路１４−３に、
端子Ｔｓは第２の電流路１４−２に、端子Ｔｇは負電圧
供給回路１５に、端子Ｔｄは第１の電流路１４−１にそ
れぞれ接続される。
造を示した図であり、図３（ａ）はＰ型基板Ｐ−ｓｕｂ
に形成する場合について示し、図３（ｂ）はＮ型基板Ｎ
−ｓｕｂに形成する場合について示している。いずれの
場合においても、端子Ｔｂは電圧供給回路１４−３に、
端子Ｔｓは第２の電流路１４−２に、端子Ｔｇは負電圧
供給回路１５に、端子Ｔｄは第１の電流路１４−１にそ
れぞれ接続される。
【００３５】図４はセル電圧制御回路１４の具体的な回
路図である。本図においては、メモリセルＭＣ００〜Ｍ
Ｃｍｎから成るメモリセルアレイを１個のメモリセルで
代表的に示し、列選択トランジスタも１個で代表的に示
している。
路図である。本図においては、メモリセルＭＣ００〜Ｍ
Ｃｍｎから成るメモリセルアレイを１個のメモリセルで
代表的に示し、列選択トランジスタも１個で代表的に示
している。
【００３６】このセル電圧制御回路１４は、共通ドレイ
ン線ＣＢＬに接続されて消去制御信号のうちソース・ド
レイン放電制御信号ＣＳＢＬＤＩＳによりオン、オフす
る第１のスイッチング素子Ｍ１と高抵抗素子あるいは定
電流素子を含む第１の電流路１４−１と、共通ソース線
ＣＳＬに接続されてソース・ドレイン放電制御信号ＣＳ
ＢＬＤＩＳによりオン、オフする第２のスイッチング素
子Ｍ２と高抵抗素子あるいは定電流素子を含む第２の電
流路１４−２と、共通基板線ＣＷＬに接続されて消去制
御信号のうち基板チャージ制御信号ＣＷＬＣＨＲに応じ
て各メモリセルの基板部分に正電位Ｖｃｃを印加する正
電圧供給回路１４−３とを含む。
ン線ＣＢＬに接続されて消去制御信号のうちソース・ド
レイン放電制御信号ＣＳＢＬＤＩＳによりオン、オフす
る第１のスイッチング素子Ｍ１と高抵抗素子あるいは定
電流素子を含む第１の電流路１４−１と、共通ソース線
ＣＳＬに接続されてソース・ドレイン放電制御信号ＣＳ
ＢＬＤＩＳによりオン、オフする第２のスイッチング素
子Ｍ２と高抵抗素子あるいは定電流素子を含む第２の電
流路１４−２と、共通基板線ＣＷＬに接続されて消去制
御信号のうち基板チャージ制御信号ＣＷＬＣＨＲに応じ
て各メモリセルの基板部分に正電位Ｖｃｃを印加する正
電圧供給回路１４−３とを含む。
【００３７】本例では更に、消去制御信号のうちドレイ
ン放電制御信号ＣＢＬＤＩＳによりオン、オフする第５
のスイッチング素子Ｍ５と、消去制御信号のうちソース
放電制御信号ＣＳＬＤＩＳによりオン、オフする第６の
スイッチング素子Ｍ６とを有している。
ン放電制御信号ＣＢＬＤＩＳによりオン、オフする第５
のスイッチング素子Ｍ５と、消去制御信号のうちソース
放電制御信号ＣＳＬＤＩＳによりオン、オフする第６の
スイッチング素子Ｍ６とを有している。
【００３８】次に、図５をも参照して消去動作について
説明する。時刻Ｔ１において消去動作が始まると、列選
択トランジスタＹＳ０〜ＹＳｎがオンとされると共に、
基板チャージ制御信号ＣＷＬＣＨＲが供給され共通基板
線ＣＷＬを通して各メモリセルの基板部分へのチャージ
アップが開始される。これと同時に、ソース・ドレイン
放電制御信号ＣＳＢＬＤＩＳにより第１、第２の電流路
１４−１、１４−２が形成されてソース、ドレインが接
地電位に接続される。一方、ソース放電制御信号ＣＳＬ
ＤＩＳはオフとされ、ドレイン放電制御信号ＣＢＬＤＩ
Ｓはオフのままである。上記の結果、各メモリセルのソ
ース、ドレインは、共通ソース線ＣＳＬ、共通ドレイン
線ＣＢＬを通し、順方向バイアスされた拡散層を介して
電位が上昇する。なお、ここでは各メモリセルの順方向
降伏電圧を０．６（Ｖ）とする。
説明する。時刻Ｔ１において消去動作が始まると、列選
択トランジスタＹＳ０〜ＹＳｎがオンとされると共に、
基板チャージ制御信号ＣＷＬＣＨＲが供給され共通基板
線ＣＷＬを通して各メモリセルの基板部分へのチャージ
アップが開始される。これと同時に、ソース・ドレイン
放電制御信号ＣＳＢＬＤＩＳにより第１、第２の電流路
１４−１、１４−２が形成されてソース、ドレインが接
地電位に接続される。一方、ソース放電制御信号ＣＳＬ
ＤＩＳはオフとされ、ドレイン放電制御信号ＣＢＬＤＩ
Ｓはオフのままである。上記の結果、各メモリセルのソ
ース、ドレインは、共通ソース線ＣＳＬ、共通ドレイン
線ＣＢＬを通し、順方向バイアスされた拡散層を介して
電位が上昇する。なお、ここでは各メモリセルの順方向
降伏電圧を０．６（Ｖ）とする。
【００３９】時刻Ｔ２では共通基板線ＣＷＬを通しての
各メモリセルの基板部分へのチャージアップが完了し、
この時、負電圧供給回路１５から行デコーダ１１、行線
ＷＬ０〜ＷＬｍを通して各メモリセルのゲートへの負電
圧（−１０Ｖ）の供給が開始され、実際の消去動作が始
まる。
各メモリセルの基板部分へのチャージアップが完了し、
この時、負電圧供給回路１５から行デコーダ１１、行線
ＷＬ０〜ＷＬｍを通して各メモリセルのゲートへの負電
圧（−１０Ｖ）の供給が開始され、実際の消去動作が始
まる。
【００４０】なお、各メモリセルのゲートへの負電圧供
給の開始は時刻Ｔ１でも良い。しかし、この場合、各メ
モリセルのＰウェル電位が上昇する過程で各メモリセル
のチャンネル部とゲート間の容量により各行線は正電圧
方向に遷移し、この電荷を放電し、更に負電位を供給す
る必要があり、実質的な消去時間が短くなる不具合があ
る。これを考慮して、各メモリセルのＰウェル電位を上
昇させる過程では各行線と接地電位の電流経路を確保し
ておき、Ｐウェル電位の上昇に伴う各行線の電位上昇分
の電荷は接地側に放電するのが効率的である。
給の開始は時刻Ｔ１でも良い。しかし、この場合、各メ
モリセルのＰウェル電位が上昇する過程で各メモリセル
のチャンネル部とゲート間の容量により各行線は正電圧
方向に遷移し、この電荷を放電し、更に負電位を供給す
る必要があり、実質的な消去時間が短くなる不具合があ
る。これを考慮して、各メモリセルのＰウェル電位を上
昇させる過程では各行線と接地電位の電流経路を確保し
ておき、Ｐウェル電位の上昇に伴う各行線の電位上昇分
の電荷は接地側に放電するのが効率的である。
【００４１】消去動作の終了時には、基板チャージ制御
信号ＣＷＬＣＨＲ、ソース・ドレイン放電制御信号ＣＳ
ＢＬＤＩＳはオフとなり、ソース放電制御信号ＣＳＬＤ
ＩＳはオン、ドレイン放電制御信号ＣＢＬＤＩＳもオン
とされ、時刻Ｔ３では消去動作を終了すべく、各メモリ
セルのゲートへの負電圧供給を停止して行線ＷＬ０〜Ｗ
Ｌｍを接地電位に遷移させると共に、オン状態にされた
放電用の第５、第６のスイッチング素子Ｍ５、Ｍ６によ
り共通ソース線ＣＳＬ、共通ドレイン線ＣＢＬを接地電
位に遷移させ、更に共通基板線ＣＷＬを接地電位に遷移
させる。その結果、行線ＷＬ０〜ＷＬｍは接地電位にな
り、時刻Ｔ４において、共通基板線ＣＷＬ、共通ソース
線ＣＳＬ、共通ドレイン線ＣＢＬは接地電位になり、実
質的な消去動作が終了する。続いて、ドレイン放電制御
信号ＣＢＬＤＩＳがオフ、列選択トランジスタＹＳ０〜
ＹＳｎがオフとされ、時刻Ｔ５では各制御信号が消去動
作時の状態を終了し、消去動作モードが完了する。
信号ＣＷＬＣＨＲ、ソース・ドレイン放電制御信号ＣＳ
ＢＬＤＩＳはオフとなり、ソース放電制御信号ＣＳＬＤ
ＩＳはオン、ドレイン放電制御信号ＣＢＬＤＩＳもオン
とされ、時刻Ｔ３では消去動作を終了すべく、各メモリ
セルのゲートへの負電圧供給を停止して行線ＷＬ０〜Ｗ
Ｌｍを接地電位に遷移させると共に、オン状態にされた
放電用の第５、第６のスイッチング素子Ｍ５、Ｍ６によ
り共通ソース線ＣＳＬ、共通ドレイン線ＣＢＬを接地電
位に遷移させ、更に共通基板線ＣＷＬを接地電位に遷移
させる。その結果、行線ＷＬ０〜ＷＬｍは接地電位にな
り、時刻Ｔ４において、共通基板線ＣＷＬ、共通ソース
線ＣＳＬ、共通ドレイン線ＣＢＬは接地電位になり、実
質的な消去動作が終了する。続いて、ドレイン放電制御
信号ＣＢＬＤＩＳがオフ、列選択トランジスタＹＳ０〜
ＹＳｎがオフとされ、時刻Ｔ５では各制御信号が消去動
作時の状態を終了し、消去動作モードが完了する。
【００４２】図６は第１、第２の電流路１４−１、１４
−２の構成例を示した図である。図６（ａ）は、第１の
スイッチング素子Ｍ１における抵抗素子（拡散層抵抗、
ポリシリ抵抗等）により高抵抗素子を実現した例であ
り、図６（ｂ）はインバータ素子を用いると共に、抵抗
素子（拡散層抵抗、ポリシリ抵抗等）により定電流を発
生させ、これをＮ型トランジスタにより構成されたカレ
ントミラー回路により定電流素子を実現した例である。
これは、第２のスイッチング素子Ｍ２においても同様で
ある。
−２の構成例を示した図である。図６（ａ）は、第１の
スイッチング素子Ｍ１における抵抗素子（拡散層抵抗、
ポリシリ抵抗等）により高抵抗素子を実現した例であ
り、図６（ｂ）はインバータ素子を用いると共に、抵抗
素子（拡散層抵抗、ポリシリ抵抗等）により定電流を発
生させ、これをＮ型トランジスタにより構成されたカレ
ントミラー回路により定電流素子を実現した例である。
これは、第２のスイッチング素子Ｍ２においても同様で
ある。
【００４３】いずれにしても、各電流路の電流値は、第
１、第２のスイッチング素子Ｍ１、Ｍ２のゲート長、ゲ
ート幅の調整により決定される。
１、第２のスイッチング素子Ｍ１、Ｍ２のゲート長、ゲ
ート幅の調整により決定される。
【００４４】図７は図４のセル電圧制御回路１４の変形
例を示す。図４の回路では、共通基板線ＣＷＬを通して
外部供給電圧Ｖｃｃを供給しているが、本例ではレベル
シフト回路１４−４を用いて装置外部あるいは装置内部
で発生された、電圧Ｖｃｃよりも高い電圧Ｖｐｐを供給
している。すなわち、電圧Ｖｐｐが電圧Ｖｃｃよりも高
いために、正電圧供給回路１４−３の入力側にレベルシ
フト回路１４−４を接続している。このセル電圧制御回
路１４は、各メモリセルの基板部分に供給される電圧が
異なるだけで、消去動作は図４の回路と同じである。
例を示す。図４の回路では、共通基板線ＣＷＬを通して
外部供給電圧Ｖｃｃを供給しているが、本例ではレベル
シフト回路１４−４を用いて装置外部あるいは装置内部
で発生された、電圧Ｖｃｃよりも高い電圧Ｖｐｐを供給
している。すなわち、電圧Ｖｐｐが電圧Ｖｃｃよりも高
いために、正電圧供給回路１４−３の入力側にレベルシ
フト回路１４−４を接続している。このセル電圧制御回
路１４は、各メモリセルの基板部分に供給される電圧が
異なるだけで、消去動作は図４の回路と同じである。
【００４５】図８は本発明におけるセル電圧制御回路１
４の第２の実施の形態を示す。本形態においては、図４
の第２の電流路１４−２に代えて第３のスイッチング素
子（トランジスタ）Ｍ３を設け、ソース・ドレイン放電
制御信号ＣＳＢＬＤＩＳにより第３のスイッチング素子
Ｍ３をオンとして共通ソース線ＣＳＬと共通ドレイン線
ＣＢＬとを導通させるようにしている。この結果、各メ
モリセルのソースは第１の電流路１４−１を介して各メ
モリセルのドレインと共に接地電位に接続される。この
実施の形態も消去動作は、基本的には図４の場合と同じ
であるが、高抵抗素子あるいは定電流素子が１個だけで
済むので、高抵抗素子あるいは定電流素子のサイズが大
きい場合には、回路面積削減の効果がある。
４の第２の実施の形態を示す。本形態においては、図４
の第２の電流路１４−２に代えて第３のスイッチング素
子（トランジスタ）Ｍ３を設け、ソース・ドレイン放電
制御信号ＣＳＢＬＤＩＳにより第３のスイッチング素子
Ｍ３をオンとして共通ソース線ＣＳＬと共通ドレイン線
ＣＢＬとを導通させるようにしている。この結果、各メ
モリセルのソースは第１の電流路１４−１を介して各メ
モリセルのドレインと共に接地電位に接続される。この
実施の形態も消去動作は、基本的には図４の場合と同じ
であるが、高抵抗素子あるいは定電流素子が１個だけで
済むので、高抵抗素子あるいは定電流素子のサイズが大
きい場合には、回路面積削減の効果がある。
【００４６】図９は本発明におけるセル電圧制御回路１
４の第３の実施の形態を示す。本形態においては、消去
終了時の共通基板線ＣＷＬ、共通ソース線ＣＳＬ、及び
共通ドレイン線ＣＢＬの放電動作を改良している。これ
は、図８の回路に以下のような構成を付加することで実
現される。すなわち、共通基板線ＣＷＬと第１の電流路
１４−１との間に第４のスイッチング素子（トランジス
タ）Ｍ４を接続し、消去終了時に共通基板線ＣＷＬと第
１の電流路１４−１との間を導通させることにより、消
去終了時に、各メモリセルの基板部分の電位と各メモリ
セルのソース、ドレインの電位を第５のスイッチング素
子Ｍ５を通して同時に放電させる。このために、正電圧
供給回路１４−３´の一方のトランジスタのゲートを他
方のトランジスタのゲートから切り離して、新たに消去
制御信号のうちの基板放電制御信号ＣＷＬＤＩＳを供給
するようにし、第４のスイッチング素子Ｍ４のゲートに
はドレイン放電制御信号ＣＢＬＤＩＳを供給する。
４の第３の実施の形態を示す。本形態においては、消去
終了時の共通基板線ＣＷＬ、共通ソース線ＣＳＬ、及び
共通ドレイン線ＣＢＬの放電動作を改良している。これ
は、図８の回路に以下のような構成を付加することで実
現される。すなわち、共通基板線ＣＷＬと第１の電流路
１４−１との間に第４のスイッチング素子（トランジス
タ）Ｍ４を接続し、消去終了時に共通基板線ＣＷＬと第
１の電流路１４−１との間を導通させることにより、消
去終了時に、各メモリセルの基板部分の電位と各メモリ
セルのソース、ドレインの電位を第５のスイッチング素
子Ｍ５を通して同時に放電させる。このために、正電圧
供給回路１４−３´の一方のトランジスタのゲートを他
方のトランジスタのゲートから切り離して、新たに消去
制御信号のうちの基板放電制御信号ＣＷＬＤＩＳを供給
するようにし、第４のスイッチング素子Ｍ４のゲートに
はドレイン放電制御信号ＣＢＬＤＩＳを供給する。
【００４７】図１０をも参照して、この第３の実施の形
態の消去動作について説明する。消去動作の開始時は図
５で説明した動作と同じであり、時刻Ｔ１において消去
動作が始まると、列選択トランジスタＹＳ０〜ＹＳｎが
オンとされると共に、基板チャージ制御信号ＣＷＬＣＨ
Ｒが供給されて共通基板線ＣＷＬを通しての各メモリセ
ルの基板部分へのチャージアップが開始される。これと
同時に、ソース・ドレイン放電制御信号ＣＳＢＬＤＩＳ
により第３のスイッチング素子Ｍ３が導通し、更に第１
の電流路１４−１が形成されてソース、ドレインが接地
電位に接続される。一方、基板放電制御信号ＣＷＬＤＩ
Ｓ、ソース放電制御信号ＣＳＬＤＩＳはオフとされ、ド
レイン放電制御信号ＣＢＬＤＩＳはオフのままである。
上記の結果、各メモリセルのソース、ドレインは、共通
ソース線ＣＳＬ、共通ドレイン線ＣＢＬを通し、順方向
バイアスされた拡散層を介して電位が上昇する。なお、
ここでも各メモリセルの順方向降伏電圧を０．６（Ｖ）
とする。
態の消去動作について説明する。消去動作の開始時は図
５で説明した動作と同じであり、時刻Ｔ１において消去
動作が始まると、列選択トランジスタＹＳ０〜ＹＳｎが
オンとされると共に、基板チャージ制御信号ＣＷＬＣＨ
Ｒが供給されて共通基板線ＣＷＬを通しての各メモリセ
ルの基板部分へのチャージアップが開始される。これと
同時に、ソース・ドレイン放電制御信号ＣＳＢＬＤＩＳ
により第３のスイッチング素子Ｍ３が導通し、更に第１
の電流路１４−１が形成されてソース、ドレインが接地
電位に接続される。一方、基板放電制御信号ＣＷＬＤＩ
Ｓ、ソース放電制御信号ＣＳＬＤＩＳはオフとされ、ド
レイン放電制御信号ＣＢＬＤＩＳはオフのままである。
上記の結果、各メモリセルのソース、ドレインは、共通
ソース線ＣＳＬ、共通ドレイン線ＣＢＬを通し、順方向
バイアスされた拡散層を介して電位が上昇する。なお、
ここでも各メモリセルの順方向降伏電圧を０．６（Ｖ）
とする。
【００４８】時刻Ｔ２では共通基板線ＣＷＬを通した各
メモリセルの基板部分へのチャージアップが完了し、こ
の時、負電圧供給回路１５から行デコーダ１１、行線Ｗ
Ｌ０〜ＷＬｍを通して各メモリセルのゲートへの負電圧
（−１０Ｖ）の供給が開始され、実際の消去動作が始ま
る。
メモリセルの基板部分へのチャージアップが完了し、こ
の時、負電圧供給回路１５から行デコーダ１１、行線Ｗ
Ｌ０〜ＷＬｍを通して各メモリセルのゲートへの負電圧
（−１０Ｖ）の供給が開始され、実際の消去動作が始ま
る。
【００４９】消去動作の終了時には、基板チャージ制御
信号ＣＷＬＣＨＲはオフ、ドレイン放電制御信号ＣＢＬ
ＤＩＳはオンとされ、時刻Ｔ３では消去動作を終了すべ
く、各メモリセルのゲートへの負電圧供給を停止して行
線ＷＬ０〜ＷＬｍを接地電位に遷移させると共に、オン
状態にある第３〜第５のスイッチング素子Ｍ３〜Ｍ５に
より共通ソース線ＣＳＬ、共通基板線ＣＷＬ及び共通ド
レイン線ＣＢＬを接地電位に遷移させる。その結果、行
線ＷＬ０〜ＷＬｍは接地電位になり、時刻Ｔ４におい
て、共通基板線ＣＷＬ、共通ソース線ＣＳＬ、共通ドレ
イン線ＣＢＬも接地電位になる。続いて、ドレイン放電
制御信号ＣＢＬＤＩＳがオフとされることで第４、第５
のスイッチング素子Ｍ４、Ｍ５がオフとなり、実質的な
消去動作が終了する。更に、時刻Ｔ５では、基板放電制
御信号ＣＷＬＤＩＳ、ソース放電制御信号ＣＳＬＤＩＳ
がオンとされ、ソース・ドレイン放電制御信号ＣＳＢＬ
ＤＩＳはオフ、列選択トランジスタＹＳ０〜ＹＳｎもオ
フとされて消去動作時の状態を終了し、消去動作モード
が完了する。
信号ＣＷＬＣＨＲはオフ、ドレイン放電制御信号ＣＢＬ
ＤＩＳはオンとされ、時刻Ｔ３では消去動作を終了すべ
く、各メモリセルのゲートへの負電圧供給を停止して行
線ＷＬ０〜ＷＬｍを接地電位に遷移させると共に、オン
状態にある第３〜第５のスイッチング素子Ｍ３〜Ｍ５に
より共通ソース線ＣＳＬ、共通基板線ＣＷＬ及び共通ド
レイン線ＣＢＬを接地電位に遷移させる。その結果、行
線ＷＬ０〜ＷＬｍは接地電位になり、時刻Ｔ４におい
て、共通基板線ＣＷＬ、共通ソース線ＣＳＬ、共通ドレ
イン線ＣＢＬも接地電位になる。続いて、ドレイン放電
制御信号ＣＢＬＤＩＳがオフとされることで第４、第５
のスイッチング素子Ｍ４、Ｍ５がオフとなり、実質的な
消去動作が終了する。更に、時刻Ｔ５では、基板放電制
御信号ＣＷＬＤＩＳ、ソース放電制御信号ＣＳＬＤＩＳ
がオンとされ、ソース・ドレイン放電制御信号ＣＳＢＬ
ＤＩＳはオフ、列選択トランジスタＹＳ０〜ＹＳｎもオ
フとされて消去動作時の状態を終了し、消去動作モード
が完了する。
【００５０】上記のように、消去終了時に、各メモリセ
ルの基板部分の電位と各メモリセルのソース、ドレイン
の電位を第５のスイッチング素子Ｍ５を通して同時に放
電させることにより、各メモリセルのチャンネル部分の
電位と各メモリセルのソース、ドレインの電位が同時に
遷移するので異常動作が発生しない。
ルの基板部分の電位と各メモリセルのソース、ドレイン
の電位を第５のスイッチング素子Ｍ５を通して同時に放
電させることにより、各メモリセルのチャンネル部分の
電位と各メモリセルのソース、ドレインの電位が同時に
遷移するので異常動作が発生しない。
【００５１】図１１は、参考のために、本発明の図３
（ａ）に示す各メモリセルのＰウェルのソース・ドレイ
ン間のＰＮダイオードの作用を説明するための図であ
り、順方向降伏電圧Ｖｆｂは一般には０．６〜０．８
（Ｖ）程度、逆方向降伏電圧ＶｒｂはＰウェルと拡散層
の不純物濃度により大きく変化するが、一般には１０
（Ｖ）前後である。
（ａ）に示す各メモリセルのＰウェルのソース・ドレイ
ン間のＰＮダイオードの作用を説明するための図であ
り、順方向降伏電圧Ｖｆｂは一般には０．６〜０．８
（Ｖ）程度、逆方向降伏電圧ＶｒｂはＰウェルと拡散層
の不純物濃度により大きく変化するが、一般には１０
（Ｖ）前後である。
【００５２】図１２は、従来の図１５の場合の消去動作
中のソース・ドレイン電位の変化と、本発明よる場合の
消去動作中のソース・ドレイン電位の変化とを比較する
ための図である。従来例の場合、図１２（ａ）に示すよ
うに、共通基板線ＣＷＬにノイズが入った場合、共通基
板線ＣＷＬの電位が高電圧になる場合（時刻Ｔ４〜Ｔ
５）は共通ソース線ＣＳＬ、共通ドレイン線ＣＢＬの電
位は追随するが、低電圧になる場合（時刻Ｔ２〜Ｔ３）
には追随しない。また、高電圧になる場合でも、列選択
トランジスタが非導通状態ならば、各列線は分離されて
おり、ノイズの伝達はＰウェルの抵抗と寄生容量とによ
りメモリセルアレイ内の位置により異なるので、各列線
の電位にばらつきが生じて消去速度のばらつきを誘発す
る。
中のソース・ドレイン電位の変化と、本発明よる場合の
消去動作中のソース・ドレイン電位の変化とを比較する
ための図である。従来例の場合、図１２（ａ）に示すよ
うに、共通基板線ＣＷＬにノイズが入った場合、共通基
板線ＣＷＬの電位が高電圧になる場合（時刻Ｔ４〜Ｔ
５）は共通ソース線ＣＳＬ、共通ドレイン線ＣＢＬの電
位は追随するが、低電圧になる場合（時刻Ｔ２〜Ｔ３）
には追随しない。また、高電圧になる場合でも、列選択
トランジスタが非導通状態ならば、各列線は分離されて
おり、ノイズの伝達はＰウェルの抵抗と寄生容量とによ
りメモリセルアレイ内の位置により異なるので、各列線
の電位にばらつきが生じて消去速度のばらつきを誘発す
る。
【００５３】これに対し、本発明では、図１２（ｂ）に
示すように、共通ソース線ＣＳＬ、共通ドレイン線ＣＢ
Ｌは接地電位に対して電流経路を確保してあるので、共
通基板線ＣＷＬの電位に完全に追随し列線間のばらつき
も抑制される。
示すように、共通ソース線ＣＳＬ、共通ドレイン線ＣＢ
Ｌは接地電位に対して電流経路を確保してあるので、共
通基板線ＣＷＬの電位に完全に追随し列線間のばらつき
も抑制される。
【００５４】次に、本発明による消去方法の第２の実施
の形態について説明する。本発明による消去方法は、第
３図（ａ）、（ｂ）おけるメモリセルのフローティング
ゲートＦＧとコントロールゲートＣＧとの間の第１の容
量を、フローティングゲートＦＧとチャンネルとの間の
第２の容量よりも高くし、消去時に、各メモリセルのゲ
ートに負電位を印加し、各メモリセルのチャンネルには
外部供給電圧Ｖｃｃによる正電位を印加し、更に各メモ
リセルのソース、ドレインを高抵抗の電流路を介して接
地電位に接続するようにして実現される。
の形態について説明する。本発明による消去方法は、第
３図（ａ）、（ｂ）おけるメモリセルのフローティング
ゲートＦＧとコントロールゲートＣＧとの間の第１の容
量を、フローティングゲートＦＧとチャンネルとの間の
第２の容量よりも高くし、消去時に、各メモリセルのゲ
ートに負電位を印加し、各メモリセルのチャンネルには
外部供給電圧Ｖｃｃによる正電位を印加し、更に各メモ
リセルのソース、ドレインを高抵抗の電流路を介して接
地電位に接続するようにして実現される。
【００５５】前記第１の容量を前記第２の容量よりも高
くする具体的な方法は、フローティングゲートＦＧとコ
ントロールゲートＣＧとの間の絶縁膜の厚さを薄くし、
フローティングゲートＦＧとチャンネルとの間の絶縁膜
の厚さを厚くすることにより、実現することができる。
くする具体的な方法は、フローティングゲートＦＧとコ
ントロールゲートＣＧとの間の絶縁膜の厚さを薄くし、
フローティングゲートＦＧとチャンネルとの間の絶縁膜
の厚さを厚くすることにより、実現することができる。
【００５６】前記第１の容量を前記第２の容量よりも高
くする別の方法としては、フローティングゲートＦＧと
コントロールゲートＣＧとの間の絶縁膜を、窒化膜ある
いは酸化膜と窒化膜との多層膜、もしくはタンタルオキ
サイド等の高誘電率膜とすることにより実現することが
できる。
くする別の方法としては、フローティングゲートＦＧと
コントロールゲートＣＧとの間の絶縁膜を、窒化膜ある
いは酸化膜と窒化膜との多層膜、もしくはタンタルオキ
サイド等の高誘電率膜とすることにより実現することが
できる。
【００５７】いずれにしても、第２の実施の形態による
消去方法は、図４におけるセル電圧制御回路１４や、図
８、図９における制御回路１４からレベルシフト回路１
４−４を除去した制御回路に適用される。動作は、第１
の実施の形態による消去方法と同じである。
消去方法は、図４におけるセル電圧制御回路１４や、図
８、図９における制御回路１４からレベルシフト回路１
４−４を除去した制御回路に適用される。動作は、第１
の実施の形態による消去方法と同じである。
【００５８】
【発明の効果】以上説明してきたように、本発明によれ
ば消去時に、各メモリセルのウェルあるいは基板部分に
は正電位を印加し、各メモリセルのゲートには負電位を
印加し、各メモリセルのソース、ドレインは高抵抗の電
流路を介して接地電位に接続する第１の方法及び装置
と、各メモリセルのフローティングゲートとコントロー
ルゲートとの間の第１の容量を、フローティングゲート
とチャンネルとの間の第２の容量よりも高くし、消去時
に、各メモリセルのゲートに負電位を印加し、各メモリ
セルのチャンネルには外部供給電圧による正電位を印加
する第２の方法及び装置とにより、消去動作時にソース
・ドレインの電位が安定して安定な消去特性が得られ
る。また、従来のソース・ドレインに電圧を印加する方
式の構成に比べて容易に実現可能である。
ば消去時に、各メモリセルのウェルあるいは基板部分に
は正電位を印加し、各メモリセルのゲートには負電位を
印加し、各メモリセルのソース、ドレインは高抵抗の電
流路を介して接地電位に接続する第１の方法及び装置
と、各メモリセルのフローティングゲートとコントロー
ルゲートとの間の第１の容量を、フローティングゲート
とチャンネルとの間の第２の容量よりも高くし、消去時
に、各メモリセルのゲートに負電位を印加し、各メモリ
セルのチャンネルには外部供給電圧による正電位を印加
する第２の方法及び装置とにより、消去動作時にソース
・ドレインの電位が安定して安定な消去特性が得られ
る。また、従来のソース・ドレインに電圧を印加する方
式の構成に比べて容易に実現可能である。
【図１】本発明の実施の形態を説明するための構成図で
ある。
ある。
【図２】図１に示されたセル電圧制御回路の概略構成を
示した図である。
示した図である。
【図３】本発明に用いられるメモリセルの構造を示した
断面図で、図（ａ）はＰ型基板を使用する場合、図
（ｂ）はＮ型基板を使用する場合の図である。
断面図で、図（ａ）はＰ型基板を使用する場合、図
（ｂ）はＮ型基板を使用する場合の図である。
【図４】図１に示されたセル電圧制御回路の第１の形態
を示した構成図である。
を示した構成図である。
【図５】図４の各部の信号波形を示した図である。
【図６】図２に示された電流路の具体的な構成を示した
図であり、図（ａ）は高抵抗素子の場合を示し、図
（ｂ）は定電流素子の場合について示す。
図であり、図（ａ）は高抵抗素子の場合を示し、図
（ｂ）は定電流素子の場合について示す。
【図７】図４に示されたセル電圧制御回路の変形例を示
した構成図である。
した構成図である。
【図８】図１に示されたセル電圧制御回路の第２の形態
を示した構成図である。
を示した構成図である。
【図９】図１に示されたセル電圧制御回路の第３の形態
を示した構成図である。
を示した構成図である。
【図１０】図９の各部の信号波形を示した図である。
【図１１】本発明の図３（ａ）に示すメモリセルのＰウ
ェルのソース・ドレイン間のＰＮダイオードの作用を説
明するための図である。
ェルのソース・ドレイン間のＰＮダイオードの作用を説
明するための図である。
【図１２】消去動作中のソース・ドレイン電位の変化を
説明するための図であり、図（ａ）は従来例を示し、図
（ｂ）は本発明の場合について示す。
説明するための図であり、図（ａ）は従来例を示し、図
（ｂ）は本発明の場合について示す。
【図１３】従来のゲート・ソース消去方式に適用される
メモリセルの構造を示す断面図である。
メモリセルの構造を示す断面図である。
【図１４】従来のチャンネル消去方式に適用されるメモ
リセルの構造を示す断面図である。
リセルの構造を示す断面図である。
【図１５】従来のドレイン、ソースオープン状態のチャ
ンネル消去方式を説明するための図である。
ンネル消去方式を説明するための図である。
【図１６】従来のドレイン、ソースに正電圧を印加する
チャンネル消去方式を説明するための図である。
チャンネル消去方式を説明するための図である。
ＣＬ 共通接続線 ＣＢＬ 共通ドレイン線 ＣＳＬ 共通ソース線 ＣＷＬ 共通基板線 ＣＷＬＣＨＲ 基板チャージ制御信号 ＣＳＢＬＤＩＳ ソース・ドレイン放電制御信号 ＣＳＬＤＩＳ ソース放電制御信号 ＣＢＬＤＩＳ ドレイン放電制御信号 ＣＷＬＤＩＳ 基板放電制御信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (20)
- 【請求項１】 チャンネル消去方式による不揮発性半導
体メモリ装置の消去方法において、メモリセルのゲート
には負電位を印加し、メモリセルのチャンネルには外部
からの供給電圧ＶｃｃあるいはＶｃｃ以上の正電位を印
加し、メモリセルのドレイン、ソースはそれぞれ、高抵
抗の第１、第２の電流路を介して接地電位に接続するよ
うにしたことを特徴とする不揮発性半導体メモリ装置の
消去方法。 - 【請求項２】 請求項１記載の消去方法において、前記
第１、第２の電流路はそれぞれ、スイッチング素子と高
抵抗素子あるいは定電流素子を含む回路であることを特
徴とする不揮発性半導体メモリ装置の消去方法。 - 【請求項３】 請求項１あるいは２記載の消去方法にお
いて、前記チャンネルへの正電位の印加は、メモリセル
のウェルあるいは基板部分に正電位を印加することで行
われることを特徴とする不揮発性半導体メモリ装置の消
去方法。 - 【請求項４】 請求項３記載の消去方法において、前記
接地電位は外部から供給されることを特徴とする不揮発
性半導体メモリ装置の消去方法。 - 【請求項５】 請求項１〜４のいずれかに記載の消去方
法において、前記第２の電流路に代えて、メモリセルの
ソースに前記第１の電流路を接続するためのスイッチン
グ素子を設けることにより、１つの電流路を前記ドレイ
ン、ソースで兼用できるようにしたことを特徴とする不
揮発性半導体メモリ装置の消去方法。 - 【請求項６】 請求項５記載の消去方法において、消去
終了時に、前記メモリセルの基板部分の電位と前記メモ
リセルのソース、ドレインの電位を同時に放電させるた
めの手段を有することを特徴とする不揮発性半導体メモ
リ装置の消去方法。 - 【請求項７】 請求項１記載の消去方法において、前記
チャンネルへの正電位の印加後に、前記ゲートへの負電
位の印加を行うことを特徴とする不揮発性半導体メモリ
装置の消去方法。 - 【請求項８】 請求項１、５，６のいずれかに記載の消
去方法であり、フロ ーティングゲートとコントロールゲ
ートとを含むメモリセルの消去を行う不揮発性半導体メ
モリ装置の消去方法であって、前記フローティングゲー
トと前記コントロールゲートとの間の第１の容量を、前
記フローティングゲートとチャンネルとの間の第２の容
量よりも高くし、消去時に、メモリセルのゲートには負
電位を印加し、メモリセルのチャンネルには外部からの
供給電圧Ｖｃｃの正電位を印加するようにしたことを特
徴とする不揮発性半導体メモリ装置の消去方法。 - 【請求項９】 請求項８記載の消去方法において、前記
フローティングゲートと前記コントロールゲートとの間
の膜厚を薄くし、前記フローティングゲートと前記チャ
ンネルとの間の膜厚を厚くすることにより、前記第１の
容量を前記第２の容量よりも高くすることを特徴とする
不揮発性半導体メモリ装置の消去方法。 - 【請求項１０】 請求項８記載の消去方法において、前
記フローティングゲートと前記コントロールゲートとの
間の絶縁膜を、窒化膜あるいは酸化膜と窒化膜との多層
膜、もしくはタンタルオキサイド等の高誘電率膜とする
ことにより、前記第１の容量を前記第２の容量よりも高
くすることを特徴とする不揮発性半導体メモリ装置の消
去方法。 - 【請求項１１】 チャンネル消去方式による不揮発性半
導体メモリ装置において、メモリセルのゲートに負電位
を印加する電圧供給回路と、メモリセルのチャンネルに
は外部からの供給電圧ＶｃｃあるいはＶｃｃ以上の正電
位を印加し、メモリセルのソース、ドレインはそれぞれ
高抵抗の第１、第２の電流路を介して接地電位に接続す
る制御回路を備えたことを特徴とする不揮発性半導体メ
モリ装置。 - 【請求項１２】 請求項１１記載の不揮発性半導体メモ
リ装置において、前記メモリセルのドレインは列毎に列
選択トランジスタに共通接続され、各列選択トランジス
タは共通ドレイン線に接続されており、更に、前記メモ
リセルのウェルあるいは基板部分は共通基板線に、前記
メモリセルのソースは共通ソース線にそれぞれ接続され
ており、前記制御回路は、前記共通ドレイン線に接続さ
れて消去制御信号によりオン、オフする第１のスイッチ
ング素子と高抵抗素子あるいは定電流素子を含む前記第
１の電流路と、前記共通ソース線に接続されて前記消去
制御信号によりオン、オフする第２のスイッチング素子
と高抵抗素子あるいは定電流素子を含む前記第２の電流
路と、前記共通基板線に接続されて前記消去制御信号に
応じて前記メモリセルのウェルあるいは基板部分に正電
位を印加する回路とを含むことを特徴とする不揮発性半
導体メモリ装置。 - 【請求項１３】 請求項１２記載の不揮発性半導体メモ
リ装置において、前記制御回路は更に前記正電位を印加
する回路の入力側に、前記正電位よりも高い電圧を入力
とし、該入力電圧を前記正電位と同じ値にシフトするレ
ベルシフト回路を有することを特徴とする不揮発性半導
体メモリ装置。 - 【請求項１４】 請求項１３記載の不揮発性半導体メモ
リ装置において、前記第２の電流路に代えて、前記共通
ソース線と前記共通ドレイン線との間に接続されて前記
消去制御信号に応じて前記共通ソース線と前記共通ドレ
イン線との間を導通させるための第３のスイッチング素
子を設けることにより、１つの電流路を前記ドレイン、
ソースで兼用できるようにしたことを特徴とする不揮発
性半導体メモリ装置。 - 【請求項１５】 請求項１３記載の不揮発性半導体メモ
リ装置において、前記制御回路は更に、前記共通基板線
と前記第１の電流路との間に接続されて消去終了時に前
記共通基板線と前記第１の電流路との間を導通させるた
めの第４のスイッチング素子を備えることにより、消去
終了時に、前記メモリセルの基板部分の電位と前記メモ
リセルのソース、ドレインの電位を同時に放電させるこ
とを特徴とする不揮発性半導体メモリ装置。 - 【請求項１６】 請求項１１記載の不揮発性半導体メモ
リ装置において、前記接地電位は外部から供給されるこ
とを特徴とする不揮発性半導体メモリ装置。 - 【請求項１７】 請求項１１記載の不揮発性半導体メモ
リ装置において、前記チャンネルへの正電位の印加後
に、前記ゲートへの負電位の印加を行うことを特徴とす
る不揮発性半導体メモリ装置。 - 【請求項１８】 請求項１１、１４、１５のいずれかに
記載の不揮発性半導体メモリ装置であってフローティン
グゲートとコントロールゲートとを含むメモリセルの消
去を行う不揮発性半導体メモリであって、前記フローテ
ィングゲートと前記コントロールゲートとの間の第１の
容量は、前記フローティングゲートと チャンネルとの間
の第２の容量よりも高くされており、消去時に、メモリ
セルのゲートに負電位を印加する電圧供給回路と、メモ
リセルのチャンネルには外部からの供給電圧Ｖｃｃの正
電位を印加する制御回路を備えたことを特徴とする不揮
発性半導体メモリ装置。 - 【請求項１９】 請求項１８記載の不揮発性半導体メモ
リ装置において、前記フローティングゲートと前記コン
トロールゲートとの間の膜厚を薄くし、前記フローティ
ングゲートと前記チャンネルとの間の膜厚を厚くするこ
とにより、前記第１の容量が前記第２の容量よりも高く
されていることを特徴とする不揮発性半導体メモリ装
置。 - 【請求項２０】 請求項１８記載の不揮発性半導体メモ
リ装置において、前記フローティングゲートと前記コン
トロールゲートとの間の絶縁膜を、窒化膜あるいは酸化
膜と窒化膜との多層膜、もしくはタンタルオキサイド等
の高誘電率膜とすることにより、前記第１の容量が前記
第２の容量よりも高くされていることを特徴とする不揮
発性半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1681197A JP3191861B2 (ja) | 1997-01-30 | 1997-01-30 | 不揮発性半導体メモリ装置及びその消去方法 |
| US09/008,865 US5907506A (en) | 1997-01-30 | 1998-01-20 | Erasing method and erasing device for non-volatile semiconductor memory |
| KR10-1998-0003632A KR100356121B1 (ko) | 1997-01-30 | 1998-01-30 | 비휘발성반도체메모리의소거방법및장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1681197A JP3191861B2 (ja) | 1997-01-30 | 1997-01-30 | 不揮発性半導体メモリ装置及びその消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214491A JPH10214491A (ja) | 1998-08-11 |
| JP3191861B2 true JP3191861B2 (ja) | 2001-07-23 |
Family
ID=11926553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1681197A Expired - Fee Related JP3191861B2 (ja) | 1997-01-30 | 1997-01-30 | 不揮発性半導体メモリ装置及びその消去方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5907506A (ja) |
| JP (1) | JP3191861B2 (ja) |
| KR (1) | KR100356121B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3633853B2 (ja) | 2000-06-09 | 2005-03-30 | Ｎｅｃエレクトロニクス株式会社 | フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置 |
| US6646925B2 (en) * | 2000-12-19 | 2003-11-11 | Texas Instruments Incorporated | Method and system for discharging the bit lines of a memory cell array after erase operation |
| TW477065B (en) * | 2001-01-30 | 2002-02-21 | Ememory Technology Inc | Manufacturing method of flash memory cell structure with dynamic-like write-in/erasing through channel and its operating method |
| US6714458B2 (en) * | 2002-02-11 | 2004-03-30 | Micron Technology, Inc. | High voltage positive and negative two-phase discharge system and method for channel erase in flash memory devices |
| KR20040008526A (ko) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 소거 방법 |
| JP4049641B2 (ja) * | 2002-09-06 | 2008-02-20 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US7272053B2 (en) * | 2004-11-18 | 2007-09-18 | Freescale Semiconductor, Inc. | Integrated circuit having a non-volatile memory with discharge rate control and method therefor |
| US7151695B2 (en) * | 2004-11-18 | 2006-12-19 | Freescale Semiconductor, Inc. | Integrated circuit having a non-volatile memory with discharge rate control and method therefor |
| KR100764459B1 (ko) | 2005-09-20 | 2007-10-05 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 |
| JP5255234B2 (ja) | 2007-05-29 | 2013-08-07 | スパンション エルエルシー | 半導体装置及びその制御方法 |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
| JP2010262696A (ja) | 2009-04-30 | 2010-11-18 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| US8644079B2 (en) * | 2011-05-10 | 2014-02-04 | Marco Passerini | Method and circuit to discharge bit lines after an erase pulse |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| EP0570597B1 (en) * | 1991-12-09 | 2001-03-21 | Fujitsu Limited | Flash memory improved in erasing characteristic, and circuit therefor |
| JP2541087B2 (ja) * | 1992-10-30 | 1996-10-09 | 日本電気株式会社 | 不揮発性半導体記憶装置のデ―タ消去方法 |
| JP3342730B2 (ja) * | 1993-03-17 | 2002-11-11 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| US5470773A (en) * | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
| JP2590764B2 (ja) * | 1994-11-29 | 1997-03-12 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| DE69632999D1 (de) * | 1996-01-24 | 2004-09-02 | St Microelectronics Srl | Löschspannungs-Steuerschaltkreis für eine löschbare, nichtflüchtige Speicherzelle |
-
1997
- 1997-01-30 JP JP1681197A patent/JP3191861B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-20 US US09/008,865 patent/US5907506A/en not_active Expired - Lifetime
- 1998-01-30 KR KR10-1998-0003632A patent/KR100356121B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214491A (ja) | 1998-08-11 |
| US5907506A (en) | 1999-05-25 |
| KR19980071184A (ko) | 1998-10-26 |
| KR100356121B1 (ko) | 2003-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5457652A (en) | Low voltage EEPROM | |
| JP3829088B2 (ja) | 半導体記憶装置 | |
| US6643183B2 (en) | Channel-erase nonvolatile semiconductor memory device | |
| JP3854348B2 (ja) | Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法 | |
| EP0739016B1 (en) | Non-volatile semiconductor memory device with block erase function | |
| US6243292B1 (en) | Nonvolatile semiconductor memory device capable of reducing memory array area | |
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| US5157281A (en) | Level-shifter circuit for integrated circuits | |
| KR20130142200A (ko) | 플래시 메모리 프로그램 금지 스킴 | |
| JP3191861B2 (ja) | 不揮発性半導体メモリ装置及びその消去方法 | |
| JPH06275842A (ja) | 不揮発性半導体記憶装置、半導体装置及びｍｏｓトランジスタ | |
| US7339821B2 (en) | Dual-gate nonvolatile memory and method of program inhibition | |
| JPH11120779A (ja) | 不揮発性半導体記憶装置 | |
| US5748531A (en) | Common source line control circuit for preventing snap back breakdown | |
| US7924620B2 (en) | Nonvolatile semiconductor memory including charge accumulation layer and control gate | |
| US5572464A (en) | Semiconductor memory device and method of using the same | |
| US5844271A (en) | Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate | |
| JP2002343091A (ja) | 不揮発性半導体記憶装置の駆動方法 | |
| US5295095A (en) | Method of programming electrically erasable programmable read-only memory using particular substrate bias | |
| US5444655A (en) | Non-volatile semiconductor memory device with a small distribution width of cell transistor threshold voltage after erasing data | |
| JP2006060030A (ja) | 半導体記憶装置 | |
| US5331592A (en) | Non-volatile semiconductor memory device with erasure control circuit | |
| JPH11273369A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| US5315546A (en) | Non-volatile semiconductor memory using a thin film transistor | |
| JP3094905B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010425 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090525 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140525 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |