JP2590764B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的に書込および一括消去可能な不揮発
性半導体記憶装置に関する。
に関し、特に電気的に書込および一括消去可能な不揮発
性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の不揮発性半導体記憶装置
は、複数のメモリセルを行列状に配置したメモリセルア
レイを有し、それぞれのメモリセルはフローティングゲ
ートをもつ電界効果トランジスタ（以下、ＦＡＭＯＳと
いう）から構成されている。メモリセルアレイの各行に
はワード線が配設され、メモリセルアレイの各列にはデ
ジット線が配設されている。これらのワード線のいずれ
かが行アドレスデコーダにより選択的に活性化され、デ
ジット線のいずれかが列アドレスデコーダにより選択的
に活性化されることにより、ひとつのメモリセルが選択
される。デジット線にはセンス回路が接続され、選択さ
れたメモリセルのオフまたはオンの状態が検出される。
は、複数のメモリセルを行列状に配置したメモリセルア
レイを有し、それぞれのメモリセルはフローティングゲ
ートをもつ電界効果トランジスタ（以下、ＦＡＭＯＳと
いう）から構成されている。メモリセルアレイの各行に
はワード線が配設され、メモリセルアレイの各列にはデ
ジット線が配設されている。これらのワード線のいずれ
かが行アドレスデコーダにより選択的に活性化され、デ
ジット線のいずれかが列アドレスデコーダにより選択的
に活性化されることにより、ひとつのメモリセルが選択
される。デジット線にはセンス回路が接続され、選択さ
れたメモリセルのオフまたはオンの状態が検出される。
【０００３】このメモリセルのオフ状態は、ＦＡＭＯＳ
のフローティングゲートに電子を注入し、しきい値電圧
を上昇させる書込動作によって設定される。一方、メモ
リセルのオン状態は、ＦＡＭＯＳのフローティングゲー
トから蓄積電子を引き抜き、しきい値電圧を下降させる
消去動作によって設定される。
のフローティングゲートに電子を注入し、しきい値電圧
を上昇させる書込動作によって設定される。一方、メモ
リセルのオン状態は、ＦＡＭＯＳのフローティングゲー
トから蓄積電子を引き抜き、しきい値電圧を下降させる
消去動作によって設定される。
【０００４】この不揮発性半導体記憶装置の消去動作に
より、複数のメモリセルが同時に一括消去される。その
際、それぞれのメモリセルを構成するＦＡＭＯＳのソー
ス領域の電位は、一定時間の間、高電圧に切り換えられ
る。それぞれのＦＡＭＯＳのソース領域に高電圧を加え
ると、フォーラ・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ）トンネリング現象により、フローティング
ゲートに蓄積された電子が引き抜かれ、ＦＡＭＯＳしき
い値電圧が低下する。
より、複数のメモリセルが同時に一括消去される。その
際、それぞれのメモリセルを構成するＦＡＭＯＳのソー
ス領域の電位は、一定時間の間、高電圧に切り換えられ
る。それぞれのＦＡＭＯＳのソース領域に高電圧を加え
ると、フォーラ・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ）トンネリング現象により、フローティング
ゲートに蓄積された電子が引き抜かれ、ＦＡＭＯＳしき
い値電圧が低下する。
【０００５】例えば、図５は従来の不揮発性半導体記憶
装置に用いられる消去回路の１例を示す回路図である。
装置に用いられる消去回路の１例を示す回路図である。
【０００６】図５を参照すると、消去信号ＥＲバーを入
力信号とする消去回路２の出力は、メモリセルアレイ１
のメモリセルであるＦＡＭＯＳの各ソース電極が接続さ
れた共通ソース線ＶＳを駆動している。バッファ３１及
び３２は消去信号ＥＲバーを入力としている。バッファ
３２はＶｐｐレベルまで振幅する信号を出力するバッフ
ァである。ゲート電極をバッファ３１の出力に接続しソ
ース電極を接地したＮ型ＭＯＳトランジスタＭＮ０は、
ドレイン電極に共通ソース線ＶＳを接続し駆動してい
る。又、ゲート電極をバッファ３２の出力に接続しソー
ス電極を消去用電源Ｖｐｐに接続したＰ型ＭＯＳトラン
ジスタＭＰ０は、ドレイン電極に共通ソース線ＶＳを接
続し高電圧駆動している。
力信号とする消去回路２の出力は、メモリセルアレイ１
のメモリセルであるＦＡＭＯＳの各ソース電極が接続さ
れた共通ソース線ＶＳを駆動している。バッファ３１及
び３２は消去信号ＥＲバーを入力としている。バッファ
３２はＶｐｐレベルまで振幅する信号を出力するバッフ
ァである。ゲート電極をバッファ３１の出力に接続しソ
ース電極を接地したＮ型ＭＯＳトランジスタＭＮ０は、
ドレイン電極に共通ソース線ＶＳを接続し駆動してい
る。又、ゲート電極をバッファ３２の出力に接続しソー
ス電極を消去用電源Ｖｐｐに接続したＰ型ＭＯＳトラン
ジスタＭＰ０は、ドレイン電極に共通ソース線ＶＳを接
続し高電圧駆動している。
【０００７】次に、図５を参照して、この消去回路２の
動作を簡単に説明する。消去動作以外の期間では、消去
信号ＥＲバーがハイレベルであり、Ｐ型ＭＯＳトランジ
スタＭＰ０はオフしＮ型ＭＯＳトランジスタＭＮ０はオ
ンしているため、共通ソース線ＶＳは接地レベルに駆動
されている。
動作を簡単に説明する。消去動作以外の期間では、消去
信号ＥＲバーがハイレベルであり、Ｐ型ＭＯＳトランジ
スタＭＰ０はオフしＮ型ＭＯＳトランジスタＭＮ０はオ
ンしているため、共通ソース線ＶＳは接地レベルに駆動
されている。
【０００８】消去時には、消去信号ＥＲバーがロウレベ
ルに変化しＮ型ＭＯＳトランジスタＭＮ０はオフしＰ型
ＭＯＳトランジスタＭＰ０はオンするため、共通ソース
線ＶＳは消去用電源Ｖｐｐに向かって駆動され、ＦＡＭ
ＯＳのソース領域が高電位になりメモリセルの消去動作
が開始する。
ルに変化しＮ型ＭＯＳトランジスタＭＮ０はオフしＰ型
ＭＯＳトランジスタＭＰ０はオンするため、共通ソース
線ＶＳは消去用電源Ｖｐｐに向かって駆動され、ＦＡＭ
ＯＳのソース領域が高電位になりメモリセルの消去動作
が開始する。
【０００９】
【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では、メモリセルアレイの共通ソース線に
高電圧を加え、フローティングゲートの蓄積電子をソー
ス領域に引き抜くことにより、メモリセルの消去動作を
行っている。
導体記憶装置では、メモリセルアレイの共通ソース線に
高電圧を加え、フローティングゲートの蓄積電子をソー
ス領域に引き抜くことにより、メモリセルの消去動作を
行っている。
【００１０】このソース消去法では、メモリセルのソー
ス領域とフローティングゲートとの間の電位差によりメ
モリセルのソース部での空乏化が発生し、バンド間トン
ネリング現象によりメモリセルのソース領域から基板へ
のリーク電流が発生することが知られている。このメモ
リセルのソース領域から基板へのリーク電流は、メモリ
セルのソース領域とフローティングゲートとの間の電位
差が大きいほど、増大する。言い換えると、フローティ
ングゲートに電子が蓄積されているほど、すなわち、消
去すべきメモリセルしきい値が高いほど、このメモリセ
ルのソース領域から基板へのリーク電流は増大する。
ス領域とフローティングゲートとの間の電位差によりメ
モリセルのソース部での空乏化が発生し、バンド間トン
ネリング現象によりメモリセルのソース領域から基板へ
のリーク電流が発生することが知られている。このメモ
リセルのソース領域から基板へのリーク電流は、メモリ
セルのソース領域とフローティングゲートとの間の電位
差が大きいほど、増大する。言い換えると、フローティ
ングゲートに電子が蓄積されているほど、すなわち、消
去すべきメモリセルしきい値が高いほど、このメモリセ
ルのソース領域から基板へのリーク電流は増大する。
【００１１】従って、ソース消去型のフラッシュＥＥＰ
ＲＯＭにおけるメモリセルの共通ソース線から基板への
リーク電流は、消去の初期段階で大きく、消去が進行し
メモリセルしきい値が降下するにつれ減少する特性を有
している。そのため、従来のメモリセル共通ソース線を
高電圧駆動する消去回路では、消去の初期のメモリセル
の共通ソース線から基板へのリーク電流を制御すべく、
図５に示す高電圧駆動用のＰ型ＭＯＳトランジスタＭＰ
０の電流供給能力を小さく設定している。
ＲＯＭにおけるメモリセルの共通ソース線から基板への
リーク電流は、消去の初期段階で大きく、消去が進行し
メモリセルしきい値が降下するにつれ減少する特性を有
している。そのため、従来のメモリセル共通ソース線を
高電圧駆動する消去回路では、消去の初期のメモリセル
の共通ソース線から基板へのリーク電流を制御すべく、
図５に示す高電圧駆動用のＰ型ＭＯＳトランジスタＭＰ
０の電流供給能力を小さく設定している。
【００１２】図６は、このメモリセル共通ソース線から
基板へのリーク電流の電圧特性が消去の進行と共に遷移
することを示した特性図の上に、図５に示す高電圧駆動
用のＰ型ＭＯＳトランジスタＭＰ０の電流供給能力を負
荷線として表し、メモリセル共通ソース線の電流および
電圧の動作点が消去の進行と共に遷移することを示した
動作説明図である。
基板へのリーク電流の電圧特性が消去の進行と共に遷移
することを示した特性図の上に、図５に示す高電圧駆動
用のＰ型ＭＯＳトランジスタＭＰ０の電流供給能力を負
荷線として表し、メモリセル共通ソース線の電流および
電圧の動作点が消去の進行と共に遷移することを示した
動作説明図である。
【００１３】図６に示すように、メモリセル共通ソース
線から基板へのリーク電流の電圧特性が消去の進行と共
に遷移した場合には、負荷線に従ってメモリセル共通ソ
ース線の駆動電圧が上昇し、駆動電流も消去初期に設定
した電流値より減少し、メモリセルのソース領域とフロ
ーティングゲートとの間の電位差が不足し、消去時間が
長くなるという問題点がある。
線から基板へのリーク電流の電圧特性が消去の進行と共
に遷移した場合には、負荷線に従ってメモリセル共通ソ
ース線の駆動電圧が上昇し、駆動電流も消去初期に設定
した電流値より減少し、メモリセルのソース領域とフロ
ーティングゲートとの間の電位差が不足し、消去時間が
長くなるという問題点がある。
【００１４】しかし、常にユーザから要求されている消
去用電源電圧の低電圧化と両立させて上述の問題点を解
決することが出来なかった。
去用電源電圧の低電圧化と両立させて上述の問題点を解
決することが出来なかった。
【００１５】従って、本発明の目的は、メモリセルの消
去速度を加速し消去時間の短縮化を図ると同時に消去用
電源電圧の低電圧化に関する従来性能を維持する消去回
路を備えた不揮発性半導体記憶装置を提供することにあ
る。
去速度を加速し消去時間の短縮化を図ると同時に消去用
電源電圧の低電圧化に関する従来性能を維持する消去回
路を備えた不揮発性半導体記憶装置を提供することにあ
る。
【００１６】
【課題を解決するための手段】そのため、本発明による
不揮発性半導体記憶装置は、フローティングゲート型電
界効果トランジスタからなる複数のメモリセルと、これ
らメモリセルの各ソース電極に接続された共通ソース線
を消去信号により高電圧駆動しメモリデータを消去する
消去回路とを有する不揮発性半導体記憶装置において、
前記消去回路は、ソース電極に消去用電源を接続しドレ
イン電極に前記共通ソース線を接続し高電圧駆動する複
数の電界効果トランジスタと、前記共通ソース線の駆動
電圧を基準電圧と比較しこの比較結果を示す信号および
前記消去信号を組み合わせた論理信号を出力し前記複数
の電界効果トランジスタの各ゲート電極をそれぞれ制御
する制御回路とを備えている。
不揮発性半導体記憶装置は、フローティングゲート型電
界効果トランジスタからなる複数のメモリセルと、これ
らメモリセルの各ソース電極に接続された共通ソース線
を消去信号により高電圧駆動しメモリデータを消去する
消去回路とを有する不揮発性半導体記憶装置において、
前記消去回路は、ソース電極に消去用電源を接続しドレ
イン電極に前記共通ソース線を接続し高電圧駆動する複
数の電界効果トランジスタと、前記共通ソース線の駆動
電圧を基準電圧と比較しこの比較結果を示す信号および
前記消去信号を組み合わせた論理信号を出力し前記複数
の電界効果トランジスタの各ゲート電極をそれぞれ制御
する制御回路とを備えている。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は、本発明の不揮発性半導体記憶装置
の１実施例を示す回路図である。
の１実施例を示す回路図である。
【００１９】図１を参照すると、本実施例の不揮発性半
導体記憶装置において、メモリセルアレイ１のメモリセ
ルであるＦＡＭＯＳの各ソース電極が接続された共通ソ
ース線ＶＳを駆動している消去回路２は、消去信号ＥＲ
バー及び共通ソース線ＶＳの駆動電圧を入力信号として
いる。バッファ３１及び３２は消去信号ＥＲバーを入力
とし出力信号ＥＲ０バー又はＥＲ０バー（Ｖｐｐ）をそ
れぞれ出力する。ゲート電極にバッファ３１の出力ＥＲ
０バーを入力するＮ型ＭＯＳトランジスタＭＮ０は、ソ
ース電極を接地しドレイン電極に共通ソース線ＶＳを接
続している。
導体記憶装置において、メモリセルアレイ１のメモリセ
ルであるＦＡＭＯＳの各ソース電極が接続された共通ソ
ース線ＶＳを駆動している消去回路２は、消去信号ＥＲ
バー及び共通ソース線ＶＳの駆動電圧を入力信号として
いる。バッファ３１及び３２は消去信号ＥＲバーを入力
とし出力信号ＥＲ０バー又はＥＲ０バー（Ｖｐｐ）をそ
れぞれ出力する。ゲート電極にバッファ３１の出力ＥＲ
０バーを入力するＮ型ＭＯＳトランジスタＭＮ０は、ソ
ース電極を接地しドレイン電極に共通ソース線ＶＳを接
続している。
【００２０】比較器３５及び３６は、共通ソース線ＶＳ
の駆動電圧を基準電圧Ｖｒｅｆ１又はＶｒｅｆ２と比較
し、駆動電圧が基準電圧より大きい場合ロウレベルを出
力する。ＯＲゲート３３及び３４は、比較器３５又は３
６の出力信号および消去信号ＥＲバーを入力信号とし、
信号ＥＲ１バー（Ｖｐｐ）又はＥＲ２バー（Ｖｐｐ）を
それぞれ出力している。バッファ３２並びにＯＲゲート
３３及び３４はＶｐｐレベルまで振幅する信号を出力す
る。
の駆動電圧を基準電圧Ｖｒｅｆ１又はＶｒｅｆ２と比較
し、駆動電圧が基準電圧より大きい場合ロウレベルを出
力する。ＯＲゲート３３及び３４は、比較器３５又は３
６の出力信号および消去信号ＥＲバーを入力信号とし、
信号ＥＲ１バー（Ｖｐｐ）又はＥＲ２バー（Ｖｐｐ）を
それぞれ出力している。バッファ３２並びにＯＲゲート
３３及び３４はＶｐｐレベルまで振幅する信号を出力す
る。
【００２１】信号ＥＲ０バー（Ｖｐｐ），ＥＲ１バー
（Ｖｐｐ）又はＥＲ２バー（Ｖｐｐ）をゲート電極にそ
れぞれ入力するＰ型ＭＯＳトランジスタＭＰ０，ＭＰ１
及びＭＰ２は、ソース電極に消去用電源Ｖｐｐを接続し
ドレイン電極に共通ソース線ＶＳを接続し高電圧駆動し
ている。
（Ｖｐｐ）又はＥＲ２バー（Ｖｐｐ）をゲート電極にそ
れぞれ入力するＰ型ＭＯＳトランジスタＭＰ０，ＭＰ１
及びＭＰ２は、ソース電極に消去用電源Ｖｐｐを接続し
ドレイン電極に共通ソース線ＶＳを接続し高電圧駆動し
ている。
【００２２】次に、図１を参照して、本実施例における
消去回路２の動作を説明する。
消去回路２の動作を説明する。
【００２３】消去動作以外の期間では、消去信号ＥＲバ
ーがハイレベルであり、信号ＥＲ０バー（Ｖｐｐ），Ｅ
Ｒ１バー（Ｖｐｐ）又はＥＲ２バー（Ｖｐｐ）はハイレ
ベルである。Ｐ型ＭＯＳトランジスタＭＰ０，ＭＰ１及
びＭＰ２はオフし、Ｎ型ＭＯＳトランジスタＭＮ０はオ
ンしているため、共通ソース線ＶＳは接地レベルに駆動
されている。
ーがハイレベルであり、信号ＥＲ０バー（Ｖｐｐ），Ｅ
Ｒ１バー（Ｖｐｐ）又はＥＲ２バー（Ｖｐｐ）はハイレ
ベルである。Ｐ型ＭＯＳトランジスタＭＰ０，ＭＰ１及
びＭＰ２はオフし、Ｎ型ＭＯＳトランジスタＭＮ０はオ
ンしているため、共通ソース線ＶＳは接地レベルに駆動
されている。
【００２４】消去時には、消去信号ＥＲバーがロウレベ
ルに変化しＮ型ＭＯＳトランジスタＭＮ０はオフしＰ型
ＭＯＳトランジスタＭＰ０はオンするため、共通ソース
線ＶＳは消去用電源Ｖｐｐに向かって駆動され、ＦＡＭ
ＯＳのソース領域が高電位になりメモリセルの消去動作
が開始する。
ルに変化しＮ型ＭＯＳトランジスタＭＮ０はオフしＰ型
ＭＯＳトランジスタＭＰ０はオンするため、共通ソース
線ＶＳは消去用電源Ｖｐｐに向かって駆動され、ＦＡＭ
ＯＳのソース領域が高電位になりメモリセルの消去動作
が開始する。
【００２５】図２は、メモリセル共通ソース線ＶＳから
基板へのリーク電流の電圧特性が消去の進行と共に遷移
することを示した特性図の上に、図１に示す高電圧駆動
用のＰ型ＭＯＳトランジスタＭＰ０，ＭＰ１及びＭＰ２
の電流供給能力を負荷線として表し、メモリセル共通ソ
ース線の電流および電圧の動作点が消去の進行と共に遷
移することを示した動作説明図である。
基板へのリーク電流の電圧特性が消去の進行と共に遷移
することを示した特性図の上に、図１に示す高電圧駆動
用のＰ型ＭＯＳトランジスタＭＰ０，ＭＰ１及びＭＰ２
の電流供給能力を負荷線として表し、メモリセル共通ソ
ース線の電流および電圧の動作点が消去の進行と共に遷
移することを示した動作説明図である。
【００２６】図３は、メモリセル共通ソース線ＶＳの駆
動電圧が消去動作の進行と共に変化する例を示した電圧
推移図である。
動電圧が消去動作の進行と共に変化する例を示した電圧
推移図である。
【００２７】また、図４は、メモリセル共通ソース線Ｖ
Ｓから基板へのリーク電流が消去動作の進行と共に変化
する例を示した電流推移図である。
Ｓから基板へのリーク電流が消去動作の進行と共に変化
する例を示した電流推移図である。
【００２８】消去動作が開始したとき、メモリセル共通
ソース線ＶＳの電圧及び電流の動作点は、図３及び４に
示す消去１の期間にあり、メモリセル共通ソース線ＶＳ
から基板へのリーク電流の電圧特性が消去の進行と共に
遷移するため、電圧は上昇し電流は減少する方向へ移動
する。
ソース線ＶＳの電圧及び電流の動作点は、図３及び４に
示す消去１の期間にあり、メモリセル共通ソース線ＶＳ
から基板へのリーク電流の電圧特性が消去の進行と共に
遷移するため、電圧は上昇し電流は減少する方向へ移動
する。
【００２９】メモリセル共通ソース線ＶＳの駆動電圧が
基準電圧Ｖｒｅｆ１を越えたとき、比較器３５の出力は
ロウレベルに変化し、信号ＥＲ１バー（Ｖｐｐ）はロウ
レベルに変化する。従って、Ｐ型ＭＯＳトランジスタＭ
Ｐ１はオンし、メモリセル共通ソース線ＶＳに対する電
流供給能力は大きくなる。同時に、電流および電圧の動
作点もメモリセル共通ソース線ＶＳから基板へのリーク
電流の電圧特性に沿って移動し、図３及び４に示す消去
２の期間になる。
基準電圧Ｖｒｅｆ１を越えたとき、比較器３５の出力は
ロウレベルに変化し、信号ＥＲ１バー（Ｖｐｐ）はロウ
レベルに変化する。従って、Ｐ型ＭＯＳトランジスタＭ
Ｐ１はオンし、メモリセル共通ソース線ＶＳに対する電
流供給能力は大きくなる。同時に、電流および電圧の動
作点もメモリセル共通ソース線ＶＳから基板へのリーク
電流の電圧特性に沿って移動し、図３及び４に示す消去
２の期間になる。
【００３０】同様に、メモリセル共通ソース線ＶＳの駆
動電圧が基準電圧Ｖｒｅｆ２を越えたとき、比較器３６
の出力はロウレベルに変化し、信号ＥＲ２バー（Ｖｐ
ｐ）はロウレベルに変化する。従って、Ｐ型ＭＯＳトラ
ンジスタＭＰ２はオンし、メモリセル共通ソース線ＶＳ
に対する電流供給能力は大きくなる。同時に、電流およ
び電圧の動作点もメモリセル共通ソース線ＶＳから基板
へのリーク電流の電圧特性に沿って移動し、図３及び４
に示す消去３の期間になる。
動電圧が基準電圧Ｖｒｅｆ２を越えたとき、比較器３６
の出力はロウレベルに変化し、信号ＥＲ２バー（Ｖｐ
ｐ）はロウレベルに変化する。従って、Ｐ型ＭＯＳトラ
ンジスタＭＰ２はオンし、メモリセル共通ソース線ＶＳ
に対する電流供給能力は大きくなる。同時に、電流およ
び電圧の動作点もメモリセル共通ソース線ＶＳから基板
へのリーク電流の電圧特性に沿って移動し、図３及び４
に示す消去３の期間になる。
【００３１】仮に、メモリセルしきい値電圧Ｖｔｍが３
ｖに達したときを消去完了時点とすれば、メモリセル共
通ソース線ＶＳの電流および電圧の動作点がそのときの
電流電圧特性曲線に達っしたとき、消去信号ＥＲバーを
ハイレベルにすることにより消去動作が終了する。
ｖに達したときを消去完了時点とすれば、メモリセル共
通ソース線ＶＳの電流および電圧の動作点がそのときの
電流電圧特性曲線に達っしたとき、消去信号ＥＲバーを
ハイレベルにすることにより消去動作が終了する。
【００３２】なお、本実施例では、メモリセル共通ソー
ス線の駆動電圧を基準電圧と比較するとき比較器を用い
て説明したが、比較器の代わりに基準電圧と等しい論理
しきい値をもつ論理ゲートで代用することも容易であ
る。
ス線の駆動電圧を基準電圧と比較するとき比較器を用い
て説明したが、比較器の代わりに基準電圧と等しい論理
しきい値をもつ論理ゲートで代用することも容易であ
る。
【００３３】
【発明の効果】以上説明したように、本発明による不揮
発性半導体記憶装置は、メモリセル共通ソース線を高電
圧駆動する電界効果トランジスタを複数個もち、メモリ
セル共通ソース線の駆動電圧を基準電圧と比較した信号
で導通トランジスタ数を制御し電流供給能力の減少を補
う消去回路を備えているため、メモリセル共通ソース線
の電圧上昇が加速され、メモリセルの消去速度が加速さ
れ、消去時間を短縮できる。
発性半導体記憶装置は、メモリセル共通ソース線を高電
圧駆動する電界効果トランジスタを複数個もち、メモリ
セル共通ソース線の駆動電圧を基準電圧と比較した信号
で導通トランジスタ数を制御し電流供給能力の減少を補
う消去回路を備えているため、メモリセル共通ソース線
の電圧上昇が加速され、メモリセルの消去速度が加速さ
れ、消去時間を短縮できる。
【００３４】同時に、メモリセル共通ソース線と消去用
電源との間に並列接続された複数の電界効果トランジス
タの導通トランジスタ数を増減しメモリセル共通ソース
線に対する電流供給能力を制御しているため、消去用電
源電圧の低電圧化に関する性能は従来と同等であり、製
品開発時において電流供給能力の設計が容易になる等の
効果がある。
電源との間に並列接続された複数の電界効果トランジス
タの導通トランジスタ数を増減しメモリセル共通ソース
線に対する電流供給能力を制御しているため、消去用電
源電圧の低電圧化に関する性能は従来と同等であり、製
品開発時において電流供給能力の設計が容易になる等の
効果がある。
【図１】本発明の不揮発性半導体記憶装置の１実施例を
示す回路図である。
示す回路図である。
【図２】図１の不揮発性半導体記憶装置における消去回
路の動作の１例を示す動作説明図である。
路の動作の１例を示す動作説明図である。
【図３】図１の不揮発性半導体記憶装置における消去回
路の動作の１例を示す電圧推移図である。
路の動作の１例を示す電圧推移図である。
【図４】図１の不揮発性半導体記憶装置における消去回
路の動作の１例を示す電流推移図である。
路の動作の１例を示す電流推移図である。
【図５】従来の不揮発性半導体記憶装置における消去回
路の１例を示す回路図である。
路の１例を示す回路図である。
【図６】図５の不揮発性半導体記憶装置における消去回
路の動作の１例を示す動作説明図である。
路の動作の１例を示す動作説明図である。
１ メモリセルアレイ ２ 消去回路 ３ 制御回路 ４ 高電圧駆動回路 ３１，３２ バッファ ３３，３４ ＯＲゲート ３５，３６ 比較器 ＭＮ０ Ｎ型電界効果トランジスタ ＭＰ０，ＭＰ１，ＭＰ２ Ｐ型電界効果トランジスタ Ｍ００，Ｍ０１，Ｍ０ｍ，Ｍ１０，Ｍ１１，Ｍ１ｍ，Ｍ
ｎ０，Ｍｎ１，Ｍｎｍフローティングゲート型電界効果
トランジスタ Ｄ０，Ｄ１，Ｄｍ デジット線 Ｗ０，Ｗ１，Ｗｎ ワード線 ＶＳ メモリセル共通ソース線
ｎ０，Ｍｎ１，Ｍｎｍフローティングゲート型電界効果
トランジスタ Ｄ０，Ｄ１，Ｄｍ デジット線 Ｗ０，Ｗ１，Ｗｎ ワード線 ＶＳ メモリセル共通ソース線
Claims (4)
- 【請求項１】 フローティングゲート型電界効果トラン
ジスタからなる複数のメモリセルと、これらメモリセル
の各ソース電極に接続された共通ソース線を消去信号に
より高電圧駆動しメモリデータを消去する消去回路とを
有する不揮発性半導体記憶装置において、 前記消去回路は、ソース電極に消去用電源を接続しドレ
イン電極に前記共通ソース線を接続し高電圧駆動する複
数の電界効果トランジスタと、前記共通ソース線の駆動
電圧を基準電圧と比較しこの比較結果を示す信号および
前記消去信号を組み合わせた論理信号を出力し前記複数
の電界効果トランジスタの各ゲート電極をそれぞれ制御
する制御回路とを備えたことを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 前記制御回路は、前記共通ソース線の駆
動電圧を基準電圧と比較する比較器と、この比較器の出
力および前記消去信号を入力信号とし前記複数の電界効
果トランジスタの各ゲート電極をそれぞれ制御する信号
を出力する論理回路とを有する請求項１記載の不揮発性
半導体記憶装置。 - 【請求項３】 前記制御回路は、前記共通ソース線の駆
動電圧を複数の基準電圧と比較する比較器と、これらの
比較器の出力および前記消去信号を入力信号とし前記複
数の電界効果トランジスタの各ゲート電極をそれぞれ制
御する信号を出力する論理回路とを有する請求項１記載
の不揮発性半導体記憶装置。 - 【請求項４】 前記比較器は、前記基準電圧と等しい論
理しきい値をもつ論理ゲートである請求項２又は３記載
の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29486294A JP2590764B2 (ja) | 1994-11-29 | 1994-11-29 | 不揮発性半導体記憶装置 |
| US08/564,812 US5608671A (en) | 1994-11-29 | 1995-11-29 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29486294A JP2590764B2 (ja) | 1994-11-29 | 1994-11-29 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153395A JPH08153395A (ja) | 1996-06-11 |
| JP2590764B2 true JP2590764B2 (ja) | 1997-03-12 |
Family
ID=17813222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29486294A Expired - Lifetime JP2590764B2 (ja) | 1994-11-29 | 1994-11-29 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5608671A (ja) |
| JP (1) | JP2590764B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10154803A (ja) * | 1996-11-25 | 1998-06-09 | Toshiba Corp | 不揮発性半導体メモリ |
| JP3191861B2 (ja) * | 1997-01-30 | 2001-07-23 | 日本電気株式会社 | 不揮発性半導体メモリ装置及びその消去方法 |
| US6545912B1 (en) * | 2000-04-25 | 2003-04-08 | Advanced Micro Devices, Inc. | Erase verify mode to evaluate negative Vt's |
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| EP2892054B1 (en) * | 2012-08-29 | 2019-08-07 | Renesas Electronics Corporation | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282170A (en) * | 1992-10-22 | 1994-01-25 | Advanced Micro Devices, Inc. | Negative power supply |
-
1994
- 1994-11-29 JP JP29486294A patent/JP2590764B2/ja not_active Expired - Lifetime
-
1995
- 1995-11-29 US US08/564,812 patent/US5608671A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5608671A (en) | 1997-03-04 |
| JPH08153395A (ja) | 1996-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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