JP5369413B2 - 半導体装置 - Google Patents
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Description
図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。また、図2は、実施の形態1にかかる半導体装置の構成を示す回路図である。図1に示すように、実施の形態1にかかる半導体装置は、p基板1の表面層にnウェル層2が設けられている。このnウェル層2は、フローティング層としての機能を果たしている。nウェル層2の表面層の一部には、pウェル層3と、pウェル層4とが、互いに離れて設けられている。pウェル層3の表面層には、デプレッション型NMOSFET21が設けられ、pウェル層4の表面層には、エンハンスメント型NMOSFET22が設けられている。
図4は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置は、実施の形態1にかかる半導体装置と異なり、ゲート酸化膜51,52の厚さが300Å程度である。一般的に、MOSFETでは、ゲート酸化膜の厚さに対して3.0〜3.3MV/cmの範囲が推奨動作電圧となっているため、耐圧が10V程度であれば、ゲート酸化膜の厚さが300Åとなる。
図5は、実施の形態3にかかる半導体装置の構造を示す断面図である。実施の形態3にかかる半導体装置は、実施の形態1または実施の形態2にかかる半導体装置と異なり、エピタキシャル基板を用いて作製されている。図5に示すように、エピタキシャル基板は、p基板1上にn埋め込み層71を介して、pエピタキシャル層72を積層した構成となっている。pエピタキシャル層72は、フローティング層としての機能を果たしている。pエピタキシャル層72の表面層には、pウェル層73が設けられている。pウェル層73の表面層の一部には、デプレッション型NMOSFET101と、エンハンスメント型NMOSFET102と、が互いに離れて設けられている。
2 nウェル層
3,4 pウェル層
5,11 n+ドレイン層
6,12 n+ソース層
7 n-デプレッション層
8,14 p+ピックアップ層
9,15 ゲート酸化膜
10,16 ゲート電極
17,18,19 フィールド酸化膜
21 デプレッション型NMOSFET
22 エンハンスメント型NMOSFET
Claims (3)
- 第1導電型の基板に第2導電型の埋め込み層を介して設けられた第1導電型のエピタキシャル層と、
前記エピタキシャル層の表面層に設けられた第1導電型のウェル層と、
前記ウェル層の表面層の一部に設けられたデプレッション型MOSFETと、
前記ウェル層の表面層の一部に、前記デプレッション型MOSFETと離れて設けられたエンハンスメント型MOSFETと、
複数のセルを有するバッテリの各セルの電圧と基準電圧を比較するコンパレータと、
前記コンパレータの基準電位側に前記デプレッション型MOSFET、および前記エンハンスメント型MOSFETによる前記基準電圧を供給することを特徴とする半導体装置。 - 前記デプレッション型MOSFETは、
前記ウェル層の表面層の一部に設けられた第2導電型の第1ドレイン層と、
前記ウェル層の表面層の一部に、前記第1ドレイン層と離れて設けられた第2導電型の第1ソース層と、
前記ウェル層の表面層の一部に、前記第1ドレイン層と、前記第1ソース層と、に接するように設けられた第2導電型のデプレッション層と、
前記ウェル層の表面層の一部に設けられた第1導電型の第1ピックアップ層と、
前記デプレッション層の上に、第1ゲート酸化膜を介して設けられた第1ゲート電極と、
を備え、
前記エンハンスメント型MOSFETは、
前記ウェル層の表面層の一部に設けられた第2導電型の第2ドレイン層と、
前記ウェル層の表面層の一部に、前記第2ドレイン層と離れて設けられた第2導電型の第2ソース層と、
前記ウェル層の表面層の一部に、前記第2ドレイン層と、前記第2ソース層と、に接するように設けられた第1導電型のチャネル層と、
前記チャネル層の上に、第2ゲート酸化膜を介して設けられた第2ゲート電極と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記第1ゲート電極および前記第1ソース層と、前記第2ゲート電極および前記第2ドレイン層と、に電気的に接続された出力端子と、
前記第1ドレイン層に、電気的に接続された高電位側端子と、
前記第1ピックアップ層および前記第2ソース層に電気的に接続された低電位側端子と、
を備えることを特徴とする請求項2に記載の半導体装置。
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