JP2009071101A - 半導体装置 - Google Patents
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
Abstract
【解決手段】グランド端子GNDから分離したフローティング構造のデプレッション型MOSFET21およびエンハンスメント型MOSFET22を有する半導体装置において、デプレッション型MOSFET21とエンハンスメント型MOSFET22とを直列に接続する。そして、デプレッション型MOSFET21を高電位側の端子に接続し、エンハンスメント型MOSFET22を低電位側の端子に接続する。この半導体装置を、複数セルを有するバッテリに対する制御回路ICなどの電圧検出回路部に設ける。
【選択図】図1
Description
図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。また、図2は、実施の形態1にかかる半導体装置の構成を示す回路図である。図1に示すように、実施の形態1にかかる半導体装置は、p基板1の表面層にnウェル層2が設けられている。このnウェル層2は、フローティング層としての機能を果たしている。nウェル層2の表面層の一部には、pウェル層3と、pウェル層4とが、互いに離れて設けられている。pウェル層3の表面層には、デプレッション型NMOSFET21が設けられ、pウェル層4の表面層には、エンハンスメント型NMOSFET22が設けられている。
図4は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置は、実施の形態1にかかる半導体装置と異なり、ゲート酸化膜51,52の厚さが300Å程度である。一般的に、MOSFETでは、ゲート酸化膜の厚さに対して3.0〜3.3MV/cmの範囲が推奨動作電圧となっているため、耐圧が10V程度であれば、ゲート酸化膜の厚さが300Åとなる。
図5は、実施の形態3にかかる半導体装置の構造を示す断面図である。実施の形態3にかかる半導体装置は、実施の形態1または実施の形態2にかかる半導体装置と異なり、エピタキシャル基板を用いて作製されている。図5に示すように、エピタキシャル基板は、p基板1上にn埋め込み層71を介して、pエピタキシャル層72を積層した構成となっている。pエピタキシャル層72は、フローティング層としての機能を果たしている。pエピタキシャル層72の表面層には、pウェル層73が設けられている。pウェル層73の表面層の一部には、デプレッション型NMOSFET101と、エンハンスメント型NMOSFET102と、が互いに離れて設けられている。
2 nウェル層
3,4 pウェル層
5,11 n+ドレイン層
6,12 n+ソース層
7 n-デプレッション層
8,14 p+ピックアップ層
9,15 ゲート酸化膜
10,16 ゲート電極
17,18,19 フィールド酸化膜
21 デプレッション型NMOSFET
22 エンハンスメント型NMOSFET
Claims (5)
- 第1導電型の基板の表面層に設けられた第2導電型の第1ウェル層と、
前記第1ウェル層の表面層の一部に設けられた第1導電型の第2ウェル層と、
前記第1ウェル層の表面層の一部に、前記第2ウェル層と離れて設けられた第1導電型の第3ウェル層と、
前記第2ウェル層に設けられたデプレッション型MOSFETと、
前記第3ウェル層に設けられたエンハンスメント型MOSFETと、
を備えることを特徴とする半導体装置。 - 第1導電型の基板に第2導電型の埋め込み層を介して設けられた第1導電型のエピタキシャル層と、
前記エピタキシャル層の表面層に設けられた第2導電型の第1ウェル層と、
前記第1ウェル層の表面層の一部に設けられた第1導電型の第2ウェル層と、
前記第1ウェル層の表面層の一部に、前記第2ウェル層と離れて設けられた第1導電型の第3ウェル層と、
前記第2ウェル層に設けられたデプレッション型MOSFETと、
前記第3ウェル層に設けられたエンハンスメント型MOSFETと、
を備えることを特徴とする半導体装置。 - 前記デプレッション型MOSFETは、
前記第2ウェル層の表面層の一部に設けられた第2導電型の第1ドレイン層と、
前記第2ウェル層の表面層の一部に、前記第1ドレイン層と離れて設けられた第2導電型の第1ソース層と、
前記第2ウェル層の表面層の一部に、前記第1ドレイン層と、前記第1ソース層と、に接するように設けられた第2導電型のデプレッション層と、
前記第2ウェル層の表面層の一部に設けられた第1導電型の第1ピックアップ層と、
前記デプレッション層の上に、第1ゲート酸化膜を介して設けられた第1ゲート電極と、
を備え、
前記エンハンスメント型MOSFETは、
前記第3ウェル層の表面層の一部に設けられた第2導電型の第2ドレイン層と、
前記第3ウェル層の表面層の一部に、前記第2ドレイン層と離れて設けられた第2導電型の第2ソース層と、
前記第3ウェル層の表面層の一部に、前記第2ドレイン層と、前記第2ソース層と、に接するように設けられた第1導電型のチャネル層と、
前記第3ウェル層の表面層の一部に設けられた第1導電型の第2ピックアップ層と、
前記チャネル層の上に、第2ゲート酸化膜を介して設けられた第2ゲート電極と、
を備えることを特徴とする請求項1または2に記載の半導体装置。 - 前記第1ゲート電極および前記第1ソース層と、前記第2ゲート電極および前記第2ドレイン層と、に電気的に接続された出力端子と、
前記第1ドレイン層に、電気的に接続された高電位側端子と、
前記第1ピックアップ層と、前記第2ソース層および前記第2ピックアップ層と、に電気的に接続された低電位側端子と、
を備えることを特徴とする請求項3に記載の半導体装置。 - 複数のセルを有するバッテリの各セルの電圧と基準電圧を比較するコンパレータの基準電位側に前記基準電圧を供給することを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007238924A JP5369413B2 (ja) | 2007-09-14 | 2007-09-14 | 半導体装置 |
US12/210,775 US8148785B2 (en) | 2007-09-14 | 2008-09-15 | Semiconductor device |
US13/408,101 US8507998B2 (en) | 2007-09-14 | 2012-02-29 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007238924A JP5369413B2 (ja) | 2007-09-14 | 2007-09-14 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013153212A Division JP5594407B2 (ja) | 2013-07-24 | 2013-07-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009071101A true JP2009071101A (ja) | 2009-04-02 |
JP5369413B2 JP5369413B2 (ja) | 2013-12-18 |
Family
ID=40453802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007238924A Expired - Fee Related JP5369413B2 (ja) | 2007-09-14 | 2007-09-14 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8148785B2 (ja) |
JP (1) | JP5369413B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI419336B (zh) * | 2011-08-26 | 2013-12-11 | Au Optronics Corp | 半導體元件及其製作方法 |
WO2013125163A1 (ja) * | 2012-02-24 | 2013-08-29 | パナソニック株式会社 | 基準電圧源回路 |
US8803246B2 (en) | 2012-07-16 | 2014-08-12 | Transphorm Inc. | Semiconductor electronic components with integrated current limiters |
TWI512990B (zh) * | 2013-08-30 | 2015-12-11 | Richtek Technology Corp | 半導體結構與具有該半導體結構之半導體元件 |
JP6413467B2 (ja) * | 2014-08-19 | 2018-10-31 | 富士電機株式会社 | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007218688A (ja) * | 2006-02-15 | 2007-08-30 | Nec Electronics Corp | 電池電圧監視装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3342730B2 (ja) * | 1993-03-17 | 2002-11-11 | 富士通株式会社 | 不揮発性半導体記憶装置 |
-
2007
- 2007-09-14 JP JP2007238924A patent/JP5369413B2/ja not_active Expired - Fee Related
-
2008
- 2008-09-15 US US12/210,775 patent/US8148785B2/en not_active Expired - Fee Related
-
2012
- 2012-02-29 US US13/408,101 patent/US8507998B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007218688A (ja) * | 2006-02-15 | 2007-08-30 | Nec Electronics Corp | 電池電圧監視装置 |
Also Published As
Publication number | Publication date |
---|---|
US20120161246A1 (en) | 2012-06-28 |
JP5369413B2 (ja) | 2013-12-18 |
US20090072867A1 (en) | 2009-03-19 |
US8507998B2 (en) | 2013-08-13 |
US8148785B2 (en) | 2012-04-03 |
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A711 | Notification of change in applicant |
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RD03 | Notification of appointment of power of attorney |
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|
A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |