JP2002170886A - 基準電圧用半導体装置とその製造方法 - Google Patents

基準電圧用半導体装置とその製造方法

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JP2002170886A
JP2002170886A JP2001278384A JP2001278384A JP2002170886A JP 2002170886 A JP2002170886 A JP 2002170886A JP 2001278384 A JP2001278384 A JP 2001278384A JP 2001278384 A JP2001278384 A JP 2001278384A JP 2002170886 A JP2002170886 A JP 2002170886A
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mos transistor
gate
conductivity
conductivity type
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JP2001278384A
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Jun Osanai
潤 小山内
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Seiko Instruments Inc
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    • H01—ELECTRIC ELEMENTS
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • H01L27/0883—Combination of depletion and enhancement field effect transistors

Abstract

(57)【要約】 【課題】 温度変化に対し、出力電圧変化の小さい半導
体基準電圧回路構造とその製造方法を提供する。 【解決手段】 Ｅ型ＭＯＳとＤ型ＭＯＳを構成要素とし
て含む基準電圧回路において、Ｅ型ＭＯＳのゲートの極
性はトランジスターと逆の導電型とし、Ｄ型ＭＯＳのゲ
ートの極性はトランジスターと同一の導電型のゲート電
極とすることでＥ型ＭＯＳ、Ｄ型ＭＯＳ両方ともに埋込
みチャネル型のＭＯＳとし、かつ所望のしきい値に設定
するカウンターチャネルドープのドーズ量がＥ型ＮＭＯ
Ｓ、Ｄ型ＮＭＯＳともほぼ同じであることから、両方の
ＭＯＳのしきい値電圧や相互コンダクタンスの温度変化
に対する変化具合を同程度とすることが可能となり、温
度変化に対し出力電圧変化の小さい半導体基準電圧回路
を提供することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電圧検出器(Voltage
Detector：以降VDと表記する)や電圧レギュレータ(Vo
ltage Regulator：以降VRと表記する)などの基準電圧
回路を有する半導体装置に関する。
【０００２】
【従来の技術】図１８に従来の半導体装置による基準電
圧回路の模式的断面図を示し、図４にはその基準電圧回
路の回路図を示す。本基準電圧回路は高電圧供給端子に
印加される電圧に関わらず、出力端子からは低電圧供給
端子の電位に対し常に一定の電圧を出力する回路であ
る。基準電圧回路はエンハンスメント型（以後E型と表
記）のNチャネルMOS（以後NMOSと表記）とディプリーシ
ョン型（以後D型と表記）のNMOSの直列接続で構成され
ており、E型NMOSはゲートとドレインが短絡され、その
ソースは低電圧供給端子に接続されており、D型NMOSは
ソースとゲートが結線され、そのドレインは高電圧供給
端子に接続されている。E型N MOSのドレインとD型NMOS
のソースが結線され、またそこには出力端子が設けられ
ている。
【０００３】
【発明が解決しようとする課題】上記の従来の半導体装
置による基準電圧回路においてE型NMOS、D型NMOS両方と
もそのゲート電極の極性は、図１８に示すようにその製
造の容易さと安定性からN＋型の多結晶シリコンが用い
られているが、この場合ゲートとウェルの仕事関数の関
係からE型は表面チャネルであるが、D型が埋込みチャネ
ルとなっている。基準電圧回路の重要な特性として温度
変化に対する出力電圧の変化が小さくあることが挙げら
れるが、MOSのしきい値電圧と相互コンダクタンスの温
度変化に対する変化の程度は表面チャネルと埋込みチャ
ネルでは大きく異なるため、その結果として出力電圧の
温度に対する変化を小さくすることが困難であるという
問題を有している。本発明は温度変化に対する出力電圧
の変動が小さい基準電圧回路とその製造方法を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。 (１)ゲートとドレインが短絡している一導電型のエンハ
ンスメント型MOSトランジスターのゲートとドレイン
に、ゲートとソースが短絡している一導電型のディプリ
ーション型MOSトランジスターのゲートとソースを接続
し、該接続点を出力ノードとした基準電圧回路におい
て、前記一導電型のエンハンスメント型MOSトランジス
ターのゲート電極の極性が逆導電型でありかつ前記一導
電型のディプリーション型MOSトランジスターのゲート
電極の極性が一導電型であることを特徴とする半導体装
置とした。
【０００５】(２)ゲートとドレインが短絡している一導
電型のエンハンスメント型MOSトランジスターのソース
に、ゲートとソースが短絡している一導電型のディプリ
ーション型MOSトランジスターのドレインを接続し、該
接続点を出力ノードとした基準電圧回路において、前記
一導電型のエンハンスメント型MOSトランジスターのゲ
ート電極の極性が逆導電型でありかつ前記一導電型のデ
ィプリーション型MOSトランジスターのゲート電極の極
性が一導電型であることを特徴とする半導体装置とし
た。
【０００６】(３)ゲートとドレインが短絡している一導
電型のエンハンスメント型MOSトランジスターのゲート
とドレインに、ゲートが前記一導電型のエンハンスメン
ト型MOSトランジスターのソースに短絡している一導電
型のディプリーション型MOSトランジスターのソースを
接続し、該接続点を出力ノードとした基準電圧回路にお
いて、前記一導電型のエンハンスメント型MOSトランジ
スターのゲート電極の極性が逆導電型でありかつ前記一
導電型のディプリーション型MOSトランジスターのゲー
ト電極の極性が一導電型であることを特徴とする半導体
装置とした。
【０００７】(４)ゲートとソースが短絡している一導電
型のディプリーション型MOSトランジスターのドレイン
に、ソースが電源に接続されている第一の逆導電型のエ
ンハンスメント型MOSトランジスターのドレインとゲー
トを接続し、ソースが電源に接続されかつゲートが前記
第一の逆導電型のエンハンスメント型MOSトランジスタ
ーと共通に接続された第二の逆導電型のエンハンスメン
ト型MOSトランジスターのドレインに、ゲートとドレイ
ンが短絡している一導電型のエンハンスメント型MOSト
ランジスターのゲートとドレインを接続し、該接続点を
出力ノードとした基準電圧回路において、前記一導電型
のエンハンスメント型MOSトランジスターのゲート電極
の極性が逆導電型でありかつ前記一導電型のディプリー
ション型MOSトランジスターのゲート電極の極性が一導
電型であることを特徴とする半導体装置とした。
【０００８】(５)ゲートとソースが短絡している第一の
一導電型のディプリーション型MOSトランジスターのド
レインに、ゲートとソースが短絡している第二の一導電
型のディプリーション型MOSトランジスターのゲートと
ソースが接続され、該第二の一導電型のディプリーショ
ン型MOSトランジスターのドレインが電源に接続され、
前記第一の一導電型のディプリーション型MOSトランジ
スターのソースにゲートとドレインが短絡している一導
電型のエンハンスメント型MOSトランジスターを接続
し、該接続点を出力ノードとした基準電圧回路におい
て、前記一導電型のエンハンスメント型MOSトランジス
ターのゲート電極の極性が逆導電型であり前記第一の一
導電型のディプリーション型MOSトランジスターおよび
前記第二の一導電型のディプリーション型MOSトランジ
スターのゲート電極の極性が一導電型であることを特徴
とする半導体装置とした。
【０００９】(６)ゲートとドレインが短絡している一導
電型のエンハンスメント型MOSトランジスターのゲート
とドレインに、ゲートが前記一導電型のエンハンスメン
ト型MOSトランジスターのソースに短絡している第一の
一導電型のディプリーション型MOSトランジスターのソ
ースを接続し、該第一の一導電型のディプリーション型
MOSトランジスターのドレインにゲートとソースが短絡
している第二の一導電型のディプリーション型MOSトラ
ンジスターのゲートとソースが接続され、該第二の一導
電型のディプリーション型MOSトランジスターのドレイ
ンが電源に接続され、前記一導電型のエンハンスメント
型MOSトランジスターのドレインと前記第一の一導電型
のディプリーション型MOSトランジスターのソースの接
続点を出力ノードとした基準電圧回路において、前記一
導電型のエンハンスメント型MOSトランジスターのゲー
ト電極の極性が逆導電型であり前記第一の一導電型のデ
ィプリーション型MOSトランジスターおよび前記第二の
一導電型のディプリーション型MOSトランジスターのゲ
ート電極の極性が一導電型であることを特徴とする半導
体装置とした。
【００１０】(７)前記一導電型のエンハンスメント型MO
Sトランジスターおよび前記一導電型のディプリーショ
ン型MOSトランジスターのゲートが多結晶シリコンから
なることを特徴とする半導体装置とした。
【００１１】(８)前記一導電型のエンハンスメント型MO
Sトランジスターおよび前記一導電型のディプリーショ
ン型MOSトランジスターのゲートが多結晶シリコンと高
融点金属シリサイドの積層構造からなることを特徴とす
る半導体装置とした。
【００１２】(９)前記第一の逆導電型エンハンスメント
型MOSトランジスターと前記第二の逆導電型エンハンス
メント型MOSトランジスターのゲート電極の極性が逆導
電型であることを特徴とする半導体装置とした。
【００１３】(１０)半導体基板中に前記半導体基板上に
素子分離領域を形成する工程と、前記半導体基板上にゲ
ート絶縁膜を形成する工程と、前記半導体基板中にしき
い値制御のための不純物をドーピングする工程と、前記
半導体基板上に多結晶シリコン膜を形成する工程と、該
多結晶シリコン膜中に選択的に高濃度の一導電型領域を
形成する工程と、前記多結晶シリコン膜中に選択的に高
濃度の逆導電型領域を形成する工程と、前記多結晶シリ
コン膜上に絶縁膜を形成する工程と、該絶縁膜と前記多
結晶シリコン膜をパターニングしてゲート電極を形成す
る工程と、 MOSトランジスターのソースとドレインとな
る領域を形成する工程とからなる半導体装置の製造方法
とした。
【００１４】(１１)半導体基板中に前記半導体基板上に
素子分離領域を形成する工程と、前記半導体基板上にゲ
ート絶縁膜を形成する工程と、前記半導体基板中にしき
い値制御のための不純物をドーピングする工程と、前記
半導体基板上に多結晶シリコン膜を形成する工程と、該
多結晶シリコン膜中に選択的に高濃度の一導電型領域を
形成する工程と、前記多結晶シリコン膜中に選択的に高
濃度の逆導電型領域を形成する工程と、前記多結晶シリ
コン膜上に高融点金属シリサイドを形成する工程と、該
高融点金属シリサイド上に絶縁膜を形成する工程と、該
絶縁膜と前記高融点金属シリサイドと前記多結晶シリコ
ン膜をパターニングしてゲート電極を形成する工程と、
MOSトランジスターのソースとドレインとなる領域を形
成する工程とからなる半導体装置の製造方法とした。
【００１５】(１２)前記しきい値制御のための不純物を
ドーピングする工程はイオン注入法であり、該不純物は
MOSトランジスターの導電型と同じ導電型であることを
特徴とする半導体装置の製造方法とした。
【００１６】(１３)前記絶縁膜は化学気相成長法もしく
は熱酸化法により形成されたシリコン酸化膜であり、該
絶縁膜の膜厚が１０００Åから２０００Åの範囲である
ことを特徴とする半導体装置の製造方法とした。
【００１７】(１４)前記絶縁膜は化学気相成長法により
形成されたシリコン窒化膜であり、該絶縁膜の膜厚が１
０００Åから２０００Åの範囲であることを特徴とする
半導体装置の製造方法とした。
【００１８】(１５)前記高融点金属シリサイドはモリブ
デンシリサイドもしくはタングステンシリサイドもしく
はチタンシリサイドもしくはプラチナシリサイドであり
化学気相成長法もしくはスパッタ法により形成されるこ
とを特徴とする半導体装置の製造方法とした。
【００１９】(１６)前記高融点金属シリサイドは前記多
結晶シリコン上にスパッタ法により形成されたコバルト
もしくはチタンをシリサイド化したものであることを特
徴とする半導体装置の製造方法とした。
【００２０】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。図１は例えば図３に示す半導体装置
による正型VR回路で用いられている基準電圧回路の本発
明による第一の実施例を示す模式的断面図であり、本実
施例ではNMOSのE型とD型の直列接続による図４に示す基
準電圧回路の例を示している。
【００２１】N型半導体基板１０１を用い、バックバイ
アス効果を避けるためE型のNMOS１１６とD型NMOS１１７
をそれぞれ別のP型ウェル１０２、１０３中に設けてい
る。各々のMOSはソース１０６、１０８、ドレイン１０
７、１０９、ゲート酸化膜１０４及びＥ型NMOS のゲー
トはP＋多結晶シリコン１１０、 D型NMOS のゲートはN
＋多結晶シリコン１１１から構成されている。E型NMOS
のドレイン１０７とゲートであるP＋多結晶シリコン１
１０は図には示していないが配線金属により短絡されて
おり、さらにE型NMOSのソース１０６は、本実施例ではG
ND線を示している低電圧供給端子１１３に結線されてい
る。D型NMOS のソース１０８とゲートであるN＋多結晶
シリコン１１１は図には示していないが配線金属により
短絡されており、さらにD型NMOS のドレイン１０９は高
電圧供給端子１１５に結線されている。
【００２２】本発明においてE型NMOS のゲートはP＋多
結晶シリコンを用い、D型NMOS のゲートはN＋多結晶シ
リコンを用いているが、しきい値電圧を所定値に設定す
るためのイオン注入法による所謂チャネルドープをまっ
たく行わない場合、ゲート酸化膜厚やPウェルの濃度に
もよるが、ゲートがN＋型であるNMOSの場合のしきい値
電圧は０Vから０．２Vであり、一方ゲートがP＋型であ
る場合のN MOSのしきい値電圧は１．０V以上となる。
【００２３】E型NMOSのしきい値電圧としては０．７V程
度が使われる場合が多いが、このしきい値電圧に設定す
るために、P型ゲートを用いたNMOSにおいては、カウン
タードーパントであるリンや砒素をチャネルドープ法に
より半導体中に導入する。このようにするとMOSトラン
ジスターのチャネルは最も濃度の低い部分に形成され、
E型NMOS は埋込みチャネルとなる。またD型NMOSのしき
い値電圧は通常−０．３V程度が用いられるが、この場
合もこのしきい値電圧に設定するためにカウンタードー
パントであるリンや砒素をチャネルドープするためD型N
MOS も埋込みチャネルとなる。
【００２４】従ってE型NMOSのゲートをP型とし、D型NMO
SのゲートをN型とすることで両方のNMOSともに埋込みチ
ャネルとなり、しかも両方ともチャネルドープをまった
く行わない場合のしきい値から所望のしきい値までの差
は、E型NMOSが１．０Vから０．７V、D型NMOSが０．０V
から−０．３Vとほぼ等しいことから製造工程でのチャ
ネル中への不純物ドーズ量はほぼ等しくて済み、結果と
してチャネルプロファイルまでがほぼ等しい埋込みチャ
ネル型のMOSとなっている。
【００２５】このようにすると従来法の構成であったD
型NMOSが埋込みチャネルでE型NMOSが表面チャネルの場
合に比べ、E型NMOS、D型NMOSともにチャネルプロファイ
ルがほぼ等しい埋込みチャネル型MOSトランジスターで
あるため、各々のMOSのしきい値電圧や相互コンダクタ
ンスの温度に対する変化の程度を揃えることができ、結
果として基準電圧回路の温度特性をフラットにすること
が可能となるのである。この効果はE型NMOSとD型NMOSの
カウンターチャネルドープを同一のマスクを用いて同時
に行うと、チャネルプロファイルはまったく同一である
ためより顕著となる。
【００２６】図２は本発明の半導体装置による基準電圧
回路の第二の実施例を示す模式的断面図である。ゲート
電極の低抵抗化のために、モリブデンシリサイドもしく
はタングステンシリサイドもしくはチタンシリサイドも
しくはプラチナシリサイドもしくはコバルトシリサイド
などの高融点金属シリサイドと多結晶シリコンの積層構
造である所謂ポリサイド構造をゲートをしている。ゲー
ト電極下層の多結晶シリコンをE型NMOSはP＋とし、D型N
MOSはN＋とすることで、図1で説明した内容と同様に温
度特性のフラットな基準電圧回路となる。さらにゲート
電極が低抵抗となる分、図２に示す実施例の方が高速性
の点で高いパフォーマンスの集積回路を実現できる。
【００２７】本発明は図４に示した基準電圧回路の例の
ほか、図５示す高電圧供給端子の電位に対し定電圧を出
力する基準電圧回路や図６に示す低電圧出力に適した基
準電圧回路、さらに図７に示すP型半導体基板を用いる
場合にバックバイアス効果を避ける目的のため使われる
基準電圧回路に用いても同様な効果が得られる。
【００２８】図７に示す回路例においては負荷素子とし
てE型PMOSが用いられるが、このPMOSのゲート電極をE型
NMOSのゲート電極と同じくP＋型とすることでPMOSは表
面チャネルとなり、埋込みチャネル型に比べしきい値を
低く設定してもPMOSのリーク電流を抑えることが可能で
あり、低電圧動作低消費電力である基準電圧回路を提供
することが可能となる。
【００２９】さらに本発明は図８および図９に示すよう
な高電圧供給端子に重畳するノイズの影響を受けず、安
定して基準電圧を出力する回路において、E型NMOSのゲ
ート極性をP型とし、２つのD型NMOSのゲート電極をN型
とすることによっても同様な効果が得られる。
【００３０】以上本発明の実施の形態をE型NMOS、D型NM
OSを用いて説明したが、極性を逆にしてN＋型のゲート
からなるE型PMOS、P＋型のゲートからなるD型PMOSを用
いて基準電圧回路を構成してもNMOSの実施例と同様に温
度特性が良好な基準電圧回路が得られる。
【００３１】また本発明の実施の形態ではバックバイア
ス効果を避ける構造を用いて説明を行ったが、E型MOSト
ランジスター、D型MOSトランジスター両方のバックバイ
アスを共通としてバックバイアスが印加される構成の基
準電圧回路に用いても温度特性のフラットである基準電
圧回路が実現可能であることは言うまでもない。
【００３２】次に本発明による第一の実施例の半導体装
置の製造方法を図面を用いて説明する。図１０はN型半
導体基板１０１にPウェル１０２、１０３を形成した
後、いわゆるLOCOS法により素子分離領域であるフィー
ルド絶縁膜１０５を形成し、しきい値制御のためのチャ
ネル領域への不純物ドープをイオン注入法によりE型、D
型NMOS各々に選択的に行い、その後ゲート絶縁膜１０４
を例えば電気炉中での熱酸化により形成した後、多結晶
シリコン１２９を被着した様子を示している。
【００３３】本例においてはN型半導体基板を用いたPウ
ェル構造を示しているが、基板コストの観点およびユー
ザからの要求によりVss端子を実装のタブと同電位とし
たい場合などはP型半導体基板を用いるが、その場合に
おいても本発明による基準電圧回路の温度特性の効果は
図１０に示すN型半導体基板Pウェル方式と同様に得られ
る。しきい値制御のためのチャネル領域への不純物ドー
プは前述したようにイオン注入法により行うが、ゲート
電極の導電型が後述するようにE型がP＋多結晶シリコ
ン、D型がN＋多結晶シリコンであるため、E型NMOS、D型
NMOSの両NMOSタイプに対してドーパントとしてドナーで
あるリンないし砒素を用いる。E型、D型の両方ともに埋
込みチャネル型となるが、しきい値電圧のばらつきは不
純物プロファイルが表面に近い方が少ないため、拡散係
数の小さい砒素が一般的に用いられる。
【００３４】また前述ではしきい値制御のためのチャネ
ル領域への不純物ドープをイオン注入法によりE型、D型
NMOS各々に選択的に行うと述べたが、しきい値電圧によ
っては両者を同一工程により同時に形成することも可能
である。不純物のドーズ量は所望とするしきい値の値に
よるが通常は１０11atoms／cm2から１０12atoms／cm2の
範囲である。多結晶シリコンは通常減圧での化学気相成
長法(Chemical Vapor Deposition、以後CVDと表記)によ
りシランガスを分解することで酸化膜上に成膜される。
膜厚は通常は２０００Åから６０００Åの間の膜厚であ
る。
【００３５】次に図１１に示すようにフォトリソグラフ
ィー法により後にD型NMOSとなる領域を開口するように
フォトレジスト１３０をパターニングし、ドナー不純物
であるリンないし砒素をイオン注入法により多結晶シリ
コン中に選択的に導入し、N＋多結晶シリコン領域１３
１を形成する。通常は濃度としては１×１０19atoms／c
m3以上、ドーズ量としては１×１０15atoms／cm2以上の
条件でイオン注入する。
【００３６】次にフォトレジストを剥離した後、図１２
に示すようにフォトリソグラフィー法により後にE型NMO
SのP＋型ゲート電極となる部分を開口するようにフォト
レジスト１３０をパターニングし、アクセプター不純物
であるBF2をイオン注入法により多結晶シリコン中に選
択的に導入すし、P＋多結晶シリコン領域１３２を形成
する。ゲート電極および配線はできるだけ低抵抗化して
おきたいため、濃度としては１×１０19atoms／cm3以
上、ドーズ量としては１×１０15atoms／cm2以上の条件
でイオン注入する。
【００３７】なお、図１１と図１２に示す工程の工程順
は必ずしもこの順番どおりでなくてもかまわない。図１
１と図１２に示す工程を入れ替えてもN＋多結晶シリコ
ン領域とP＋多結晶シリコン領域は同じように形成され
る。
【００３８】次に図１３に示すように多結晶シリコン上
に絶縁膜１１２をCVD法ないしは熱酸化法により形成
し、場合によっては雰囲気を窒素やアルゴンなどの不活
性ガスとした電気炉中で熱処理を行う。本絶縁膜１１２
は後にセルフアラインによりNMOSのソース、ドレインを
形成する際にP＋ゲート電極中にドナードーパントが入
るのを防ぐマスクとするため設ける。マスクとして機能
するためにはNMOSのソース、ドレインを形成する際のイ
オン注入の加速エネルギーは１００Kev未満であるため
イオンの最大飛程を考慮しても膜厚として１０００Åか
ら２０００Åであれば十分阻止することができる。材質
は酸化膜もしくは窒化膜が用いられる。
【００３９】次に図１４に示すようにフォトリソグラフ
ィー法とエッチングにより絶縁膜と多結晶シリコンをパ
ターニングしてゲート電極を形成する。この形成は、フ
ォトリソグラフィー法によりフォトレジストをパターニ
ングした後フォトレジストをマスクとして絶縁膜をエッ
チングし次にフォトレジストを残したまま多結晶シリコ
ンをエッチングしその後フォトレジストを除去する方法
と、やはりフォトリソグラフィー法によりフォトレジス
トをパターニングした後フォトレジストをマスクとして
絶縁膜をエッチングし次にフォトレジストを剥離した後
絶縁膜をマスクとして多結晶シリコンをエッチングする
２種類の方法によって行われる。ゲート電極の加工は精
度が求められるため異方性ドライエッチを採用するが、
異方性エッチングはエッチング中のフォトレジストとの
生成物による側壁防御膜効果により達成されるため、通
常はフォトレジストを残したまま多結晶シリコンをドラ
イエッチングする。絶縁膜が酸化膜の場合、ウェット、
ドライどちらのエッチングによっても加工は可能である
が精度の点においてドライエッチングの方が有利であ
る。また絶縁膜が窒化膜の場合、フォトレジストをマス
クとするパターニングは適当なウェットエッチャントが
ないためドライエッチに限定される。ただし窒化膜の場
合、ドライエッチングによるエッチレートが多結晶シリ
コンのエッチレートと同程度であるため同一エッチャー
にて連続してエッチングができるという利点をもつ。
【００４０】次に図１５に示すようにフォトレジストそ
のものは図示はしていないがフォトリソグラフィー法に
よりNMOSとなる部分を開口するようにフォトレジストを
パターニングした後、リンもしくは砒素などのドナーを
高濃度にイオン注入法によりPウェル中に導入しNMOSの
ソース１０６、１０８、ドレイン１０７、１０９とを形
成する。不純物としては通常は浅いソース、ドレインが
得られる拡散係数の小さい砒素を用い、できるだけ低抵
抗とするためドーズ量は１×１０15ato ms／cm2以上で
ありこの場合の濃度は１×１０19atoms／cm3以上であ
る。またこの場合E型NMOSのゲート電極上には絶縁膜が
置かれているため、E型NMOSのP＋ゲート電極にドナーが
入ることはなく、仕事関数の変化には至らない。以降は
通常のMOS製造工程に同じく配線金属を形成する。
【００４１】以上説明してきたように図１０から図１５
の工程を経ることにより、図１に示す本発明の半導体装
置による基準電圧回路の第一の実施例の構造が得られ
る。図１０から図１５に示す工程ではD型NMOS上のゲー
ト電極であるN＋多結晶シリコン上の絶縁膜は残したま
ま工程を行ったが、場合によっては絶縁膜被着後にN＋
多結晶シリコン上の絶縁膜を選択的に除去する工程を行
い次工程以降の工程を行っても良い。工程数は増加する
が、ソース、ドレイン形成時のドナードーパントをN＋
多結晶シリコン中に同時に導入することが出来、N＋多
結晶シリコンの抵抗値を下げられるメリットがある。
【００４２】図２に示すゲート電極が高融点金属シリサ
イドと多結晶シリコンの積層である所謂ポリサイド構造
である場合には、図１２に示す工程までを行った後、多
結晶シリコン上にスパッタ法ないしはCVD法により高融
点金属シリサイドを被着し、さらにCVD法により絶縁膜
を高融点金属シリサイド上に被着し、次に図１４に示す
工程と同じように絶縁膜と高融点金属シリサイドと多結
晶シリコンをパターニングしてゲート電極を形成し、以
降は図１５で示した工程を経て製造される。この場合多
結晶シリコンの厚さは１０００Åから４０００Åと多結
晶シリコン単層の場合に比べ薄くし、高融点金属シリサ
イドとしてはモリブデンシリサイドもしくはタングステ
ンシリサイドもしくはチタンシリサイドもしくはプラチ
ナシリサイドが用いられ膜厚は５００Åから２５００Å
の範囲である。形成法としてはダメージの心配はあるが
高融点金属シリサイドと多結晶シリコンの密着性の観点
から通常はスパッタ法を用いる。高融点金属シリサイド
によりゲート電極および配線のシート抵抗は数Ω／□か
ら１０Ω／□程度と、多結晶シリコン単層からなるゲー
ト電極や配線のシート抵抗値の数十Ω／□程度に比べ各
段にシート抵抗値を下げることが可能となり半導体製品
の機能が向上する。また高融点金属シリサイドはコバル
トもしくはチタンなどの高融点金属を多結晶シリコン上
にスパッタ法に１００Åから５００Å程度被着し、次に
例えばRT P（Rapid Thermal Process）により６００℃
から７５０℃程度の温度で数十秒から１分間程度の熱処
理を行い、多結晶シリコン上の高融点金属をシリサイド
化し、その後７００℃から９００℃程度の温度で数十秒
RTP処理を行うことによっても形成可能である。
【００４３】図１６は本発明の半導体装置の第三の実施
例を示す模式的断面図である。E型NMOSのゲートはP＋多
結晶シリコン１１０、 D型NMOS のゲートはN＋多結晶シ
リコン１１１から構成されている点は図１および図２に
示す本発明の実施例と同じであるが、トランジスター構
造が電界緩和を目的とした低濃度拡散領域１３３を有す
るLDD(Lightly Doped Drain)構造となっている。図１６
に示す構造はLDD構造であるためゲート長の微細化や信
頼性の向上において有利な構造となっているが、それ以
外は図１、図２に示した本発明の根幹であるゲート電極
の極性と同じ構成であり、基準電圧回路の温度特性に対
する効果は同じである。図１６に示す構造は図１０から
図１４に示す工程を行った後、一般的なLDD形成プロセ
スを行うことで得られる。ただし多結晶シリコンゲート
上に設けてある絶縁膜１１２はサイドスペーサ１３４形
成後も残しておく必要があるため、サイドスペーサ材と
比較してエッチング選択比をとれる材料を用いる必要が
ある。サイドスペーサーは一般的には酸化膜が用いられ
るため、この場合には窒化膜を多結晶シリコン上の絶縁
膜として採択する。
【００４４】図１７は本発明の半導体装置の第４の実施
例を示す模式的断面図である。E型NMOSのゲートはP＋多
結晶シリコン１１０、 D型NMOS のゲートはN＋多結晶シ
リコン１１１から構成されている点は図１および図２に
示す本発明の実施例と同じであるが、トランジスター構
造がやはり電界緩和を目的とした低濃度拡散領域１３３
を有する所謂ドレインエクステンション構造となってい
る。目的は図１６のLDD構造と同様ゲート長の微細化や
信頼性の向上であるが、ドレインエクステンション構造
はソース側に低濃度拡散層を設けない構造も可能であ
り、寄生抵抗の点において有利である。それ以外は図
１、図２に示した本発明の根幹であるゲート電極の極性
と同じ構成であり、基準電圧回路の温度特性に対する効
果は同じである。製造は図１７に示す構造は図１０から
図１２に示す工程を行った後、図１３に示す工程を行わ
ずにゲート電極をパターニングし、通常のフォトリソグ
ラフィー法とイオン注入法により選択的に低濃度拡散領
域１３３とソース、ドレイン領域を形成することで達成
される。図１、図２、図１６に示した構造と異なり多結
晶シリコンゲート上に絶縁膜を設けていないが、高濃度
のソース、ドレイン領域形成の際にフォトレジストによ
りP＋多結晶シリコン１１０をカバーしてイオン注入を
行うためである。低濃度領域形成時においてはP＋多結
晶シリコン１１０中にドナー不純物が導入されるが、濃
度のオーダが２桁から３桁低いためP＋多結晶シリコン
の濃度、即ち仕事関数に影響を与えるものではない。
【００４５】図１６および図１７においてゲート電極は
多結晶シリコン単層であったが、図２に示したポリサイ
ド構造を採用することも勿論可能である。
【００４６】
【発明の効果】上述したように、本発明はE型MOSとD型M
OSを構成要素として含む基準電圧回路において、E型MOS
のゲートの極性はトランジスターと逆の導電型とし、D
型MOSのゲートの極性はトランジスターと同一の導電型
のゲート電極とすることでE型MOS、D型MOS両方ともに埋
込みチャネル型のMOSとし、かつ所望のしきい値に設定
するカウンターチャネルドープのドーズ量がＥ型MOS、
Ｄ型MOSともほぼ同じであることから、両方のMOSのしき
い値電圧や相互コンダクタンスの温度変化に対する変化
具合を同程度とすることが可能となり、温度変化に対し
出力電圧変化の小さい半導体基準電圧回路を提供するこ
と提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置による基準電圧回路の第一
の実施例を示す模式的断面図。
【図２】本発明の半導体装置による基準電圧回路の第二
の実施例を示す模式的断面図。
【図３】半導体装置による正型VR回路。
【図４】半導体装置による基準電圧回路例。
【図５】半導体装置による基準電圧回路例。
【図６】半導体装置による基準電圧回路例。
【図７】半導体装置による基準電圧回路例。
【図８】半導体装置による基準電圧回路例。
【図９】半導体装置による基準電圧回路例。
【図１０】本発明の第一の実施例の半導体装置の製造方
法を示す模式的断面図。
【図１１】本発明の第一の実施例の半導体装置の製造方
法を示す模式的断面図。
【図１２】本発明の第一の実施例の半導体装置の製造方
法を示す模式的断面図。
【図１３】本発明の第一の実施例の半導体装置の製造方
法を示す模式的断面図。
【図１４】本発明の第一の実施例の半導体装置の製造方
法を示す模式的断面図。
【図１５】本発明の第一の実施例の半導体装置の製造方
法を示す模式的断面図。
【図１６】本発明の半導体装置の第三の実施例を示す模
式的断面図。
【図１７】本発明の半導体装置の第四の実施例を示す模
式的断面図。
【図１８】従来の半導体装置による基準電圧回路の模式
的断面図。
【符号の説明】
１０１ N型半導体基板 １０２ Pウェル １０３ Pウェル １０４ ゲート絶縁膜 １０５ フィールド絶縁膜 １０６ ソース １０７ ドレイン １０８ ソース １０９ ドレイン １１０ P＋多結晶シリコン １１１ N＋多結晶シリコン １１２ 絶縁膜 １１３ 低電圧供給端子 １１４ 出力端子 １１５ 高電圧供給端子 １１６ E型NMOS １１７ D型NMOS １１８ 高融点金属シリサイド １１９ グラウンド端子 １２０ 基準電圧回路 １２１ エラーアンプ １２２ PMOS出力素子 １２３ 入力素子 １２４ 出力素子 １２５ 抵抗 １２６ 分圧回路 １２７ PMOS １２８ D型NMOS １２９ 多結晶シリコン １３０ フォトレジスト １３１ N＋多結晶シリコン １３２ P＋多結晶シリコン １３３ 低濃度拡散領域 １３４ サイドスペーサー

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ゲートとドレインが短絡している一導電
    型のエンハンスメント型MOSトランジスターのゲートと
    ドレインに、ゲートとソースが短絡している一導電型の
    ディプリーション型MOSトランジスターのゲートとソー
    スを接続し、該接続点を出力ノードとした基準電圧回路
    において、前記一導電型のエンハンスメント型MOSトラ
    ンジスターのゲート電極の極性が逆導電型でありかつ前
    記一導電型のディプリーション型MOSトランジスターの
    ゲート電極の極性が一導電型であることを特徴とする半
    導体装置。
  2. 【請求項２】 ゲートとドレインが短絡している一導電
    型のエンハンスメント型MOSトランジスターのソース
    に、ゲートとソースが短絡している一導電型のディプリ
    ーション型MOSトランジスターのドレインを接続し、該
    接続点を出力ノードとした基準電圧回路において、前記
    一導電型のエンハンスメント型MOSトランジスターのゲ
    ート電極の極性が逆導電型でありかつ前記一導電型のデ
    ィプリーション型MOSトランジスターのゲート電極の極
    性が一導電型であることを特徴とする半導体装置。
  3. 【請求項３】 ゲートとドレインが短絡している一導電
    型のエンハンスメント型MOSトランジスターのゲートと
    ドレインに、ゲートが前記一導電型のエンハンスメント
    型MOSトランジスターのソースに短絡している一導電型
    のディプリーション型MOSトランジスターのソースを接
    続し、該接続点を出力ノードとした基準電圧回路におい
    て、前記一導電型のエンハンスメント型MOSトランジス
    ターのゲート電極の極性が逆導電型でありかつ前記一導
    電型のディプリーション型MOSトランジスターのゲート
    電極の極性が一導電型であることを特徴とする半導体装
    置。
  4. 【請求項４】 ゲートとソースが短絡している一導電型
    のディプリーション型MOSトランジスターのドレイン
    に、ソースが電源に接続されている第一の逆導電型のエ
    ンハンスメント型MOSトランジスターのドレインとゲー
    トを接続し、ソースが電源に接続されかつゲートが前記
    第一の逆導電型のエンハンスメント型MOSトランジスタ
    ーと共通に接続された第二の逆導電型のエンハンスメン
    ト型MOSトランジスターのドレインに、ゲートとドレイ
    ンが短絡している一導電型のエンハンスメント型MOSト
    ランジスターのゲートとドレインを接続し、該接続点を
    出力ノードとした基準電圧回路において、前記一導電型
    のエンハンスメント型MOSトランジスターのゲート電極
    の極性が逆導電型でありかつ前記一導電型のディプリー
    ション型MOSトランジスターのゲート電極の極性が一導
    電型であることを特徴とする半導体装置。
  5. 【請求項５】 ゲートとソースが短絡している第一の一
    導電型のディプリーション型MOSトランジスターのドレ
    インに、ゲートとソースが短絡している第二の一導電型
    のディプリーション型MOSトランジスターのゲートとソ
    ースが接続され、該第二の一導電型のディプリーション
    型MOSトランジスターのドレインが電源に接続され、前
    記第一の一導電型のディプリーション型MOSトランジス
    ターのソースにゲートとドレインが短絡している一導電
    型のエンハンスメント型MOSトランジスターを接続し、
    該接続点を出力ノードとした基準電圧回路において、前
    記一導電型のエンハンスメント型MOSトランジスターの
    ゲート電極の極性が逆導電型であり前記第一の一導電型
    のディプリーション型MOSトランジスターおよび前記第
    二の一導電型のディプリーション型MOSトランジスター
    のゲート電極の極性が一導電型であることを特徴とする
    半導体装置。
  6. 【請求項６】 ゲートとドレインが短絡している一導電
    型のエンハンスメント型MOSトランジスターのゲートと
    ドレインに、ゲートが前記一導電型のエンハンスメント
    型MOSトランジスターのソースに短絡している第一の一
    導電型のディプリーション型MOSトランジスターのソー
    スを接続し、該第一の一導電型のディプリーション型MO
    Sトランジスターのドレインにゲートとソースが短絡し
    ている第二の一導電型のディプリーション型MOSトラン
    ジスターのゲートとソースが接続され、該第二の一導電
    型のディプリーション型M OSトランジスターのドレイン
    が電源に接続され、前記一導電型のエンハンスメント型
    MOSトランジスターのドレインと前記第一の一導電型の
    ディプリーション型MOSトランジスターのソースの接続
    点を出力ノードとした基準電圧回路において、前記一導
    電型のエンハンスメント型MOSトランジスターのゲート
    電極の極性が逆導電型であり前記第一の一導電型のディ
    プリーション型MOSトランジスターおよび前記第二の一
    導電型のディプリーション型MOSトランジスターのゲー
    ト電極の極性が一導電型であることを特徴とする半導体
    装置。
  7. 【請求項７】 前記一導電型のエンハンスメント型MOS
    トランジスターおよび前記一導電型のディプリーション
    型MOSトランジスターのゲートが多結晶シリコンからな
    ることを特徴とする請求項１、２、３、４、５、６のい
    ずれか一項に記載の半導体装置。
  8. 【請求項８】 前記一導電型のエンハンスメント型MOS
    トランジスターおよび前記一導電型のディプリーション
    型MOSトランジスターのゲートが多結晶シリコンと高融
    点金属シリサイドの積層構造からなることを特徴とする
    請求項１、２、３、４、５、６のいずれか一項に記載の
    半導体装置。
  9. 【請求項９】 前記第一の逆導電型エンハンスメント型
    MOSトランジスターと前記第二の逆導電型エンハンスメ
    ント型MOSトランジスターのゲート電極の極性が逆導電
    型であることを特徴とする請求項４記載の半導体装置。
  10. 【請求項１０】 半導体基板中に前記半導体基板上に素
    子分離領域を形成する工程と、前記半導体基板上にゲー
    ト絶縁膜を形成する工程と、前記半導体基板中にしきい
    値制御のための不純物をドーピングする工程と、前記半
    導体基板上に多結晶シリコン膜を形成する工程と、該多
    結晶シリコン膜中に選択的に高濃度の一導電型領域を形
    成する工程と、前記多結晶シリコン膜中に選択的に高濃
    度の逆導電型領域を形成する工程と、前記多結晶シリコ
    ン膜上に絶縁膜を形成する工程と、該絶縁膜と前記多結
    晶シリコン膜をパターニングしてゲート電極を形成する
    工程と、 MOSトランジスターのソースとドレインとなる
    領域を形成する工程とからなる請求項１、２、３、４、
    ５、６、記載の半導体装置の製造方法。
  11. 【請求項１１】 半導体基板中に前記半導体基板上に素
    子分離領域を形成する工程と、前記半導体基板上にゲー
    ト絶縁膜を形成する工程と、前記半導体基板中にしきい
    値制御のための不純物をドーピングする工程と、前記半
    導体基板上に多結晶シリコン膜を形成する工程と、該多
    結晶シリコン膜中に選択的に高濃度の一導電型領域を形
    成する工程と、前記多結晶シリコン膜中に選択的に高濃
    度の逆導電型領域を形成する工程と、前記多結晶シリコ
    ン膜上に高融点金属シリサイドを形成する工程と、該高
    融点金属シリサイド上に絶縁膜を形成する工程と、該絶
    縁膜と前記高融点金属シリサイドと前記多結晶シリコン
    膜をパターニングしてゲート電極を形成する工程と、 M
    OSトランジスターのソースとドレインとなる領域を形成
    する工程とからなる請求項１、２、３、４、５、６、記
    載の半導体装置の製造方法。
  12. 【請求項１２】 前記しきい値制御のための不純物をド
    ーピングする工程はイオン注入法であり、 該不純物はM
    OSトランジスターの導電型と同じ導電型であることを特
    徴とする請求項１０および１１に記載の半導体装置の製
    造方法。
  13. 【請求項１３】 前記絶縁膜は化学気相成長法もしくは
    熱酸化法により形成されたシリコン酸化膜であり、該絶
    縁膜の膜厚が１０００Åから２０００Åの範囲であるこ
    とを特徴とする請求項１０および１１に記載の半導体装
    置の製造方法。
  14. 【請求項１４】 前記絶縁膜は化学気相成長法により形
    成されたシリコン窒化膜であり、該絶縁膜の膜厚が１０
    ００Åから２０００Åの範囲であることを特徴とする請
    求項１０および１１に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記高融点金属シリサイドはモリブデ
    ンシリサイドもしくはタングステンシリサイドもしくは
    チタンシリサイドもしくはプラチナシリサイドであり化
    学気相成長法もしくはスパッタ法により形成されること
    を特徴とする請求項１、２、３、４、５、６、１１に記
    載の半導体装置の製造方法。
  16. 【請求項１６】 前記高融点金属シリサイドは前記多結
    晶シリコン上にスパッタ法により形成されたコバルトも
    しくはチタンをシリサイド化したものであることを特徴
    とする請求項１、２、３、４、５、６、１１に記載の半
    導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007066043A (ja) * 2005-08-31 2007-03-15 Ricoh Co Ltd 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
JP2007066046A (ja) * 2005-08-31 2007-03-15 Ricoh Co Ltd 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
JP2007128395A (ja) * 2005-11-07 2007-05-24 Ricoh Co Ltd ハーフバンドギャップリファレンス回路
JP2007206972A (ja) * 2006-02-01 2007-08-16 Ricoh Co Ltd 基準電圧発生回路
JP2008293409A (ja) * 2007-05-28 2008-12-04 Ricoh Co Ltd 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
JP2009071101A (ja) * 2007-09-14 2009-04-02 Fuji Electric Device Technology Co Ltd 半導体装置
CN101963819A (zh) * 2009-07-24 2011-02-02 精工电子有限公司 基准电压电路和电子设备
JP2011204929A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 不揮発性記憶装置およびその製造方法
JP2013243390A (ja) * 2013-07-24 2013-12-05 Fuji Electric Co Ltd 半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252289A (ja) * 2001-02-27 2002-09-06 Fuji Electric Co Ltd 半導体集積回路装置およびその製造方法
US7049667B2 (en) * 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
AU2003293540A1 (en) * 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US7808308B2 (en) * 2009-02-17 2010-10-05 United Microelectronics Corp. Voltage generating apparatus
JP2012191089A (ja) * 2011-03-13 2012-10-04 Seiko Instruments Inc 半導体装置および基準電圧生成回路
WO2013125163A1 (ja) * 2012-02-24 2013-08-29 パナソニック株式会社 基準電圧源回路
JP6095927B2 (ja) * 2012-09-27 2017-03-15 エスアイアイ・セミコンダクタ株式会社 半導体集積回路装置
JP6215652B2 (ja) * 2013-10-28 2017-10-18 エスアイアイ・セミコンダクタ株式会社 基準電圧発生装置
WO2018182704A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Enhancement/depletion device pairs and methods of producing the same
US11695011B2 (en) * 2018-05-02 2023-07-04 Nanyang Technological University Integrated circuit layout cell, integrated circuit layout arrangement, and methods of forming the same
US10637472B1 (en) * 2019-05-21 2020-04-28 Advanced Micro Devices, Inc. Reference voltage generation for current mode logic
US10782723B1 (en) 2019-11-01 2020-09-22 Analog Devices International Unlimited Company Reference generator using fet devices with different gate work functions
CN112563139A (zh) * 2020-11-17 2021-03-26 深圳宝铭微电子有限公司 一种mos管的sgt制造工艺

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61265829A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
US5612557A (en) * 1986-10-27 1997-03-18 Seiko Epson Corporation Semiconductor device having an inter-layer insulating film disposed between two wiring layers
JPH05235353A (ja) * 1992-02-21 1993-09-10 Seiko Epson Corp アクティブマトリックス基板とその製造方法
US5318855A (en) * 1992-08-25 1994-06-07 International Business Machines Corporation Electronic assembly with flexible film cover for providing electrical and environmental protection
JP3174486B2 (ja) * 1995-09-08 2001-06-11 シャープ株式会社 太陽電池およびその製造方法
JP3361221B2 (ja) * 1995-12-12 2003-01-07 シャープ株式会社 Ａ／ｄ変換回路
US5835387A (en) * 1996-01-29 1998-11-10 Yozan Inc. Multiplication circuit
DE19638439C2 (de) * 1996-09-19 2000-06-15 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement und Herstellungsverfahren
AU5587798A (en) * 1996-11-25 1998-06-22 Regents of The University of Michigan Management Technology Office, The In-situ toughened alpha prime-sialon-based ceramics
JP2953425B2 (ja) * 1997-03-31 1999-09-27 日本電気株式会社 半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007066046A (ja) * 2005-08-31 2007-03-15 Ricoh Co Ltd 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
JP2007066043A (ja) * 2005-08-31 2007-03-15 Ricoh Co Ltd 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
JP4704860B2 (ja) * 2005-08-31 2011-06-22 株式会社リコー 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
JP4713280B2 (ja) * 2005-08-31 2011-06-29 株式会社リコー 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
JP2007128395A (ja) * 2005-11-07 2007-05-24 Ricoh Co Ltd ハーフバンドギャップリファレンス回路
JP2007206972A (ja) * 2006-02-01 2007-08-16 Ricoh Co Ltd 基準電圧発生回路
JP2008293409A (ja) * 2007-05-28 2008-12-04 Ricoh Co Ltd 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路
US8507998B2 (en) 2007-09-14 2013-08-13 Fuji Electric Co., Ltd. Semiconductor device
JP2009071101A (ja) * 2007-09-14 2009-04-02 Fuji Electric Device Technology Co Ltd 半導体装置
CN101963819A (zh) * 2009-07-24 2011-02-02 精工电子有限公司 基准电压电路和电子设备
CN101963819B (zh) * 2009-07-24 2014-06-25 精工电子有限公司 基准电压电路和电子设备
JP2011204929A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 不揮発性記憶装置およびその製造方法
JP2013243390A (ja) * 2013-07-24 2013-12-05 Fuji Electric Co Ltd 半導体装置

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