JP2002140124A - 基準電圧回路 - Google Patents
基準電圧回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】
【課題】 簡易な構成であっても、電源電圧の変動によ
る影響を受けずに所望の基準電圧を得ることができる基
準電圧回路の提供。 【解決手段】 デプレッション型のＰＭＯＳトランジス
タＱ１とエンハンスメント型のＰＭＯＳトランジスタＱ
２とが、電源ライン１、２間に直列に接続されている。
ＰＭＯＳトランジスタＱ１は、そのゲート電極がＰ型不
純物を含んだポリシリコンで形成されるとともにそのソ
ース電極と接続されている。ＰＭＯＳトランジスタＱ２
は、そのゲート電極がＮ型不純物を含んだポリシリコン
で形成されるとともにそのドレイン電極に接続されてい
る。そして、ＰＭＯＳトランジスタＱ１のしきい値電圧
とＰＭＯＳトランジスタＱ２のしきい値電圧との差に応
じた電圧を、両ＭＯＳトランジスタの共通接続部に基準
電圧として発生するようになっている。
る影響を受けずに所望の基準電圧を得ることができる基
準電圧回路の提供。 【解決手段】 デプレッション型のＰＭＯＳトランジス
タＱ１とエンハンスメント型のＰＭＯＳトランジスタＱ
２とが、電源ライン１、２間に直列に接続されている。
ＰＭＯＳトランジスタＱ１は、そのゲート電極がＰ型不
純物を含んだポリシリコンで形成されるとともにそのソ
ース電極と接続されている。ＰＭＯＳトランジスタＱ２
は、そのゲート電極がＮ型不純物を含んだポリシリコン
で形成されるとともにそのドレイン電極に接続されてい
る。そして、ＰＭＯＳトランジスタＱ１のしきい値電圧
とＰＭＯＳトランジスタＱ２のしきい値電圧との差に応
じた電圧を、両ＭＯＳトランジスタの共通接続部に基準
電圧として発生するようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧が変動し
ても一定の大きさの基準電圧を発生する基準電圧回路に
関し、例えば演算増幅器の定電流源トランジスタのバイ
アス電圧などとして利用されるものである。
ても一定の大きさの基準電圧を発生する基準電圧回路に
関し、例えば演算増幅器の定電流源トランジスタのバイ
アス電圧などとして利用されるものである。
【０００２】
【従来の技術】従来、この種の基準電圧回路としては、
例えば、実公昭６２−１６６８２号公報に記載の基準電
圧源、特公昭５９−４１２０３号公報に記載の基準電圧
回路などが知られている。
例えば、実公昭６２−１６６８２号公報に記載の基準電
圧源、特公昭５９−４１２０３号公報に記載の基準電圧
回路などが知られている。
【０００３】
【発明が解決しようとする課題】しかし、上記の従来回
路は、例えば４つというように多数のＭＯＳトランジス
タから構成されているので、その構成が複雑になるとい
う不都合があった。このため、簡易な構成であっても所
望の基準電圧が得られる基準電圧回路の出現が望まれて
いた。
路は、例えば４つというように多数のＭＯＳトランジス
タから構成されているので、その構成が複雑になるとい
う不都合があった。このため、簡易な構成であっても所
望の基準電圧が得られる基準電圧回路の出現が望まれて
いた。
【０００４】そこで、本発明の目的は、簡易な構成であ
っても、電源電圧の変動による影響を受けずに所望の基
準電圧を得ることができる基準電圧回路を提供すること
にある。
っても、電源電圧の変動による影響を受けずに所望の基
準電圧を得ることができる基準電圧回路を提供すること
にある。
【０００５】
【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項４に記載
の発明は以下のように構成した。
明の目的を達成するために、請求項１〜請求項４に記載
の発明は以下のように構成した。
【０００６】すなわち、請求項１に記載の発明は、デプ
レッション型の第１のＰＭＯＳトランジスタとエンハン
スメント型の第２のＰＭＯＳトランジスタとを直列に接
続し、前記第１のＰＭＯＳトランジスタのゲート電極
は、Ｐ型不純物を含んだポリシリコンで形成するととも
にそのソース電極と接続し、前記第２のＰＭＯＳトラン
ジスタのゲート電極は、Ｎ型不純物を含んだポリシリコ
ンで形成するとともにそのドレイン電極と接続し、前記
第２のＰＭＯＳトランジスタのしきい値電圧と前記第１
のＰＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を、前記両ＭＯＳトランジスタの共通接続部に基準
電圧として発生するようにしたことを特徴とするもので
ある。
レッション型の第１のＰＭＯＳトランジスタとエンハン
スメント型の第２のＰＭＯＳトランジスタとを直列に接
続し、前記第１のＰＭＯＳトランジスタのゲート電極
は、Ｐ型不純物を含んだポリシリコンで形成するととも
にそのソース電極と接続し、前記第２のＰＭＯＳトラン
ジスタのゲート電極は、Ｎ型不純物を含んだポリシリコ
ンで形成するとともにそのドレイン電極と接続し、前記
第２のＰＭＯＳトランジスタのしきい値電圧と前記第１
のＰＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を、前記両ＭＯＳトランジスタの共通接続部に基準
電圧として発生するようにしたことを特徴とするもので
ある。
【０００７】このような構成によれば、基準電圧とし
て、第２のＰＭＯＳトランジスタのしきい値電圧と第１
のＰＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧ＶＤＤの変
動による影響を受けない。
て、第２のＰＭＯＳトランジスタのしきい値電圧と第１
のＰＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧ＶＤＤの変
動による影響を受けない。
【０００８】また、請求項２に記載の発明は、エンハン
スメント型の第１のＰＭＯＳトランジスタとデプレッシ
ョン型の第２のＰＭＯＳトランジスタとを直列に接続
し、前記第１のＰＭＯＳトランジスタのゲート電極は、
Ｎ型不純物を含んだポリシリコンで形成するとともにそ
のドレイン電極と接続し、前記第２のＰＭＯＳトランジ
スタのゲート電極は、Ｐ型不純物を含んだポリシリコン
で形成するとともにそのソース電極と接続し、前記第１
のＰＭＯＳトランジスタのしきい値電圧と前記第２のＰ
ＭＯＳトランジスタのしきい値電圧との差に応じた電圧
を、前記両ＭＯＳトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
スメント型の第１のＰＭＯＳトランジスタとデプレッシ
ョン型の第２のＰＭＯＳトランジスタとを直列に接続
し、前記第１のＰＭＯＳトランジスタのゲート電極は、
Ｎ型不純物を含んだポリシリコンで形成するとともにそ
のドレイン電極と接続し、前記第２のＰＭＯＳトランジ
スタのゲート電極は、Ｐ型不純物を含んだポリシリコン
で形成するとともにそのソース電極と接続し、前記第１
のＰＭＯＳトランジスタのしきい値電圧と前記第２のＰ
ＭＯＳトランジスタのしきい値電圧との差に応じた電圧
を、前記両ＭＯＳトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
【０００９】このような構成によれば、基準電圧とし
て、第１のＰＭＯＳトランジスタのしきい値電圧と第２
のＰＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧ＶＳＳの変
動による影響を受けない。
て、第１のＰＭＯＳトランジスタのしきい値電圧と第２
のＰＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧ＶＳＳの変
動による影響を受けない。
【００１０】さらに、請求項３に記載の発明は、デプレ
ッション型の第１のＮＭＯＳトランジスタとエンハンス
メント型の第２のＮＭＯＳトランジスタとを直列に接続
し、前記第１のＮＭＯＳトランジスタのゲート電極は、
Ｎ型不純物を含んだポリシリコンで形成するとともにそ
のソース電極と接続し、前記第２のＮＭＯＳトランジス
タのゲート電極は、Ｐ型不純物を含んだポリシリコンで
形成するとともにそのドレイン電極と接続し、前記第２
のＮＭＯＳトランジスタのしきい値電圧と前記第１のＮ
ＭＯＳトランジスタのしきい値電圧との差に応じた電圧
を、前記両ＭＯＳトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
ッション型の第１のＮＭＯＳトランジスタとエンハンス
メント型の第２のＮＭＯＳトランジスタとを直列に接続
し、前記第１のＮＭＯＳトランジスタのゲート電極は、
Ｎ型不純物を含んだポリシリコンで形成するとともにそ
のソース電極と接続し、前記第２のＮＭＯＳトランジス
タのゲート電極は、Ｐ型不純物を含んだポリシリコンで
形成するとともにそのドレイン電極と接続し、前記第２
のＮＭＯＳトランジスタのしきい値電圧と前記第１のＮ
ＭＯＳトランジスタのしきい値電圧との差に応じた電圧
を、前記両ＭＯＳトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
【００１１】このような構成によれば、基準電圧とし
て、第２のＮＭＯＳトランジスタのしきい値電圧と第１
のＮＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧ＶＤＤの変
動による影響を受けない。
て、第２のＮＭＯＳトランジスタのしきい値電圧と第１
のＮＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧ＶＤＤの変
動による影響を受けない。
【００１２】また、請求項４に記載の発明は、エンハン
スメント型の第１のＮＭＯＳトランジスタとデプレッシ
ョン型の第２のＮＭＯＳトランジスタとを直列に接続
し、前記第１のＮＭＯＳトランジスタのゲート電極は、
Ｐ型不純物を含んだポリシリコンで形成するとともにそ
のドレイン電極と接続し、前記第２のＮＭＯＳトランジ
スタのゲート電極は、Ｎ型不純物を含んだポリシリコン
で形成するとともにそのソース電極と接続し、前記第１
のＮＭＯＳトランジスタのしきい値電圧と前記第２のＮ
ＭＯＳトランジスタのしきい値電圧との差に応じた電圧
を、前記両ＭＯＳトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
スメント型の第１のＮＭＯＳトランジスタとデプレッシ
ョン型の第２のＮＭＯＳトランジスタとを直列に接続
し、前記第１のＮＭＯＳトランジスタのゲート電極は、
Ｐ型不純物を含んだポリシリコンで形成するとともにそ
のドレイン電極と接続し、前記第２のＮＭＯＳトランジ
スタのゲート電極は、Ｎ型不純物を含んだポリシリコン
で形成するとともにそのソース電極と接続し、前記第１
のＮＭＯＳトランジスタのしきい値電圧と前記第２のＮ
ＭＯＳトランジスタのしきい値電圧との差に応じた電圧
を、前記両ＭＯＳトランジスタの共通接続部に基準電圧
として発生するようにしたことを特徴とするものであ
る。
【００１３】このような構成によれば、基準電圧とし
て、第１のＮＭＯＳトランジスタのしきい値電圧と第２
のＮＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧ＶＳＳの変
動による影響を受けない。
て、第１のＮＭＯＳトランジスタのしきい値電圧と第２
のＮＭＯＳトランジスタのしきい値電圧との差に応じた
電圧を発生する。この基準電圧は、電源電圧ＶＳＳの変
動による影響を受けない。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１５】図１は、本発明の基準電圧回路の第１実施
形態の回路の構成を示す回路図である。
形態の回路の構成を示す回路図である。
【００１６】第１実施形態にかかる基準電圧回路は、図
１に示すように、デプレッション型のＰＭＯＳトランジ
スタＱ１と、エンハンスメント型のＰＭＯＳトランジス
タＱ２とが直列に接続され、この直列回路が電源ライン
１と電源ライン２との間に接続され、ＰＭＯＳトランジ
スタＱ２のしきい値電圧Ｖｔｐ２とＰＭＯＳトランジス
タＱ１のしきい値電圧Ｖｔｐ１との差（Ｖｔｐ２−Ｖｔ
ｐ１）に応じた電圧を基準電圧Ｖｒｅｆとして発生さ
せ、この発生させた基準電圧Ｖｒｅｆを出力端子３から
取り出すようにしたものである。
１に示すように、デプレッション型のＰＭＯＳトランジ
スタＱ１と、エンハンスメント型のＰＭＯＳトランジス
タＱ２とが直列に接続され、この直列回路が電源ライン
１と電源ライン２との間に接続され、ＰＭＯＳトランジ
スタＱ２のしきい値電圧Ｖｔｐ２とＰＭＯＳトランジス
タＱ１のしきい値電圧Ｖｔｐ１との差（Ｖｔｐ２−Ｖｔ
ｐ１）に応じた電圧を基準電圧Ｖｒｅｆとして発生さ
せ、この発生させた基準電圧Ｖｒｅｆを出力端子３から
取り出すようにしたものである。
【００１７】さらに具体的に説明すると、ＰＭＯＳトラ
ンジスタＱ１は、そのゲート電極とそのソース電極とが
共通接続されてその共通接続部が電源ライン１に接続さ
れるとともに、そのドレイン電極がＰＭＯＳトランジス
タＱ２のソース電極と出力端子３に接続されている。Ｐ
ＭＯＳトランジスタＱ２は、そのゲート電極とそのドレ
イン電極とが共通接続されてその共通接続部が電源ライ
ン２に接続され、そのソース電極が出力端子３に接続さ
れている。また、電源ライン１には正の電源電圧ＶＤＤ
が供給され、電源ライン２には負の電源電圧ＶＳＳが供
給されるようになっている。
ンジスタＱ１は、そのゲート電極とそのソース電極とが
共通接続されてその共通接続部が電源ライン１に接続さ
れるとともに、そのドレイン電極がＰＭＯＳトランジス
タＱ２のソース電極と出力端子３に接続されている。Ｐ
ＭＯＳトランジスタＱ２は、そのゲート電極とそのドレ
イン電極とが共通接続されてその共通接続部が電源ライ
ン２に接続され、そのソース電極が出力端子３に接続さ
れている。また、電源ライン１には正の電源電圧ＶＤＤ
が供給され、電源ライン２には負の電源電圧ＶＳＳが供
給されるようになっている。
【００１８】次に、ＰＭＯＳトランジスタＱ１、Ｑ２の
構造の一例について、図２を参照して説明する。
構造の一例について、図２を参照して説明する。
【００１９】ＰＭＯＳトランジスタＱ１、Ｑ２は、図２
に示すように、Ｐ- 基板１１上にそれぞれ形成されてい
る。より具体的には、Ｐ- 基板１１中にＮ- ウェル１
２、１３がそれぞれ形成され、そのＮ- ウェル１２、１
３内に形成されている。
に示すように、Ｐ- 基板１１上にそれぞれ形成されてい
る。より具体的には、Ｐ- 基板１１中にＮ- ウェル１
２、１３がそれぞれ形成され、そのＮ- ウェル１２、１
３内に形成されている。
【００２０】Ｎ- ウェル１２内には、ＰＭＯＳトランジ
スタＱ１の基板端子１４と接続されるＮ+ 拡散層１５
と、そのソース端子１６と接続されるＰ+ 拡散層１７
と、そのドレイン端子１８と接続されるＰ+ 拡散層１９
とが、それぞれ形成されている。Ｎ- ウェル１２上の所
定位置には、酸化シリコンからなる絶縁膜２０が形成さ
れ、その絶縁膜２０内にはＰＭＯＳトランジスタＱ１の
ゲート電極２１が形成されている。ゲート電極２１は、
Ｐ型不純物を含んだポリシリコンで形成され、その極性
がＰ+ となっている。
スタＱ１の基板端子１４と接続されるＮ+ 拡散層１５
と、そのソース端子１６と接続されるＰ+ 拡散層１７
と、そのドレイン端子１８と接続されるＰ+ 拡散層１９
とが、それぞれ形成されている。Ｎ- ウェル１２上の所
定位置には、酸化シリコンからなる絶縁膜２０が形成さ
れ、その絶縁膜２０内にはＰＭＯＳトランジスタＱ１の
ゲート電極２１が形成されている。ゲート電極２１は、
Ｐ型不純物を含んだポリシリコンで形成され、その極性
がＰ+ となっている。
【００２１】Ｎ- ウェル１３内には、ＰＭＯＳトランジ
スタＱ２の基板端子２４と接続されるＮ+ 拡散層２５
と、そのソース端子２６と接続されるＰ+ 拡散層２７
と、そのドレイン端子２８と接続されるＰ+ 拡散層２９
とが、それぞれ形成されている。Ｎ- ウェル１３上の所
定位置には、酸化シリコンからなる絶縁膜３０が形成さ
れ、その絶縁膜３０内にはＰＭＯＳトランジスタＱ２の
ゲート電極３１が形成されている。ゲート電極３１は、
Ｎ型不純物を含んだポリシリコンで形成され、その極性
がＮ+ となっている。
スタＱ２の基板端子２４と接続されるＮ+ 拡散層２５
と、そのソース端子２６と接続されるＰ+ 拡散層２７
と、そのドレイン端子２８と接続されるＰ+ 拡散層２９
とが、それぞれ形成されている。Ｎ- ウェル１３上の所
定位置には、酸化シリコンからなる絶縁膜３０が形成さ
れ、その絶縁膜３０内にはＰＭＯＳトランジスタＱ２の
ゲート電極３１が形成されている。ゲート電極３１は、
Ｎ型不純物を含んだポリシリコンで形成され、その極性
がＮ+ となっている。
【００２２】このような構造からなるＰＭＯＳトランジ
スタＱ１、Ｑ２では、ＰＭＯＳトランジスタＱ１をデプ
レッション型のトランジスタ、ＰＭＯＳトランジスタＱ
２をエンハンスメント型のトランジスタとなるようにし
ているが、ＰＭＯＳトランジスタＱ１がデプレッション
型のトランジスタになる理由について説明する。
スタＱ１、Ｑ２では、ＰＭＯＳトランジスタＱ１をデプ
レッション型のトランジスタ、ＰＭＯＳトランジスタＱ
２をエンハンスメント型のトランジスタとなるようにし
ているが、ＰＭＯＳトランジスタＱ１がデプレッション
型のトランジスタになる理由について説明する。
【００２３】ＰＭＯＳトランジスタＱ１のしきい値電圧
Ｖｔｐ１は、ＰＭＯＳトランジスタＱ２のしきい値電圧
Ｖｔｐ１よりも低くすることができる。これは、ＰＭＯ
ＳトランジスタＱ１、Ｑ２のゲート電極の極性が異なる
ことにより、ゲート電極の仕事関数φM が変わり、これ
によりしきい値電圧が変わることによる。ゲート電極の
極性がＰ+ の方がゲート電極の仕事関数が高くなる。ま
た、仕事関数φM そのものは、ゲート電極への不純物濃
度により調整することが可能である。
Ｖｔｐ１は、ＰＭＯＳトランジスタＱ２のしきい値電圧
Ｖｔｐ１よりも低くすることができる。これは、ＰＭＯ
ＳトランジスタＱ１、Ｑ２のゲート電極の極性が異なる
ことにより、ゲート電極の仕事関数φM が変わり、これ
によりしきい値電圧が変わることによる。ゲート電極の
極性がＰ+ の方がゲート電極の仕事関数が高くなる。ま
た、仕事関数φM そのものは、ゲート電極への不純物濃
度により調整することが可能である。
【００２４】従って、ゲート電極への不純物濃度やウェ
ルへの濃度を調整すれば、ゲート電極の仕事関数φM と
シリコン基板の仕事関数φS を変えることができ、ＰＭ
ＯＳトランジスタＱ１をデプレッション型のトランジス
タ、すなわち、そのしきい値電圧Ｖｔｐ１を、Ｖｔｐ１
＜０とすることが可能である。
ルへの濃度を調整すれば、ゲート電極の仕事関数φM と
シリコン基板の仕事関数φS を変えることができ、ＰＭ
ＯＳトランジスタＱ１をデプレッション型のトランジス
タ、すなわち、そのしきい値電圧Ｖｔｐ１を、Ｖｔｐ１
＜０とすることが可能である。
【００２５】次に、ＰＭＯＳトランジスタＱ１のしきい
値電圧Ｖｔｐ１が、ＰＭＯＳトランジスタＱ２のしきい
値電圧Ｖｔｐ２よりも低くなる理由について詳述する。
値電圧Ｖｔｐ１が、ＰＭＯＳトランジスタＱ２のしきい
値電圧Ｖｔｐ２よりも低くなる理由について詳述する。
【００２６】ＰＭＯＳトランジスタのしきい値電圧Ｖｔ
ｐは、一般に以下に示す（１）式により決定される。
ｐは、一般に以下に示す（１）式により決定される。
【００２７】 Ｖｔｐ＝−｛２φF ＋φM −φS −（ＱB ／Ｃ0 ）−（ＱSS／Ｃ0 ）｝ …（ １） ただし、（１）式中において、φF はシリコン基板のフ
ェルミ順位、φM はゲート電極の仕事関数、φS はシリ
コン基板の仕事関数、ＱB はシリコンの表面の電荷量、
ＱSSはシリコンと酸化膜との界面電荷量、Ｃ0 はゲート
の単位面積あたりの容量である。
ェルミ順位、φM はゲート電極の仕事関数、φS はシリ
コン基板の仕事関数、ＱB はシリコンの表面の電荷量、
ＱSSはシリコンと酸化膜との界面電荷量、Ｃ0 はゲート
の単位面積あたりの容量である。
【００２８】（１）式において、ゲート電極の仕事関数
φM はそのゲート電極の材料により一義的に決定され
る。また、シリコン基板の仕事関数φS も、不純物分布
が一定ならば一義的に決定される。
φM はそのゲート電極の材料により一義的に決定され
る。また、シリコン基板の仕事関数φS も、不純物分布
が一定ならば一義的に決定される。
【００２９】従って、ゲート電極をポリシリコンで形成
する場合には、ゲート電極への不純物濃度を変えると、
ゲート電極の仕事関数φM が変わる。ゲート電極の極性
がＰ + のポリシリコンゲート電極の仕事関数φMPと、そ
の極性がＮ+ のポリシリコンゲート電極の仕事関数φMN
と比較した場合、ゲート電極の極性をＰ+ とした方が仕
事関数は大きくなる。
する場合には、ゲート電極への不純物濃度を変えると、
ゲート電極の仕事関数φM が変わる。ゲート電極の極性
がＰ + のポリシリコンゲート電極の仕事関数φMPと、そ
の極性がＮ+ のポリシリコンゲート電極の仕事関数φMN
と比較した場合、ゲート電極の極性をＰ+ とした方が仕
事関数は大きくなる。
【００３０】すなわち、ゲート電極の仕事関数φMPとゲ
ート電極の仕事関数φMNの間には、次の（２）式の関係
が成り立つ。
ート電極の仕事関数φMNの間には、次の（２）式の関係
が成り立つ。
【００３１】 φMP−φMN＞０ …（２） この結果、ＰＭＯＳトランジスタＱ１のしきい値電圧Ｖ
ｔｐ１と、ＰＭＯＳトランジスタＱ２のしきい値電圧Ｖ
ｔｐ２とは、次の（３）式と（４）式により表される。
ｔｐ１と、ＰＭＯＳトランジスタＱ２のしきい値電圧Ｖ
ｔｐ２とは、次の（３）式と（４）式により表される。
【００３２】 Ｖｔｐ１＝−｛２φF ＋φMP−φS −（ＱB ／Ｃ0 ）−（ＱSS／Ｃ0 ）｝ … （３） Ｖｔｐ２＝−｛２φF ＋φMN−φS −（ＱB ／Ｃ0 ）−（ＱSS／Ｃ0 ）｝ … （４） さらに、（２）〜（４）式により、次の（５）式が成立
する。
する。
【００３３】 Ｖｔｐ２−Ｖｔｐ１＝φMP−φMN＞０ …（５） （５）式によれば、ＰＭＯＳトランジスタＱ１のしきい
値電圧Ｖｔｐ１の方が、ＰＭＯＳトランジスタＱ２のし
きい値電圧Ｖｔｐ２よりも低くなることがわかる。
値電圧Ｖｔｐ１の方が、ＰＭＯＳトランジスタＱ２のし
きい値電圧Ｖｔｐ２よりも低くなることがわかる。
【００３４】次に、このような構成からなる第１実施形
態にかかる基準電圧回路の動作について、図１を参照し
て説明する。
態にかかる基準電圧回路の動作について、図１を参照し
て説明する。
【００３５】ＰＭＯＳトランジスタＱ１は、デプレッシ
ョン型のトランジスタであるため、ゲート・ソース間の
電圧が零でも電流が流れる。ＰＭＯＳトランジスタＱ１
は、ゲート・ソース間の電圧をＶｇｓ、しきい値電圧を
Ｖｔｐ、ドレイン・ソース間の電圧をＶｄｓとすると、
Ｖｇｓ−Ｖｔｐ＝０−Ｖｔｐ＜Ｖｄｓ、すなわちＶｇｓ
−Ｖｔｐ＜Ｖｄｓの関係が成り立つように電源電圧ＶＤ
Ｄが与えられる範囲で正常に動作し、またこの時に飽和
領域で動作する。よって、ＰＭＯＳトランジスタＱ１の
ドレイン電流Ｉ１は、次の（６）式となる。
ョン型のトランジスタであるため、ゲート・ソース間の
電圧が零でも電流が流れる。ＰＭＯＳトランジスタＱ１
は、ゲート・ソース間の電圧をＶｇｓ、しきい値電圧を
Ｖｔｐ、ドレイン・ソース間の電圧をＶｄｓとすると、
Ｖｇｓ−Ｖｔｐ＝０−Ｖｔｐ＜Ｖｄｓ、すなわちＶｇｓ
−Ｖｔｐ＜Ｖｄｓの関係が成り立つように電源電圧ＶＤ
Ｄが与えられる範囲で正常に動作し、またこの時に飽和
領域で動作する。よって、ＰＭＯＳトランジスタＱ１の
ドレイン電流Ｉ１は、次の（６）式となる。
【００３６】 Ｉ１＝β／２（０−Ｖｔｐ１）2 …（６） （６）式中において、βは製造プロセスで決まる定数で
ある。
ある。
【００３７】また、ＰＭＯＳトランジスタＱ２は、Ｖｇ
ｓ＝ＶｄｓによりＶｇｓ−Ｖｔｐ＜Ｖｄｓの関係が成り
立つので、やはり飽和領域で動作する。よって、ＰＭＯ
ＳトランジスタＱ２におけるドレイン電流Ｉ２は、次の
（７）式となる。
ｓ＝ＶｄｓによりＶｇｓ−Ｖｔｐ＜Ｖｄｓの関係が成り
立つので、やはり飽和領域で動作する。よって、ＰＭＯ
ＳトランジスタＱ２におけるドレイン電流Ｉ２は、次の
（７）式となる。
【００３８】 Ｉ２＝β／２（Ｖｒｅｆ−ＶＳＳ−Ｖｔｐ２）2 …（７） （７）式中において、出力端子３のＶｒｅｆは基準電
圧、ＶＳＳは電源電圧である。
圧、ＶＳＳは電源電圧である。
【００３９】いま、出力端子３に流れ込む電流が零とす
れば、（６）式と（７）式とは等しくなり、次の（８）
式が得られる。
れば、（６）式と（７）式とは等しくなり、次の（８）
式が得られる。
【００４０】 ０−Ｖｔｐ１＝Ｖｒｅｆ−ＶＳＳ−Ｖｔｐ２ …（８） （８）式から出力端子３と電源電圧ＶＳＳとの間の電
圧、すなわち基準電圧Ｖｒｅｆは、次の（９）式のよう
になる。
圧、すなわち基準電圧Ｖｒｅｆは、次の（９）式のよう
になる。
【００４１】 Ｖｒｅｆ＝ＶＳＳ＋（Ｖｔｐ２−Ｖｔｐ１） …（９） （９）式において、しきい値電圧Ｖｔｐ１としきい値電
圧Ｖｔｐ２との関係はＶｔｐ２＞Ｖｔｐ１のため、電源
電圧ＶＳＳを基準に、しきい値電圧Ｖｔｐ１としきい値
電圧Ｖｔｐ２との差（Ｖｔｐ２−Ｖｔｐ１）の一定電圧
を、基準電圧Ｖｒｅｆとして得ることができる。従っ
て、基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが変化しても
それに依存せずに一定になる。
圧Ｖｔｐ２との関係はＶｔｐ２＞Ｖｔｐ１のため、電源
電圧ＶＳＳを基準に、しきい値電圧Ｖｔｐ１としきい値
電圧Ｖｔｐ２との差（Ｖｔｐ２−Ｖｔｐ１）の一定電圧
を、基準電圧Ｖｒｅｆとして得ることができる。従っ
て、基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが変化しても
それに依存せずに一定になる。
【００４２】なお、電源電圧ＶＤＤ、基準電圧Ｖｒｅ
ｆ、および電源電圧ＶＳＳの関係を図示すると、図３に
示すようになる。
ｆ、および電源電圧ＶＳＳの関係を図示すると、図３に
示すようになる。
【００４３】次に、本発明の基準電圧回路の第２実施形
態の構成について、図４を参照して説明する。
態の構成について、図４を参照して説明する。
【００４４】この第２実施形態にかかる基準電圧回路
は、図４に示すように、エンハンスメント型のＰＭＯＳ
トランジスタＱ３と、デプレッション型のＰＭＯＳトラ
ンジスタＱ４とを直列に接続させ、この直列回路を電源
ライン１と電源ライン２との間に接続させ、ＰＭＯＳト
ランジスタＱ３のしきい値電圧Ｖｔｐ３とＰＭＯＳトラ
ンジスタＱ４のしきい値電圧Ｖｔｐ４との差（Ｖｔｐ３
−Ｖｔｐ４）に応じた電圧を基準電圧Ｖｒｅｆとして発
生させ、この発生させた基準電圧Ｖｒｅｆを出力端子３
から取り出すようにしたものである。
は、図４に示すように、エンハンスメント型のＰＭＯＳ
トランジスタＱ３と、デプレッション型のＰＭＯＳトラ
ンジスタＱ４とを直列に接続させ、この直列回路を電源
ライン１と電源ライン２との間に接続させ、ＰＭＯＳト
ランジスタＱ３のしきい値電圧Ｖｔｐ３とＰＭＯＳトラ
ンジスタＱ４のしきい値電圧Ｖｔｐ４との差（Ｖｔｐ３
−Ｖｔｐ４）に応じた電圧を基準電圧Ｖｒｅｆとして発
生させ、この発生させた基準電圧Ｖｒｅｆを出力端子３
から取り出すようにしたものである。
【００４５】なお、この第２実施形態にかかる基準電圧
回路は、図１における第１実施形態のＰＭＯＳトランジ
スタＱ１と、ＰＭＯＳトランジスタＱ２とを、逆の位置
に配置させたものに相当する。
回路は、図１における第１実施形態のＰＭＯＳトランジ
スタＱ１と、ＰＭＯＳトランジスタＱ２とを、逆の位置
に配置させたものに相当する。
【００４６】さらに具体的に説明すると、ＰＭＯＳトラ
ンジスタＱ３は、そのソース電極が電源ライン１に接続
されるとともに、そのゲート電極とドレイン電極とが共
通接続され、その共通接続部が出力端子３およびＰＭＯ
ＳトランジスタＱ４のソース電極に接続されている。ま
た、ＰＭＯＳトランジスタＱ４は、そのゲート電極とそ
のソース電極とが共通接続され、その共通接続部が出力
端子３に接続されるとともに、そのドレイン電極が電源
ライン２に接続されている。
ンジスタＱ３は、そのソース電極が電源ライン１に接続
されるとともに、そのゲート電極とドレイン電極とが共
通接続され、その共通接続部が出力端子３およびＰＭＯ
ＳトランジスタＱ４のソース電極に接続されている。ま
た、ＰＭＯＳトランジスタＱ４は、そのゲート電極とそ
のソース電極とが共通接続され、その共通接続部が出力
端子３に接続されるとともに、そのドレイン電極が電源
ライン２に接続されている。
【００４７】ＰＭＯＳトランジスタＱ３の構造は、ＰＭ
ＯＳトランジスタＱ２と同様であり、そのゲート電極は
Ｎ型不純物を含んだポリシリコンで形成され、その極性
がＮ + となっている。また、ＰＭＯＳトランジスタＱ４
の構造は、ＰＭＯＳトランジスタＱ１と同様であり、そ
のゲート電極はＰ型不純物を含んだポリシリコンで形成
され、その電極がＰ+ となっている。
ＯＳトランジスタＱ２と同様であり、そのゲート電極は
Ｎ型不純物を含んだポリシリコンで形成され、その極性
がＮ + となっている。また、ＰＭＯＳトランジスタＱ４
の構造は、ＰＭＯＳトランジスタＱ１と同様であり、そ
のゲート電極はＰ型不純物を含んだポリシリコンで形成
され、その電極がＰ+ となっている。
【００４８】次に、このような構成からなる第２実施形
態にかかる基準電圧回路の動作について、図４を参照し
て説明する。
態にかかる基準電圧回路の動作について、図４を参照し
て説明する。
【００４９】ＰＭＯＳトランジスタＱ３、Ｑ４が飽和領
域で動作するため、ＰＭＯＳトランジスタＱ３、Ｑ４の
ドレイン電流Ｉ３、Ｉ４は、次の（１０）（１１）式の
ようになる。
域で動作するため、ＰＭＯＳトランジスタＱ３、Ｑ４の
ドレイン電流Ｉ３、Ｉ４は、次の（１０）（１１）式の
ようになる。
【００５０】 Ｉ３＝β／２（ＶＤＤ−Ｖｒｅｆ−Ｖｔｐ３）2 …（１０） Ｉ４＝β／２（０−Ｖｔｐ４）2 …（１１） ここで、（１０）式中において、Ｖｒｅｆは基準電圧、
ＶＳＳは電源電圧、Ｖｔｐ３はＰＭＯＳトランジスタＱ
３のしきい値電圧である。また、（１１）式において、
Ｖｔｐ４はＰＭＯＳトランジスタＱ４のしきい値電圧で
ある。
ＶＳＳは電源電圧、Ｖｔｐ３はＰＭＯＳトランジスタＱ
３のしきい値電圧である。また、（１１）式において、
Ｖｔｐ４はＰＭＯＳトランジスタＱ４のしきい値電圧で
ある。
【００５１】いま、出力端子３から流れ出る電流が零と
すれば、（１０）式と（１１）式とは等しくなり、次の
（１２）式が得られる。
すれば、（１０）式と（１１）式とは等しくなり、次の
（１２）式が得られる。
【００５２】 ＶＤＤ−Ｖｒｅｆ−Ｖｔｐ３＝０−Ｖｔｐ４ …（１２） （１２）式から出力端子３と電源電圧ＶＤＤとの間の電
圧、すなわち基準電圧Ｖｒｅｆは、次の（１３）式のよ
うになる。
圧、すなわち基準電圧Ｖｒｅｆは、次の（１３）式のよ
うになる。
【００５３】 Ｖｒｅｆ＝ＶＤＤ−（Ｖｔｐ３−Ｖｔｐ４） …（１３） （１３）式において、しきい値電圧Ｖｔｐ３としきい値
電圧Ｖｔｐ４との関係は、Ｖｔｐ３＞Ｖｔｐ４のため、
電源電圧ＶＤＤを基準に、しきい値電圧Ｖｔｐ３としき
い値電圧Ｖｔｐ４との差（Ｖｔｐ３−Ｖｔｐ４）の一定
電圧を、基準電圧Ｖｒｅｆとして得ることができる。従
って、基準電圧Ｖｒｅｆは、電源電圧ＶＳＳが変化して
もそれに依存せずに一定になる。
電圧Ｖｔｐ４との関係は、Ｖｔｐ３＞Ｖｔｐ４のため、
電源電圧ＶＤＤを基準に、しきい値電圧Ｖｔｐ３としき
い値電圧Ｖｔｐ４との差（Ｖｔｐ３−Ｖｔｐ４）の一定
電圧を、基準電圧Ｖｒｅｆとして得ることができる。従
って、基準電圧Ｖｒｅｆは、電源電圧ＶＳＳが変化して
もそれに依存せずに一定になる。
【００５４】なお、電源電圧ＶＤＤ、基準電圧Ｖｒｅ
ｆ、および電源電圧ＶＳＳの関係を図示すると、図５に
示すようになる。
ｆ、および電源電圧ＶＳＳの関係を図示すると、図５に
示すようになる。
【００５５】次に、本発明の基準電圧回路の第３実施形
態の構成について、図６を参照して説明する。
態の構成について、図６を参照して説明する。
【００５６】第３実施形態にかかる基準電圧回路は、図
６に示すように、デプレッション型のＮＭＯＳトランジ
スタＱ５と、エンハンスメント型のＮＭＯＳトランジス
タＱ６とが直列に接続され、この直列回路が電源ライン
１と電源ライン２との間に接続され、ＮＭＯＳトランジ
スタＱ６のしきい値電圧Ｖｔｐ６とＮＭＯＳトランジス
タＱ５のしきい値電圧Ｖｔｐ５との差（Ｖｔｐ６−Ｖｔ
ｐ５）に応じた電圧を基準電圧Ｖｒｅｆとして発生さ
せ、この発生させた基準電圧Ｖｒｅｆを出力端子３から
取り出すようにしたものである。
６に示すように、デプレッション型のＮＭＯＳトランジ
スタＱ５と、エンハンスメント型のＮＭＯＳトランジス
タＱ６とが直列に接続され、この直列回路が電源ライン
１と電源ライン２との間に接続され、ＮＭＯＳトランジ
スタＱ６のしきい値電圧Ｖｔｐ６とＮＭＯＳトランジス
タＱ５のしきい値電圧Ｖｔｐ５との差（Ｖｔｐ６−Ｖｔ
ｐ５）に応じた電圧を基準電圧Ｖｒｅｆとして発生さ
せ、この発生させた基準電圧Ｖｒｅｆを出力端子３から
取り出すようにしたものである。
【００５７】さらに具体的に説明すると、ＮＭＯＳトラ
ンジスタＱ５は、そのドレイン電極が電源ライン１に接
続されるとともに、そのゲート電極とソース電極とが共
通接続され、その共通接続部がＮＭＯＳトランジスタＱ
６のドレイン端子と出力端子３に接続されている。ＮＭ
ＯＳトランジスタＱ６は、そのゲート電極とそのドレイ
ン電極とが共通接続され、その共通接続部が出力端子３
に出力されるとともに、そのソース電極が電源ライン２
に接続されている。
ンジスタＱ５は、そのドレイン電極が電源ライン１に接
続されるとともに、そのゲート電極とソース電極とが共
通接続され、その共通接続部がＮＭＯＳトランジスタＱ
６のドレイン端子と出力端子３に接続されている。ＮＭ
ＯＳトランジスタＱ６は、そのゲート電極とそのドレイ
ン電極とが共通接続され、その共通接続部が出力端子３
に出力されるとともに、そのソース電極が電源ライン２
に接続されている。
【００５８】次に、ＮＭＯＳトランジスタＱ５、Ｑ６の
構造について、図７を参照して説明する。
構造について、図７を参照して説明する。
【００５９】ＮＭＯＳトランジスタＱ５、Ｑ６は、図７
に示すように、Ｎ- 基板４１上にそれぞれ形成されてい
る。より具体的には、Ｎ- 基板４１中にＰ- ウェル４
２、４３がそれぞれ形成され、そのＰ- ウェル４２、４
３内に形成されている。
に示すように、Ｎ- 基板４１上にそれぞれ形成されてい
る。より具体的には、Ｎ- 基板４１中にＰ- ウェル４
２、４３がそれぞれ形成され、そのＰ- ウェル４２、４
３内に形成されている。
【００６０】Ｐ- ウェル４２内には、ＮＭＯＳトランジ
スタＱ５の基板端子４４と接続されるＰ+ 拡散層４５
と、そのソース端子４６と接続されるＮ+ 拡散層４７
と、そのドレイン端子４８と接続されるＮ+ 拡散層４９
とが、それぞれ形成されている。Ｐ- ウェル４２上の所
定位置には、酸化シリコンからなる絶縁膜５０が形成さ
れ、その絶縁膜５０内にはＮＭＯＳトランジスタＱ５の
ゲート電極５１が形成されている。ゲート電極５１は、
Ｎ型不純物を含んだポリシリコンで形成されている。
スタＱ５の基板端子４４と接続されるＰ+ 拡散層４５
と、そのソース端子４６と接続されるＮ+ 拡散層４７
と、そのドレイン端子４８と接続されるＮ+ 拡散層４９
とが、それぞれ形成されている。Ｐ- ウェル４２上の所
定位置には、酸化シリコンからなる絶縁膜５０が形成さ
れ、その絶縁膜５０内にはＮＭＯＳトランジスタＱ５の
ゲート電極５１が形成されている。ゲート電極５１は、
Ｎ型不純物を含んだポリシリコンで形成されている。
【００６１】Ｐ- ウェル４３内には、ＮＭＯＳトランジ
スタＱ６の基板端子５４と接続されるＰ+ 拡散層５５
と、そのソース端子５６と接続されるＮ+ 拡散層５７
と、そのドレイン端子５８と接続されるＮ+ 拡散層５９
とが、それぞれ形成されている。Ｐ- ウェル４３上の所
定位置には、酸化シリコンからなる絶縁膜６０が形成さ
れ、その絶縁膜６０内にはＮＭＯＳトランジスタＱ６の
ゲート電極６１が形成されている。ゲート電極６１は、
Ｐ型不純物を含んだポリシリコンで形成されている。
スタＱ６の基板端子５４と接続されるＰ+ 拡散層５５
と、そのソース端子５６と接続されるＮ+ 拡散層５７
と、そのドレイン端子５８と接続されるＮ+ 拡散層５９
とが、それぞれ形成されている。Ｐ- ウェル４３上の所
定位置には、酸化シリコンからなる絶縁膜６０が形成さ
れ、その絶縁膜６０内にはＮＭＯＳトランジスタＱ６の
ゲート電極６１が形成されている。ゲート電極６１は、
Ｐ型不純物を含んだポリシリコンで形成されている。
【００６２】このような構造からなるＮＭＯＳトランジ
スタＱ５、Ｑ６では、ＰＭＯＳトランジスタＱ５をデプ
レッション型のトランジスタ、ＰＭＯＳトランジスタＱ
６をエンハンスメント型のトランジスタとなるようにし
ており、ＰＭＯＳトランジスタＱ５がデプレッション型
のトランジスタになる理由は、上述のＮＭＯＳトランジ
スタＱ１、Ｑ２の場合と同様である。
スタＱ５、Ｑ６では、ＰＭＯＳトランジスタＱ５をデプ
レッション型のトランジスタ、ＰＭＯＳトランジスタＱ
６をエンハンスメント型のトランジスタとなるようにし
ており、ＰＭＯＳトランジスタＱ５がデプレッション型
のトランジスタになる理由は、上述のＮＭＯＳトランジ
スタＱ１、Ｑ２の場合と同様である。
【００６３】次に、このような構成からなる第３実施形
態にかかる基準電圧回路の動作について、図６を参照し
て説明する。
態にかかる基準電圧回路の動作について、図６を参照し
て説明する。
【００６４】ＮＭＯＳトランジスタＱ５は、デプレッシ
ョン型のトランジスタであるため、ゲート・ソース間の
電圧が零でも電流が流れる。またＮＭＯＳトランジスタ
Ｑ５、Ｑ６は飽和領域で動作する。その理由は、第１実
施形態で説明したＰＭＯＳトランジスタＱ１、Ｑ２の場
合と同様である。従って、ＮＭＯＳトランジスタＱ５の
ドレイン電流Ｉ５は、次の（１４）式となる。
ョン型のトランジスタであるため、ゲート・ソース間の
電圧が零でも電流が流れる。またＮＭＯＳトランジスタ
Ｑ５、Ｑ６は飽和領域で動作する。その理由は、第１実
施形態で説明したＰＭＯＳトランジスタＱ１、Ｑ２の場
合と同様である。従って、ＮＭＯＳトランジスタＱ５の
ドレイン電流Ｉ５は、次の（１４）式となる。
【００６５】 Ｉ５＝β／２（０−Ｖｔｐ５）2 …（１４） また、ＮＭＯＳトランジスタＱ６におけるドレイン電流
Ｉ６は、次の（１５）式となる。
Ｉ６は、次の（１５）式となる。
【００６６】 Ｉ２＝β／２（Ｖｒｅｆ−ＶＳＳ−Ｖｔｐ６）2 …（１５） （１５）式中において、Ｖｒｅｆは基準電圧、ＶＳＳは
電源電圧、Ｖｔｐ６はＮＭＯＳトランジスタＱ６のしき
い値電圧である。
電源電圧、Ｖｔｐ６はＮＭＯＳトランジスタＱ６のしき
い値電圧である。
【００６７】いま、出力端子３に流れ込む電流が零とす
れば、（１４）式と（１５）式とは等しくなり、次の
（１６）式が得られる。
れば、（１４）式と（１５）式とは等しくなり、次の
（１６）式が得られる。
【００６８】 ０−Ｖｔｐ５＝Ｖｒｅｆ−ＶＳＳ−Ｖｔｐ６ …（１６） （１６）式から出力端子３と電源電圧ＶＳＳとの間の電
圧、すなわち基準電圧Ｖｒｅｆは、次の（１７）式のよ
うになる。
圧、すなわち基準電圧Ｖｒｅｆは、次の（１７）式のよ
うになる。
【００６９】 Ｖｒｅｆ＝ＶＳＳ＋（Ｖｔｐ６−Ｖｔｐ５） …（１７） （１７）式において、しきい値電圧Ｖｔｐ６としきい値
電圧Ｖｔｐ５との関係は、Ｖｔｐ６＞Ｖｔｐ５のため、
電源電圧ＶＳＳを基準に、しきい値電圧Ｖｔｐ６としき
い値電圧Ｖｔｐ５との差（Ｖｔｐ６−Ｖｔｐ５）の一定
電圧を、基準電圧Ｖｒｅｆとして得ることができる。従
って、基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが変化して
もそれに依存せずに一定になる。
電圧Ｖｔｐ５との関係は、Ｖｔｐ６＞Ｖｔｐ５のため、
電源電圧ＶＳＳを基準に、しきい値電圧Ｖｔｐ６としき
い値電圧Ｖｔｐ５との差（Ｖｔｐ６−Ｖｔｐ５）の一定
電圧を、基準電圧Ｖｒｅｆとして得ることができる。従
って、基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが変化して
もそれに依存せずに一定になる。
【００７０】次に、本発明の基準電圧回路の第４実施形
態の構成について、図８を参照して説明する。
態の構成について、図８を参照して説明する。
【００７１】この第４実施形態にかかる基準電圧回路
は、図８に示すように、エンハンスメント型のＮＭＯＳ
トランジスタＱ７と、デプレッション型のＮＭＯＳトラ
ンジスタＱ８とを直列に接続させ、この直列回路を電源
ライン１と電源ライン２との間に接続させ、ＰＭＯＳト
ランジスタＱ７のしきい値電圧Ｖｔｐ７とＰＭＯＳトラ
ンジスタＱ８のしきい値電圧Ｖｔｐ８との差（Ｖｔｐ７
−Ｖｔｐ８）に応じた電圧を基準電圧Ｖｒｅｆとして発
生させ、この発生させた基準電圧Ｖｒｅｆを出力端子３
から取り出すようにしたものである。
は、図８に示すように、エンハンスメント型のＮＭＯＳ
トランジスタＱ７と、デプレッション型のＮＭＯＳトラ
ンジスタＱ８とを直列に接続させ、この直列回路を電源
ライン１と電源ライン２との間に接続させ、ＰＭＯＳト
ランジスタＱ７のしきい値電圧Ｖｔｐ７とＰＭＯＳトラ
ンジスタＱ８のしきい値電圧Ｖｔｐ８との差（Ｖｔｐ７
−Ｖｔｐ８）に応じた電圧を基準電圧Ｖｒｅｆとして発
生させ、この発生させた基準電圧Ｖｒｅｆを出力端子３
から取り出すようにしたものである。
【００７２】なお、この第４実施形態にかかる基準電圧
回路は、図６における第３実施形態のＮＭＯＳトランジ
スタＱ５と、ＮＭＯＳトランジスタＱ６とを、逆の位置
に配置させたものに相当する。
回路は、図６における第３実施形態のＮＭＯＳトランジ
スタＱ５と、ＮＭＯＳトランジスタＱ６とを、逆の位置
に配置させたものに相当する。
【００７３】さらに具体的に説明すると、ＮＭＯＳトラ
ンジスタＱ７は、そのゲート電極とドレイン電極とが共
通接続され、その共通接続部が電源ライン１に接続され
るとともに、そのソース電極が出力端子３に接続されて
いる。また、ＮＭＯＳトランジスタＱ８は、そのゲート
電極とそのソース電極とが電源ライン２に接続されると
ともに、そのドレイン電極が出力端子３に接続されてい
る。
ンジスタＱ７は、そのゲート電極とドレイン電極とが共
通接続され、その共通接続部が電源ライン１に接続され
るとともに、そのソース電極が出力端子３に接続されて
いる。また、ＮＭＯＳトランジスタＱ８は、そのゲート
電極とそのソース電極とが電源ライン２に接続されると
ともに、そのドレイン電極が出力端子３に接続されてい
る。
【００７４】ＮＭＯＳトランジスタＱ７の構造は、ＮＭ
ＯＳトランジスタＱ６と同様であり、そのゲート電極は
Ｐ型不純物を含んだポリシリコンで形成されており、そ
の極性がＰ+ となっている。また、ＮＭＯＳトランジス
タＱ８の構造は、ＮＭＯＳトランジスタＱ５と同様であ
り、そのゲート電極はＮ型不純物を含んだポリシリコン
で形成され、Ｎ+ となっている。
ＯＳトランジスタＱ６と同様であり、そのゲート電極は
Ｐ型不純物を含んだポリシリコンで形成されており、そ
の極性がＰ+ となっている。また、ＮＭＯＳトランジス
タＱ８の構造は、ＮＭＯＳトランジスタＱ５と同様であ
り、そのゲート電極はＮ型不純物を含んだポリシリコン
で形成され、Ｎ+ となっている。
【００７５】次に、このような構成からなる第４実施形
態にかかる基準電圧回路の動作について、図８を参照し
て説明する。
態にかかる基準電圧回路の動作について、図８を参照し
て説明する。
【００７６】ＮＭＯＳトランジスタＱ７、Ｑ８もＮＭＯ
ＳトランジスタＱ５、Ｑ６と同様な理由で飽和領域で動
作するため、ＮＭＯＳトランジスタＱ７、Ｑ８のドレイ
ン電流Ｉ７、Ｉ８は、次の（１８）（１９）式のように
なる。
ＳトランジスタＱ５、Ｑ６と同様な理由で飽和領域で動
作するため、ＮＭＯＳトランジスタＱ７、Ｑ８のドレイ
ン電流Ｉ７、Ｉ８は、次の（１８）（１９）式のように
なる。
【００７７】 Ｉ７＝β／２（ＶＤＤ−Ｖｒｅｆ−Ｖｔｐ７）2 …（１８） Ｉ８＝β／２（０−Ｖｔｐ８）2 …（１９） ここで、（１８）式中において、Ｖｒｅｆは基準電圧、
ＶＤＤは電源電圧、Ｖｔｐ７はＮＭＯＳトランジスタＱ
７のしきい値電圧である。また、（１９）式において、
Ｖｔｐ８はＮＭＯＳトランジスタＱ８のしきい値電圧で
ある。
ＶＤＤは電源電圧、Ｖｔｐ７はＮＭＯＳトランジスタＱ
７のしきい値電圧である。また、（１９）式において、
Ｖｔｐ８はＮＭＯＳトランジスタＱ８のしきい値電圧で
ある。
【００７８】いま、出力端子３から流れ出る電流が零と
すれば、（１８）式と（１９）式とは等しくなり、次の
（２０）式が得られる。
すれば、（１８）式と（１９）式とは等しくなり、次の
（２０）式が得られる。
【００７９】 ＶＤＤ−Ｖｒｅｆ−Ｖｔｐ７＝０−Ｖｔｐ８ …（２０） （２０）式から出力端子３と電源電圧ＶＤＤとの間の電
圧、すなわち基準電圧Ｖｒｅｆは、次の（２１）式のよ
うになる。
圧、すなわち基準電圧Ｖｒｅｆは、次の（２１）式のよ
うになる。
【００８０】 Ｖｒｅｆ＝ＶＤＤ−（Ｖｔｐ７−Ｖｔｐ８） …（２１） （２１）式において、しきい値電圧Ｖｔｐ７としきい値
電圧Ｖｔｐ８との関係は、Ｖｔｐ７＞Ｖｔｐ８のため、
電源電圧ＶＤＤを基準に、しきい値電圧Ｖｔｐ７としき
い値電圧Ｖｔｐ８との差（Ｖｔｐ７−Ｖｔｐ８）の一定
電圧を、基準電圧Ｖｒｅｆとして得ることができる。従
って、基準電圧Ｖｒｅｆは、電源電圧ＶＳＳが変化して
もそれに依存せずに一定になる。
電圧Ｖｔｐ８との関係は、Ｖｔｐ７＞Ｖｔｐ８のため、
電源電圧ＶＤＤを基準に、しきい値電圧Ｖｔｐ７としき
い値電圧Ｖｔｐ８との差（Ｖｔｐ７−Ｖｔｐ８）の一定
電圧を、基準電圧Ｖｒｅｆとして得ることができる。従
って、基準電圧Ｖｒｅｆは、電源電圧ＶＳＳが変化して
もそれに依存せずに一定になる。
【００８１】以上説明したように、第１実施形態〜第４
実施形態にかかる各基準電圧回路によれば、簡易な構成
であっても、電源電圧の変動による影響を受けずに所望
の基準電圧を得ることができる。
実施形態にかかる各基準電圧回路によれば、簡易な構成
であっても、電源電圧の変動による影響を受けずに所望
の基準電圧を得ることができる。
【００８２】
【発明の効果】以上説明したように、本発明によれば、
簡易な構成であっても、電源電圧の変動による影響を受
けずに所望の基準電圧を得ることができる基準電圧回路
を実現できる。
簡易な構成であっても、電源電圧の変動による影響を受
けずに所望の基準電圧を得ることができる基準電圧回路
を実現できる。
【図１】本発明の第１実施形態の構成を示す回路図であ
る。
る。
【図２】第１実施形態の物理的な構造例を示す断面図で
ある。
ある。
【図３】第１実施形態における電源電圧と基準電圧との
関係を示す図である。
関係を示す図である。
【図４】本発明の第２実施形態の構成を示す回路図であ
る。
る。
【図５】第２実施形態における電源電圧と基準電圧との
関係を示す図である。
関係を示す図である。
【図６】本発明の第３実施形態の構成を示す回路図であ
る。
る。
【図７】第３実施形態の物理的な構造例を示す断面図で
ある。
ある。
【図８】本発明の第４実施形態の構成を示す回路図であ
る。
る。
Ｑ１、Ｑ４ デプレッション型のＰＭＯＳトランジスタ Ｑ２、Ｑ３ エンハンスメント型のＰＭＯＳトランジス
タ Ｑ５、Ｑ８ デプレッション型のＮＭＯＳトランジスタ Ｑ６、Ｑ７ エンハンスメント型のＮＭＯＳトランジス
タ １、２ 電源ライン ３ 出力端子
タ Ｑ５、Ｑ８ デプレッション型のＮＭＯＳトランジスタ Ｑ６、Ｑ７ エンハンスメント型のＮＭＯＳトランジス
タ １、２ 電源ライン ３ 出力端子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AB08 AC02 BA01 BB06 BB07 BE04 5H420 NA16 NA17 NB02 NB14 NE26 5J090 AA03 AA58 CA04 CA47 CA82 CN04 FA02 FA08 FA10 FA16 FN01 FN06 FN09 HA10 HA14 HA15 HA16 HA27 HN21 HN23 KA11 KA47 MA21 QA02 TA02
Claims (4)
- 【請求項１】 デプレッション型の第１のＰＭＯＳトラ
ンジスタとエンハンスメント型の第２のＰＭＯＳトラン
ジスタとを直列に接続し、 前記第１のＰＭＯＳトランジスタのゲート電極は、Ｐ型
不純物を含んだポリシリコンで形成するとともにそのソ
ース電極と接続し、 前記第２のＰＭＯＳトランジスタのゲート電極は、Ｎ型
不純物を含んだポリシリコンで形成するとともにそのド
レイン電極と接続し、 前記第２のＰＭＯＳトランジスタのしきい値電圧と前記
第１のＰＭＯＳトランジスタのしきい値電圧との差に応
じた電圧を、前記両ＭＯＳトランジスタの共通接続部に
基準電圧として発生するようにしたことを特徴とする基
準電圧回路。 - 【請求項２】 エンハンスメント型の第１のＰＭＯＳト
ランジスタとデプレッション型の第２のＰＭＯＳトラン
ジスタとを直列に接続し、 前記第１のＰＭＯＳトランジスタのゲート電極は、Ｎ型
不純物を含んだポリシリコンで形成するとともにそのド
レイン電極と接続し、 前記第２のＰＭＯＳトランジスタのゲート電極は、Ｐ型
不純物を含んだポリシリコンで形成するとともにそのソ
ース電極と接続し、 前記第１のＰＭＯＳトランジスタのしきい値電圧と前記
第２のＰＭＯＳトランジスタのしきい値電圧との差に応
じた電圧を、前記両ＭＯＳトランジスタの共通接続部に
基準電圧として発生するようにしたことを特徴とする基
準電圧回路。 - 【請求項３】 デプレッション型の第１のＮＭＯＳトラ
ンジスタとエンハンスメント型の第２のＮＭＯＳトラン
ジスタとを直列に接続し、 前記第１のＮＭＯＳトランジスタのゲート電極は、Ｎ型
不純物を含んだポリシリコンで形成するとともにそのソ
ース電極と接続し、 前記第２のＮＭＯＳトランジスタのゲート電極は、Ｐ型
不純物を含んだポリシリコンで形成するとともにそのド
レイン電極と接続し、 前記第２のＮＭＯＳトランジスタのしきい値電圧と前記
第１のＮＭＯＳトランジスタのしきい値電圧との差に応
じた電圧を、前記両ＭＯＳトランジスタの共通接続部に
基準電圧として発生するようにしたことを特徴とする基
準電圧回路。 - 【請求項４】 エンハンスメント型の第１のＮＭＯＳト
ランジスタとデプレッション型の第２のＮＭＯＳトラン
ジスタとを直列に接続し、 前記第１のＮＭＯＳトランジスタのゲート電極は、Ｐ型
不純物を含んだポリシリコンで形成するとともにそのド
レイン電極と接続し、 前記第２のＮＭＯＳトランジスタのゲート電極は、Ｎ型
不純物を含んだポリシリコンで形成するとともにそのソ
ース電極と接続し、 前記第１のＮＭＯＳトランジスタのしきい値電圧と前記
第２のＮＭＯＳトランジスタのしきい値電圧との差に応
じた電圧を、前記両ＭＯＳトランジスタの共通接続部に
基準電圧として発生するようにしたことを特徴とする基
準電圧回路。
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2001
- 2001-10-29 US US10/047,920 patent/US6628161B2/en not_active Expired - Fee Related
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