CN103323763B

CN103323763B - 一种测量阈值电压和饱和漏电流退化电路

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Publication number: CN103323763B
Application number: CN201310253482.7A
Authority: CN
Inventors: 何燕冬; 艾雷; 洪杰; 张钢刚; 张兴
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2013-06-24
Filing date: 2013-06-24
Publication date: 2015-10-14
Anticipated expiration: 2033-06-24
Also published as: CN103323763A

Abstract

本发明涉及集成电路技术领域，特别涉及一种测量阈值电压和饱和漏电流退化电路。该电路包括：PMOS晶体管、NMOS晶体管、负载电容、电压比较器、第一数级反相器链和第二数级反相器链，上述部件组成一个三角波产生电路。本发明提供的测量阈值电压和饱和漏电流退化电路，采用将三角波产生电路与MOS晶体管的阈值电压及饱和漏电流的退化测试结合起来，将器件的特性与电路行为结合起来，可以从外部改变电路的工作条件，并且可以在各种不同的测试条件下，直接简便地测出阈值电压和饱和漏电流的退化情况。

Description

一种测量阈值电压和饱和漏电流退化电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种测量阈值电压和饱和漏电流退化电路。

背景技术

随着集成电路工业不断发展，器件尺寸不断缩小，设计可靠的电路也越趋复杂。芯片的集成度增加，氧化层厚度进入纳米量级，电压不断降低，使得可靠性问题变得越来越突出。氧化层击穿和深亚微米MOS器件特性退化是器件可靠性方面最重要的两个研究问题。两者都对器件的寿命有着决定性的作用。

引起MOS器件特性退化的原因有很多，热载流子注入（hot-carrierinjection，HCI）和负偏压温度不稳定效应（negative bias temperatureinstability，NBTI）均会引起深亚微米PMOS器件界面陷阱和氧化层陷阱数量的增加，从而引起阈值电压的负方向漂移和开态电流I_on的减小，也会影响器件的工作速度。对于深亚微米NMOS器件也有类似效应。

可见HCI和NBTI效应不仅会对器件当前的性能产生影响，更会引起可靠性问题和将来的器件失效。因此，对于器件阈值电压漂移和开态电流I_on减小的测量，乃至进一步的避免和改善，都是目前研究所不得不重点考虑的问题。

对于器件阈值电压漂移和开态电流I_on减小的测量，或者制作单个的晶体管，测量其I-V特性曲线、C-V特性曲线、用DCIV和ChargePumping的方法来表征陷阱浓度，或者制作专门的电路，来测量其阈值电压的漂移量和开态电流I_on的减小量，如反相器、振荡器、电流镜、运算放大器等等。

但是对于上述电路，测量所得到的周期、频率或者电压、电流等，与需要表征的阈值电压、开态电流等，不存在直接的对应关系，往往需要经过较多的推算和分析，不具备直观、简便性。而且，上述电路缺少外部输入控制端，其灵活性较差，为了适应测试仪器而在设计上需要花费较长的时间。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是如何设计一种电路，可以从外部改变电路的工作条件，并且可以在各种不同的测试条件下，直接简便地测出阈值电压和饱和漏电流的退化情况。

（二）技术方案

为解决上述技术问题，本发明一种测量阈值电压和饱和漏电流退化电路，包括：PMOS晶体管、NMOS晶体管、负载电容、电压比较器、第一数级反相器链和第二数级反相器链，上述部件组成一个三角波产生电路。

优选地，所述PMOS晶体管的源端和衬底接电源电压VDD，栅极接输入电平Vg，NMOS晶体管的源端和衬底接地，栅极接第一数级反相器链的输出端，PMOS晶体管的漏端与NMOS晶体管的漏端相连后，连接电容、第二数级反相器链的输入端和电压比较器的同相输入端；

所述电容的另一端接地，电压比较器的反相输入端接输入参考电平Vref，其输出端接第一数级反相器链的输入端。

优选地，NMOS晶体管宽长比大于PMOS晶体管的宽长比，所述电路产生的三角波为锯齿波。

优选地，所述PMOS晶体管始终对电容进行充电，所述电压比较器控制所述NMOS晶体管是否对电容进行放电。

优选地，所述第二数级反相器链连接示波器，用来测试波形的周期。

优选地，NMOS晶体管的源端和衬底接地，栅极接输入电平Vg，PMOS晶体管的源端和衬底接电源电压VDD，栅极接反相器链的输出端，PMOS晶体管的漏端与NMOS晶体管的漏端相连后，连接电容、第二数级反相器链的输入端和电压比较器的同相输入端；

电容的另一端接地，电压比较器的反相输入端接输入参考电平Vref，输出端接第一数级反相器链的输入端。

优选地，PMOS晶体管的宽长比大于MN的宽长比，所述电路产生的三角波为锯齿波。

优选地，所述NMOS晶体管始终对电容进行放电，所述电压比较器控制PMOS晶体管是否对电容进行充电。

优选地，所述第一数级反相器链和第二数级反相器链的尺寸逐级增大以用来驱动大电容负载。

（三）有益效果

本发明提供的测量阈值电压和饱和漏电流退化电路，采用将三角波产生电路与MOS晶体管的阈值电压及饱和漏电流的退化测试结合起来，将器件的特性与电路行为结合起来，可以从外部改变电路的工作条件，并且可以在各种不同的测试条件下，直接简便地测出阈值电压和饱和漏电流的退化情况。

附图说明

图1（a）为本发明P型电路结构图；

图1（b）为本发明n型电路结构图；

图2（a）和2（b）分别为本发明p型电路和n型电路的仿真结果。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

如图1（a）和（b）所示，本发明提供一种新型的测量阈值电压和饱和漏电流退化电路，其中，该测试电路分为N型和P型。

其中，P型测试电路包括：PMOS晶体管MP、NMOS晶体管MN、负载电容C、电压比较器Comparator、第一数级反相器链BUFFER1和第一数级反相器链BUFFER2；上述部件组成一个三角波产生电路。

其中，MP的源端和衬底接电源电压VDD，栅极接输入电平Vg，MN的源端和衬底接地，栅极接反相器链的输出端，MP的漏端与MN的漏端相连后，再连接电容C、BUFFER2和电压比较器的同相输入端，电容C另一端接地，电压比较器的反相输入端接输入参考电平Vref，输出端接反相器链BUFFER1的输入端。晶体管MP作为电容C的充电回路，晶体管MN作为电容C的放电回路，其中MN的宽长比远远大于MP的宽长比。BUFFER2输出端接示波器以观察波形。BUFFER1和BUFFER2的尺寸逐级增大以用来驱动大电容负载。

其中，N型测试电路包括：PMOS晶体管MP、NMOS晶体管MN、负载电容C、电压比较器Comparator、第一数级反相器链BUFFER1和第一数级反相器链BUFFER2；上述部件组成一个三角波产生电路。

其中，MN的源端和衬底接地，栅极接输入电平Vg，PMOS晶体管的源端和衬底接电源电压VDD，栅极接反相器链的输出端，MP的漏端与MN的漏端相连后，连接电容C、第二数级反相器链BUFFER2的输入端和电压比较器的同相输入端；电容的另一端接地，电压比较器的反相输入端接输入参考电平Vref，输出端接第一数级反相器链的输入端。MP的宽长比大于MN的宽长比，所述电路产生的三角波为锯齿波。

其中，NMOS晶体管始终对电容进行放电，所述电压比较器控制PMOS晶体管是否对电容进行充电。第二数级反相器链BUFFER2连接示波器，用来测试波形的周期。

工作原理：设MN初始时刻是关断的。在Vg的控制下，电源电压通过MP为电容C缓慢充电，当电容C的电压值达到参考电平Vref时，电压比较器输出高电平，经反相器链BUFFER延迟后，到达MN的栅极并使MN打开，由于MN的尺寸较MP大的多，故而电容C通过MN迅速放电，电容C的电压值迅速下降，使电压比较器输出低电平，经反相器链BUFFER1延迟后，到达MN的栅极并使MN关断，此时电路又回归初始状态，不断循环。

该测试电路利用MN对电容C放电的时间远远小于MP对电容C充电的时间得到一个下降时间可忽略不计的周期性锯齿波，而该锯齿波波的充电时间取决于电容C的值和晶体管MP的充电能力，即饱和漏电流。在电容C为常数的情况下，则只与晶体管MP的充电能力有关。因此，只需测量所得到的锯齿波的周期，即可得知晶体管MP的饱和漏电流的退化情况。由还可以进一步得出晶体管MP的阈值电压退化情况。

本发明的实例以65nm工艺下的器件为例来说明。

如附图1（a）所示，在晶体管MP的栅极施加Vg的直流电压，使MP处于饱和区，对电容C进行充电，假定晶体管MN初始时刻是关断的。在比较器Comparator的反向输入端施加Vref的直流电压，作为一个电平参考。当电容C上的电压到达Vref时，电压比较器就会输出高电平，经反相器链的延迟后，到达MN的栅极。此时，电容C上的电压有一定过冲，同时MN开启，对电容C迅速放电。当电容C上的电压低于Vref时，电压比较器就会输出低电平，经反相器链的延迟后，到达MN的栅极，使MN关断。由于MN的宽长比远远大于MP的宽长比，在MN关断之前，电容C上的电平已经下降至地电位。在65nm工艺下，电源电压选为1.2V，考虑到该工艺下PMOS管的阈值电压通常在0.4V左右，Vg上限为0.8V，其下限可低至0V。对于Vref，为使晶体管MP处于饱和区，其上限为Vg+0.4V，下限为0V。虽然Vref的选择还要综合考虑电压比较器的直流工作点，小信号电压增益等条件的限制。但是，Vg和Vref仍有很大的可选择范围。一般的，可选Vg为0.7V，Vref为0.8V。此时，电容C上的电平变化范围为0～0.8V，晶体管MP一直处于饱和区。

若忽略过冲电压，则三角波充电时间放电时间其中C为电容的电容值，U为Vref，I_pon为MP的饱和漏电流，I_non为MN的饱和漏电流。实际上，由于存在一定的过冲电压，三角波的充电时间略高于上述计算结果。但是该过冲电压是任何电路都不可避免的，我们应该通过调整电路的参数使其为一个小量，约20mV左右。

在I_non>>I_pon（即Wn>>Wp）时，放电时间→0，此时，三角波可近似看做锯齿波。只要测量得到该锯齿波的周期，便可以得到MP的饱和漏电流的值。

下面以该电路为例给出仿真结果及分析，见附图2（a）和图2（b）。

仿真结果显示，通过调整各个器件的尺寸、合理使用反相器链的级数，可以很好的控制过冲电压。该例中的锯齿波过冲电压约20mV，周期约为157ns。对PMOS晶体管施加应力后，PMOS晶体管的饱和漏电流会下降，对电容C的充电时间会加长，因而锯齿波的周期会增大。只要观察锯齿波的周期，就可以实时监测PMOS晶体管的饱和漏电流退化情况。

本发明的结构将三角波产生电路与MOS晶体管的阈值电压及饱和漏电流的退化测试结合起来，将器件的特性与电路行为结合起来。

其次，通过合理调整各个MOS晶体管的尺寸，将三角波产生电路转换为锯齿波产生电路。只需测量所产生的锯齿波的周期，便可以得知饱和漏电流的退化情况，测量十分方便。

另外，由于该测试结构有两个可控输入端，可以对锯齿波的周期做出人为调整，以适应不同的测试条件。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims

1.一种测量阈值电压和饱和漏电流退化电路，其特征在于，包括：PMOS晶体管、NMOS晶体管、负载电容、电压比较器、第一数级反相器链和第二数级反相器链，上述部件组成一个三角波产生电路；所述PMOS晶体管的源端和衬底接电源电压VDD，栅极接输入电平Vg，NMOS晶体管的源端和衬底接地，栅极接第一数级反相器链的输出端，PMOS晶体管的漏端与NMOS晶体管的漏端相连后，连接电容、第二数级反相器链的输入端和电压比较器的同相输入端；

2.如权利要求1所述的电路，其特征在于，NMOS晶体管宽长比大于PMOS晶体管的宽长比，所述电路产生的三角波为锯齿波。

3.如权利要求1所述的电路，其特征在于，所述PMOS晶体管始终对电容进行充电，所述电压比较器控制所述NMOS晶体管是否对电容进行放电。

4.如权利要求1所述的电路，其特征在于，所述第二数级反相器链连接示波器，用来测试波形的周期。

5.如权利要求1所述的电路，其特征在于，所述第一数级反相器链和第二数级反相器链的尺寸逐级增大以用来驱动大电容负载。

6.一种测量阈值电压和饱和漏电流退化电路，其特征在于，包括：PMOS晶体管、NMOS晶体管、负载电容、电压比较器、第一数级反相器链和第二数级反相器链，上述部件组成一个三角波产生电路；所述NMOS晶体管的源端和衬底接地，栅极接输入电平Vg，PMOS晶体管的源端和衬底接电源电压VDD，栅极接第一数级反相器链的输出端，PMOS晶体管的漏端与NMOS晶体管的漏端相连后，连接电容、第二数级反相器链的输入端和电压比较器的同相输入端；

7.如权利要求6所述的电路，其特征在于，PMOS晶体管的宽长比大于NMOS晶体管的宽长比，所述电路产生的三角波为锯齿波。

8.如权利要求6所述的电路，其特征在于，所述NMOS晶体管始终对电容进行放电，所述电压比较器控制PMOS晶体管是否对电容进行充电。

9.如权利要求6所述的电路，其特征在于，所述第二数级反相器链连接示波器，用来测试波形的周期。

10.如权利要求6所述的电路，其特征在于，所述第一数级反相器链和第二数级反相器链的尺寸逐级增大以用来驱动大电容负载。