KR20210127207A

KR20210127207A - 정전 검출 회로

Info

Publication number: KR20210127207A
Application number: KR1020217029269A
Authority: KR
Inventors: 토비 바오
Original assignee: 엑스티엑스 테크놀로지 인크.
Priority date: 2019-12-30
Filing date: 2020-11-11
Publication date: 2021-10-21
Also published as: WO2021135661A1; KR102628843B1; LT3879278T; CN111141948A; US11703526B2; EP3879278A1; CN111141948B; EP3879278A4; EP3879278B1; US20220308098A1

Abstract

정전 검출 회로는, 제1 PMOS 튜브(mp1), 제2 PMOS 튜브(mp2), 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3), 리셋 트랜지스터(mn1)를 포함하고; 제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 크며; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 크다. 본 발명의 정전 검출 회로는 설계가 새롭고, 실용성이 강하다.

Description

정전 검출 회로

본 발명은 정전 검출 기술 분야에 관한 것으로, 특히, 정전 검출 회로에 관한 것이다.

정전 검출 회로는 회로 내부에 광범위하게 집적되어 집적 회로의 정상적인 리셋을 보장한다. 도 1은 종래의 정전 검출 회로의 회로도로서, 도 1에 도시된 바와 같이, 상기 정전 검출 회로는 저항기 R1 및 저항기 R2로 구성된 분압 회로를 이용하고, 비교기 CMP1은 전원 전압 및 칩 내부의 안정적인 전압원 vref을 샘플링하여 비교하며, 샘플링 전원 전압이 전압원 vref보다 낮을 경우, 리셋 신호를 생성하고, 칩 디지털 및 아날로그 회로를 리셋한다. 상기 정전 검출 회로는 비교적 큰 정태 전류가 존재하여 전력 소비가 낮은 집적 회로의 사용에 적합하지 않다.

본 발명은 상기 기술적 과제에 대한 정전 검출 회로를 제공한다.

본 발명에서 제공하는 기술적 해결수단은 하기와 같다.

본 발명은 정전 검출 회로를 제공하는바, 제1 PMOS 튜브, 제2 PMOS 튜브, 제1 NMOS 튜브, 제2 NMOS 튜브, 리셋 트랜지스터를 포함하되;

제1 PMOS 튜브의 소스 전극은 전력 공급 전원단에 연결되고, 제1 PMOS 튜브의 게이트 전극은 제2 PMOS 튜브의 드레인 전극에 연결되며, 제1 PMOS 튜브의 드레인 전극은 제1 NMOS 튜브의 드레인 전극에 연결되고; 제2 PMOS 튜브의 소스 전극은 전력 공급 전원단에 연결되고, 제2 PMOS 튜브의 게이트 전극은 제1 PMOS 튜브의 드레인 전극에 연결되며, 제2 PMOS 튜브의 드레인 전극은 제2 NMOS 튜브의 드레인 전극에 연결되고; 제1 NMOS 튜브의 게이트 전극은 제2 NMOS 튜브의 드레인 전극에 연결되고; 제1 NMOS 튜브의 소스 전극은 접지되고; 제2 NMOS 튜브의 게이트 전극은 제1 NMOS 튜브의 드레인 전극에 연결되며, 제2 NMOS 튜브의 소스 전극은 접지되고;

제1 PMOS 튜브 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브 드레인 전극의 PN 접합 면적보다 크고; 제2 NMOS 튜브 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브 드레인 전극의 PN 접합 면적보다 크며;

리셋 트랜지스터의 전류 전극은 제1 PMOS 튜브의 드레인 전극과 전기적으로 연결되어 리셋 전기 신호를 출력한다.

본 발명의 상기 정전 검출 회로에서, 리셋 트랜지스터는 제3 NMOS 튜브를 사용하고, 제3 NMOS 튜브의 드레인 전극은 제1 PMOS 튜브의 드레인 전극과 전기적으로 연결되며, 제3 NMOS 튜브의 소스 전극은 접지된다.

본 발명의 상기 정전 검출 회로에서, 제1 PMOS 튜브의 드레인 전극과 전기적으로 연결되고, 제1 PMOS 튜브의 드레인 전극의 레벨을 검출하기 위한 제1 레벨 검출 모듈을 더 포함한다.

본 발명의 상기 정전 검출 회로에서, 제2 PMOS 튜브의 드레인 전극과 전기적으로 연결되고, 제2 PMOS 튜브의 드레인 전극의 레벨을 검출하기 위한 제2 레벨 검출 모듈을 더 포함한다.

본 발명의 정전 검출 회로는 종래의 정전 검출 회로와 다르게, 전원 샘플링 회로 및 비교기의 작동 전류를 시시각각 유지할 필요가 없고, 리셋 상태를 트리거한 후에만 다른 높은 전력 소비의 전원 검출 회로를 열며, 전원 가동이 완료된 후 전력 소비가 높은 전원 검출 회로를 닫고, 정상적인 작동 전압 조건 하에서 거의 그 어떤 전류도 소모하지 않으며, 전력 소모가 낮은 집적 회로의 응용 장소에 적합하다. 본 발명의 정전 검출 회로는 설계가 새롭고, 실용성이 강하다.

이하 도면 및 실시예를 결부하여 본 발명을 더욱 상세하게 설명하도록 하며, 도면에서,
도 1은 종래의 정전 검출 회로의 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 정전 검출 회로의 회로도이다.

본 발명이 해결하고자 하는 기술적 과제는 하기와 같은바, 종래의 정전 검출 회로는 통상적으로 저항기 R1 및 저항기 R2로 구성된 분압 회로를 이용하고, 전원 전압 및 칩 내부의 안정적인 전압원 vref을 샘플링하여 비교하며, 샘플링 전원 전압이 전압원 vref보다 낮을 경우, 리셋 신호를 생성하고, 칩 디지털 및 아날로그 회로를 리셋한다. 상기 정전 검출 회로는 비교적 큰 정태 전류가 존재하여 전력 소비가 낮은 집적 회로의 사용에 적합하지 않다. 본 발명이 상기 기술적 과제에 대하여 제안하는 기술적 사상은 정전 검출 회로를 제공하는 것인바, 복수의 트랜지스터의 리크 전류의 특성을 통해, 시스템 리셋의 검출 동작을 구현하여, 정상적인 작동 전압 조건 하에서 거의 그 어떤 전류도 소모하지 않는다.

본 발명의 기술 목적, 기술적 해결수단 및 기술적 효과를 더욱 분명하게 하여 당업자가 본 발명을 이해 및 실시하도록 하기 위해, 이하, 도면 및 구체적인 실시예를 결부하여 본 발명을 상세하게 설명하도록 한다.

도 2는 본 발명의 바람직한 실시예에 따른 정전 검출 회로의 회로도이다. 도 2에 도시된 바와 같이, 상기 정전 검출 회로, 제1 PMOS 튜브(mp1), 제2 PMOS 튜브(mp2), 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3), 리셋 트랜지스터(mn1)를 포함하되;

제1 PMOS 튜브(mp1)의 소스 전극은 전력 공급 전원단(VCC)에 연결되고, 제1 PMOS 튜브(mp1)의 게이트 전극은 제2 PMOS 튜브(mp2)의 드레인 전극에 연결되며, 제1 PMOS 튜브(mp1)의 드레인 전극은 제1 NMOS 튜브(mn2)의 드레인 전극에 연결되고; 제2 PMOS 튜브(mp2)의 소스 전극은 전력 공급 전원단(VCC)에 연결되고, 제2 PMOS 튜브(mp2)의 게이트 전극은 제1 PMOS 튜브(mp1)의 드레인 전극에 연결되며, 제2 PMOS 튜브(mp2)의 드레인 전극은 제2 NMOS 튜브(mn3)의 드레인 전극에 연결되고; 제1 NMOS 튜브(mn2)의 게이트 전극은 제2 NMOS 튜브(mn3)의 드레인 전극에 연결되고; 제1 NMOS 튜브(mn2)의 소스 전극은 접지되고;

제2 NMOS 튜브(mn3)의 게이트 전극은 제1 NMOS 튜브(mn2)의 드레인 전극에 연결되고, 제2 NMOS 튜브(mn3)의 소스 전극은 접지되며;

제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 크고; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 크며;

리셋 트랜지스터(mn1)의 전류 전극은 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되어 리셋 전기 신호를 출력한다.

상기 기술적 해결수단에서, 도 2에 도시된 바와 같이, 리셋 트랜지스터(mn1)가 리셋 전기 신호를 송출한 후, 노드 n0은 로우 레벨이고, 노드 n1은 하이 레벨이며, 전력 공급 전원단(VCC)의 전압이 정상적인 작동 전압에서 제2 PMOS 튜브(mp2) 및 제1 PMOS 튜브(mp1)의 한계 값보다 작은 전압으로 감소된 후, 제2 PMOS 튜브(mp2) 및 제2 NMOS 튜브(mn3)는 닫히며; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 더 크고, 제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 더 크며, 트랜지스터 리크 전류 크기는 PN 접합 면적과 정비례를 이루어, 노드 n0 레벨이 최종적으로 노드 n1 레벨보다 높은 것을 초래하여; 전력 공급 전원단(VCC)의 전압이 제2 PMOS 튜브(mp2) 및 제1 PMOS 튜브(mp1) 및 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3)의 한계 값보다 높은 전압으로 다시 상승할 경우, 노드 n1은 로우 레벨로 유지되고, 노드 n0은 하이 레벨로 유지되며, 시스템은 리셋 상태이다. 다른 실시예에서, 이때 다른 전원 검출 회로를 통해 전원 전압을 검출하여, 정전 검출의 동작을 추가로 진행한다.

구체적으로, 본 실시예에서, 리셋 트랜지스터(mn1)는 제어 전극 및 두 개의 전류 전극을 구비하고; 리셋 트랜지스터(mn1)의 제어 전극의 레벨을 조절하는 것을 통해, 리셋 트랜지스터(mn1)의 전류 전극을 통해 리셋 전기 신호를 송출하는 목적을 구현한다. 바람직하게, 리셋 트랜지스터(mn1)는 제3 NMOS 튜브를 사용하고, 제3 NMOS 튜브의 드레인 전극은 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되며, 제3 NMOS 튜브의 소스 전극은 접지된다. NMOS 튜브를 사용하여, 시스템의 전력 소모를 감소시킬 수 있다. 이해할 수 있는바, 다른 실시예에서, 리셋 트랜지스터(mn1)는 PMOS 튜브를 사용할 수도 있다.

부가적으로, 정전 검출 회로는 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되고, 제1 PMOS 튜브(mp1)의 드레인 전극의 레벨을 검출하기 위한 제1 레벨 검출 모듈(10)을 더 포함한다. 이로써, 제1 레벨 검출 모듈(10)만으로 노드 n0의 레벨을 검출할 수 있다.

정전 검출 회로는 제2 PMOS 튜브(mp2)의 드레인 전극과 전기적으로 연결되고, 제2 PMOS 튜브(mp2)의 드레인 전극의 레벨을 검출하기 위한 제2 레벨 검출 모듈(20)을 더 포함한다. 이로써, 제2 레벨 검출 모듈(20)만으로 노드 n1의 레벨을 검출할 수 있다.

제1 레벨 검출 모듈(10), 제2 레벨 검출 모듈(20)은 칩, 트랜지스터 또는 복잡 회로 등일 수 있고, 상이한 전자 소자일 수 있으며, 집적된 동일한 전자 소자일 수도 있다.

본 발명에서 제공하는 정전 검출 회로는, 저항기 및 비교기 등 전력 소모 회로를 샘플링하지 않았기에, 전력 소모가 극히 작고 구체적인 작업 원리는 하기와 같다.

1) 리셋 트랜지스터(mn1) 게이트 전극의 전압, 즉, 노드 n2의 전압을 조절하고, 리셋 트랜지스터(mn1)를 도통하여, 시스템 리셋을 구현하며, 노드 n0은 로우 레벨, n1은 하이 레벨이고;

2) 전력 공급 전원단(VCC)의 전압이 정상적인 작동 전압에서 제2 PMOS 튜브(mp2) 및 제1 PMOS 튜브(mp1)의 한계 값보다 낮은 전압으로 감소된 후, 제2 PMOS 튜브(mp2) 및 제2 NMOS 튜브(mn3)는 동시에 닫히고; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 더 크고, 제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 더 작으며, 트랜지스터 리크 전류 크기는 PN 접합 면적과 정비례를 이루어, 노드 n0 레벨이 최종적으로 노드 n1 레벨보다 높은 것을 초래하고;

3) 전력 공급 전원단(VCC)의 전압이 제2 PMOS 튜브(mp2) 및 제1 PMOS 튜브(mp1) 및 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3)의 한계 값보다 높은 전압으로 다시 상승할 경우, 노드 n1은 로우 레벨로 유지되고, 노드 n0은 하이 레벨로 유지되며, 시스템은 리셋 상태이다. 이때 다른 전력 소비가 높은 전원 검출 회로를 열 수 있고, 전원이 정상적인 작동 수준으로 회복된 후, 전력 소비가 높은 전원 검출 회로를 닫으며, 리셋 트랜지스터(mn1)를 통해 노드 n0를 다시 로우 레벨로 풀링하고, 노드 n1은 상응하게 하이 레벨로 변함으로써, 시스템 리셋의 과정을 완료한다.

상기와 같이 도면을 결부하여 본 발명의 실시예를 서술하였으나, 본 발명은 상기 구체적인 실시형태에 제한되지 않고, 상기 구체적인 실시형태는 단지 예시적인 것으로, 한정적이 아니며, 당업자는 본 발명의 개시하에, 본 발명의 취지 및 특허청구범위의 범위를 벗어나지 않는 상황에서 여러 가지 형식을 도출할 수 있으며 이는 모두 본 발명의 보호 범위 내에 속한다.

Claims

정전 검출 회로로서,
제1 PMOS 튜브(mp1), 제2 PMOS 튜브(mp2), 제1 NMOS 튜브(mn2), 제2 NMOS 튜브(mn3), 리셋 트랜지스터(mn1)를 포함하되;
제1 PMOS 튜브(mp1)의 소스 전극은 전력 공급 전원단(VCC)에 연결되고, 제1 PMOS 튜브(mp1)의 게이트 전극은 제2 PMOS 튜브(mp2)의 드레인 전극에 연결되며, 제1 PMOS 튜브(mp1)의 드레인 전극은 제1 NMOS 튜브(mn2)의 드레인 전극에 연결되고; 제2 PMOS 튜브(mp2)의 소스 전극은 전력 공급 전원단(VCC)에 연결되고, 제2 PMOS 튜브(mp2)의 게이트 전극은 제1 PMOS 튜브(mp1)의 드레인 전극에 연결되며, 제2 PMOS 튜브(mp2)의 드레인 전극은 제2 NMOS 튜브(mn3)의 드레인 전극에 연결되고; 제1 NMOS 튜브(mn2)의 게이트 전극은 제2 NMOS 튜브(mn3)의 드레인 전극에 연결되고; 제1 NMOS 튜브(mn2)의 소스 전극은 접지되고; 제2 NMOS 튜브(mn3)의 게이트 전극은 제1 NMOS 튜브(mn2)의 드레인 전극에 연결되고, 제2 NMOS 튜브(mn3)의 소스 전극은 접지되며;
제1 PMOS 튜브(mp1) 드레인 전극의 PN 접합 면적은 제1 NMOS 튜브(mn2) 드레인 전극의 PN 접합 면적보다 크고; 제2 NMOS 튜브(mn3) 드레인 전극의 PN 접합 면적은 제2 PMOS 튜브(mp2) 드레인 전극의 PN 접합 면적보다 크며; 리셋 트랜지스터(mn1)의 전류 전극은 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되어 리셋 전기 신호를 출력하는 것을 특징으로 하는, 정전 검출 회로.
제1항에 있어서,
리셋 트랜지스터(mn1)는 제3 NMOS 튜브를 사용하고, 제3 NMOS 튜브의 드레인 전극은 제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되며, 제3 NMOS 튜브의 소스 전극은 접지되는 것을 특징으로 하는, 정전 검출 회로.
제1항에 있어서,
제1 PMOS 튜브(mp1)의 드레인 전극과 전기적으로 연결되고, 제1 PMOS 튜브(mp1)의 드레인 전극의 레벨을 검출하기 위한 제1 레벨 검출 모듈(10)을 더 포함하는 것을 특징으로 하는, 정전 검출 회로.
제1항에 있어서,
제2 PMOS 튜브(mp2)의 드레인 전극과 전기적으로 연결되고, 제2 PMOS 튜브(mp2)의 드레인 전극의 레벨을 검출하기 위한 제2 레벨 검출 모듈(20)을 더 포함하는 것을 특징으로 하는, 정전 검출 회로.