CN106505980B

CN106505980B - 电压探测电路以及上电复位电路

Info

Publication number: CN106505980B
Application number: CN201510564040.3A
Authority: CN
Inventors: 李炳云; 杨嘉栋
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2015-09-07
Filing date: 2015-09-07
Publication date: 2019-04-19
Anticipated expiration: 2035-09-07
Also published as: CN106505980A

Abstract

本发明提供一种电压探测电路以及上电复位电路，电压探测电路包括第一PMOS晶体管，第一PMOS晶体管的栅极连接第一节点，源极连接电源线，漏极连接第二节点；第一NMOS晶体管，第一NMOS晶体管的栅极连接参考电压，源极接地，漏极连接第二节点；第二PMOS晶体管，第二PMOS晶体管的栅极和源极连接电源线，漏极连接第一节点；第二NMOS晶体管，第二NMOS晶体管的栅极连接第三节点，源极接地，漏极连接第一节点；第三PMOS晶体管，第三PMOS晶体管的栅极和漏极连接第三节点，源极连接电源线；以及输出端，连接第二节点。通过该电压探测电路，在电源线电压较低时，使得第二节点的电压稳定在一定范围内，从而将glitch现象过滤掉，避免对上电复位电路的输出的影响，提高器件的稳定性。

Description

电压探测电路以及上电复位电路

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种电压探测电路以及上电复位电路。

背景技术

随着CMOS集成电路(CMOS-IC)的发展，片上集成系统(SoC)的集成度越来越高，功能越来越复杂，模拟系统和数字系统通常集成在同一块芯片上，并且采用统一的电源供电。当电源上电的时候，需要一个复位信号来初始化数字电路中的存储单元(如数字寄存器，以及模拟电路中积分器件等等)，以确保整个芯片进入正常的工作状态。此外，芯片工作过程中电源线电压过低时，也需要该复位信号来防止芯片工作在不正常状态。因此上电复位电路(Power on Reset，POR)是SoC中不可缺少的组成部分。当电源线电压在逐渐上升的过程中，当电源线电压高于一个第一特征电压V_td时，POR电路会输出逻辑“1”信号，使得电源线电压上电的过程中，初始化数字电路中的存储单元，当电源线电压在逐渐下降的过程中，电源线电压低于另外的一第二特定电压V_tdr，POR电路会输出逻辑“0”信号。第一特征电压V_td和第二特定电压V_tdr之间的电压差为V_hys，与常规的电压检测电路相比，POR电路不需要外接参考电压。POR电路的电源线电压即是维持该电路工作的电源电压，也是被检测的电压。

POR电路中检测电源线电压是否达到第一特征电压V_td的检测电路参考图1所示，电源线电压VDD上升时，晶体管MP1开启，MP1的漏极电压V1随电源线电压VDD变化，晶体管MN1的栅极连接POR电路内部产生的参考电压Vref，当电源线电压VDD上升到V_td附近时，晶体管MP1的栅极电压VDD、晶体管MN1的栅极电压Vref以及电压V1之间成一比例关系，使得电源电压VDD在Vtd附近时，电压V1产生跳变。POR电路的输出随着电压V1的跳变而变化，从而POR电路的输出电压随电源线电压VDD的上电过程变化。POR电路的输出电压与电源线电压VDD变化的波形图参考图2所示，其中，横坐标为电源线电压VDD，纵坐标为POR电路的输出电压，图2中可以看出，POR电路会在电源线电压VDD很低的情况下，POR电路的输出端会出现不正确的逻辑状态，称之为glitch现象，这种现象会影响芯片测试时的良率。

在电源线电压VDD很低时，由于晶体管MP1不能完全关闭、使得晶体管MP1在关断时会有微小的漏电，漏电产生的电荷被储存在检测V_td的电路的输入端，或者芯片在测试时初始状态本身带有电荷，造成了电源线电压VDD上电的过程中的glitch现象。

发明内容

本发明的目的在于，提供一种电压探测电路以及上电复位电路，解决现有技术中POR电路输出中的glitch现象。

为解决上述技术问题，本发明提供一种电压探测电路，包括：

第一PMOS晶体管，所述第一PMOS晶体管的栅极连接第一节点，源极连接电源线，漏极连接第二节点；

第一NMOS晶体管，所述第一NMOS晶体管的栅极连接一参考电压，源极接地，漏极连接所述第二节点；

第二PMOS晶体管，所述第二PMOS晶体管的栅极和源极连接所述电源线，漏极连接所述第一节点；

第二NMOS晶体管，所述第二NMOS晶体管的栅极连接第三节点，源极接地，漏极连接所述第一节点；

第三PMOS晶体管，所述第三PMOS晶体管的栅极和漏极连接所述第三节点，源极连接所述电源线；以及

输出端，所述输出端连接所述第二节点。

可选的，所述电源线的电压的变化范围为0V～3.3V。

可选的，所述电源线的电压上升的过程中，所述参考电压先迅速上升，后缓慢上升。

可选的，当所述电源线的电压为上升到第一特征电压时，所述第二节点处的电压产生跳变。

可选的，所述第三节点与地端之间连接一电阻。

可选的，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管的衬底接所述电源线。

可选的，所述第一NMOS晶体管、所述第二NMOS晶体管的衬底接地。

相应的，本发明还提供一种上电复位电路，包括电压探测电路、参考电压产生电路、整形电路以及驱动输出电路，所述参考电压产生电路的输出端分别连接所述电压探测电路以及所述整形电路的输入端、所述电压探测电路的输出端连接所述整形电路的输入端，所述整形电路的输出端连接所述驱动输出电路，所述电压探测电路采用上述的电压探测电路。

可选的，所述参考电压产生电路输出的电压作为所述电压探测电路中的所述参考电压。

可选的，所述上电复位电路还包括静电保护电路和延迟电路，所述静电保护电路和所述延迟电路依次连接在所述整形电路和所述驱动输出电路之间。

本发明提供的电压探测电路以及上电复位电路，在电源线电压上电的过程中，在电源线电压上升到第一特征电压附近时，第二PMOS晶体管和第二NMOS晶体管均关断，使得第一节点的电压保持在一定范围内，从而第一PMOS晶体管和第一NMOS晶体管的栅极电压均保持稳定，使得第二节点的输出电压保持在一个范围之内，因此，在电源线电压上电过程中，可以将glitch现象过滤掉，提高上电复位电路的稳定性，提高器件的性能。

附图说明

图1为现有技术中的探测第一特征电压V_td的电路示意图；

图2为现有技术中的POR电路输出电压的波形图；

图3为本发明一实施例中的电压探测电路的示意图；

图4为本发明一实施例中电源线电压、参考电压、电压探测电路输出端电压之间的波形关系图；

图5为本发明一实施例中上电复位电路的结构示意图；

图6为本发明一实施例中上电复位电路中的输出电压与电源线电压的波形关系图。

具体实施方式

下面将结合示意图对本发明的电压探测电路以及上电复位电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

本发明的核心思想在于，在电源线电压上电的过程中，电源线电压开始上升，第三PMOS晶体管开启，第三节点电压开始上升，第二NMOS晶体管的栅极随电源线电压化开始上升使得第二NMOS晶体管开启，第一节点电压下降，第一PMOS晶体管开启，第二节点输出随电源线电压变化。随着电源线电压继续上升并上升至第一特征电压附近，第三PMOS晶体管趋向于截至，第三节点的电压开始下降，第二NMOS晶体管关断。由于第二PMOS晶体管同样处于关断，使得第一节点的电压保持不变，第一PMOS晶体管相当于一个固定电阻。由于第一NMOS晶体管的栅极电压保持稳定，使得第二节点的输出在一个稳定范围内。经过本发明的电压探测电路，在第一特征电压附近，第一节点的电压保持在一定范围内，使得第二节点的输出电压保持在一个范围之内，从而在电源线电压上电过程中，输出电压可以将glitch现象过滤掉，提高上电复位电路的稳定性，提高器件的性能。

以下结合图3、图4对本发明一实施例中的电压探测电路进行具体说明。

参考图3所示，电压探测电路包括：

第一PMOS晶体管P1，所述第一PMOS晶体管P1的栅极连接第一节点A，源极连接电源线VDD，漏极连接第二节点B，衬底连接所述电源线VDD；

第一NMOS晶体管N1，所述第一NMOS晶体管N1的栅极连接参考电压Vref，源极接地，漏极连接所述第二节点B，衬底接地；

第二PMOS晶体管P2，所述第二PMOS晶体管P2的栅极连接所述电源线VDD，源极连接所述电源线VDD，漏极连接所述第一节点A，衬底连接所述电源线VDD；

第二NMOS晶体管N2，所述第二NMOS晶体管N2的栅极连接所述第三节点C，源极接地，漏极连接所述第一节点A，衬底接地，所述第三节点连接一电阻，电阻的另一端接地端；

第三PMOS晶体管P3，所述第三PMOS晶体管P3的栅极连接所述第三节点C，源极连接所述电源线VDD，漏极连接所述第三节点C，衬底连接所述电源线VDD；

输出端OUT，电压探测电路的所述输出端OUT连接所述第二节点B。

本发明的电压探测电路中，通过维持第一节点A和参考电压Vref稳定在一个范围之内，根据第一PMOS晶体管P1的栅极电压和第一NMOS晶体管N1的栅极电压与漏极电压之间的关系，第二节点B的电压稳定，从而输出端OUT的电压VOU稳定在一范围内，不会出现glitch现象。

本实施例中的电压探测电路中的电源线的电压VDD、输出端OUT的电压VOUT和参考电压Vref之间的波形关系参考图4中所示，图4表示了随电源线电压VDD的上升的过程中输出电压VOUT和参考电压Vref的变化，本实施例中电源线的电压VDD的变化范围可以从0V～3.3V，电压探测电路的工作原理为：

在电源线的电压VDD上电的过程中，电源线的电压VDD开始上升，第三PMOS晶体管P3开启，第三节点C电压开始上升，第二NMOS晶体管N2的栅极随电源线的电压VDD开始上升，使得第二NMOS晶体管N2开启，从而第一节点A的电压下降，第一PMOS晶体管P1开启，连接所述第二节点B的输出端OUT的电压VOUT随电源线电压VDD同时变化；

随着电源线的电压VDD继续上升，第三PMOS晶体管P3趋向于截至，第三节点C的电压开始下降，第二NMOS晶体管N2的栅极电压逐渐下降至关断。在电源线电压VDD上升过程中，第二PMOS晶体管P2的栅极一直为高电位从而使得第二PMOS晶体管一直处于关断，因而第一节点A的电压保持不变，第一PMOS晶体管P2相当于一个固定电阻；

继续参考图4，随着电源线电压VDD的上升，参考电压Vref先迅速上升，接着缓慢上升，并上升到基本维持在一个稳定的范围内，使得第一NMOS晶体管N1的栅极的电压保持稳定，从而第一PMOS晶体管P1的栅极电压以及第一NMOS晶体管N1的栅极电压均稳定，第一节点A的电压、参考电压Vref以及第二节点B的电压之间的比值关系确定，使得第二节点B的输出电压VOUT在一个稳定范围内，从而在电源线电压VDD上升到第一特征电压V_td附近，电压探测电路的输出电压VOUT产生跳变，输出低电位。

因此，经过本发明的电压探测电路，电源线电压VDD上升到第一特征电压V_td附近，第一节点A的电压保持在一定范围内，使得第二节点B的输出电压VOUT保持在一个范围之内，从而在电源线电压VDD上过程中，电压探测电路的输出电压VOUT不受电源线电压VDD中的glitch现象影响，一直输出一稳定电压，从而使得电压探测电路可以将glitch现象过滤掉。

相应的，在本发明的另一实施例中，本发明还提供一种上电复位电路，以下结合图5、图6对本发明的上电复位进行具体说明。

参考图5所示，本发明的上电复位电路包括电压探测电路10、参考电压产生电路30、整形电路40、静电保护电路50、延迟电路60以及驱动输出电路70，所述参考电压产生电路30的输出端分别连接所述电压探测电压10的输入端。所述电压探测电压10的输出端连接所述整形电路40的输入端，所述整形电路40的输出端依次连接所述静电保护电路50、延迟电路60以及所述驱动输出电路70，并由所述驱动输出电路70输出上电复位电路的输出电压VPOR_OUT。

其中，电压探测电路10、参考电压产生电路30、整形电路40、静电保护电路50、延迟电路60以及驱动输出电路70均连接电源线电压VDD。所述参考电压产生电压30用于产生POR电路所需的参考电压Vref，并将参考电压Vref提供给电压探测电路10、整形电路40。所述整形电路40用于将所述电压探测电路10输出的波形进行整合。所述静电保护电路50用于对整个POR电路进行保护，防止POR电路中存储的电荷对电路结构产生损坏。所述延迟电路60用于在电源线电压VDD上升到第一特征电压V_td时，使得POR电路的输出端延迟跳变为高电位。所述驱动输出电路70为POR电路的输出端，其输出信号用于为芯片上的其他电路结构提供复位信号。

需要说明的是，所述参考电压产生电路30、整形电路40、静电保护电路50、延迟电路60以及驱动输出电路70的电路结构为本领域的普通技术人员可以理解的，在此不作赘述。

在本实施例中，电压探测电路10采用上述实施例中的电压探测电路，电压探测电路10用于探测电源线电压VDD上升到第一特征电压V_td的过程，得出相应的VDD上升过程的输出波形。

一般的，上电复位电路还包括另一电压探测电路20，所述另一电压探测电路20的输入端以及所述整形电路40的输入端，所述另一电压探测电路20的输出端分别连接所述整形电路40的输入端，另一电压探测电路20连接电源线电压VDD。相应的，另一电压探测电路20用于探测电源线电压VDD下降到第二特征电压V_tdr的过程，得出相应的VDD下降过程的输出波形。第二探测电路20为本领域技术人员所公知的，其具体结构可以根据需要进行设置。

所述第一电压探测电压10的输出的波形和所述另一电压探测电路20的输出的波形分别输出到所述整形电路40，整形电路40将电压探测电路10和另一电压探测电路20输出的波形进行调制整合，并将整合的波形输出到上电复位电路的输出端，得出输出电压VPOR_OUT。

上电复位电路的输出波形参考图6所示，电源线电压VDD为高电平时，上电复位电路的输出为高电平；接着，当电源线电压VDD下降的过程中，输出端VPOR_OUT维持原有的输出状态，同样输出高电平，而当电源线电压VDD下降到第二特征电压V_tdr时，另一电压探测电路20探测到，并使得另一电压探测电路20产生跳变，使得上电复位电路的输出端输出低电平；之后，电源线电压VDD上升，并逐渐上升到第一特征电压V_td时，电压探测电路10的输出端电压产生跳变，参考图4所示。然而，本实施例中，输出到整形电路40的输出电压还需要经过延迟电路60，使得上电复位电路延迟一段时间Trst(十几个ns)跳变都高电平，参考图6中所示。

本发明中的上电复位电路，由于第一PMOS晶体管P1在电源线电压VDD上电的过程中的输出电压VOUT一直处于稳定的范围内(低电位)，使得输出电压VOUT不受电源线电压VDD中glitch现象的影响，从而电路中的glitch现象可以被过滤掉，而不对后续的整形电路40、静电保护电路50、延迟电路60以及驱动输出电路79造成影响，使得上电复位电路的输出稳定，因此，可以提高器件的稳定性。

综上所述，本发明提供的电压探测电路以及上电复位电路，在电源线电压上电的过程中，在电源线电压上升到第一特征电压附近，第二PMOS晶体管和第二NMOS晶体管均关断，使得第一节点的电压保持在一定范围内，从而第一PMOS晶体管和第一NMOS晶体管的栅极电压均保持稳定，使得第二节点的输出电压保持在一个范围之内，因此，在电源线电压上电过程中，可以将glitch现象过滤掉，提高上电复位电路的稳定性，提高器件的性能。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种电压探测电路，其特征在于，包括：

输出端，所述输出端连接所述第二节点；

其中，在电源线的电压上电的过程中，所述电源线的电压上升，并且在所述电源线的电压上升的过程中，所述参考电压先迅速上升，后缓慢上升，并上升到维持在一个稳定的范围内。

2.如权利要求1所述的电压探测电路，其特征在于，所述电源线的电压的变化范围为0V～3.3V。

3.如权利要求2所述的电压探测电路，其特征在于，当所述电源线的电压为上升到第一特征电压时，所述第二节点处的电压产生跳变。

4.如权利要求1所述的电压探测电路，其特征在于，所述第三节点与地端之间连接一电阻。

5.如权利要求1所述的电压探测电路，其特征在于，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管的衬底接所述电源线。

6.如权利要求1所述的电压探测电路，其特征在于，所述第一NMOS晶体管、所述第二NMOS晶体管的衬底接地。

7.一种上电复位电路，其特征在于，包括电压探测电路、参考电压产生电路、整形电路以及驱动输出电路，所述参考电压产生电路的输出端分别连接所述电压探测电路以及所述整形电路的输入端、所述电压探测电路的输出端连接所述整形电路的输入端，所述整形电路的输出端连接所述驱动输出电路，所述电压探测电路采用如权利要求1-6中任意一项所述的电压探测电路。

8.如权利要求7所述的上电复位电路，其特征在于，所述参考电压产生电路输出的电压作为所述电压探测电路中的所述参考电压。

9.如权利要求7所述的上电复位电路，其特征在于，所述上电复位电路还包括静电保护电路和延迟电路，所述静电保护电路和所述延迟电路依次连接在所述整形电路和所述驱动输出电路之间。