TWI632378B - 低功耗電壓偵測電路 - Google Patents

Abstract

本案揭露一種低功耗電壓偵測電路，其包含臨界電壓偵測電路、漏電偵測及低電壓偵測電路。上述臨界電壓偵測電路與漏電偵測電路的搭配，對於漏電、溫度或製程導致的變量導致的電壓偏移均能夠以最有效率且省電的方式進行偵測。

Description

低功耗電壓偵測電路

本發明係關於一種低功耗電壓偵測電路，更精確的，本發明係關於一種藉由精準偵測系統漏電狀況以確保工作電壓的超低功耗之參考電壓電路。

對於微控制器而言，電壓偵測為關鍵且必要之功能。傳統電壓偵測難以精準偵測對於漏電、溫度或製程導致的變量導致的電壓偏移，同時亦具有高耗能的缺陷。

此外，在傳統臨界電壓偵測電路上，通常採用低臨界電壓的電晶體，其週期性的導通/關閉來對電壓源取樣，或使電容電壓維持在電壓源的水平。然而，在這樣的電壓偵測電路上，雖可偵測到電壓源變化幅度超過電晶體的臨界電壓，卻難以偵測因漏電而導致的緩慢電壓變化。

而在其他現有電壓偵測手段上，通常以參考電壓作為偵測電壓變化的基準，或採用分壓電路偵測電壓源在特定電壓範圍內的變化，然而這樣的電壓偵測電路需要保持常時啟動，而大幅提昇了功耗。雖有以時脈訊號調控啟動時間的技術，然而，在非必要的時間週期性的啟閉電壓偵測電路仍難以顯著降低所需的功耗。

因此，需要提供一種具有高精準度、極低功耗且不受漏電、溫度或製程影響的電壓偵測方式。

為了解決上述問題，提供一種低功耗電壓偵測電路，其包含電壓源、低電壓偵測電路、臨界電壓偵測電路以及漏電偵測電路。低電壓偵測電路經配置以在觸發時取樣電壓源之電壓，並判斷電壓源之電壓是否低於參考電壓，並預設處於關閉狀態。臨界電壓偵測電路連接於低電壓偵測電路之第一控制端，經配置以依據時脈訊號，在取樣週期中偵測電壓源之電壓是否下降超過一臨界電壓，若是，則經由第一控制端輸出第一觸發訊號以觸發低電壓偵測電路。漏電偵測電路包含工作電壓電路、第一電容、第二電容及第一比較器。工作電壓電路分別連接於第一開關電路及第二開關電路，並輸出工作電壓。第一電容連接於第一開關電路與第一接地端之間。第二電容連接於第二開關電路與第二接地端之間。第一比較器經配置以比較第一電容及第二電容之間之電壓差是否超過預定電壓，若是，則第一比較器藉由其輸出端輸出第二觸發訊號至低電壓偵測電路之第二控制端，以觸發低電壓偵測電路。其中第一電容與第二電容之放電速率不同。

較佳者，臨界電壓偵測電路包含第一NMOS場效電晶體及第一PMOS場效電晶體。第一NMOS場效電晶體之汲極連接於電壓源，且第三電容連接於其源極與第三接地端之間，第一NMOS場效電晶體之閘極接收時脈訊號。第一PMOS場效電晶體之源極連接於第一NMOS場效電晶體及第三電容之間，其閘極係連接於電壓源，且第四電容係連接於第一PMOS場效電晶體及第四接地端之 間。其中，當電壓源之電壓下降超過第一PMOS場效電晶體之臨界電壓時，第一PMOS場效電晶體導通並輸出第一觸發訊號以觸發低電壓偵測電路。

較佳者，低電壓偵測電路包含第二比較器及第三開關電路。第二比較器具有第一輸入端及第二輸入端，第一輸入端係連接於電壓源，第二輸入端係接收參考電壓。第三開關電路連接於第二比較器之控制端，經配置以在接收第一觸發訊號或第二觸發訊號時啟動第二比較器。

較佳者，低電壓偵測電路更包含低壓重置電路，經配置以在第二比較器判斷電壓源之電壓低於參考電壓時，接收第二比較器之第三觸發訊號而啟動產生低壓重置訊號。

較佳者，低電壓偵測電路更包含分壓電路，其連接於電壓源及第一輸入端之間，以將電壓源進行分壓。

較佳者，第一開關電路包含第二NMOS場效電晶體及第二PMOS場效電晶體。第二NMOS場效電晶體之源極係連接於工作電壓電路，其閘極係連接於第一比較器之輸出端。第二PMOS場效電晶體之源極及閘極係連接於第二NMOS場效電晶體之汲極，其汲極接地，其中第一電容係連接於第二PMOS場效電晶體之源極及第一接地端之間。

較佳者，第二開關電路包含第三NMOS場效電晶體及第三PMOS場效電晶體，第三NMOS場效電晶體之源極係連接於工作電壓電路，其閘極係連接於第一比較器之輸出端。第三PMOS場效電晶體之源極及閘極係連接於第三NMOS場效電晶體之汲極，其汲極接地，其中第二電容係連接於第三PMOS場效電晶體之源極及第二接地端之間。

較佳者，時脈訊號係來自第一比較器之第二觸發訊號。

較佳者，第一電容向第一開關電路之漏電路徑及第二電容向第二開關電路之漏電路徑係與臨界電壓偵測電路之漏電路徑相同。

較佳者，第一電容及第二電容之放電速率係大於臨界電壓偵測電路之漏電速率。

較佳者，第一NMOS場效電晶體可為原生性NMOS(native NMOS)場效電晶體或零臨界電壓NMOS(zero-threshold-voltage NMOS)場效電晶體。

較佳者，時脈訊號之高電位部分的電壓可比電壓源之電壓高至少該第一NMOS場效電晶體之臨界電壓。

較佳者，低功耗電壓偵測電路更可包含重置開關，係由時脈訊號控制並與第四電容並聯。

綜上所述，本發明之低功耗電壓偵測電路將可確保低電壓偵測電路在系統漏電達到預定程度時被喚醒，進而對電壓源之電壓進行取樣，以確保電壓源不致下降超越預定範圍。再者，在漏電偵測電路中模擬臨界電壓電路中的漏電路徑，並取代時脈訊號，可避免在不必要的時刻將臨界電壓偵測電路喚醒，進而達成更大幅度的降低功耗。

上述臨界電壓偵測電路與漏電偵測電路的搭配，對於漏電、溫度或製程導致的變量導致的電壓偏移均能夠以最有效率且省電的方式進行偵測，進而達成極低功耗的電壓偵測電路，同時實現具有高精準度、低功耗且不受漏電、溫度或製程影響的電壓偵測方式。

1‧‧‧低功耗電壓偵測電路

10‧‧‧臨界電壓偵測電路

11‧‧‧分壓電路

20‧‧‧漏電偵測電路

21‧‧‧工作電壓電路

30‧‧‧低電壓偵測電路

AVDD‧‧‧工作電壓

C1‧‧‧第一電容

C2‧‧‧第二電容

C3‧‧‧第三電容

C4‧‧‧第四電容

CLK‧‧‧時脈訊號

CLK1‧‧‧第二觸發訊號

CLK2‧‧‧第一觸發訊號

COMP1‧‧‧第一比較器

COMP2‧‧‧第二比較器

CT1‧‧‧第一控制端

CT2‧‧‧第二控制端

GND‧‧‧接地端

IDS‧‧‧漏電路徑

IN1‧‧‧第一輸入端

IN2‧‧‧第二輸入端

LVR‧‧‧低壓重置電路

MN1‧‧‧第一NMOS場效電晶體

MN2‧‧‧第二NMOS場效電晶體

MN3‧‧‧第三NMOS場效電晶體

MP1‧‧‧第一PMOS場效電晶體

MP2‧‧‧第二PMOS場效電晶體

MP3‧‧‧第三PMOS場效電晶體

n1‧‧‧第一節點

R1、R2‧‧‧電阻

S‧‧‧電壓源

S1‧‧‧第一開關電路

S2‧‧‧第二開關電路

S3‧‧‧第三開關電路

SR‧‧‧重置開關

VDD‧‧‧電壓

VREF‧‧‧參考電壓

本發明之上述及其他特徵及優勢將藉由參照附圖詳細說明其例示性實施例而變得更顯而易知，其中：第1圖係為根據本發明之低功耗電壓偵測電路之第一實施例繪製之方塊圖。

第2圖係為根據本發明的實施例繪示之漏電偵測電路之電路布局圖。

第3圖係為根據本發明的實施例繪示的臨界電壓偵測電路的電路布局圖。

第4圖係為根據本發明的漏電偵測電路的另一實施例繪示的電路布局圖。

第5圖係為根據本發明的實施例繪示的低電壓偵測電路的電路布局圖。

為利貴審查委員瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲將本發明配合附圖，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的權利範圍，合先敘明。

以下將根據附圖說明本發明的低功耗電壓偵測電路之實施例。請參閱第1圖，其為根據本發明之低功耗參考電壓電路之第一實施例繪製之方塊圖。如圖所示，低功耗電壓偵測電路1包含電壓源S、臨界電壓偵測電路10、漏 電偵測電路20及低電壓偵測電路30。電壓源S提供有電壓VDD，漏電偵測電路20係配置為在觸發時取樣電壓源S之電壓VDD，並判斷是否低於參考電壓VREF。為了降低低電壓偵測電路30之功耗，其預設處於關閉狀態。低電壓偵測電路30可以被配置為條件性地採樣提供給與低電壓偵測電路30相關聯的電子裝置的電壓，並檢測何時電源電壓低於預定閾值(即參考電壓VREF)，來確保電子裝置維持適當的功能所需的最小工作電壓。

續言之，為了確保電壓源在快速掉電時，低電壓偵測電路30能被快速喚醒，本發明之低功耗參考電壓電路還提供了臨界電壓偵測電路10，其分別電性連接於電壓源S與低電壓偵測電路30之第一控制端CT1，經配置以依據時脈訊號CLK，在對應於時脈訊號CLK的取樣週期中，偵測電壓源S之電壓VDD是否下降超過一預設的臨界電壓。若是，則經由第一控制端CT1輸出第一觸發訊號以觸發低電壓偵測電路30。

臨界電壓偵測電路10雖可偵測快速掉電狀況，然而，對於電壓的漏電狀況卻難以掌握。因此，需要另一機制來確保漏電超過一定幅度時能適時喚醒低電壓偵測電路30。為此，另外設置漏電偵測電路20，其細節將參考附圖另外在以下說明。

請參考第2圖，其係為根據本發明的實施例繪示之漏電偵測電路之電路布局圖。如圖所示，漏電偵測電路20包含工作電壓電路21、第一開關電路S1、第二開關電路S2、第一電容C1、第二電容C2及第一比較器COMP1。工作電壓電路21分別連接於第一開關電路S1及第二開關電路S2，並輸出工作電壓AVDD。第一電容C1連接於第一開關電路S1與第一接地端GND之間，第二電容C2連接於第二開關電路S2與第二接地端GND之間。第一比較器COMP1經配置以 比較C1第一電容一端及第二電容C2一端之間之電壓差是否超過預定電壓，若是，則第一比較器COMP1藉由其輸出端輸出第二觸發訊號CLK1至低電壓偵測電路30之第二控制端CT2，以觸發低電壓偵測電路30。其中，第一電容C1與第二電容C2之放電速率不同。

具體來說，漏電偵測電路20在此係為了實現極省電之時脈產生電路。為了達成此目的，本案之漏電偵測電路20之工作模式包含主動模式(Active mode)以及省電模式(Low power mode)。在主動模式下，第一開關電路S1及第二開關電路S2導通，此時，第一電容C1一端之電位及第二電容C2一端之電位會被充電至工作電壓AVDD，當第一電容C1與第二電容C2一端之電壓均達到工作電壓AVDD，第一比較器COMP1比較出兩者之電位差為0，並輸出第一比較訊號至第一開關電路S1及第二開關電路S2並使其關閉，進入省電模式。

理想上，此時第一電容C1及第二電容C2一端之電位會維持在工作電壓AVDD，然而，由於第一開關電路S1及第二開關電路S2通常包含P型或NMOS場效電晶體，其並非理想元件，即便處於關斷狀態下，仍有微小漏電流產生。隨著時間過去，在省電模式下，第一電容C1與第二電容C2會分別向左方之第一開關電路S1及第二開關電路S2進行放電，因此，第一電容C1及第二電容C2中的電荷減少會造成電位偏移工作電壓AVDD。

為了偵測此漏電現象，本案將第一電容C1的電容值與第二電容C2的電容值進行設計，使其電位之變化輸出對應之觸發訊號。實際上，可設計第一電容C1的電容值大於第二電容C2之電容值，且在省電模式下對於第一開關電路S1及第二開關電路S2具有相同的漏電流。

因此，隨著時間過去，第一電容C1的電壓會逐漸與第二電容C2的電壓產生差異。當第一比較器COMP1比較第一電容C1及第二電容C2一端之間電壓差大於容許值時，第一比較器COMP1會輸出第二觸發訊號CLK1，此第二觸發訊號CLK1會將低電壓偵測電路30喚醒，並同時開啟第一開關電路S1與第二開關電路S2使其導通，進而刷新第一電容C1與第二電容C2之電壓。

因此，藉由採用上述漏電偵測電路20，能確保低電壓偵測電路30在系統漏電達到預定程度時被喚醒，進而對電壓源S之電壓VDD進行取樣，以確保電壓源S不致下降超越預定範圍。

以下將參考附圖說明本發明的臨界電壓偵測電路之實施例。第3圖係為根據本發明的實施例繪示的臨界電壓偵測電路的電路布局圖。如圖所示，提供臨界電壓偵測電路之一示例。臨界電壓偵測電路10包含第一NMOS場效電晶體MN1、第一PMOS場效電晶體MP1、第三電容C3、第四電容C4及重置開關SR。第一NMOS場效電晶體之汲極接收電壓源S之電壓VDD，第三電容C3連接於其源極與第三接地端GND之間，其閘極接收時脈訊號CLK。第一PMOS場效電晶體MP1之源極連接於第一NMOS場效電晶體MN1及第三電容C3之間，其閘極接收電壓源S之電壓VDD，且第四電容C4連接於第一PMOS場效電晶體MP1及第四接地端GND之間。舉例而言，第一NMOS場效電晶體MN1可為原生性NMOS(native NMOS)場效電晶體或零臨界電壓NMOS(zero-threshold-voltage NMOS)場效電晶體。此外，更設置有與第四電容C4並聯之重置開關SR，其由時脈訊號CLK控制，可讓第四電容C4的端電壓週期性地維持在接地電位，以解決MP1可能漏電造成C4的端電壓上升而誤判的問題。

具體而言，對應於時脈訊號CLK，預設低臨界電壓的第一NMOS場效電晶體MN1可週期性的開啟或關閉來對電壓VDD進行取樣，同時將第三電容C3的電壓刷新並維持在電壓VDD。第一PMOS場效電晶體MP1的閘極接收電壓VDD，而源極連接於圖中的第一節點n1，亦即，接收第一NMOS場效電晶體MN1的源極產生的電壓。當電壓VDD比第一節點n1的電壓低了第一PMOS場效電晶體的臨界電壓Vt時，第一PMOS場效電晶體MP1將會導通，進而輸出第一觸發訊號CLK2以觸發該電壓偵測電路。因此，在理想上，此時脈訊號CLK之高電位部分的電壓係比電壓源S之電壓VDD高至少第一NMOS場效電晶體MN1之臨界電壓，並且在對應於時脈訊號CLK的取樣週期中，此臨界電壓偵測電路10將可在電壓VDD下降超過臨界電壓Vt時偵測到，進而喚醒低電壓偵測電路30。當電壓源S之電壓VDD下降超過第一PMOS場效電晶體MP1之臨界電壓時，第一PMOS場效電晶體MP1導通，並輸出第一觸發訊號CLK2以觸發低電壓偵測電路30。臨界電壓偵測電路10之偵測結果主要依據第四電容C4的端電壓，亦即，非接地端GND之另一端，如果第四電容C4的端電壓為高電位，表示有電壓偏移現象發生，則輸出第一觸發訊號CLK2。

其中，需要說明的是，臨界電壓偵測電路10中可能產生的漏電將會有如圖所示的漏電路徑IDS，因此將難以偵測到電壓VDD因漏電而產生的緩慢掉電狀況。因此，藉由漏電偵測電路20的設計，將可以極為省電的方式偵測到漏電的發生。

此外，上述實施例雖可以較為省電的方式偵測到系統漏電的狀況，然而，以固定的時脈訊號CLK供應至臨界電壓偵測電路10，並定時對電壓VDD進行取樣，仍屬於較為耗電的運作模式。因此，較佳的，可進一步將漏電 偵測電路20進行修改，將第一開關電路S1與對應之第一電容C1，以及第二開關電路S2對應之第二電容C2的漏電路徑設計對應於臨界電壓偵測電路10的漏電路徑，並以第二觸發訊號CLK1取代時脈訊號CLK，即可以更省電的方式喚醒臨界電壓偵測電路10。以下將根據附圖詳細說明本發明的漏電偵測電路的另一實施例。

請參考第4圖，其係為根據本發明的漏電偵測電路的另一實施例繪示的電路布局圖。其中，與前述實施例不同之處在於，第一開關電路S1包含第二NMOS場效電晶體MN2及第二PMOS場效電晶體MP2。第二NMOS場效電晶體MN2之源極連接於工作電壓電路21，並接收工作電壓AVDD，其閘極連接於第一比較器COMP1之輸出端。第二PMOS場效電晶體MP2之源極及閘極係連接於第二NMOS場效電晶體MN2之汲極，且其汲極接地。其中，第一電容C1連接於第二PMOS場效電晶體MP2之源極及第一接地端GND之間。

續言之，第二開關電路包含第三NMOS場效電晶體MN3及第三PMOS場效電晶體MP3。第三NMOS場效電晶體MN3之源極連接於工作電壓電路21，其閘極連接於第一比較器COMP1之輸出端。第三PMOS場效電晶體MP3之源極及閘極均連接於第三NMOS場效電晶體MN3之汲極，且其汲極接地，其中，第二電容C2連接於第三PMOS場效電晶體MP3之源極及該第二接地端GND之間。

此處，第一開關電路S1及第二開關電路S2之設計在於模擬臨界電壓電路10之漏電路徑，藉此，在漏電偵測電路20中的漏電情形將會與臨界電壓偵測電路10中的漏電情形一致，以避免在不必要的時刻將臨界電壓偵測電路10喚醒，進而達成更大幅度的降低功耗。而在另一實施例中，更可將第一電容C1 及第二電容C2之放電速率設計大於臨界電壓偵測電路10之漏電速率，例如，採用漏電稍高的P型及NMOS場效電晶體，如此仍可以較省電的方式確保臨界電壓偵測電路10在漏電狀況產生時被喚醒。

此外，上述臨界電壓偵測電路10與漏電偵測電路20的搭配，對於漏電、溫度或製程導致的變量導致的電壓偏移均能夠以最有效率且省電的方式進行偵測，進而達成極低功耗的電壓偵測電路。

以下將根據附圖說明本發明的低電壓偵測電路的實施例。請參考第5圖，其為根據本發明的實施例繪示的低電壓偵測電路的電路布局圖。

如圖所示，低電壓偵測電路30包含分壓電路11、第三開關電路S3及第二比較器COMP2具有第一輸入端IN1及第二輸入端IN2，第一輸入端IN1可直接連接於電壓源S，或另外設置有包含第一電阻R1及第二電阻R2之分壓電路11連接於電壓源S及第一輸入端IN1之間，以將電壓源S之電壓VDD進行分壓，並輸入第二比較器COMP2。第二輸入端IN2接收參考電壓VREF。

第三開關電路S3連接於第二比較器COMP2之控制端，經配置以在接收第一觸發訊號CLK2或第二觸發訊號CLK1時啟動第二比較器COMP2。具體來說，第三開關電路S3可如圖所示包含一對開關，其控制端即為前述第一控制端CT1及第二控制端CT2，並分別連接前述第一比較器COMP1及臨界電壓偵測電路10之輸出端。當漏電狀況發生，第二控制端CT2接收漏電偵測電路20產生的第二觸發訊號CLK1，進而使第二比較器COMP2啟動，取樣電壓源S之電壓VDD(或藉由分壓電路11產生之分壓)，並判斷是否低於參考電壓VREF。

而當快速掉電狀況發生，第一控制端CT1接收臨界電壓偵測電路10產生的第一觸發訊號CLK2，進而使第二比較器COMP2啟動，取樣電壓源S之 電壓VDD(或藉由分壓電路11產生之分壓)，並判斷是否低於參考電壓VREF。若在上述兩者情形中判斷電壓VDD(或藉由分壓電路11產生之分壓)低於參考電壓VREF，則第二比較器COMP2產生第三觸發訊號。電壓源S可設置為在接收到此第三觸發訊號時，調整電壓VDD的電壓位準回到預定範圍內。

需要說明的是，低電壓偵測電路30更包含低壓重置電路LVR，其經配置以在第二比較器COMP2判斷電壓源S之電壓VDD低於參考電壓VREF時，接收第二比較器之第三觸發訊號而啟動產生低壓重置訊號。可預期的，此低壓重置訊號可將系統重啟，或控制電壓源S重啟以使電壓VDD恢復到系統初始操作電壓。

綜上所述，本發明之低功耗電壓偵測電路將可確保低電壓偵測電路在系統漏電達到預定程度時被喚醒，進而對電壓源之電壓進行取樣，以確保電壓源不致下降超越預定範圍。再者，在漏電偵測電路中模擬臨界電壓電路中的漏電路徑，並取代時脈訊號，可避免在不必要的時刻將臨界電壓偵測電路喚醒，進而達成更大幅度的降低功耗。

上述臨界電壓偵測電路與漏電偵測電路的搭配，對於漏電、溫度或製程導致的變量導致的電壓偏移均能夠以最有效率且省電的方式進行偵測，進而達成極低功耗的電壓偵測電路，同時實現具有高精準度、極低功耗且不受漏電、溫度或製程影響的電壓偵測方式。

Claims (13)

1. 一種低功耗電壓偵測電路，其包含：一電壓源；一電壓偵測電路，經配置以在觸發時取樣該電壓源之電壓，並判斷該電壓源之電壓是否低於一參考電壓，並預設處於關閉狀態；一臨界電壓偵測電路，係連接於該電壓偵測電路之一第一控制端，經配置以依據一時脈訊號，在一取樣週期中偵測該電壓源之電壓是否下降超過一臨界電壓，若是，則經由該第一控制端輸出一第一觸發訊號以觸發該電壓偵測電路；以及一漏電偵測電路，係包含：一工作電壓電路，其分別連接於一第一開關電路及一第二開關電路，並輸出一工作電壓；一第一電容，其連接於該第一開關電路與一第一接地端之間；一第二電容，其連接於該第二開關電路與一第二接地端之間；及一第一比較器，經配置以比較該第一電容及該第二電容之間之電壓差是否超過一預定電壓，若是，則該第一比較器之一輸出端輸出一第二觸發訊號至該電壓偵測電路之一第二控制端，以觸發該電壓偵測電路，其中該第一電容與該第二電容之放電速率不同。
2. 如申請專利範圍第1項所述之低功耗電壓偵測電路，其中該臨界電壓偵測電路包含：一第一NMOS場效電晶體，其汲極連接於該電壓源，且一第三電容連接於其源極與一第三接地端之間，該第一NMOS場效電晶體之閘極接收該時脈訊號；一第一PMOS場效電晶體，其源極係連接於該第一NMOS場效電晶體及該第三電容之間，其閘極係連接於該電壓源，且一第四電容係連接於該第一PMOS場效電晶體及一第四接地端之間；其中當該電壓源之電壓下降超過該第一PMOS場效電晶體之該臨界電壓時，該第一PMOS場效電晶體導通並輸出該第一觸發訊號以觸發該電壓偵測電路。
3. 如申請專利範圍第1項所述之低功耗電壓偵測電路，其中該電壓偵測電路包含：一第二比較器，係具有一第一輸入端及一第二輸入端，該第一輸入端係連接於該電壓源，該第二輸入端係接收該參考電壓；一第三開關電路，係連接於該第二比較器之控制端，經配置以在接收該第一觸發訊號或該第二觸發訊號時啟動該第二比較器。
4. 如申請專利範圍第3項所述之低功耗電壓偵測電路，其中該電壓偵測電路更包含一低壓重置電路，經配置以在該第二比較器判斷該電壓源之電壓低於該參考電壓時，接收該第二比較器之第三觸發訊號而啟動產生一低壓重置訊號。
5. 如申請專利範圍第3項所述之低功耗電壓偵測電路，其中該電壓偵測電路更包含一分壓電路，其連接於該電壓源及該第一輸入端之間，以將該電壓源進行分壓。
6. 如申請專利範圍第1項所述之低功耗電壓偵測電路，其中該第一開關電路包含：一第二NMOS場效電晶體，其源極係連接於該工作電壓電路，其閘極係連接於該第一比較器之輸出端；一第二PMOS場效電晶體，其源極及閘極係連接於該第二NMOS場效電晶體之汲極，其汲極接地，其中該第一電容係連接於該第二PMOS場效電晶體之源極及該第一接地端之間。
7. 如申請專利範圍第1項所述之低功耗電壓偵測電路，其中該第二開關電路包含：一第三NMOS場效電晶體，其源極係連接於該工作電壓電路，其閘極係連接於該第一比較器之輸出端；一第三PMOS場效電晶體，其源極及閘極係連接於該第三NMOS場效電晶體之汲極，其汲極接地，其中該第二電容係連接於該第三PMOS場效電晶體之源極及該第二接地端之間。
8. 如申請專利範圍第1項所述之低功耗電壓偵測電路，其中該時脈訊號係來自該第一比較器之該第二觸發訊號。
9. 如申請專利範圍第1項所述之低功耗電壓偵測電路，其中該第一電容向該第一開關電路之漏電路徑及該第二電容向該第二開關電路之漏電路徑係與該臨界電壓偵測電路之漏電路徑相同。
10. 如申請專利範圍第1項所述之低功耗電壓偵測電路，其中該第一電容及該第二電容之放電速率係大於該臨界電壓偵測電路之漏電速率。
11. 如申請專利範圍第2項所述之低功耗電壓偵測電路，其中該第一NMOS場效電晶體係為一原生性NMOS(native NMOS)場效電晶體或一零臨界電壓NMOS(zero-threshold-voltage NMOS)場效電晶體。
12. 如申請專利範圍第2項所述之低功耗電壓偵測電路，其中該時脈訊號之高電位部分的電壓係比該電壓源之電壓高至少該第一NMOS場效電晶體之臨界電壓。
13. 如申請專利範圍第2項所述之低功耗電壓偵測電路，更包含一重置開關，係由該時脈訊號控制並與該第四電容並聯。