CN109470911A - 低功耗电压检测电路 - Google Patents

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Abstract

本案揭露一种低功耗电压检测电路，其包含临界电压检测电路、漏电检测及低电压检测电路。上述临界电压检测电路与漏电检测电路的搭配，对于漏电、温度或工艺导致的变量导致的电压偏移均能够以最有效率且省电的方式进行检测。

Description

低功耗电压检测电路
技术领域
本发明关于一种低功耗电压检测电路，更精确的，本发明关于一种通过精准检测统漏电状况以确保工作电压的超低功耗的参考电压电路。
背景技术
对于微控制器而言，电压检测为关键且必要的功能。传统电压检测难以精准检测对于漏电、温度或工艺导致的变量导致的电压偏移，同时亦具有高耗能的缺陷。
此外，在传统临界电压检测电路上，通常采用低临界电压的晶体管，其周期性的导通/关闭来对电压源取样，或使电容电压维持在电压源的水平。然而，在这样的电压检测电路上，虽可检测到电压源变化幅度超过晶体管的临界电压，却难以检测因漏电而导致的缓慢电压变化。
而在其他现有电压检测手段上，通常以参考电压作为检测电压变化的基准，或采用分压电路检测电压源在特定电压范围内的变化，然而这样的电压检测电路需要保持常时启动，而大幅提升了功耗。虽有以时脉信号调控启动时间的技术，然而，在非必要的时间周期性的启闭电压检测电路仍难以显著降低所需的功耗。
因此，需要提供一种具有高精准度、极低功耗且不受漏电、温度或工艺影响的电压检测方式。
发明内容
为了解决上述问题，提供一种低功耗电压检测电路，其包含电压源、低电压检测电路、临界电压检测电路以及漏电检测电路。低电压检测电路经配置以在触发时取样电压源的电压，并判断电压源的电压是否低于参考电压，并预设处于关闭状态。临界电压检测电路连接于低电压检测电路的第一控制端，经配置以依据时脉信号，在取样周期中检测电压源的电压是否下降超过一临界电压，若是，则经由第一控制端输出第一触发信号以触发低电压检测电路。漏电检测电路包含工作电压电路、第一电容、第二电容及第一比较器。工作电压电路分别连接于第一开关电路及第二开关电路，并输出工作电压。第一电容连接于第一开关电路与第一接地端之间。第二电容连接于第二开关电路与第二接地端之间。第一比较器经配置以比较第一电容及第二电容之间的电压差是否超过预定电压，若是，则第一比较器通过其输出端输出第二触发信号至低电压检测电路的第二控制端，以触发低电压检测电路。其中第一电容与第二电容的放电速率不同。
较佳者，临界电压检测电路包含第一NMOS场效晶体管及第一PMOS场效晶体管。第一NMOS场效晶体管的漏极连接于电压源，且第三电容连接于其源极与第三接地端之间，第一NMOS场效晶体管的栅极接收时脉信号。第一PMOS场效晶体管的源极连接于第一NMOS场效晶体管及第三电容之间，其栅极连接于电压源，且第四电容连接于第一PMOS场效晶体管及第四接地端之间。其中，当电压源的电压下降超过第一PMOS场效晶体管的临界电压时，第一PMOS场效晶体管导通并输出第一触发信号以触发低电压检测电路。
较佳者，低电压检测电路包含第二比较器及第三开关电路。第二比较器具有第一输入端及第二输入端，第一输入端连接于电压源，第二输入端接收参考电压。第三开关电路连接于第二比较器的控制端，经配置以在接收第一触发信号或第二触发信号时启动第二比较器。
较佳者，低电压检测电路更包含低压重置电路，经配置以在第二比较器判断电压源的电压低于参考电压时，接收第二比较器的第三触发信号而启动产生低压重置信号。
较佳者，低电压检测电路更包含分压电路，其连接于电压源及第一输入端之间，以将电压源进行分压。
较佳者，第一开关电路包含第二NMOS场效晶体管及第二PMOS场效晶体管。第二NMOS场效晶体管的源极连接于工作电压电路，其栅极连接于第一比较器的输出端。第二PMOS场效晶体管的源极及栅极连接于第二NMOS场效晶体管的漏极，其漏极接地，其中第一电容连接于第二PMOS场效晶体管的源极及第一接地端之间。
较佳者，第二开关电路包含第三NMOS场效晶体管及第三PMOS场效晶体管，第三NMOS场效晶体管的源极连接于工作电压电路，其栅极连接于第一比较器的输出端。第三PMOS场效晶体管的源极及栅极连接于第三NMOS场效晶体管的漏极，其漏极接地，其中第二电容连接于第三PMOS场效晶体管的源极及第二接地端之间。
较佳者，时脉信号来自第一比较器的第二触发信号。
较佳者，第一电容向第一开关电路的漏电路径及第二电容向第二开关电路的漏电路径与临界电压检测电路的漏电路径相同。
较佳者，第一电容及第二电容的放电速率大于临界电压检测电路的漏电速率。
较佳者，第一NMOS场效晶体管可为原生性NMOS(native NMOS)场效晶体管或零临界电压NMOS(zero-threshold-voltage NMOS)场效晶体管。
较佳者，时脉信号的高电位部分的电压可比电压源的电压高至少该第一NMOS场效晶体管的临界电压。
较佳者，低功耗电压检测电路更可包含重置开关，由时脉信号控制并与第四电容并联。
为了解决上述问题，本发明再提供一种低功耗电压检测电路，其包含：一电压源；一电压检测电路，经配置以在触发时取样该电压源的电压，并判断该电压源的电压是否低于一参考电压，并预设处于关闭状态；一临界电压检测电路，连接于该电压检测电路的一第一控制端，经配置以依据一时脉信号，在一取样周期中检测该电压源的电压是否下降超过一临界电压，并根据一检测结果从该第一控制端输出一第一触发信号以触发该电压检测电路；以及一漏电检测电路，包含至少二漏电路径，该至少二漏电路径电连接该电压源，该漏电检测电路根据该至少二漏电路径上的漏电状态之间的差异产生一第二触发信号至该电压检测电路的一第二控制端，以触发该电压检测电路。
综上所述，本发明的低功耗电压检测电路将可确保低电压检测电路在统漏电达到预定程度时被唤醒，进而对电压源的电压进行取样，以确保电压源不致下降超越预定范围。再者，在漏电检测电路中模拟临界电压电路中的漏电路径，并取代时脉信号，可避免在不必要的时刻将临界电压检测电路唤醒，进而达成更大幅度的降低功耗。
上述临界电压检测电路与漏电检测电路的搭配，对于漏电、温度或工艺导致的变量导致的电压偏移均能够以最有效率且省电的方式进行检测，进而达成极低功耗的电压检测电路，同时实现具有高精准度、低功耗且不受漏电、温度或工艺影响的电压检测方式。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
本发明之上述及其他特征及优势将通过参照附图详细说明其例示性实施例而变得更显而易知，其中：
图1为根据本发明的低功耗电压检测电路的第一实施例绘制的方块图。
图2为根据本发明的实施例绘示的漏电检测电路的电路布局图。
图3为根据本发明的实施例绘示的临界电压检测电路的电路布局图。
图4为根据本发明的漏电检测电路的另一实施例绘示的电路布局图。
图5为根据本发明的实施例绘示的低电压检测电路的电路布局图。
附图标号：
1：低功耗电压检测电路
10：临界电压检测电路
11：分压电路
20：漏电检测电路
21：工作电压电路
30：低电压检测电路
AVDD：工作电压
C1：第一电容
C2：第二电容
C3：第三电容
C4：第四电容
CLK：时脉信号
CLK1：第二触发信号
CLK2：第一触发信号
COMP1：第一比较器
COMP2：第二比较器
CT1：第一控制端
CT2：第二控制端
GND：接地端
IDS：漏电路径
IN1：第一输入端
IN2：第二输入端
LVR：低压重置电路
MN1：第一NMOS场效晶体管
MN2：第二NMOS场效晶体管
MN3：第三NMOS场效晶体管
MP1：第一PMOS场效晶体管
MP2：第二PMOS场效晶体管
MP3：第三PMOS场效晶体管
n1：第一节点
R1、R2：电阻
S：电压源
S1：第一开关电路
S2：第二开关电路
S3：第三开关电路
SR：重置开关
VDD：电压
VREF：参考电压
具体实施方式
为利贵审查委员了解本发明的技术特征、内容与优点及其所能达成的功效，兹将本发明配合附图，并以实施例的表达形式详细说明如下，而其中所使用的图式，其主旨仅为示意及辅助说明书之用，未必为本发明实施后的真实比例与精准配置，故不应就所附的图式的比例与配置关系解读、局限本发明于实际实施上的权利范围，合先叙明。
以下将根据附图说明本发明的低功耗电压检测电路的实施例。请参阅图1，其为根据本发明的低功耗参考电压电路的第一实施例绘制的方块图。如图所示，低功耗电压检测电路1包含电压源S、临界电压检测电路10、漏电检测电路20及低电压检测电路30。电压源S提供有电压VDD，漏电检测电路20配置为在触发时取样电压源S的电压VDD，并判断是否低于参考电压VREF。为了降低低电压检测电路30的功耗，其预设处于关闭状态。低电压检测电路30可以被配置为条件性地采样提供给与低电压检测电路30相关联的电子装置的电压，并检测何时电源电压低于预定阈值(即参考电压VREF)，来确保电子装置维持适当的功能所需的最小工作电压。
续言之，为了确保电压源在快速掉电时，低电压检测电路30能被快速唤醒，本发明的低功耗参考电压电路还提供了临界电压检测电路10，其分别电连接于电压源S与低电压检测电路30的第一控制端CT1，经配置以依据时脉信号CLK，在对应于时脉信号CLK的取样周期中，检测电压源S的电压VDD是否下降超过一预设的临界电压。若是，则经由第一控制端CT1输出第一触发信号以触发低电压检测电路30。
临界电压检测电路10虽可检测快速掉电状况，然而，对于电压的漏电状况却难以掌握。因此，需要另一机制来确保漏电超过一定幅度时能适时唤醒低电压检测电路30。为此，另外设置漏电检测电路20，其细节将参考附图另外在以下说明。
请参考图2，其为根据本发明的实施例绘示的漏电检测电路的电路布局图。如图所示，漏电检测电路20包含工作电压电路21、第一开关电路S1、第二开关电路S2、第一电容C1、第二电容C2及第一比较器COMP1。工作电压电路21分别连接于第一开关电路S1及第二开关电路S2，并输出工作电压AVDD。第一电容C1连接于第一开关电路S1与第一接地端GND之间，第二电容C2连接于第二开关电路S2与第二接地端GND之间。第一比较器COMP1经配置以比较C1第一电容一端及第二电容C2一端之间的电压差是否超过预定电压，若是，则第一比较器COMP1通过其输出端输出第二触发信号CLK1至低电压检测电路30的第二控制端CT2，以触发低电压检测电路30。其中，第一电容C1与第二电容C2的放电速率不同。
具体来说，漏电检测电路20在此为了实现极省电的时脉产生电路。为了达成此目的，本案的漏电检测电路20的工作模式包含主动模式(Active mode)以及省电模式(Lowpower mode)。在主动模式下，第一开关电路S1及第二开关电路S2导通，此时，第一电容C1一端的电位及第二电容C2一端的电位会被充电至工作电压AVDD，当第一电容C1与第二电容C2一端的电压均达到工作电压AVDD，第一比较器COMP1比较出两者的电位差为0，并输出第一比较信号至第一开关电路S1及第二开关电路S2并使其关闭，进入省电模式。
理想上，此时第一电容C1及第二电容C2一端的电位会维持在工作电压AVDD，然而，由于第一开关电路S1及第二开关电路S2通常包含P型或NMOS场效晶体管，其并非理想元件，即便处于关断状态下，仍有微小漏电流产生。随着时间过去，在省电模式下，第一电容C1与第二电容C2会分别向左方的第一开关电路S1及第二开关电路S2进行放电，因此，第一电容C1及第二电容C2中的电荷减少会造成电位偏移工作电压AVDD。
为了检测此漏电现象，本案将第一电容C1的电容值与第二电容C2的电容值进行设计，使其电位的变化输出对应的触发信号。实际上，可设计第一电容C1的电容值大于第二电容C2的电容值，且在省电模式下对于第一开关电路S1及第二开关电路S2具有相同的漏电流。
因此，随着时间过去，第一电容C1的电压会逐渐与第二电容C2的电压产生差异。当第一比较器COMP1比较第一电容C1及第二电容C2一端之间电压差大于容许值时，第一比较器COMP1会输出第二触发信号CLK1，此第二触发信号CLK1会将低电压检测电路30唤醒，并同时开启第一开关电路S1与第二开关电路S2使其导通，进而刷新第一电容C1与第二电容C2的电压。
因此，通过采用上述漏电检测电路20，能确保低电压检测电路30在统漏电达到预定程度时被唤醒，进而对电压源S的电压VDD进行取样，以确保电压源S不致下降超越预定范围。
以下将参考附图说明本发明的临界电压检测电路的实施例。图3为根据本发明的实施例绘示的临界电压检测电路的电路布局图。如图所示，提供临界电压检测电路的一示例。临界电压检测电路20包含第一NMOS场效晶体管MN1、第一PMOS场效晶体管MP1、第三电容C3、第四电容C4及重置开关SR。第一NMOS场效晶体管的漏极接收电压源S的电压VDD，第三电容C3连接于其源极与第三接地端GND之间，其栅极接收时脉信号CLK。第一PMOS场效晶体管MP1的源极连接于第一NMOS场效晶体管MN1及第三电容C3之间，其栅极接收电压源S的电压VDD，且第四电容C4连接于第一PMOS场效晶体管MP1及第四接地端GND之间。举例而言，第一NMOS场效晶体管MN1可为原生性NMOS(native NMOS)场效晶体管或零临界电压NMOS(zero-threshold-voltage NMOS)场效晶体管。此外，更设置有与第四电容C4并联的重置开关SR，其由时脉信号CLK控制，可让第四电容C4的端电压周期性地维持在接地电位，以解决MP1可能漏电造成C4的端电压上升而误判的问题。
具体而言，对应于时脉信号CLK，预设低临界电压的第一NMOS场效晶体管MN1可周期性的开启或关闭来对电压VDD进行取样，同时将第三电容C3的电压刷新并维持在电压VDD。第一PMOS场效晶体管MP1的栅极接收电压VDD，而源极连接于图中的第一节点n1，亦即，接收第一NMOS场效晶体管MN1的源极产生的电压。当电压VDD比第一节点n1的电压低了第一PMOS场效晶体管的临界电压Vt时，第一PMOS场效晶体管MP1将会导通，进而输出第一触发信号CLK2以触发该电压检测电路。因此，在理想上，此时脉信号CLK的高电位部分的电压比电压源S的电压VDD高至少第一NMOS场效晶体管MN1的临界电压，并且在对应于时脉信号CLK的取样周期中，此临界电压检测电路10将可在电压VDD下降超过临界电压Vt时检测到，进而唤醒低电压检测电路30。当电压源S的电压VDD下降超过第一PMOS场效晶体管MP1的临界电压时，第一PMOS场效晶体管MP1导通，并输出第一触发信号CLK2以触发低电压检测电路30。临界电压检测电路10的检测结果主要依据第四电容C4的端电压，亦即，非接地端GND的另一端，如果第四电容C4的端电压为高电位，表示有电压偏移现象发生，则输出第一触发信号CLK2。
其中，需要说明的是，临界电压检测电路10中可能产生的漏电将会有如图所示的漏电路径IDS，因此将难以检测到电压VDD因漏电而产生的缓慢掉电状况。因此，通过漏电检测电路20的设计，将可以极为省电的方式检测到漏电的发生。
此外，上述实施例虽可以较为省电的方式检测到系统漏电的状况，然而，以固定的时脉信号CLK供应至临界电压检测电路10，并定时对电压VDD进行取样，仍属于较为耗电的运作模式。因此，较佳的，可进一步将漏电检测电路20进行修改，将第一开关电路S1与对应的第一电容C1，以及第二开关电路S2对应的第二电容C2的漏电路径设计对应于临界电压检测电路10的漏电路径，并以第二触发信号CLK1取代时脉信号CLK，即可以更省电的方式唤醒临界电压检测电路10。以下将根据附图详细说明本发明的漏电检测电路的另一实施例。
请参考图4，其为根据本发明的漏电检测电路的另一实施例绘示的电路布局图。其中，与前述实施例不同之处在于，第一开关电路S1包含第二NMOS场效晶体管MN2及第二PMOS场效晶体管MP2。第二NMOS场效晶体管MN2的源极连接于工作电压电路21，并接收工作电压AVDD，其栅极连接于第一比较器COMP1的输出端。第二PMOS场效晶体管MP2的源极及栅极连接于第二NMOS场效晶体管MN1的漏极，且其漏极接地。其中，第一电容C1连接于第二PMOS场效晶体管MP2的源极及第一接地端GND之间。
续言之，第二开关电路包含第三NMOS场效晶体管MN3及第三PMOS场效晶体管MP3。第三NMOS场效晶体管MN3的源极连接于工作电压电路21，其栅极连接于第一比较器COMP1的输出端。第三PMOS场效晶体管MP3的源极及栅极均连接于第三NMOS场效晶体管MN3的漏极，且其漏极接地，其中，第二电容C2连接于第三PMOS场效晶体管MP3的源极及该第二接地端GND之间。
此处，第一开关电路S1及第二开关电路S2的设计在于模拟临界电压电路10的漏电路径，藉此，在漏电检测电路20中的漏电情形将会与临界电压电路10中的漏电情形一致，以避免在不必要的时刻将临界电压检测电路10唤醒，进而达成更大幅度的降低功耗。而在另一实施例中，更可将第一电容C1及第二电容C2的放电速率设计大于临界电压检测电路10的漏电速率，例如，采用漏电稍高的P型及NMOS场效晶体管，如此仍可以较省电的方式确保临界电压检测电路10在漏电状况产生时被唤醒。
此外，上述临界电压检测电路10与漏电检测电路20的搭配，对于漏电、温度或工艺导致的变量导致的电压偏移均能够以最有效率且省电的方式进行检测，进而达成极低功耗的电压检测电路。
应注意的是，上述包含第一电容C1、第二电容C2、开关S1与S2、以及第一比较器COMP1的电路是本发明的漏电检测电路的一实施例，但本发明不受其限制。任一电路，其包含至少二漏电路径，且至少二漏电路径电连接电压源，并会根据至少二漏电路径上的漏电状态之间的差异产生一第二触发信号至该电压检测电路的一第二控制端以触发该电压检测电路，皆可作为本发明的漏电检测电路20。
以下将根据附图说明本发明的低电压检测电路的实施例。请参考图5，其为根据本发明的实施例绘示的低电压检测电路的电路布局图。
如图所示，低电压检测电路30包含分压电路11、第三开关电路S3及第二比较器COMP2具有第一输入端IN1及第二输入端IN2，第一输入端IN1可直接连接于电压源S，或另外设置有包含第一电阻R1及第二电阻R2的分压电路11连接于电压源S及第一输入端IN1之间，以将电压源S的电压VDD进行分压，并输入第二比较器COMP2。第二输入端IN2接收参考电压VREF。
第三开关电路S3连接于第二比较器COMP2的控制端，经配置以在接收第一触发信号CLK2或第二触发信号CLK1时启动第二比较器COMP2。具体来说，第三开关电路S3可如图所示包含一对开关，其控制端即为前述第一控制端CT1及第二控制端CT2，并分别连接前述第一比较器COMP1及临界电压检测电路10的输出端。当漏电状况发生，第二控制端CT2接收漏电检测电路20产生的第二触发信号CLK1，进而使第二比较器COMP2启动，取样电压源S的电压VDD(或通过分压电路11产生的分压)，并判断是否低于参考电压VREF。
而当快速掉电状况发生，第一控制端CT1接收临界电压检测电路10产生的第一触发信号CLK2，进而使第二比较器COMP2启动，取样电压源S的电压VDD(或通过分压电路11产生的分压)，并判断是否低于参考电压VREF。若在上述两者情形中判断电压VDD(或通过分压电路11产生的分压)低于参考电压VREF，则第二比较器COMP产生第三触发信号。电压源S可设置为在接收到此第三触发信号时，调整电压VDD的电平回到预定范围内。
需要说明的是，低电压检测电路30更包含低压重置电路LVR，其经配置以在第二比较器COMP判断电压源S的电压VDD低于参考电压VREF时，接收第二比较器的第三触发信号而启动产生低压重置信号。可预期的，此低压重置信号可将系统重启，或控制电压源S重启以使电压VDD恢复到系统初始操作电压。
应注意的是，根据一实施例，本发明提供一种低功耗电压检测电路，其包含：一电压源；一电压检测电路，经配置以在触发时取样该电压源的电压，并判断该电压源的电压是否低于一参考电压，并预设处于关闭状态；一临界电压检测电路，连接于该电压检测电路的一第一控制端，经配置以依据一时脉信号，在一取样周期中检测该电压源的电压是否下降超过一临界电压，并根据一检测结果从该第一控制端输出一第一触发信号以触发该电压检测电路；以及一漏电检测电路，包含至少二漏电路径，该至少二漏电路径电连接该电压源，该漏电检测电路根据该至少二漏电路径上的漏电状态之间的差异产生一第二触发信号至该电压检测电路的一第二控制端，以触发该电压检测电路。
综上所述，本发明的低功耗电压检测电路将可确保低电压检测电路在系统漏电达到预定程度时被唤醒，进而对电压源的电压进行取样，以确保电压源不致下降超越预定范围。再者，在漏电检测电路中模拟临界电压电路中的漏电路径，并取代时脉信号，可避免在不必要的时刻将临界电压检测电路唤醒，进而达成更大幅度的降低功耗。
上述临界电压检测电路与漏电检测电路的搭配，对于漏电、温度或工艺导致的变量导致的电压偏移均能够以最有效率且省电的方式进行检测，进而达成极低功耗的电压检测电路，同时实现具有高精准度、极低功耗且不受漏电、温度或工艺影响的电压检测方式。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种低功耗电压检测电路，其特征在于，其包含：
一电压源；
一电压检测电路，经配置以在触发时取样该电压源的电压，并判断该电压源的电压是否低于一参考电压，并预设处于关闭状态；
一临界电压检测电路，连接于该电压检测电路的一第一控制端，经配置以依据一时脉信号，在一取样周期中检测该电压源的电压是否下降超过一临界电压，若是，则经由该第一控制端输出一第一触发信号以触发该电压检测电路；以及
一漏电检测电路，包含：
一工作电压电路，其分别连接于一第一开关电路及一第二开关电路，并输出一工作电压；
一第一电容，其连接于该第一开关电路与一第一接地端之间；
一第二电容，其连接于该第二开关电路与一第二接地端之间；及
一第一比较器，经配置以比较该第一电容及该第二电容之间的电压差是否超过一预定电压，若是，则该第一比较器的一输出端输出一第二触发信号至该电压检测电路的一第二控制端，以触发该电压检测电路，
其中该第一电容与该第二电容的放电速率不同。
2.如权利要求1所述的低功耗电压检测电路，其特征在于，该临界电压检测电路包含：
一第一NMOS场效晶体管，其漏极连接于该电压源，且一第三电容连接于其源极与一第三接地端之间，该第一NMOS场效晶体管的栅极接收该时脉信号；
一第一PMOS场效晶体管，其源极连接于该第一NMOS场效晶体管及该第三电容之间，其栅极连接于该电压源，且一第四电容连接于该第一PMOS场效晶体管及一第四接地端之间；
其中当该电压源的电压下降超过该第一PMOS场效晶体管的该临界电压时，该第一PMOS场效晶体管导通并输出该第一触发信号以触发该电压检测电路。
3.如权利要求1所述的低功耗电压检测电路，其特征在于，该电压检测电路包含：
一第二比较器，具有一第一输入端及一第二输入端，该第一输入端连接于该电压源，该第二输入端接收该参考电压；
一第三开关电路，连接于该第二比较器的控制端，经配置以在接收该第一触发信号或该第二触发信号时启动该第二比较器。
4.如权利要求3所述的低功耗电压检测电路，其特征在于，该电压检测电路更包含一低压重置电路，经配置以在该第二比较器判断该电压源的电压低于该参考电压时，接收该第二比较器的第三触发信号而启动产生一低压重置信号。
5.如权利要求3所述的低功耗电压检测电路，其特征在于，该电压检测电路更包含一分压电路，其连接于该电压源及该第一输入端之间，以将该电压源进行分压。
6.如权利要求1所述的低功耗电压检测电路，其特征在于，该第一开关电路包含：
一第二NMOS场效晶体管，其源极连接于该工作电压电路，其栅极连接于该第一比较器的输出端；
一第二PMOS场效晶体管，其源极及栅极连接于该第二NMOS场效晶体管的漏极，其漏极接地，
其中该第一电容连接于该第二PMOS场效晶体管的源极及该第一接地端之间。
7.如权利要求1所述的低功耗电压检测电路，其特征在于，该第二开关电路包含：
一第三NMOS场效晶体管，其源极连接于该工作电压电路，其栅极连接于该第一比较器的输出端；
一第三PMOS场效晶体管，其源极及栅极连接于该第三NMOS场效晶体管的漏极，其漏极接地，
其中该第二电容连接于该第三PMOS场效晶体管的源极及该第二接地端之间。
8.如权利要求1所述的低功耗电压检测电路，其特征在于，该时脉信号来自该第一比较器的该第二触发信号。
9.如权利要求1所述的低功耗电压检测电路，其特征在于，该第一电容向该第一开关电路的漏电路径及该第二电容向该第二开关电路的漏电路径与该临界电压检测电路的漏电路径相同。
10.如权利要求1所述的低功耗电压检测电路，其特征在于，该第一电容及该第二电容的放电速率大于该临界电压检测电路的漏电速率。
11.如权利要求2所述的低功耗电压检测电路，其特征在于，该时脉信号的高电位部分的电压比该电压源的电压高至少该第一NMOS场效晶体管的临界电压。
12.一种低功耗电压检测电路，其特征在于，其包含：
一电压源；
一电压检测电路，经配置以在触发时取样该电压源的电压，并判断该电压源的电压是否低于一参考电压，并预设处于关闭状态；
一临界电压检测电路，连接于该电压检测电路的一第一控制端，经配置以依据一时脉信号，在一取样周期中检测该电压源的电压是否下降超过一临界电压，并根据一检测结果从该第一控制端输出一第一触发信号以触发该电压检测电路；以及
一漏电检测电路，包含至少二漏电路径，该至少二漏电路径电连接该电压源，该漏电检测电路根据该至少二漏电路径上的漏电状态之间的差异产生一第二触发信号至该电压检测电路的一第二控制端，以触发该电压检测电路。
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