CN114758713B - 一种加速铁电存储器耐久性测试的电路和方法 - Google Patents
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Abstract
本发明涉及半导体存储器测试技术领域，具体涉及一种铁电存储器耐久性测试的电路和方法，该电路包括依次连接的PMOS晶体管、NMOS晶体管、恒流源电路，所述PMOS晶体管的源极连接有电源；PMOS晶体管的漏极和NMOS晶体管的漏极相连接，在PMOS晶体管和NMOS晶体管的连接间节点设有监测电压点；NMOS晶体管的源极连接至恒流源电路的一端，恒流源电路的另一端接地；NMOS晶体管和恒流源电路的连接间节点与铁电存储器的位线连接；在PMOS晶体管和NMOS晶体管的栅极分别输入偏置电压Vbias1和偏置电压Vbias2。本发明加快了耐久性参数的获取，有效节约了测试时间成本，加速铁电产品的面市周期。
Description
技术领域
本发明涉及半导体存储器测试技术领域，具体涉及一种铁电存储器耐久性测试的电路和方法。
背景技术
目前，新型非易失性存储器主要包括铁电存储器（FeRAM）、相变存储器（PCRAM）、磁阻存储器（STT-MRAM）、阻变存储器（RRAM）等。其中，铁电存储器的存储机制是利用铁电材料在外加电场的作用下具有极化的特性实现二值存储。合格的铁电存储器产品要求保证抗疲劳次数达到1012次以上，达到无限寿命要求的理想存储器则需经受至少1015次的极化翻转，且所保存的数据至少10年不会挥发。因此对铁电存储器的测试便提出了相应的要求。
传统的耐久性测试，是通过进行写入读出、再写入再读出......如此反复循环操作，对每次读出数据进行判断，并记录读写周期次数，从而测试FeRAM产品的反复读写和数据保存能力的可靠性。这是一个非常耗时的过程,测试时间长，效率低，成本高，不利于产业化发展。因此需要设计一种较为灵活的、低成本的耐久性测试电路与方法，区别于传统耐久测试流程，能够有效缩短测试时间，从而提升测试效率，降低成本，加速获得铁电存储器产品的耐久性评估数据。
研究学者们对铁电薄膜的疲劳失效现象进行了探究，研究结果表明：铁电薄膜的疲劳往往也伴随着漏电流的增大，体电阻率的降低，这可以归因于疲劳导致的薄膜体内的氧空位数量随疲劳进程急剧增大。利用这一电学特性，本发明提出一种基于监测铁电存储器位线上漏电流变化、有效减小耐久性测试时间的测试电路和方法。
这里介绍常见的铁电存储器结构，其基本存储单元一般有两种结构：单管单电容（1T1C型）和双管双电容（2T2C型），如图1a和图1b所示，前者使用一个晶体管及一个铁电电容组成一个存储单元，后者则各为两个。其中，WL（WordLine）为字线，连接到晶体管栅极；BL（BitLine）、BLN分别为数据位和参考位的位线；PL（PlateLine）为板线；CFe1和CFe2为铁电电容，其一极连接至PL，另一极分别与晶体管相连，当WL开启时，这一极便与BL或BLN相连。本发明可适用于两种结构的铁电存储器耐久性测试。
发明内容
为了解决现有技术中存在的上述技术问题，本发明提出了一种加速铁电存储器耐久性测试的电路和方法，极大地减少了铁电存储器的耐久性测试时间成本，其具体技术方案如下：
一种加速铁电存储器耐久性测试的电路，包括依次连接的PMOS晶体管P1、NMOS晶体管N1、恒流源电路，所述PMOS晶体管P1的源极连接有电源VDD；PMOS晶体管P1的漏极和NMOS晶体管N1的漏极相连接，在PMOS晶体管P1和NMOS晶体管N1的连接间节点设有监测电压点Vout；NMOS晶体管N1的源极连接至恒流源电路的一端，恒流源电路的另一端接地；NMOS晶体管N1和恒流源电路的连接间节点与铁电存储器的位线BL连接；在PMOS晶体管P1和NMOS晶体管N1的栅极分别输入电压Vbias1和电压Vbias2。
进一步地，所述电压Vbias1为PMOS晶体管P1提供栅极偏置电压，电压Vbias2为NMOS晶体管N1提供栅极偏置电压，使得PMOS晶体管P1和NMOS晶体管N1都工作在饱和区。
进一步地，所述PMOS晶体管P1工作在饱和区，饱和区电流公式为：
当
减小，由饱和区电流公式可以推出，
减小，即PMOS晶体管P1的源、漏极电压差减小，则电压监测点Vout处电压升高。
进一步地，所述恒流源电路为到地回路，提供恒定的电流，所述恒定的电流由两路支路的电流构成，所述两路支路分别为恒流源电路连接PMOS晶体管P1和NMOS晶体管N1的支路、恒流源电路连接铁电存储器位线BL的支路；当铁电存储器中的铁电电容呈现疲劳失效时，铁电电容的体电阻率降低，漏电流增大，即恒流源连接位线BL的支路电流增大，同时恒流源连接PMOS晶体管P1和NMOS晶体管N1的支路电流减小。
进一步地，所述恒流源电路为带隙基准结构，具体包括PMOS晶体管P2~PMOS晶体管P10，NMOS晶体管N2~ NMOS晶体管N6，电阻R1~电阻R3，双极型晶体管Q0，三极管Q1~三极管Qn，n为大于1的整数，运放OPA；所述恒流源电路为带隙基准结构，具体包括PMOS晶体管P2~PMOS晶体管P10，NMOS晶体管N2~ NMOS晶体管N6，电阻R1~电阻R3，双极型晶体管Q0，三极管Q1~三极管Qn，运放OPA；
所述PMOS晶体管P2、P3串联后与NMOS晶体管N3的漏极连接，其中PMOS晶体管P2的漏极与其栅极相连接，PMOS晶体管P3的漏极与其栅极相连接；PMOS晶体管P4、P5串联后与双极型晶体管Q0的集电极连接；PMOS晶体管P6、P7串联后通过电阻R2与三极管Q1的集电极连接；PMOS晶体管P8、P9串联后与NMOS晶体管N4的漏极连接；PMOS晶体管P10的源极与PMOS晶体管P1、P2、P4、P6、P8的源极均连接至电源VDD，栅极均连接至PMOS晶体管P1的栅极；
PMOS晶体管P3、P5、P7、P9的栅极相连接；
NMOS晶体管N6的源极连接NMOS晶体管N5的漏极，NMOS晶体管N6的漏极和栅极均连接至PMOS晶体管P10的漏极，NMOS晶体管N1的栅极连接NMOS晶体管N6的栅极；
NMOS晶体管N5的栅极与NMOS晶体管N4的栅极均连接至NMOS晶体管N2的栅极，NMOS晶体管N2、N4、N5的源极相连接后接地，其中，NMOS晶体管N4的漏极与栅极连接；
三极管Q1~三极管Qn并联连接后一端接电阻R2的一端，另一端 与电阻R3的一端连接后接地；电阻R3的另一端与电阻R2的另一端连接后接入运放OPA的反相输入端；
双极型晶体管Q0的基极与其集电极、电阻R1的一端相连接后接入运放OPA的同相输入端；双极型晶体管Q0的发射极与电阻R1的另一端、NMOS晶体管N3的源极相连接后接地；NMOS晶体管N3的栅极连接至运放OPA的输出端。
进一步地，所述PMOS晶体管P2、P4、P6、P8、P10的尺寸与PMOS晶体管P1一致，PMOS晶体管P3、P5、P7、P9的尺寸一致，NMOS晶体管N6和NMOS晶体管N1尺寸一致，NMOS晶体管N4、N5和NMOS晶体管N2尺寸一致；电阻R1和电阻R3相同；三极管Q1~三极管Qn尺寸一致。
进一步地，基于所述恒流源电路为带隙基准结构，流经PMOS晶体管P10和NMOS晶体管N6的支路电流=
，其中，R0表示电阻R1的阻值，与电阻R3相同；VBE是双极型晶体管Q0的发射极偏压，呈负温度特性；VT是与温度呈正相关的参数，三极管Q1~三极管Qn是尺寸一致的三极管，等效于n个三极管Q1并联，通过设置n值，使得正温度系数与负温度系数相互抵消，从而产生和温度无关的基准电流，所述基准电流被镜像到NMOS晶体管N2所在支路，为所在支路提供恒流源。
进一步地，还包括报警电路，所述报警电路由比较器和报警器组成，将电压监测点Vout电压输入比较器，与比较器的参考基准电压进行比较，后将比较的结果反馈给报警器，实现报警。
进一步地，所述监测电压点Vout电压与比较器的参考基准电压进行比较，超过参考基准电压时，报警器报警，表示铁电存储器的位线BL漏电流变大；再对铁电存储器进行读出操作，若读出数据正确，则提高比较器的参考基准电压，再进行下一周期的写入操作；若读出数据有误，则记录目前为止反复写入的周期数，获得耐久性测试数据。
一种采用所述的加速铁电存储器耐久性测试的电路进行加速铁电存储器耐久性测试的方法，包括以下步骤：
步骤1：在耐久性测试之前对铁电存储器的初始数据进行读出，以确定起始向铁电存储器写入的数据是1还是0；若初始数据读出为1，则耐久性测试第一次写入数据0；若初始数据读出为0，则耐久性第一次写入数据为1；
步骤2：开始耐久性测试，对铁电存储器进行反复写入操作，下一次总是写入上一次数据的取反值，使得铁电存储器的铁电电容每次进行极化翻转；
步骤3：在耐久性测试期间，报警电路对监测电压点Vout电压进行实时监测，若报警电路出现报警，此时对铁电存储器进行数据读出；若报警电路没有出现报警，则继续对铁电存储器进行耐久性测试，进行反复写入操作；
步骤4：报警电路出现报警后，对铁电存储器的读出数据进行判断；若读出数据有误，则记录目前为止对铁电存储器反复写入的周期数，获取耐久性评估参数，即失效周期数；若读出数据正确，则说明报警电路报警异常，调整报警电路的参考基准电压，继续进行耐久性测试，直到读出数据真实有误，记录最后使铁电存储器失效的周期数。
有益效果：
本发明提供了一种加速铁电存储器耐久性测试的电路和方法，无需像传统耐久性测试那样对铁电存储器进行每次写入每次读出数据进行对比，大大减少了耐久性测试中读出操作的次数，有效节约了测试时间成本，只需对铁电存储器进行反复写入，等待报警电路出现报警，记录最后使铁电存储器失效的周期数，即获得待测器件的耐久性评估参数；对比传统耐久性测试流程，本发明极大地加快了耐久性参数的获取，加速铁电产品的面市周期。
附图说明
图1a为常见的单管单电容1T1C型的铁电存储器结构示意图；
图1b为常见的双管双电容2T2C型的铁电存储器结构示意图；
图2为本发明提供的加速铁电存储器耐久性测试的电路图；
图3为本发明采用的报警电路的示意图；
图4为使本发明测试电路的电压监测点Vout电压随位线BL漏电流变化更为灵敏的电路示意图；
图5为本发明提供的加速铁电存储器耐久性测试的方法流程图；
图6为本发明实施例的恒流源电路图。
具体实施方式
为了使本发明的目的、技术方案和技术效果更加清楚明白，以下结合说明书附图，对本发明作进一步详细说明。
为了有效缩小铁电存储器的耐久性测试时间成本，加速获取耐久性评估参数，提升测试效率，加快铁电产品的面市周期，本发明设计一种加速铁电存储器耐久性测试的电路，如图2所示，包括依次连接的PMOS晶体管P1、NMOS晶体管N1、恒流源电路，电源VDD连接至PMOS晶体管P1的源极；PMOS晶体管P1的漏极和NMOS晶体管N1的漏极相连接，在PMOS晶体管P1和NMOS晶体管N1的连接间节点设有监测电压点Vout，以监测该支路路径的电流变化；NMOS晶体管N1的源极连接至恒流源电路的一端，恒流源电路的另一端接地；NMOS晶体管N1和恒流源电路的连接间节点与铁电存储器的位线BL连接；在PMOS晶体管P1和NMOS晶体管N1的栅极分别输入电压Vbias1和电压Vbias2。
本发明适用于两种常见的铁电存储器结构，如图1a和图1b所示，分别是：单管单电容（1T1C型）和双管双电容（2T2C型）。
所述Vbias1电压为PMOS晶体管P1提供栅极偏置电压，Vbias2电压为NMOS晶体管N1提供栅极偏置电压，使得PMOS晶体管P1和NMOS晶体管N1都工作在饱和区。
所述恒流源电路为到地回路，提供恒定的电流，该电流由两路支路电流构成，分别为恒流源电路连接PMOS晶体管P1和NMOS晶体管N1的支路、恒流源电路连接铁电存储器单元位线BL的支路；当铁电电容呈现疲劳失效时，铁电电容的体电阻率降低，漏电流增大，即该测试电路中所连接位线BL的支路电流增大。由于两支路之和为恒定电流源，一支路电流增大，另一支路电流减小，即所连接至两个晶体管的支路电流减小。
所述PMOS晶体管P1工作在饱和区，饱和区电流公式为：
在传统的铁电存储器耐久性测试中，对铁电存储器进行反复写入读出，每次写入每次读出，持续判断读出数据的正确与否，当读出数据有误时则认为铁电电容疲劳失效，这种传统测试方法消耗很长的测试时间，测试成本极高。
本发明规定在耐久性测试中只需要对铁电存储器进行反复写入，而无需每次读出。在持续写入的过程中对电压监测点Vout电压进行实时监测，将电压监测点Vout电压与比较器的参考基准电压进行比较，输出比较结果，再将比较结果反馈给报警器，实现报警，如图3所示。当监测电压超过参考基准电压时，报警器报警，代表铁电存储器的位线BL漏电流变大，这时再对铁电存储器进行读出操作，若读出数据正确，可以适当提高报警电路比较器的参考基准，再进行下一周期的写入操作；若读出数据有误，则记录目前为止反复写入的周期数，获得耐久性测试数据。
为使本发明测试电路的电压监测点Vout电压随位线BL漏电流变化更为灵敏，设置加入多级的PMOS晶体管和NMOS晶体管，如图4所示。
所述恒流源电路为带隙基准结构，具体的，如图6所示，包括PMOS晶体管P2~PMOS晶体管P10，NMOS晶体管N2~ NMOS晶体管N6，电阻R1~电阻R3，双极型晶体管Q0，三极管Q1~三极管Qn，n为大于1的整数，运放OPA。
所述PMOS晶体管P2、P3串联后与NMOS晶体管N3的漏极连接，其中PMOS晶体管P2的漏极与其栅极相连接，PMOS晶体管P3的漏极与其栅极相连接；PMOS晶体管P4、P5串联后与双极型晶体管Q0的集电极连接；PMOS晶体管P6、P7串联后通过电阻R2与三极管Q1的集电极连接；PMOS晶体管P8、P9串联后与NMOS晶体管N4的漏极连接；PMOS晶体管P10的源极与PMOS晶体管P1、P2、P4、P6、P8的源极均连接至电源VDD，栅极均连接至PMOS晶体管P1的栅极；
PMOS晶体管P3、P5、P7、P9的栅极相连接；
NMOS晶体管N6的源极连接NMOS晶体管N5的漏极，NMOS晶体管N6的漏极和栅极均连接至PMOS晶体管P10的漏极，NMOS晶体管N1的栅极连接NMOS晶体管N6的栅极；
NMOS晶体管N5的栅极与NMOS晶体管N4的栅极均连接至NMOS晶体管N2的栅极，NMOS晶体管N2、N4、N5的源极相连接后接地，其中，NMOS晶体管N4的漏极与栅极连接；
三极管Q1~三极管Qn并联连接后一端接电阻R2的一端，另一端 与电阻R3的一端连接后接地；电阻R3的另一端与电阻R2的另一端连接后接入运放OPA的反相输入端；
双极型晶体管Q0的基极与其集电极、电阻R1的一端相连接后接入运放OPA的同相输入端；双极型晶体管Q0的发射极与电阻R1的另一端、NMOS晶体管N3的源极相连接后接地；NMOS晶体管N3的栅极连接至运放OPA的输出端。
基于电流镜和运放OPA电路的工作原理，可以推导得到，流经PMOS晶体管P10和NMOS晶体管N6的支路电流=
。其中，电阻R1和电阻R3相同，阻值等于R0。VBE是双极型晶体管Q0的发射极偏压，呈负温度特性。由于VT是一个与温度呈正相关的参数，三极管Q1~三极管Qn是尺寸一致的三极管，等效于n个三极管Q1并联，通过设置n的值，使得正温度系数与负温度系数相互抵消，从而可以产生和温度无关的基准电流。
所述基准电流被镜像到NMOS晶体管N2所在支路，为其提供恒流源。
在所述恒流源电路中，晶体管P2、P4、P6、P8、P10均是与晶体管P1尺寸一致的PMOS晶体管，P3、P5、P7、P9是尺寸一致的PMOS晶体管。晶体管N6是和晶体管N1尺寸一致的NMOS晶体管，晶体管N4、N5和N2是尺寸一致的NMOS晶体管。图6中晶体管均工作在饱和区。
如图5所示，一种加速铁电存储器耐久性测试的方法，包括以下步骤：
步骤1：在耐久性测试之前对铁电存储器的初始数据进行读出，以确定起始向铁电存储器写入的数据是1还是0。若初始数据读出为1，则耐久性测试第一次写入数据0；若初始数据读出为0，则耐久性第一次写入数据为1。
步骤2：开始耐久性测试，对铁电存储器进行反复写入操作，下一次总是写入上一次数据的取反值，使得铁电存储器的铁电电容每次进行极化翻转。
步骤3：在耐久性测试期间，报警电路对监测电压点Vout电压进行实时监测，若报警电路出现报警，此时对铁电存储器进行数据读出；若报警电路没有出现报警，则继续对铁电存储器进行耐久性测试，进行反复写入操作。
步骤4：报警电路出现报警后，对铁电存储器的读出数据进行判断；若读出数据有误，则记录目前为止对铁电存储器反复写入的周期数，获取耐久性评估参数，即失效周期数；若读出数据正确，说明报警电路报警异常，需要适当调整报警电路的参考基准，继续进行耐久性测试，直到读出数据真实有误，记录最后使铁电存储器失效的周期数。
以上所述，仅为本发明的优选实施案例，并非对本发明做任何形式上的限制。虽然前文对本发明的实施过程进行了详细说明，对于熟悉本领域的人员来说，其依然可以对前述各实例记载的技术方案进行修改，或者对其中部分技术特征进行同等替换。凡在本发明精神和原则之内所做修改、同等替换等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种加速铁电存储器耐久性测试的电路，其特征在于，包括依次连接的PMOS晶体管P1、NMOS晶体管N1、恒流源电路，所述PMOS晶体管P1的源极连接有电源VDD；PMOS晶体管P1的漏极和NMOS晶体管N1的漏极相连接，在PMOS晶体管P1和NMOS晶体管N1的连接间节点设有监测电压点Vout；NMOS晶体管N1的源极连接至恒流源电路的一端，恒流源电路的另一端接地；NMOS晶体管N1和恒流源电路的连接间节点与铁电存储器的位线BL连接；在PMOS晶体管P1和NMOS晶体管N1的栅极分别输入电压Vbias1和电压Vbias2；
还包括报警电路，所述报警电路由比较器和报警器组成，将电压监测点Vout电压输入比较器，与比较器的参考基准电压进行比较，后将比较的结果反馈给报警器，实现报警；所述监测电压点Vout电压与比较器的参考基准电压进行比较，超过参考基准电压时，报警器报警，表示铁电存储器的位线BL漏电流变大；再对铁电存储器进行读出操作，若读出数据正确，则提高比较器的参考基准电压，再进行下一周期的写入操作；若读出数据有误，则记录目前为止反复写入的周期数，获得耐久性测试数据。
2.如权利要求1所述的一种加速铁电存储器耐久性测试的电路，其特征在于，所述电压Vbias1为PMOS晶体管P1提供栅极偏置电压，电压Vbias2为NMOS晶体管N1提供栅极偏置电压，使得PMOS晶体管P1和NMOS晶体管N1都工作在饱和区。
3.如权利要求2所述的一种加速铁电存储器耐久性测试的电路，其特征在于，所述PMOS晶体管P1工作在饱和区，饱和区电流公式为：
当
减小，由饱和区电流公式可以推出，
减小，即PMOS晶体管P1的源、漏极电压差减小，则电压监测点Vout处电压升高。
4.如权利要求1所述的一种加速铁电存储器耐久性测试的电路，其特征在于，所述恒流源电路为到地回路，提供恒定的电流，所述恒定的电流由两路支路的电流构成，所述两路支路分别为恒流源电路连接PMOS晶体管P1和NMOS晶体管N1的支路、恒流源电路连接铁电存储器位线BL的支路；当铁电存储器中的铁电电容呈现疲劳失效时，铁电电容的体电阻率降低，漏电流增大，即恒流源连接位线BL的支路电流增大，同时恒流源连接PMOS晶体管P1和NMOS晶体管N1的支路电流减小。
5.如权利要求4所述的一种加速铁电存储器耐久性测试的电路，其特征在于，所述恒流源电路为带隙基准结构，具体包括PMOS晶体管P2~PMOS晶体管P10，NMOS晶体管N2~ NMOS晶体管N6，电阻R1~电阻R3，双极型晶体管Q0，三极管Q1~三极管Qn，n为大于1的整数，运放OPA；
所述PMOS晶体管P2、P3串联后与NMOS晶体管N3的漏极连接，其中PMOS晶体管P2的漏极与其栅极相连接，PMOS晶体管P3的漏极与其栅极相连接；PMOS晶体管P4、P5串联后与双极型晶体管Q0的集电极连接；PMOS晶体管P6、P7串联后通过电阻R2与三极管Q1的集电极连接；PMOS晶体管P8、P9串联后与NMOS晶体管N4的漏极连接；PMOS晶体管P10的源极与PMOS晶体管P1、P2、P4、P6、P8的源极均连接至电源VDD，栅极均连接至PMOS晶体管P1的栅极；
PMOS晶体管P3、P5、P7、P9的栅极相连接；
NMOS晶体管N6的源极连接NMOS晶体管N5的漏极，NMOS晶体管N6的漏极和栅极均连接至PMOS晶体管P10的漏极，NMOS晶体管N1的栅极连接NMOS晶体管N6的栅极；
NMOS晶体管N5的栅极与NMOS晶体管N4的栅极均连接至NMOS晶体管N2的栅极，NMOS晶体管N2、N4、N5的源极相连接后接地，其中，NMOS晶体管N4的漏极与栅极连接；
三极管Q1~三极管Qn并联连接后一端接电阻R2的一端，另一端 与电阻R3的一端连接后接地；电阻R3的另一端与电阻R2的另一端连接后接入运放OPA的反相输入端；
双极型晶体管Q0的基极与其集电极、电阻R1的一端相连接后接入运放OPA的同相输入端；双极型晶体管Q0的发射极与电阻R1的另一端、NMOS晶体管N3的源极相连接后接地；NMOS晶体管N3的栅极连接至运放OPA的输出端。
6.如权利要求5所述的一种加速铁电存储器耐久性测试的电路，其特征在于，所述PMOS晶体管P2、P4、P6、P8、P10的尺寸与PMOS晶体管P1一致，PMOS晶体管P3、P5、P7、P9的尺寸一致，NMOS晶体管N6和NMOS晶体管N1尺寸一致，NMOS晶体管N4、N5和NMOS晶体管N2尺寸一致；电阻R1和电阻R3相同；三极管Q1~三极管Qn尺寸一致。
7.如权利要求5所述的一种加速铁电存储器耐久性测试的电路，其特征在于，基于所述恒流源电路为带隙基准结构，流经PMOS晶体管P10和NMOS晶体管N6的支路电流=
，其中，R0表示电阻R1的阻值，与电阻R3相同；VBE是双极型晶体管Q0的发射极偏压，呈负温度特性；VT是与温度呈正相关的参数，三极管Q1~三极管Qn是尺寸一致的三极管，等效于n个三极管Q1并联，通过设置n值，使得正温度系数与负温度系数相互抵消，从而产生和温度无关的基准电流，所述基准电流被镜像到NMOS晶体管N2所在支路，为所在支路提供恒流源。
8.一种采用如权利要求1至7任一项所述的加速铁电存储器耐久性测试的电路进行加速铁电存储器耐久性测试的方法，其特征在于，包括以下步骤：
步骤1：在耐久性测试之前对铁电存储器的初始数据进行读出，以确定起始向铁电存储器写入的数据是1还是0；若初始数据读出为1，则耐久性测试第一次写入数据0；若初始数据读出为0，则耐久性第一次写入数据为1；
步骤2：开始耐久性测试，对铁电存储器进行反复写入操作，下一次总是写入上一次数据的取反值，使得铁电存储器的铁电电容每次进行极化翻转；
步骤3：在耐久性测试期间，报警电路对监测电压点Vout电压进行实时监测，若报警电路出现报警，此时对铁电存储器进行数据读出；若报警电路没有出现报警，则继续对铁电存储器进行耐久性测试，进行反复写入操作；
步骤4：报警电路出现报警后，对铁电存储器的读出数据进行判断；若读出数据有误，则记录目前为止对铁电存储器反复写入的周期数，获取耐久性评估参数，即失效周期数；若读出数据正确，则说明报警电路报警异常，调整报警电路的参考基准电压，继续进行耐久性测试，直到读出数据真实有误，记录最后使铁电存储器失效的周期数。
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