JP4187664B2

JP4187664B2 - 強誘電体抵抗器不揮発性メモリアレイ

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Publication number: JP4187664B2
Application number: JP2004007472A
Authority: JP
Inventors: テンスーシェン; リーティンカイ; ツァンフェンヤン
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-01-15
Filing date: 2004-01-15
Publication date: 2008-11-26
Anticipated expiration: 2024-01-15
Also published as: US20040136223A1; EP1441363A2; JP2004220764A; KR100536505B1; US6819583B2; TWI243380B; KR20040066034A; TW200425139A; EP1441363A3

Description

本発明は、２０００年４月１１日に特許査定された米国特許第６，０４８，７３８号（題名「ＭｅｔｈｏｄｏｆＭａｋｉｎｇＦｅｒｒｏｅｌｅｃｔｒｉｃＭｅｍｏｒｙＣｅｌｌｆｏｒＶＬＳＩＲＡＭＡｒｒａｙ」）および２００２年１１月２６日に出願された米国特許出願シリアル番号第１０／３０５，５５１号（題名「ＦｅｒｒｏｅｌｅｃｔｒｉｃＲｅｓｉｓｔｏｒＮｏｎ−ｖｏｌａｔｉｌｅＭｅｍｏｒｙ」）に関連する。

本発明は、強誘電体抵抗器不揮発性メモリアレイに関する。より詳細には、非破壊読み取りを特徴とし、定電流メモリデバイスと同様に機能するメモリアレイに関する。

１トランジスタ１強誘電体キャパシタ（１Ｔ１Ｃ）メモリセルおよび単一トランジスタ強誘電系デバイスは、メモリ格納デバイスとして使用される。１Ｔ１Ｃメモリは不揮発性であるが、読み出し破壊性であり、すなわち、読み出し動作中に格納データが失われ、セルのリフレッシュが必要となる。単一トランジスタメモリにおける読み出し動作は非破壊性であるが、スタンバイ状態中に強誘電体キャパシタに比較的大きな場がかかるので、メモリ保持時間が著しく低減する。

非特許文献１は、ＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ構造のドライエッチングを使用する強誘電体メモリセルの製造を記載する。
Ｓ．Ｏｎｉｓｈｉｅｔａｌ．，Ａｈａｌｆ−ｍｉｃｒｏｎＦｅｒｒｏｅｌｅｃｔｒｉｃＭｅｍｏｒｙＣｅｌｌＴｅｃｈｎｏｌｏｇｙｗｉｔｈＳｔａｃｋｅｄＣａｐａｃｉｔｏｒＳｔｒｕｃｔｕｒｅ，ＩＥＤＭ，ｐａｐｅｒ３４．４，ｐ．８４３，１９９４

強誘電体薄膜抵抗器メモリアレイは基板上に形成される。アレイは、行および列のアレイ状に配置された複数のメモリセルを含む。各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタでとを含む。各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは関連抵抗器の１端子に電気的に接続される。アレイはさらに、行において各トランジスタのゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含む。１実施形態において、プログラミングラインはＦＥ抵抗器の他の端子に接続され、ビットラインはトランジスタソースに接続されるが、別の実施形態において、プログラミングラインはトランジスタソースに接続され、ビットラインはＦＥ抵抗器の他の端子に接続される。後者の実施形態において、プログラミングラインはブロック消去ラインとしての機能に適切である。

本発明の目的は、埋め込み型およびスタンドアローン型大規模不揮発性メモリに適切な非破壊読み出し長保持時間強誘電体メモリ抵抗器を提供することである。

本発明の別の目的は、定電流アレイと同様に機能するメモリアレイを提供することである。

本発明の要旨および目的は、本発明の性質をすばやく理解するために提供される。本発明のより完全な理解は、以下の本発明の好適な実施形態の詳細な説明を図面を伴って参照することによって得られ得る。

本発明による強誘電体薄膜抵抗器メモリアレイは、基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該ＦＥ抵抗器の１端子に電気的に接続される、トランジスタとを含む、複数のメモリセルと、行において各トランジスタの該ゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含み、該メモリセルはプログラミング電圧を使用してプログラミングされ、該ＦＥ抵抗器は、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出され、該選択された検出が定電圧検出の場合、該ＦＥ抵抗器に流れる電流が高電流状態にあるか低電流状態にあるかが、検出され、該選択された検出が定電流検出の場合、該ＦＥ抵抗器に印加される電圧が高電圧状態にあるか低電圧状態にあるかが、検出され、これにより、上記目的が達成される。

前記ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置されてもよい。

前記ＦＥ抵抗器は、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置されてもよい。

前記ＦＥ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置されてもよい。

前記ＦＥ抵抗器は、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置されてもよい。

前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続されてもよい。

前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続されてもよい。

前記プログラミングラインはブロック消去ラインでよい。

本発明による強誘電体薄膜抵抗器メモリアレイは、基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該ＦＥ抵抗器の１端子に電気的に接続される、トランジスタとを含む、複数のメモリセルと、行において各トランジスタの該ゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含み、該ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように、かつ約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置され、該低電流読み出しの際、該ＦＥ抵抗器に印加される電圧が高電圧状態にあるか低電圧状態にあるかが、検出され、これにより、上記目的が達成される。

前記プログラミングラインはブロック消去ラインでよい。

本発明による強誘電体薄膜抵抗器メモリアレイは、基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該ＦＥ抵抗器の１端子に電気的に接続される、トランジスタとを含む、複数のメモリセルと、行において各トランジスタの該ゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含み、該ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置され、該定電流読み出しの際、該ＦＥ抵抗器に印加される電圧が高電圧状態にあるか低電圧状態にあるかが、検出され、これにより、上記目的が達成される。
前記ＦＥ抵抗器は、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置されてもよい。

前記メモリセルはプログラミング電圧を使用してプログラミングされ、前記ＦＥ抵抗器は、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出されてもよい。

本発明の強誘電体薄膜抵抗器メモリアレイによれば、メモリセルはプログラミング電圧を使用してプログラミングされ、強誘電体抵抗器メモリアレイは、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出される。したがって、読み出し動作が非破壊性となり、さらにメモリ保持を長時間行うことができる。

ＲＡＭアプリケーションに適切な基本不揮発性非破壊性読み出しメモリ強誘電体メモリセルは、関連する特許および出願に開示される。本発明は、以前に開示のメモリセルを含む大規模ＲＡＭ回路である。基本回路構造は、改変メモリ動作回路を有する１Ｔ１Ｃ強誘電体メモリと同様である。

基本セル構成を図１に、一般に参照符号１０で示す。１Ｔ１Ｃセルの強誘電体キャパシタがメモリ抵抗器１２に置き換えられ、「駆動ライン」が「プログラミングライン」１４に置き換えられる。トランジスタ１５はゲート、ソース、およびドレインを含み、他方メモリ抵抗器１２は１対の端子を含み、そのうちの１つはトランジスタ１５のドレインに接続される。ビットライン１６およびワードライン１８が提供される。本発明のアレイの実施形態において、ワードライン１８はトランジスタ１５のゲートに接続され、ビットライン１６はトランジスタ１５のソースに接続され、かつプログラミングライン１４はメモリ抵抗器１２のもう１つの端子に接続される。

プログラミングパルスおよびメモリ読み出しパルスを図２に示す。図２ａは低電流状態を示す。図２ｂは高電流状態を示す。図２ｃは読み出し状態を示す。プログラミングパルスの振幅は、強誘電体薄膜分極に必要な電圧に依存して約２Ｖ〜５Ｖの間である。読み出しパルスは、図３および４に具体的に示すＩ−Ｖ特性を有するデバイスに対して、約１０ｎＡ〜１００ｎＡの定電流パルスである。やはり、振幅およびパルス幅は、実際のメモリ抵抗器の性質（主に強誘電性）に依存する。定電流の振幅は、メモリレジスタにかかる電圧がデバイスの保磁電圧よりも低いように選択される。明確に規定された保磁電圧を示す強誘電体抵抗器は、デバイスが長いメモリ保持時間を有するために必要である。図５ａおよび５ｂは、ＰＧＯおよびＰＺＴ薄膜抵抗器のヒステリシスループをそれぞれ示す。ＰＧＯヒステリシスループは、明確に規定された約１Ｖの保磁電圧を明示するが、ＰＺＴヒステリシスループに対する明確に規定された保磁電圧はない。
なお、ここで、図３は、ＰＧＯ抵抗器のＩ−Ｖ特性を示している。図４は、本発明のメモリセルのデバイス電流の線形スケールを示す。

図６は、一般に参照符号３０で示す本発明のアレイの１６ビット等価回路を示す。ここで、Ｗ１〜Ｗ４はワードラインであり、Ｂ１〜Ｂ４はビットラインであり、およびＰ１〜Ｐ４はプログラミングラインである。Ｔ_１１〜Ｔ_４４およびＦＥ_１１〜ＦＥ_４４はそれぞれビットトランジスタおよびビットメモリ抵抗器である。

（実施例）
本実施例のメモリ抵抗器は、例えば、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置される。

本実施例のメモリ抵抗器は、例えば、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される。特に、本実施例のメモリ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置されることが好ましい。

本実施例のメモリ抵抗器は、例えば、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置される。

ＦＥ_２２を高電流状態に書き込みするために、すべてのビットおよびプログラミングラインをＰ２を除いて接地する。Ｗ２には、プログラミングパルス＋Ｖ_Ｐが印加される。Ｗ２は、Ｗ２に接続されたすべてのトランジスタをＯＮにする。Ｐ２には、プログラミングパルスが印加される。メモリ抵抗器の抵抗は非常に高いので、トランジスタＴ_２２における電圧降下は非常に小さい。メモリ抵抗器ＦＥ_２２にかかる電圧は、プログラミングパルスＶ_Ｐの振幅にほぼ等しい。Ｗ２ラインに接続されたすべての他のトランジスタはＯＮにされるが、それらのプログラミングラインおよびビットラインは接地電位であるので、それらは高電流状態を達成しない。Ｂ２に接続されたすべてのトランジスタ（Ｔ_２２を除く）のゲートは接地電位であるので、メモリ抵抗器ＦＥ_２２だけが分極される。すべての他のメモリ抵抗器のメモリ内容は変化しない。メモリアレイをブロック消去するために、すべてのＢラインを接地しつつ、プログラミングパルス＋Ｖ_ＰがすべてのＰラインおよびＷラインに印加される。これにより、すべてのメモリ抵抗器が高電流状態にプログラムされる。

ＦＥ_２２を低電流状態に書き込みするために、すべてのビットおよびプログラミングラインをＢ２を除いて接地する。Ｗ２には、プログラミングパルス＋Ｖ_Ｐが印加される。Ｗ２は、Ｗ２に接続されたすべてのトランジスタをＯＮにする。Ｂ２には、プログラミングパルス＋Ｖ_Ｐが印加される。メモリ抵抗器の抵抗は非常に高いので、トランジスタＴ_２２における電圧降下は非常に小さい。メモリ抵抗器ＦＥ_２２にかかる電圧は、プログラミングパルス＋Ｖ_Ｐの振幅にほぼ等しい。Ｗ２ラインに接続されたすべての他のトランジスタはＯＮにされるが、関連するプログラミングラインおよびビットラインは接地電位であるので、残りのＷ２トランジスタは低電流状態には降下しない。Ｂ２に接続されたすべてのトランジスタ（Ｔ_２２を除く）のゲートは接地電位であるので、メモリ抵抗器ＦＥ_２２だけが分極される。すべての他のメモリ抵抗器のメモリ内容は変化しない。

上記プロセスは、アレイの任意のメモリビットをプログラムするために適用され得る。ＦＥ_３３のメモリ内容を読み出すために、すべてのワードライン、ビットライン、およびプログラムライン（Ｗ３およびＢ３を除く）は接地される。Ｗ３には、動作電圧Ｖ_ＣＣが印加される。Ｂ３には、約１０μＡ〜１００μＡの間の定電流が印加される。ビットラインＢ３はまた、センス増幅器に接続され、メモリ抵抗器にかかる電圧を測定する。

ここでメモリ検出をより詳細に説明する。センス増幅器において検出された電圧は、メモリ抵抗器にかかる電圧およびビットトランジスタにかかる電圧の合計である。メモリ抵抗器にかかる電圧は強誘電体薄膜の保磁電圧未満であるので、検出電圧は１Ｖ未満である。ワードライン電圧は回路動作電圧Ｖ_ＣＣに等しい。したがって、ビットトランジスタは線形領域またはトリオード領域において動作する。

Ｉ_Ｄ＝Ｋ（Ｖ_Ｇ−Ｖ_ＴＨ−Ｖ_Ｓ−１／２Ｖ_ＴＲ）Ｖ_ＴＲ（１）
ここで、Ｖ_Ｇはワードライン電圧であり、Ｖ_ＴＨはトランジスタのしきい値電圧であり、Ｖ_Ｓはトランジスタのソースにおける電圧であり、Ｖ_ＴＲはトランジスタにかかる電圧降下である。式（１）のＶ_Ｓに関する微分は、以下を生成する。

ｄＩ_Ｄ／ｄＶ_Ｓ＝Ｋ（Ｖ_Ｇ−Ｖ_ＴＨ−Ｖ_Ｓ−Ｖ_ＴＲ）ｄＶ_ＴＨ／ｄＶ_Ｓ−ＫＶ_ＴＲ＝０（２）
したがって、
ｄＶ_ＴＲ／ｄＶ_Ｓ＝Ｖ_ＴＲ／（Ｖ_Ｇ−Ｖ_ＴＨ−Ｖ_Ｓ−Ｖ_ＴＲ）＞０（３）
式（３）は、Ｖ_Ｓが増加するにつれ、Ｖ_ＴＲが増加し、したがって、ビットトランジスタにかかる電圧はメモリ電圧ウィンドウを増大することを示す。

図７に示すように、アレイの一部の模式図を一般に参照符号５０で示す。そのアレイの一部は、検出回路５２、ビットラインデコーダ５４、およびトランジスタＴ１を含む。ビットライン駆動電源は、デコーダ５４のビットライン５８の出力に直列に接続された簡単なＭＯＳＴ５６、好ましくはｐＭＯＳＴであり得る。プログラミングするには、Ｔ１のゲート電圧はＶ_Ｐにバイアスされる。読み出し動作するには、Ｔ１のゲート電圧をバイアスして、約１０μＡ〜１００μＡの所定の定電流を送る。低メモリ電圧は、高メモリ電圧状態が出力インバータのスイッチオン電圧より高くしながら、出力インバータのしきい値電圧よりも低くなるように選択される。メモリの出力は、さらなるセンス増幅器なしにセンスインバータをスイッチできる。アレイは、すべてのビットラインを同時に接地しながら、消去電圧をすべてのプログラミングラインおよびすべてのワードラインに印加してブロック消去され得る。

本発明のアレイは定電圧動作用に使用され得るが、真の定電圧アレイではない。定電圧動作用にアレイを使用するためには、ビットライン電圧を０．５Ｖ未満に設定し、読み出しエラーを防止する。ビット出力は、電流検出増幅器をプログラムラインに接続することによって測定される。

図６のアレイは、メモリ抵抗器を高電流状態に設定する場合には、図６のプログラミングラインが正電圧でバイアスされ、メモリ抵抗器がビットトランジスタのドレインに接続されるので、高速プログラミングを提供する。他方、メモリ抵抗器を低電流状態に設定する場合には、比較的より低速となる。なぜなら、＋Ｖ_Ｐがビットラインに印加されるとメモリセルがソースホロワーとして動作し、その結果、低電流状態へのプログラミング速度がより低くなるからである。これは、メモリアレイが一度に１ビットの割合でプログラミングされる場合には動作速度に大きな影響を与えないが、総プログラミング時間はブロック消去動作に対しては非常により大きくあり得る。ブロック消去動作では、１ブロックのメモリが高電流状態に消去され、その後に個々のセルが低電流状態にプログラミングされる。ブロック消去動作において頻繁に使用されるアプリケーションに対して、高速ブロック消去を提供することが望ましい場合は、図８に示すメモリアレイ（一般に参照符号６０）の実施形態が適切である。アレイ６０において、トランジスタドレインは、メモリレジスタの１端子に接続され、ワードラインはやはり各セルにおいてトランジスタのゲートに接続されるが、ビットラインはＦＥ抵抗器の他の端子に接続され、プログラミングライン６２（本明細書中でブロック消去ラインとも称す）はアレイにおいてトランジスタのソースに接続される。

上記のように、強誘電体抵抗器不揮発性メモリアレイを開示した。そのさらなる変形および変更は特許請求項の範囲に規定されるような発明の範囲内でなされ得ることが理解される。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明のメモリセルの模式図である。本発明のメモリセルのプログラミング状態の図である。ＰＧＯ抵抗器のＩ−Ｖ特性を示す図である。本発明のメモリセルのデバイス電流の線形スケールである。（ａ）は、本発明のメモリセルにおいて使用されるＰＧＯメモリ抵抗器のヒステリシスループを示す図である。（ｂ）は、本発明のメモリセルにおいて使用されるＰＺＴメモリ抵抗器のヒステリシスループを示す図である。本発明のメモリアレイの模式図である。図６のメモリアレイの一部の模式図である。本発明のメモリアレイの別の実施形態の模式図である。

符号の説明

１０基本セル
１２メモリ抵抗器
１４プログラムライン
１５トランジスタ
１６ビットライン
１８ワードライン

Claims

基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、
行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、
１対の端子を有するＦＥ抵抗器と、
各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該ＦＥ抵抗器の１端子に電気的に接続される、トランジスタと
を含む、複数のメモリセルと、
行において各トランジスタの該ゲートに接続されたワードラインと、
列において各メモリセルに接続されたプログラミングラインと、
列において各メモリセルに接続されたビットラインと
を含み、
該メモリセルはプログラミング電圧を使用してプログラミングされ、該ＦＥ抵抗器は、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出され、
該選択された検出が定電圧検出の場合、該ＦＥ抵抗器に流れる電流が高電流状態にあるか低電流状態にあるかが、検出され、
該選択された検出が定電流検出の場合、該ＦＥ抵抗器に印加される電圧が高電圧状態にあるか低電圧状態にあるかが、検出される、
強誘電体薄膜抵抗器メモリアレイ。
前記ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置される、請求項１に記載のアレイ。
前記ＦＥ抵抗器は、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される、請求項１に記載のアレイ。
前記ＦＥ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される、請求項３に記載のアレイ。
前記ＦＥ抵抗器は、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置される、請求項３に記載のアレイ。
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続される、請求項１に記載のアレイ。
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続される、請求項１に記載のアレイ。
前記プログラミングラインはブロック消去ラインである、請求項７に記載のアレイ。
基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、
行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、
１対の端子を有するＦＥ抵抗器と、
各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該ＦＥ抵抗器の１端子に電気的に接続される、トランジスタと
を含む、複数のメモリセルと、
行において各トランジスタの該ゲートに接続されたワードラインと、
列において各メモリセルに接続されたプログラミングラインと、
列において各メモリセルに接続されたビットラインと
を含み、
該ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように、かつ約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置され、
該低電流読み出しの際、該ＦＥ抵抗器に印加される電圧が高電圧状態にあるか低電圧状態にあるかが、検出される、
強誘電体薄膜抵抗器メモリアレイ。
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続される、請求項９に記載のアレイ。
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続される、請求項９に記載のアレイ。
前記プログラミングラインはブロック消去ラインである、請求項１１に記載のアレイ。
前記ＦＥ抵抗器は、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される、請求項９に記載のアレイ。
前記ＦＥ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される、請求項１３に記載のアレイ。
基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、
行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、
１対の端子を有するＦＥ抵抗器と、
各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該ＦＥ抵抗器の１端子に電気的に接続される、トランジスタと
を含む、複数のメモリセルと、
行において各トランジスタの該ゲートに接続されたワードラインと、
列において各メモリセルに接続されたプログラミングラインと、
列において各メモリセルに接続されたビットラインと
を含み、
該ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置され、
該定電流読み出しの際、該ＦＥ抵抗器に印加される電圧が高電圧状態にあるか低電圧状態にあるかが、検出される、
強誘電体薄膜抵抗器メモリアレイ。
前記ＦＥ抵抗器は、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置される、請求項１５に記載のアレイ。
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続される、請求項１５に記載のアレイ。
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続される、請求項１５に記載のアレイ。
前記メモリセルはプログラミング電圧を使用してプログラミングされ、前記ＦＥ抵抗器は、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出される、請求項１６に記載のアレイ。