JP3643054B2 - 半導体記憶装置及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置としては、図６に示すように、ドレイン領域１ａ、ソース領域１ｂ及びゲート電極１ｃを有する電界効果型トランジスタ（以下、ＦＥＴという）１と、上電極２ａ、下電極２ｂ及び強誘電体膜２ｃを有する強誘電体キャパシタ２とを備え、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極２ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位の制御に用いる非破壊読み出し方式のものが知られている。尚、図６において、３は基板を示している。
【０００３】
この半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００４】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００５】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このように、ドレイン領域１ａとソース領域１ｂとの間に電流が流れるような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００６】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このように、ドレイン領域１ａとソース領域１ｂとの間に電流は流れないような強誘電体メモリの論理状態を例えば”０”と定義する。
【０００７】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、強誘電体メモリの論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、強誘電体メモリの論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【０００８】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【０００９】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図７に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線５との第１の交点ｃが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線５との第２の交点ｄが、データ”０”に対するゲート電極１ｃの電位になる。尚、図７において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１０】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０4 秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１１】
図７に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１２】
このように、強誘電体キャパシタ２をＦＥＴ１のゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴ１のゲート電極１ｃに電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタ２の抵抗成分により、強誘電体キャパシタ２が放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１３】
また、半導体集積回路装置の高集積化及び微細化に伴って、半導体集積回路装置に搭載される半導体記憶装置の面積の低減が求められるが、従来の半導体記憶装置においては、各メモリセルが強誘電体キャパシタ２と該強誘電体キャパシタ２に記憶されているデータを読み出すためのＦＥＴ１とを有しているため、各メモリセルひいては半導体記憶装置の面積を充分に低減できないという問題もある。
【００１４】
前記に鑑み、本発明は、強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタを有する半導体記憶装置のリテンション特性を向上させることを第１の目的とし、前記構成の半導体記憶装置の面積の低減を図ることを第２の目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、複数の強誘電体キャパシタからデータの書き込み又は読み出しを行なう強誘電体キャパシタを選択する複数のワード線とを備えている。
【００１６】
本発明に係る半導体記憶装置によると、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する読み出しトランジスタのゲートは、ビット線方向に連続に接続された複数の強誘電体キャパシタの一端側に接続されているため、各メモリセル毎に読み出しトランジスタを配置する必要がないので、メモリセルひいては半導体記憶装置の面積を低減することができる。
【００１７】
また、ビット線と直交するように設けられた複数のワード線が複数の強誘電体キャパシタからデータの書き込み又は読み出しを行なう強誘電体キャパシタを選択するため、複数の強誘電体キャパシタに対して１つの読み出しトランジスタが接続されていても、選択された強誘電体キャパシタに対してデータの書き込み又は読み出しを確実に行なうことができる。
【００１８】
さらに、データを読み出す際に、読み出しトランジスタが有する増幅機能を利用できるので、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する感度が向上する。
【００１９】
本発明に係る半導体記憶装置は、複数の強誘電体キャパシタのそれぞれに並列に接続されていると共に、各ゲートが複数のワード線のそれぞれに接続された複数の選択トランジスタを備えていることが好ましい。
【００２０】
このようにすると、ワード線に印加する電圧を制御して選択トランジスタをオン・オフすることにより、データの書き込み及び読み出しをする強誘電体キャパシタを選択することができる。また、選択トランジスタをオン状態にして、強誘電体キャパシタの上電極と下電極との間に誘起されている電位差を取り除くことができるため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００２１】
本発明に係る半導体記憶装置において、読み出しトランジスタのゲートには、セット線に印加される読み出し電圧が強誘電体キャパシタの容量値と読み出しトランジスタのゲート容量値との比に基づき分割された第１の分割電圧が誘起され、読み出し電圧は、ＶＲ＞ＶＴ＞ＶＳ（但し、ＶＴは読み出しトランジスタのしきい値電圧であり、ＶＳは選択された強誘電体キャパシタにデータが書き込まれている場合に読み出しトランジスタのゲートに誘起される第１の分割電圧であり、ＶＲは選択された強誘電体キャパシタにデータが書き込まれていない場合に読み出しトランジスタのゲートに誘起される第１の分割電圧である。）の関係が成り立つような大きさに設定されていることが好ましい。
【００２２】
このように、読み出し電圧をＶＲ＞ＶＴ＞ＶＳの関係が成り立つ大きさに設定すると、強誘電体キャパシタの上電極と下電極との間に誘起されている電位差が取り除かれていても、強誘電体キャパシタに保持されているデータを支障無く読み出すことができる。
【００２３】
本発明に係る半導体記憶装置において、強誘電体キャパシタの上電極と下電極との間には、セット線に印加される読み出し電圧が、強誘電体キャパシタの容量値と読み出しトランジスタのゲート容量値との比に基づき分割された第２の分割電圧が誘起され、読み出し電圧は、第２の分割電圧が強誘電体キャパシタの抗電圧を超えない大きさに設定されていることが好ましい。
【００２４】
このように、読み出し電圧を、強誘電体キャパシタの上電極と下電極との間に印加される第２の分割電圧が強誘電体キャパシタの抗電圧を超えない大きさに設定すると、セット線に印加される読み出し電圧を除去したときに、強誘電体膜の分極の偏位をデータの読み出し前の偏位に確実に戻すことができる。
【００２５】
本発明に係る半導体記憶装置は、一端側がビット線の他端側に接続された抵抗性負荷を備えていることが好ましい。
【００２６】
このようにすると、セット線に読み出し電圧を印加したときに、読み出しトランジスタのドレインとソースとの間に流れる電流つまりビット線に流れる電流により抵抗性負荷の両端に生じる電圧変化を検知できるので、選択された強誘電体キャパシタに書き込まれているデータを検知することができる。また、抵抗性負荷による電圧変化は、容量性負荷による電圧変化とは異なり、読み出し電圧を印加している間はいつでも検知できるので、電圧変化の検知が容易になる。
【００２７】
本発明に係る半導体記憶装置が抵抗性負荷を備えている場合、該抵抗性負荷はＭＯＳ型トランジスタであることが好ましい。
【００２８】
このようにすると、抵抗性負荷をアクティブに駆動することができる。
【００２９】
本発明に係る半導体記憶装置が抵抗性負荷を備えている場合、該抵抗性負荷の他端には電源電圧が印加され、選択された強誘電体キャパシタの強誘電体膜の分極の偏位に応じて異なる読み出しトランジスタのドレインとソースとの間に流れる電流により抵抗性負荷の両端に生じる電圧変化と基準電圧とを比較する比較手段を備えていることが好ましい。
【００３０】
このようにすると、セット線に読み出し電圧を印加したときに、読み出しトランジスタのドレインとソースとの間に流れる電流つまりビット線に流れる電流により抵抗性負荷の両端に生じる電圧変化と、基準電圧とを比較することにより、選択された強誘電体キャパシタに書き込まれているデータを簡易且つ確実に検知することができる。
【００３１】
本発明に係る半導体記憶装置は、メモリセルブロックと同様の構成を有し且つメモリセルブロックのワード線方向に配置された他のメモリセルブロックと、一端側が、他のメモリセルブロックを構成する他の読み出しトランジスタのドレインに接続された他のビット線と、一端側がビット線の他端側に接続され且つ他端側が電源電圧に接続された一の抵抗性負荷と、一端側が他のビット線の他端側に接続され且つ他端側が電源電圧に接続された他の抵抗性負荷とを備え、セット線は、他のメモリセルブロックを構成する複数の強誘電体キャパシタの他端側にも接続されており、リセット線は、他のメモリセルブロックを構成する他の読み出しトランジスタのソースにも接続されており、セット線に読み出し電圧を印加したときに、読み出しトランジスタのドレインとソースとの間に流れる電流により一の抵抗性負荷の両端に生じる第１の電圧変化と、他の読み出しトランジスタのドレインとソースとの間に流れる電流により他の抵抗性負荷の両端に生じる第２の電圧変化とを比較する比較手段とを備えていることが好ましい。
【００３２】
このようにすると、データを読み出すメモリセルブロックを構成する読み出しトランジスタのドレインとソースとの間に流れる電流により一の抵抗性負荷の両端に生じる第１の電圧変化と、データを読み出さない他のメモリセルブロックを構成する他の読み出しトランジスタのドレインとソースとの間に流れる電流により他の抵抗性負荷の両端に生じる第２の電圧変化とを比較することによって、データを読み出すメモリセルブロックを構成する選択された強誘電体キャパシタに書き込まれているデータを確実に検知することができる。
【００３３】
本発明に係る第１の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタを選択する際又は選択された強誘電体キャパシタにデータを書き込む際に、セット線、リセット線及びワード線に印加する電圧は、電源電圧及び接地電圧のうちのいずれか１つの電圧である。
【００３４】
第１の半導体記憶装置の駆動方法によると、強誘電体キャパシタを選択する際又は選択された強誘電体キャパシタにデータを書き込む際に、セット線、リセット線及びワード線に印加する電圧は、電源電圧及び接地電圧のうちのいずれか１つの電圧であるため、強誘電体キャパシタの強誘電体膜の分極の偏位を反転させるための負電圧発生回路が不要になる。また、強誘電体キャパシタの上電極と下電極との間に逆バイアスの電圧を印加する際に読み出しトランジスタの第１のウェル領域に印加された電位を、読み出しトランジスタの第１のウェル領域と異なる第２のウェル領域に印加されている電位とを異ならせる必要がないので、第１のウェル領域と第２のウェル領域と分離する必要がなくなる。
【００３５】
従って、半導体記憶装置の面積を低減することができる。
【００３６】
本発明に係る第２の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、データを読み出す際に、メモリセルブロックを構成する複数の強誘電体キャパシタのいずれもが選択されていないときには、メモリセルブロックを構成する読み出しトランジスタをオフ状態にしておく。
【００３７】
第２の半導体記憶装置の駆動方法によると、データを読み出す際に、当該メモリセルブロックを構成する複数の強誘電体キャパシタのいずれもが選択されていないときに、当該メモリセルブロックを構成する読み出しトランジスタをオフ状態にしておくため、ビット線とリセット線との間に電流が流れない。このため、他のメモリセルブロックを構成する他の強誘電体キャパシタのデータを読み出す際に、当該メモリセルブロックを構成する強誘電体キャパシタの上電極と下電極との間に電圧が印加されても、他のメモリセルブロックを構成する強誘電体キャパシタのデータを読み出す際の妨げにはならない。
【００３８】
従って、データを読み出す際の動作マージンが大きくなるので、安定した動作を実現することができる。
【００３９】
本発明に係る第３の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタにデータを書き込む工程は、セット線に電源電圧を印加すると共にリセット線に接地電圧を印加して、選択された強誘電体キャパシタの上電極と下電極との間に、電源電圧から接地電圧を減じた電位差を与えることにより、選択された強誘電体キャパシタの強誘電体膜の分極の向きを電位差の電位勾配の方向に向ける工程と、その後、セット線に接地電圧を印加することにより、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えている。
【００４０】
第３の半導体記憶装置の駆動方法によると、選択された強誘電体キャパシタにデータを書き込む際に、選択された強誘電体キャパシタの上電極と下電極との間に電位差を与えてデータを書き込んだ後、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除くため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４１】
本発明に係る第４の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタに書き込まれているデータを消去する工程は、セット線に接地電圧を印加すると共にリセット線に電源電圧を印加して、選択された強誘電体キャパシタの上電極と下電極との間に、接地電圧から電源電圧を減じた電位差を与えることにより、選択された強誘電体キャパシタの強誘電体膜の分極の向きを電位差の電位勾配の方向に向ける工程と、その後、リセット線に接地電圧を印加することにより、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えている。
【００４２】
第４の半導体記憶装置の駆動方法によると、選択された強誘電体キャパシタに書き込まれているデータを消去する際に、選択された強誘電体キャパシタの上電極と下電極との間に、データを書き込んだときと逆の電位差を与えてデータを消去した後、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除くため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４３】
本発明に係る第５の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタからデータを読み出す工程は、ビット線に電源電圧を印加し且つリセット線に接地電位を印加するか又はビット線に接地電圧を印加し且つリセット線に電源電位を印加すると共に、セット線に読み出し電圧を印加したときに、ビット線に生じる電圧の変化を検知する工程と、その後、セット線に接地電圧を印加することにより、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えている。
【００４４】
第５の半導体記憶装置の駆動方法によると、選択された強誘電体キャパシタからデータを読み出す際に、セット線に読み出し電圧を印加してデータを読み出した後、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除くため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４５】
本発明に係る第５の半導体記憶装置の駆動方法は、電位差を取り除く工程の後に、読み出しトランジスタをオフ状態にする工程をさらに備えていることが好ましい。
【００４６】
このように、データを読み出した後に、読み出しトランジスタをオフ状態にすると、ビット線とリセット線との間に電流が流れないため、第２の半導体記憶装置の駆動方法と同様、他のメモリセルブロックを構成する強誘電体キャパシタのデータを読み出す動作が影響を受けないので、データを読み出す際の動作マージンが大きくなり、安定した動作を実現することができる。
【００４７】
本発明に係る第６の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続され且つ他端側が抵抗性負荷の一端側に接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタからデータを読み出す工程は、抵抗性負荷の他端に電源電圧を印加し且つリセット線に接地電圧を印加するか、又は抵抗性負荷の他端に接地電圧を印加し且つリセット線に接地電圧を印加すると共に、セット線に読み出し電圧を印加したときに、読み出しトランジスタのドレインとソースとの間に流れる電流により抵抗性負荷の両端に生じる電圧変化と基準電圧とを比較する工程と、その後、セット線に接地電圧を印加することにより、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えている。
【００４８】
第６の半導体記憶装置の駆動方法によると、選択された強誘電体キャパシタからデータを読み出す際に、セット線に読み出し電圧を印加したときにビット線に接続された抵抗性負荷の両端に生じる電圧変化と基準電圧とを比較するため、選択された強誘電体キャパシタに書き込まれているデータを確実に読み出すことができる。また、選択された強誘電体キャパシタからデータを読み出した後に、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除くため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４９】
第６の半導体記憶装置の駆動方法は、電位差を取り除く工程の後に、読み出しトランジスタをオフにする工程をさらに備えていることが好ましい。
【００５０】
このように、データを読み出した後に、読み出しトランジスタをオフ状態にすると、ビット線とリセット線との間に電流が流れないため、第２の半導体記憶装置の駆動方法と同様、他のメモリセルブロックを構成する強誘電体キャパシタのデータを読み出す動作が影響を受けないので、データを読み出す際の動作マージンが大きくなり、安定した動作を実現することができる。
【００５１】
本発明に係る第６の半導体記憶装置の駆動方法において、半導体記憶装置は、メモリセルブロックと同様の構成を有し且つメモリセルブロックのワード線方向に配置された他のメモリセルブロックと、一端側が他のメモリセルブロックを構成する他の読み出しトランジスタのドレインに接続され且つ他端側が他の抵抗性負荷の一端側に接続された他のビット線とを備え、セット線は他のメモリセルブロックを構成する複数の強誘電体キャパシタの他端側にも接続されていると共に、リセット線は、他のメモリセルブロックを構成する他の読み出しトランジスタのソースにも接続されており、基準電圧は、他の抵抗性負荷の他端側に電源電圧を印加し且つリセット線に接地電圧を印加するか、又は他の抵抗性負荷の他端側に接地電圧を印加し且つリセット線に接地電圧を印加すると共に、セット線に読み出し電圧を印加したときに、他の読み出しトランジスタのドレインとソースとの間に流れる電流により他の抵抗性負荷の両端に生じる電圧変化であることが好ましい。
【００５２】
このようにすると、データを読み出すメモリセルブロックを構成する読み出しトランジスタのドレインとソースとの間に流れる電流により一の抵抗性負荷の両端に生じる第１の電圧変化と、データを読み出さない他のメモリセルブロックを構成する他の読み出しトランジスタのドレインとソースとの間に流れる電流により他の抵抗性負荷の両端に生じる第２の電圧変化とを比較することによって、データを読み出すメモリセルブロックを構成する選択された強誘電体キャパシタに書き込まれているデータを確実に検知することができる。
【００５３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１（ａ）及び（ｂ）を参照しながら説明する。
【００５４】
図１（ａ）は、第１の実施形態に係る半導体記憶装置の等価回路を示しており、強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタ３０と、該強誘電体キャパシタ３０に並列に接続された選択電界効果型トランジスタ（以下、単に選択トランジスタと称する。）２０とによってメモリセルが構成されている。
【００５５】
複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の下端側には、複数個の強誘電体キャパシタ３０うち選択された強誘電体キャパシタ３０の強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出し電界効果型トランジスタ（以下、単に読み出しトランジスタと称する。）１０が接続されており、複数個の強誘電体キャパシタ３０、複数個の選択トランジスタ２０及び１個の読み出しトランジスタ１０によってメモリセルブロックが構成されており、同様の構成を有する複数個のメモリセルブロックがビット線方向と直交する方向（ワード線方向）に配置されることにより、メモリセルアレイが構成されている。
【００５６】
図１（ｂ）は、最下段のメモリセル及び読み出しトランジスタ１０の構成を示しており、読み出しトランジスタ１０はドレイン領域１１、ソース領域１２及びゲート電極１３を有し、選択トランジスタ２０はドレイン領域２１、ソース領域２２及びゲート電極２３を有し、強誘電体キャパシタ３０は上電極３１、下電極３２及び強誘電体膜３３を有している。尚、図１（ｂ）において、１４は読み出しトランジスタ１０が形成されている基板を示している。
【００５７】
図１（ａ）、（ｂ）に示すように、第１行のメモリセルを構成する選択トランジスタ２０のゲート電極２３は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成する選択トランジスタ２０のゲート電極２３は第２のワード線ＷＬ２に共通に接続され、第３行のメモリセルを構成する選択トランジスタ２０のゲート電極２３は第３のワード線ＷＬ３に共通に接続され、第４行のメモリセルを構成する選択トランジスタ２０のゲート電極２３は第４のワード線ＷＬ４に共通に接続されている。
【００５８】
第１列のメモリセルブロックにおいては、第１列の複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の上端部、つまり第１行の強誘電体キャパシタ３０の上電極３１が第１の制御線（第１のセット線）ＢＳ１に接続され、第１列の複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の下端部、つまり第４行の強誘電体キャパシタ３０の下電極３２が読み出しトランジスタ１０のゲート電極１３に接続され、読み出しトランジスタ１０のドレイン領域１１は第１のビット線ＢＬ１に接続されている。
【００５９】
第２列のメモリセルブロックにおいては、第２列の複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の上端部、つまり第１行の強誘電体キャパシタ３０の上電極３１が第２の制御線（第２のセット線）ＢＳ２に接続され、第２列の複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の下端部、つまり第４行の強誘電体キャパシタ３０の下電極３２が読み出しトランジスタ１０のゲート電極１３に接続され、読み出しトランジスタ１０のドレイン領域１１は第２のビット線ＢＬ２に接続されている。
【００６０】
第１列の読み出しトランジスタ１０のソース領域１２及び第２列の読み出しトランジスタ２０のソース領域１２はリセット線ＲＳＴに共通に接続されている。
【００６１】
（データの書き込み動作）
第１の実施形態に係る半導体記憶装置における書き込み動作は以下の通りである。ここでは、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０にデータを書き込む場合について説明する。
【００６２】
まず、すべての読み出しトランジスタ１０の基板電位を接地電圧ＶＳＳ（０Ｖ）にすると共に、第１、第２の制御線ＢＳ１、ＢＳ２及び第１〜第４のワード線ＷＬ１〜ＷＬ４の電位もすべて接地電位ＶＳＳに設定しておいてから、第１の制御線ＢＳ１の電位を電源電位ＶＤＤ（５Ｖ）に上げる。
【００６３】
次に、第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧に上げる一方、第４のワード線ＷＬ４の電位を接地電位のままにしておく。
【００６４】
このようにすると、ゲートが第１〜第３のワード線ＷＬ１〜ＷＬ３に接続されている第１〜第３行の選択トランジスタ１０がオン状態になる一方、ゲートが第４のワード線ＷＬ４に接続されている第４行の選択トランジスタ１０はオフ状態のままであるから、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０が選択される。
【００６５】
また、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１と下電極３２との間に、電源電圧ＶＤＤと接地電圧ＶＳＳとの電位差が印加されるため、該強誘電体キャパシタ３０の強誘電体膜３３に下向きの分極が発生して、データ”１”が書き込まれる。尚、第１の制御線ＢＳ１の電位を接地電圧から負の電位（−５Ｖ）に下げると、第１列の第４行のメモリセルを構成する強誘電体膜３０に書き込まれていたデータ”１”が消去され、強誘電体キャパシタ３０の論理状態はデータ”０”になる。
【００６６】
（データの読み出し動作）
第１の実施形態に係る半導体記憶装置における読み出し動作は以下の通りである。ここでは、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０に書き込まれているデータを読み出す場合について説明する。
【００６７】
まず、すべての読み出しトランジスタ１０の基板電位を接地電圧ＶＳＳ（０Ｖ）にすると共に、第１、第２の制御線ＢＳ１、ＢＳ２及び第１〜第４のワード線ＷＬ１〜ＷＬ４の電位もすべて接地電位ＶＳＳに設定しておいてから、第１の制御線ＢＳ１の電位を電源電位ＶＤＤ（５Ｖ）に上げる。
【００６８】
次に、第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧に上げる一方、第４のワード線ＷＬ４の電位を接地電位のままにしておく。
【００６９】
このようにすると、ゲートが第１〜第３のワード線ＷＬ１〜ＷＬ３に接続されている第１〜第３行の選択トランジスタ１０がオン状態になる一方、ゲートが第４のワード線ＷＬ４に接続されている第４行の選択トランジスタ１０はオフ状態のままであるから、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０が選択される。
【００７０】
この状態で、第１のビット線ＢＬ１の電位を電源電圧ＶＤＤに設定すると共に、リセット線ＲＳＴの電位を接地電位ＶＳＳに設定すると、データ”１”が保持されているときには読み出しトランジスタ１０のドレイン領域１１とソース領域１２との間に電流が流れる一方、データ”０”が保持されているときには読み出しトランジスタ１０のドレイン領域１１とソース領域１２との間には電流が流れない。このようにして、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０に書き込まれているデータを読み出すことができる。
【００７１】
データの読み出しが完了すると、第４のワード線ＷＬ４の電位を電源電圧に上げて、ゲートが第４のワード線ＷＬ４に接続されている第４行の選択トランジスタ１０をオン状態にする。このようにすると、データが読み出された強誘電体キャパシタ３０の上電極３１と下電極３２とが導通するため、上電極３１と下電極３２との間に生じている電位差は取り除かれる。
【００７２】
第１の実施形態によると、選択された強誘電体キャパシタ３０の強誘電体膜３３の分極の偏位を検知する読み出しトランジスタ１０のゲート電極１３は、ビット線方向に直列に接続された複数の強誘電体キャパシタ３０の一端側に接続されているため、各メモリセル毎に読み出しトランジスタを配置する必要がないので、メモリセルひいては半導体記憶装置の面積を低減することができる。
【００７３】
また、ビット線と直交するように設けられた第１〜第４のワード線ＷＬ１〜ＷＬ４がデータの書き込み又は読み出しをする強誘電体キャパシタ３０を選択するため、直列に接続された複数の強誘電体キャパシタ３０に対して１つの読み出しトランジスタ１０が接続されていても、選択された強誘電体キャパシタ３０に対してデータの書き込み又は読み出しを確実に行なうことができる。
【００７４】
また、データを読み出す際に、読み出しトランジスタ１０が有する増幅機能を利用できるので、選択された強誘電体キャパシタ３０の強誘電体膜３３の分極の偏位を検知する感度が向上する。
【００７５】
また、データの読み出し後に、強誘電体キャパシタ３０上電極３１と下電極３２との間に生じている電位差が取り除かれるため、強誘電体キャパシタ３０の抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００７６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図２〜図４を参照しながら説明する。
【００７７】
ところで、第１の実施形態に係る半導体記憶装置においては、選択されたメモリセルの強誘電体キャパシタ３０にデータ”１”を書き込んだ後、データ”１”を消去してデータ”０”を保持させるためには、読み出しトランジスタ１０の基板１４に対して負となる電圧を第１の制御線ＢＳ１に印加するか、又は第１の制御線ＢＳ１に対して正となる電圧を読み出しトランジスタ１０の基板１４に印加する必要がある。
【００７８】
従って、前者の方法によると、負電圧発生回路を設ける必要があり、また、後者の方法によると、特定にメモリセルの基板の電位を制御できるように、ウェル領域を細かく分割する必要があるという問題がある。
【００７９】
また、第１の実施形態に係る半導体記憶装置によると、データを読み出す際に、読み出しトランジスタ１０のゲート電極１３に例えば正の電圧を印加した場合において、強誘電体キャパシタ３０がデータ”１”を保持しているときには正の電圧は強誘電体膜３３の分極を強調する方向に働くが、強誘電体キャパシタ３０がデータ”０”を保持しているときには正の電圧は強誘電体膜３３の分極を反転させる方向に働くので、読み出し動作を繰り返し行なううちにデータが消失してしまうという問題がある。
【００８０】
さらに、強誘電体キャパシタ３０の強誘電体膜３３の分極の方向に応じて、読み出しトランジスタ１０のドレイン領域１１とソース領域１２との間に電流が流れるか又は流れないかによりデータを検知するが、この際、ドレイン領域１１とソース領域１２との間の電流による電圧変化をどのようにして基準電圧を比較するかという問題、及びこの基準電圧をどのようにして発生させるかという問題が新たに発生する。
【００８１】
第２の実施形態は、第１の実施形態が有する前述の問題を解決するためになされたものである。
【００８２】
図２は、第２の実施形態に係る半導体記憶装置の等価回路を示しており、メモリセルブロックは、直列に接続された複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４と、各強誘電体キャパシタに並列に接続されていると共に互いに直列に接続された複数個のセル選択電界効果型トランジスタ（以下、単にセル選択トランジスタと称する。）Ｑ１、Ｑ２、Ｑ３、Ｑ４と、ゲートが、直列に接続された複数個の強誘電体キャパシタの一端に接続された読み出し電界効果型トランジスタ（以下、単に読み出しトランジスタと称する。）Ｑ７とを有している。
【００８３】
第１の強誘電体キャパシタＣＦ１及び第１のセル選択トランジスタＱ１により第１のメモリセルが構成され、第２の強誘電体キャパシタＣＦ２及び第２のセル選択トランジスタＱ２により第２のメモリセルが構成され、第３の強誘電体キャパシタＣＦ３及び第３のセル選択トランジスタＱ３により第３のメモリセルが構成され、第４の強誘電体キャパシタＣＦ４及び第４のセル選択トランジスタＱ４により第４のメモリセルが構成されている。
【００８４】
直列に接続された複数個のセル選択トランジスタの下端側は、読み出し選択電界効果型トランジスタ（以下、単に読み出し選択トランジスタと称する。）Ｑ６を介してリセット線ＲＳＴに接続されていると共に、直列に接続された複数個の強誘電体キャパシタの上端側及び直列に接続された複数個のセル選択トランジスタの上端側は、ブロック選択電界効果型トランジスタ（以下、単にブロック選択トランジスタと称する。）Ｑ５を介してセット線ＳＲＤに接続されている。尚、セル選択トランジスタＱ１〜Ｑ４、ブロック選択トランジスタＱ５、読み出し選択トランジスタＱ６及び読み出しトランジスタＱ７は、いずれもＮチャネル型トランジスタである。
【００８５】
第１のセル選択トランジスタＱ１のゲートには第１のワード線ＷＬ１が接続され、第２のセル選択トランジスタＱ２のゲートには第２のワード線ＷＬ２が接続され、第３のセル選択トランジスタＱ３のゲートには第３のワード線ＷＬ３が接続され、第４のセル選択トランジスタＱ４のゲートには第４のワード線ＷＬ４が接続されている。
【００８６】
読み出しトランジスタＱ７のゲートは、読み出し選択トランジスタＱ６を介してリセット線ＲＳＴに接続され、読み出しトランジスタＱ７のドレインはビット線ＢＬの下端側に接続され、読み出しトランジスタＱ７のソースはリセット線ＲＳＴに接続されている。
【００８７】
ブロック選択トランジスタＱ５のゲートはブロック選択線ＢＳに接続され、読み出し選択トランジスタＱ６のゲートは読み出し選択線／ＲＳに接続されている。尚、ビット線ＢＬの下端側の先端には、図示は省略しているが、センスアンプよりなる作動増幅回路が接続されている。
【００８８】
ビット線ＢＬの上端側には、抵抗性負荷としてのＰチャネル型電界効果型トランジスタ（以下、負荷トランジスタと称する。）Ｑ８のドレインが接続され、負荷トランジスタＱ８のソースは第１の制御線ＬＳに接続され、負荷トランジスタＱ８のゲートは第２の制御線ＬＧに接続されている。
【００８９】
第２の実施形態においては、第１〜第４の強誘電体キャパシタＣＦ１〜ＣＦ４のうちデータの書き込み又は読み出しをする強誘電体キャパシタを選択する際に第１〜第４のワード線ＷＬ１〜ＷＬ４に印加される電圧、及び、選択された強誘電体キャパシタにデータを書き込む際にセット線ＳＲＤ又はリセット線ＲＳＴに印加される電圧は、常に電源電圧ＶＤＤ（例えば５Ｖ）又は接地電圧ＶＳＳ（例えば０Ｖ）である。
【００９０】
また、第２の実施形態においては、読み出し選択線／ＲＥの電位は、読み出し動作時には接地電圧ＶＳＳに設定され、読み出し動作時以外は電源電圧ＶＤＤに設定されている。従って、読み出し選択トランジスタＱ６は、読み出し動作時のみオフ状態になって、選択された強誘電体キャパシタから読み出しトランジスタＱ７のゲートに電流が流れる一方、読み出し動作時以外は常にオン状態になって、セット線ＳＲＤとリセット線ＲＳＴとを選択された強誘電体キャパシタを介して接続して、データの書き込み動作及び消去動作に備えている。
【００９１】
このため、データの読み出し動作をする際に、当該メモリセルブロックを構成するいずれの強誘電体キャパシタも選択されていないときには、読み出しトランジスタＱ７のゲートには電圧が印加されず、該読み出しトランジスタＱ７はオフ状態である。従って、当該メモリセルブロックに接続されているビット線ＢＬと、リセット線ＲＳＴとの間に電流が流れないため、他のメモリセルブロックを構成する他の強誘電体キャパシタのデータを読み出す際に、当該メモリセルブロックを構成する強誘電体キャパシタの上電極と下電極との間に電圧が印加されても、他のメモリセルブロックを構成する強誘電体キャパシタのデータを読み出す際の妨げにはならない。
【００９２】
（データの書き込み動作）
以下、第４行の強誘電体キャパシタＣＦ４にデータ”１”を書き込む動作について説明する。
【００９３】
まず、ブロック選択線ＢＳの電位を電源電圧ＶＤＤに設定して、ブロック選択トランジスタＱ５をオン状態にする。
【００９４】
次に、データを書き込まない第１〜第３のメモリセルを構成する第１〜第３のセル選択トランジスタＱ１〜Ｑ３の各ゲートに接続されている第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧ＶＤＤに設定して、第１〜第３のセル選択トランジスタＱ１〜Ｑ３をオン状態にする一方、第４のセル選択トランジスタＱ４のゲートに接続されている第４のワード線ＷＬ４の電位を接地電圧ＶＳＳに設定して、第４のセル選択トランジスタＱ１〜Ｑ３をオフ状態にする。
【００９５】
このようにすると、選択された第４の強誘電体キャパシタＣＦ４の上電極はセット線ＳＲＤに接続されると共に下電極はリセット線ＲＳＴに接続される。
【００９６】
次に、リセット線ＲＳＴの電位は接地電圧ＶＳＳのままで、セット線ＳＲＤの電位を電源電圧ＶＤＤに上げる。
【００９７】
このようにすると、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に、＋（ＶＤＤ−ＶＳＳ）の電位差が与えられるので、第４の強誘電体キャパシタＣＦ４の強誘電体膜の分極は下向きになり、第４の強誘電体キャパシタＣＦ４にデータ”１”が書き込まれる。
【００９８】
その後、セット線ＳＲＤの電位を接地電圧ＶＳＳに設定して、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に印加されている＋（ＶＤＤ−ＶＳＳ）の電位差を取り除く。
【００９９】
以下、図３を参照しながら、前述のようにしてデータ”１”を書き込んだ後、強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除いたときの強誘電体キャパシタの振る舞いについて説明する。
【０１００】
図３において、縦軸は、強誘電体キャパシタの強誘電体膜に出し入れされる共に保持される電荷Ｑを示し、横軸は、強誘電体キャパシタの上電極と下電極との間に印加される電圧である。また、図３において、点ａは強誘電体キャパシタに＋（ＶＤＤ−ＶＳＳ）の電圧を印加したときの分極電荷を示し、点ｂは強誘電体キャパシタに−（ＶＤＤ−ＶＳＳ）の電圧を印加したときの分極電荷を示し、点ｃは、強誘電体キャパシタに＋（ＶＤＤ−ＶＳＳ）の電圧を印加した後、該電圧を取り除いた直後の分極電荷を示し、点ｄは、強誘電体キャパシタに−（ＶＤＤ−ＶＳＳ）の電圧を印加した後、該電圧を取り除いた直後の分極電荷を示しており、いずれもデータ”１”が書き込まれた場合である。
【０１０１】
書き込み動作の開始前においては、強誘電体キャパシタの両電極間の電位差は零であるから、選択された強誘電体キャパシタの分極は点ｃと点ｄとの間にある。例えば強誘電体キャパシタの分極が点ｅにある場合、書き込み動作によって、分極は点ｅから点ａに移動した後、点ｃに達する。また、例えば強誘電体キャパシタの分極が点ｆにある場合、書き込み動作によって、分極は点ｆから点ａに移動した後、点ｃに達する。このように、強誘電体キャパシタにデータ”１”が書き込まれると、分極の位置は、書き込み前の分極の位置とは無関係に点ｃに移動する。
【０１０２】
（データの消去動作）
以下、第４行の強誘電体キャパシタＣＦ４に書き込まれているデータ”１”を消去する動作、つまりデータ”１”をデータ”０”を書き換える動作について説明する。
【０１０３】
まず、ブロック選択線ＢＳの電位を電源電圧ＶＤＤに設定して、ブロック選択トランジスタＱ５をオン状態にする。
【０１０４】
次に、データを書き込まない第１〜第３のメモリセルを構成する第１〜第３のセル選択トランジスタＱ１〜Ｑ３の各ゲートに接続されている第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧ＶＤＤに設定して、第１〜第３のセル選択トランジスタＱ１〜Ｑ３をオン状態にする一方、第４のセル選択トランジスタＱ４のゲートに接続されている第４のワード線ＷＬ４の電位を接地電圧ＶＳＳに設定して、第４のセル選択トランジスタＱ１〜Ｑ３をオフ状態にする。
【０１０５】
このようにすると、選択された第４のメモリセルを構成する第４の強誘電体キャパシタＣＦ４の上電極はセット線ＳＲＤに接続されると共に下電極はリセット線ＲＳＴに接続される。
【０１０６】
次に、セット線ＳＲＤ線の電位は接地電圧ＶＳＳのままで、リセット線ＲＳＴの電位を電源電圧ＶＤＤに上げる。
【０１０７】
このようにすると、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に−（ＶＤＤ−ＶＳＳ）の電位差が与えられるので、第４の強誘電体キャパシタＣＦ４の強誘電体膜の分極は上向きになり、第４の強誘電体キャパシタＣＦ４にデータ”０”が書き込まれる。
【０１０８】
その後、リセット線ＲＳＴの電位を接地電圧ＶＳＳに設定して、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に印加されている−（ＶＤＤ−ＶＳＳ）の電位差を取り除く。
【０１０９】
以下、図３を参照しながら、前述のようにしてデータ”０”を書き込んだ後、強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除いたときの強誘電体キャパシタの振る舞いについて説明する。
【０１１０】
データ”０”を書き込む前、つまりデータ”１”を消去する前においては、強誘電体キャパシタの両電極間の電位差は零であるから、選択された強誘電体キャパシタの分極は点ｃと点ｄとの間にある。例えば、強誘電体キャパシタの分極が点ｇにある場合、消去動作によって、分極は点ｇから点ｂに移動した後、点ｄに達する。また、例えば、強誘電体キャパシタの分極が点ｈにある場合、消去動作によって、分極は点ｈから点ｂに移動した後、点ｄに達する。このように、強誘電体キャパシタに書き込まれているデータ”１”が消去されると、分極の位置は、消去前の分極の位置とは無関係に点ｄに移動する。
【０１１１】
（データの読み出し動作）
以下、第４行の強誘電体キャパシタＣＦ４に書き込まれているデータを読み出す動作について説明する。
【０１１２】
まず、ブロック選択線ＢＳの電位を電源電圧ＶＤＤに設定して、ブロック選択トランジスタＱ５をオン状態にする。
【０１１３】
次に、データを読み出さない第１〜第３のメモリセルを構成する第１〜第３のセル選択トランジスタＱ１〜Ｑ３の各ゲートに接続されている第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧ＶＤＤに設定して、第１〜第３のセル選択トランジスタＱ１〜Ｑ３をオン状態にする一方、第４のセル選択トランジスタＱ４のゲートに接続されている第４のワード線ＷＬ４の電位を接地電圧ＶＳＳに設定して、第４のセル選択トランジスタＱ１〜Ｑ３をオフ状態にする。
【０１１４】
このようにすると、選択された第４のメモリセルを構成する第４の強誘電体キャパシタＣＦ４の上電極はセット線ＳＲＤに接続されると共に下電極はリセット線ＲＳＴに接続される。
【０１１５】
次に、読み出し選択線／ＲＳの電位を接地電位ＶＳＳにして、読み出しトランジスタＱ６をオフ状態にした後、負荷トランジスタＱ８のソースに接続されている第１の制御線ＬＳの電位を電源電圧ＶＤＤに設定すると共に負荷トランジスタＱ８のゲートに接続されている第２の制御線ＬＧの電位を接地電圧ＶＳＳに設定して、負荷トランジスタＱ８をオン状態にする。
【０１１６】
次に、リセット線ＲＳＴの電位を接地電圧ＶＳＳにしたまま、セット線ＳＲＤの電位を読み出し電圧ＶＲＤに設定して、ビット線ＢＬにおける読み出しトランジスタＱ７に流れる電流による電圧変化と、基準電圧ＶＲＥＦとの差をセンスアンプにより検知して出力する。
【０１１７】
次に、セット線ＳＲＤの電位を接地電圧ＶＳＳに下げた後、読み出し選択線／ＲＳの電位を電源電圧ＶＤＤに設定して読み出し選択トランジスタＱ６をオン状態にする。
【０１１８】
以下、読み出し電圧ＶＲＤの大きさについて検討する。
【０１１９】
セット線ＳＲＤの電位を読み出し電圧ＶＲＤに設定すると、読み出し電圧ＶＲＤは、第４の強誘電体キャパシタＣＦ４の容量値と、読み出しトランジスタＱ７のゲート容量値との比に基づいて、第１の分割電圧と第２の分割電圧とに分割され、読み出しトランジスタＱ７のゲートには第１の分割電圧が誘起されると共に第４の強誘電体キャパシタＣＦ４の上電極と下電極との間には第２の分割電圧が誘起される。
【０１２０】
ここで、読み出しトランジスタＱ７のしきい値電圧をＶＴとし、第４の強誘電体キャパシタＣＦ４がデータ”１”を保持しているときに読み出しトランジスタＱ７のゲートに誘起される第１の分割電圧をＶＳとし、第４の強誘電体キャパシタＣＦ４がデータ”０”を保持しているときに読み出しトランジスタＱ７のゲートに誘起される第１の分割電圧をＶＲとしたときに、読み出し電圧ＶＲＤは、ＶＲ＞ＶＴ＞ＶＳの関係が成り立つような大きさに設定する。
【０１２１】
このようにすると、読み出しトランジスタＱ７により、第４の強誘電体キャパシタＣＦ４に保持されているデータ”１”又はデータ”０”を読み出す際に、読み出しトランジスタＱ７のドレインとソースとの間に流れる電流値の比を大きくすることができるので好ましい。
【０１２２】
以下、図４を参照しながら、前述の読み出し動作を、データ”１”が保持されている場合とデータ”０”が保持されている場合とに分けて説明する。図４において、縦軸は、強誘電体キャパシタＣＦ４の強誘電体膜に出し入れされる共に保持される電荷Ｑを示し、横軸は、強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量との直列回路に印加される電圧である。
【０１２３】
＜データ”１”が保持されているときの読み出し動作＞
まず、読み出しトランジスタＱ７が形成されている基板の電位を接地電圧ＶＳＳに設定する。
【０１２４】
第４の強誘電体キャパシタＣＦ４にデータ”１”が保持されているときには、第４の強誘電体キャパシタＣＦ４の分極電荷は点ｐの位置にある。
【０１２５】
次に、前述のメモリセル（強誘電体キャパシタ）の選択動作により、第４の強誘電体キャパシタＣＦ４の上電極をセット線ＳＲＤに接続すると共に下電極をリセット線ＲＳＴに接続した後、読み出し選択線／ＲＥの電位を接地電位ＶＳＳに設定して読み出し選択トランジスタＱ６をオフ状態にすると共に、第１の制御線ＬＳの電位を電源電圧ＶＤＤに設定する。
【０１２６】
この状態で、リセット線ＲＳＴの電位を接地電圧ＶＳＳにしたまま、セット線ＳＲＤの電位を読み出し電圧ＶＲＤに設定すると、セット線ＳＲＤと読み出しトランジスタＱ７の基板との間に、つまり第４の強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量とが直列に接続された直列回路に（ＶＲＤ−ＶＳＳ）の電圧が印加される。
【０１２７】
以下、この動作について図４を参照しながら説明する。
【０１２８】
第４の強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量との直列回路に（ＶＲＤ−ＶＳＳ）の電圧が印加されると、該電圧（ＶＲＤ−ＶＳＳ）は、読み出しトランジスタＱ７のゲートと基板との間に発生する、点ｒから点ｓまでの第１の分割電圧ＶＳと、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に発生する、点ｐから点ｓまでの第２の分割電圧（ＶＲＤ−ＶＳＳ−ＶＳ）とに分割される。
【０１２９】
図４において、８はデータ”１”の読み出し動作時における読み出しトランジスタＱ７のゲート容量負荷線であって、点ｓの位置つまり第１の分割電圧ＶＳの大きさは、読み出し動作における読み出しトランジスタＱ７のゲート容量の大きさに依存する。また、第１の分割電圧ＶＳにより、データ”１”を読み出したときの読み出しトランジスタＱ７のチャネルコンダクタンスが決まる。
【０１３０】
読み出しトランジスタＱ７のしきい値電圧ＶＴと、データ”１”が保持されているときの第１の分割電圧ＶＳとの間に、ＶＴ＞ＶＳの関係が成り立つように、第４の強誘電体キャパシタＣＦ４の容量値と読み出しトランジスタＱ７のゲート容量値との容量比を設定しておくと、リセット線ＲＳＴから、負荷トランジスタＱ８、ビット線ＢＬ及び読み出しトランジスタＱ７のチャネルを通じて、リセット線ＲＳＴに流れる電流値は比較的小さくなるので、ビット線ＢＬの電圧変化を小さくすることができる。そして、この電圧変化をビット線ＢＬに接続されているセンスアンプによって検知し、検知した電圧変化と予め設定した基準電圧と比較し、検知した電圧変化が基準電圧を超えなければ、データ”１”が保持されていると判定する。
【０１３１】
次に、セット線ＳＲＤの電位を接地電圧ＶＳＳに戻すと、第４の強誘電体キャパシタＣＦ４の分極電荷は、ヒステリシスループのほぼ最外周に沿って移動して点ｐに戻り、読み出しトランジスタＱ７のゲート容量負荷線７は点ｐで縦軸と交差する。
【０１３２】
その後、読み出し選択線／ＲＥの電位を電源電圧ＶＤＤに設定して読み出し選択トランジスタＱ６をＯＮ状態にしても、第４の強誘電体キャパシタＣＦ４に印加される電圧は零であるから、データ”１”を読み出した後に第４の強誘電体キャパシタＣＦ４に保持されている分極電荷の大きさは、データ”１”を読み出す前の分極電荷の大きさと殆ど変わらない。
【０１３３】
＜データ”０”が保持されているときの読み出し動作＞
第４の強誘電体キャパシタＣＦ４にデータ”０”が保持されているときには、第４の強誘電体キャパシタＣＦ４の分極電荷は点ｑの位置にある。
【０１３４】
次に、前述のメモリセル（強誘電体キャパシタ）の選択動作により、第４の強誘電体キャパシタＣＦ４の上電極をセット線ＳＲＤに接続すると共に下電極をリセット線ＲＳＴに接続した後、読み出し選択線／ＲＥの電位を接地電位ＶＳＳに設定して読み出し選択トランジスタＱ６をオフ状態にすると共に、第１の制御線ＬＳの電位を電源電圧ＶＤＤに設定する。
【０１３５】
この状態で、リセット線ＲＳＴの電位を接地電圧ＶＳＳにしたまま、セット線ＳＲＤの電位を読み出し電圧ＶＲＤに設定すると、セット線ＳＲＤと読み出しトランジスタＱ７の基板との間に、つまり第４の強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量とが直列に接続された直列回路に（ＶＲＤ−ＶＳＳ）の電圧が印加される。
【０１３６】
第４の強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量との直列回路に（ＶＲＤ−ＶＳＳ）の電圧が印加されると、該電圧（ＶＲＤ−ＶＳＳ）は読み出しトランジスタＱ７のゲートと基板との間に発生する、点ｕから点ｖまでの第１の分割電圧ＶＲと、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に発生する、点ｑから点ｖまでの第２の分割電圧（ＶＲＤ−ＶＳＳ−ＶＲ）とに分割される。
【０１３７】
図４において、７はデータ”０”の読み出し動作点における読み出しトランジスタＱ７のゲート容量負荷線であって、点ｖの位置つまり第１の分割電圧ＶＳの大きさは、読み出し動作における読み出しトランジスタＱ７のゲート容量の大きさに依存する。また、第１の分割電圧ＶＲにより、データ”０”を読み出したときの読み出しトランジスタＱ７のチャネルコンダクタンスが決まる。
【０１３８】
読み出しトランジスタＱ７のしきい値電圧ＶＴと、データ”０”が保持されているときの第１の分割電圧ＶＲとの間に、ＶＲ＞ＶＴの関係が成り立つように、第４の強誘電体キャパシタＣＦ４の容量値と読み出しトランジスタＱ７のゲート容量値との容量比を設定しておくと、リセット線ＲＳＴから、負荷トランジスタＱ８、ビット線ＢＬ及び読み出しトランジスタＱ７のチャネルを通じて、リセット線ＲＳＴに流れる電流値は比較的大きくなるので、ビット線ＢＬの電圧変化を大きくすることができる。そして、この電圧変化をビット線ＢＬに接続されているセンスアンプによって検知し、検知した電圧変化と予め設定した基準電圧と比較し、検知した電圧変化が基準電圧を超えると、データ”０”が保持されていると判定する。
【０１３９】
その後、読み出し選択線／ＲＥの電位を電源電圧ＶＤＤに設定して読み出し選択トランジスタＱ６をＯＮ状態にして、第４の強誘電体キャパシタＣＦ４に印加される電圧を零にすると、強誘電体キャパシタＣＦ４の分極電荷はヒステリシスループの内側の領域を辿って点ｗの位置に到達する。データ”０”を読み出した後に第４の強誘電体キャパシタＣＦ４に保持されている分極電荷の大きさは、データ”０”を読み出す前の分極電荷よりも明らかに小さくなる。
【０１４０】
そこで、読み出し選択トランジスタＱ６をＯＮ状態にして第４の強誘電体キャパシタＣＦ４に印加される電圧を零にするよりも前に、セット線ＳＲＤの電圧を強制的に接地電圧ＶＳＳに戻す。このようにすると、第４の強誘電体キャパシタＣＦ４の分極電荷はヒステリシスループの内側の領域を辿るものの、読み出しトランジスタＱ７のゲート容量負荷線８は、点ｑで縦軸と交差するように第４の強誘電体キャパシタＣＦ４に作用するので、分極電荷は点ｖから点ｘに速やかに移動する。
【０１４１】
ここで、読み出しトランジスタＱ７のゲート容量負荷線の傾きは十分に小さく設定されているので、点ｘの分極電荷は点ｑの分極電荷よりも僅かに小さいものの、点ｘの分極電荷と点ｑの分極電荷とは大きさがほぼ等しい。従って、その後、読み出し選択線／ＲＥの電位を電源電圧ＶＤＤに設定して、読み出し選択トランジスタをＯＮ状態にして、第４の強誘電体キャパシタＣＦ４に印加される電圧を零にしても、データ”０”を読み出した後に保持されている第４の強誘電体キャパシタＣＦ４の分極電荷の大きさは、データ”０”を読み出す前の分極の大きさと殆ど変わらない。
【０１４２】
もっとも、データ”０”の１回の読み出し動作による分極電荷の減少は僅かであっても、読み出し動作を多数回繰り返すと、点ｑにある分極電荷は点ｐの方に移動する恐れはあるが、データ”０”の読み出し動作時において、第４の強誘電体キャパシタＣＦ４に印加される電圧（ＶＲＤ−ＶＳＳ−ＶＲ）、つまり点ｑから点ｖまでの電圧の大きさが、第４の強誘電体キャパシタＣＦ４の抗電圧ＶＣを超えないように設定してあるので、データ”０”を多数回繰り返して読み出しても、点ｑにある分極電荷が原点Ｏよりも上に移動することはない。
【０１４３】
第４の強誘電体キャパシタＣＦ４に印加される電圧（ＶＲＤ−ＶＳＳ−ＶＲ）が第４の強誘電体キャパシタＣＦ４の抗電圧ＶＣを超えない条件で、ＶＲ＞ＶＴ＞ＶＳの関係が成り立つように、第４の強誘電体キャパシタＣＦ４の容量値と読み出しトランジスタＱ７のゲート容量値との容量比を設定しておくことは可能である。
【０１４４】
尚、以上の説明は、第４の強誘電体キャパシタＣＦ４に限らず、いずれの強誘電体キャパシタにおいても成り立つものである。
【０１４５】
また、本実施形態においては、４つのメモリセルで１つのメモリセルブロックを構成したが、メモリセルブロック内のメモリセルの数は任意に設定できる。
【０１４６】
以下、ビット線ＢＬの電圧変化と基準電圧とを比較することにより、データ”１”が保持されているか又はデータ”０”が保持されているかを判定する際に用いられる基準電圧を発生させる回路について、図５を参照しながら説明する。
【０１４７】
図５は、図２に示すメモリセルブロックと、リファレンスブロック０及びリファレンスブロック１よりなる基準電圧発生回路とを示しており、リファレンスブロック０及びリファレンスブロック１は、図２に示すメモリセルブロックと同じ回路構成である。
【０１４８】
尚、セット線ＳＲＤは、メモリセルブロックのブロック選択トランジスタＱ５、リファレンスブロック０のブロック選択トランジスタＱ５０及びリファレンスブロック１のブロック選択トランジスタＱ５１に共通に接続され、リセット線ＲＳＴは、メモリセルブロックの読み出し選択トランジスタＱ６、リファレンスブロック０の読み出し選択トランジスタＱ６０及びリファレンスブロック１の読み出し選択トランジスタＱ６１に共通に接続され、読み出し選択線／ＲＥは、メモリセルブロックの読み出し選択トランジスタＱ６、リファレンスブロック０の読み出し選択トランジスタＱ６０及びリファレンスブロック１の読み出し選択トランジスタＱ６１の各ゲートに共通に接続されている。さらに、メモリセルブロックのビット線ＢＬの一端側の先端部と、リファレンスブロック０のビット線ＢＬ０及びリファレンスブロック１のビット線ＢＬ１の各一端側の先端部とはセンスアンプＳＡに接続されている。
【０１４９】
リファレンスブロック０には、前述のデータ”０”の書き込み方法により予めデータ”０”が格納されていると共に、リファレンスブロック１には、前述のデータ”１”の書き込み方法により予めデータ”１”が格納されている。
【０１５０】
読み出し動作時においては、リファレンスブロック０及びリファレンスブロック１に対しては、前述の読み出し方法によりデータを読み出す。データ”０”の読み出し動作で発生するビット線電位をＶＢＬ０とし、データ”１”の読み出し動作で発生するビット線電位をＶＢＬ１とすると、リファレンスブロック０のビット線ＢＬ０及びリファレンスブロック１のビット線ＢＬ１には、（ＶＢＬ０＋ＶＢＬ１）×１／２である基準電位が発生する。この基準電位と、読み出し動作を行なうメモリセルブロックで発生するビット線電位とをセンスアンプＳＡで比較して、ビット線電位が基準電位を超えなければ、データ”１”が保持されていると判定し、ビット線電位が基準電位を超えていれば、データ”０”が保持されていると判定する。
【０１５１】
この場合、基準電位が、データ”０”が保持されているときのビット線電位ＶＢＬ０とデータ”１”が保持されているときのビット線電位ＶＢＬ１との中間の電位に設定されているため、動作範囲が広くなる。
【０１５２】
尚、メモリセルブロックにおけるデータを読み出す強誘電体キャパシタと同じ行に位置する、リファレンスブロック０の強誘電体キャパシタ及びリファレンスブロック１の強誘電体キャパシタから、ビット線電位ＶＢＬ０及びビット線電位ＶＢＬ１を発生させると、寄生容量等の影響を等しくできるので好ましい。具体的には、例えばメモリセルブロック内の第３の強誘電体キャパシタＣＦ３に保持されているデータを読み出す際には、リファレンスブロック０の第３の強誘電体キャパシタＣＦ３０及びリファレンスブロック１の第３の強誘電体キャパシタＣＦ３１に保持されているデータからビット線電位ＶＢＬ０、ＶＢＬ１を発生させることが好ましい。
【０１５３】
また、リファレンスブロック０，１のメモリセルブロックの数は、メモリセルアレイのメモリセルブロックの数と同じであることが好ましい。すなわち、図５に示す回路構成においては、ビット線ＢＬ、ビット線ＢＬ０及びビット線ＢＬ１には１つのメモリセルブロックしか接続されていないが、例えばビット線ＢＬに１０個のメモリセルブロックが接続されている場合には、ビット線ＢＬ０及びビット線ＢＬ１にも各１０個のメモリセルブロックを接続することが好ましい。このようにすると、安定した動作が可能になる。
【０１５４】
【発明の効果】
本発明に係る半導体記憶装置によると、各メモリセル毎に読み出しトランジスタを配置する必要がないので、メモリセルひいては半導体記憶装置の面積を低減することができると共に、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する感度が向上する。
【０１５５】
本発明に係る第１の半導体記憶装置の駆動方法によると、半導体記憶装置の面積を低減することができる。
【０１５６】
本発明に係る第２の半導体記憶装置の駆動方法によると、データを読み出す際の動作マージンが大きくなるので、安定した動作を実現することができる。
【０１５７】
本発明に係る第３、第４、第５又は第６の半導体記憶装置の駆動方法によると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【図面の簡単な説明】
【図１】（ａ）は第１の実施形態に係る半導体記憶装置の等価回路図であり、（ｂ）は第１の実施形態に係る半導体記憶装置の最下段のメモリセル及び読み出しトランジスタの構成を示す等価回路図である。
【図２】第２の実施形態に係る半導体記憶装置の等価回路図である。
【図３】第２の実施形態に係る半導体記憶装置にデータを書き込んだ後、強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除いたときの強誘電体キャパシタの振る舞いを説明する図である。
【図４】第２の実施形態に係る半導体記憶装置からデータを読み出したときの強誘電体キャパシタの振る舞いを説明する図である。
【図５】第２の実施形態に係る半導体記憶装置において、基準電位を発生させる回路を説明する等価回路図である。
【図６】従来の半導体記憶装置の回路図である。
【図７】従来の半導体記憶装置にデータを書き込むときの強誘電体キャパシタの振る舞いを説明する図である。
【符号の説明】
６ ゲート容量負荷線
７ ゲート容量負荷線
８ ゲート容量負荷線
１０ 読み出しトランジスタ
１１ ドレイン領域
１２ ソース領域
１３ ゲート電極
１４ 基板
２０ 選択トランジスタ
２１ ドレイン領域
２２ ソース領域
２３ ゲート電極
３０ 強誘電体キャパシタ
３１ 上電極
３２ 下電極
３３ 強誘電体キャパシタ
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＷＬ３ 第３のワード線
ＷＬ４ 第４のワード線
ＢＳ１ 第１の制御線（第１のセット線）
ＢＳ２ 第２の制御線（第２のセット線）
ＲＳＴ リセット線
ＢＬ１ 第１のビット線
ＢＬ２ 第２のビット線
Ｑ１ 第１のセル選択トランジスタ
Ｑ２ 第２のセル選択トランジスタ
Ｑ３ 第３のセル選択トランジスタ
Ｑ４ 第４のセル選択トランジスタ
Ｑ５ ブロック選択トランジスタ
Ｑ５０ ブロック選択トランジスタ
Ｑ５１ ブロック選択トランジスタ
Ｑ６ 読み出し選択トランジスタ
Ｑ６０ 読み出し選択トランジスタ
Ｑ６１ 読み出し選択トランジスタ
Ｑ７ 読み出しトランジスタ
Ｑ７０ 読み出しトランジスタ
Ｑ７１ 読み出しトランジスタ
Ｑ８ 負荷トランジスタ
Ｑ８０ 負荷トランジスタ
Ｑ８１ 負荷トランジスタ
ＣＦ１ 第１の強誘電体キャパシタ
ＣＦ２ 第２の強誘電体キャパシタ
ＣＦ３ 第３の強誘電体キャパシタ
ＣＦ４ 第４の強誘電体キャパシタ
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＷＬ３ 第３のワード線
ＷＬ４ 第４のワード線
ＳＲＤ セット線
ＲＳＴ リセット線
ＢＳ ブロック選択線
／ＢＳ 読み出し選択線
ＢＬ ビット線
ＢＬ０ ビット線
ＢＬ１ ビット線
ＬＳ 第１の制御線
ＬＧ 第２の制御線
ＳＡ センスアンプ
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
ＶＲＤ 読み出し電圧
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置としては、図６に示すように、ドレイン領域１ａ、ソース領域１ｂ及びゲート電極１ｃを有する電界効果型トランジスタ（以下、ＦＥＴという）１と、上電極２ａ、下電極２ｂ及び強誘電体膜２ｃを有する強誘電体キャパシタ２とを備え、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極２ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位の制御に用いる非破壊読み出し方式のものが知られている。尚、図６において、３は基板を示している。
【０００３】
この半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００４】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００５】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このように、ドレイン領域１ａとソース領域１ｂとの間に電流が流れるような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００６】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このように、ドレイン領域１ａとソース領域１ｂとの間に電流は流れないような強誘電体メモリの論理状態を例えば”０”と定義する。
【０００７】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、強誘電体メモリの論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、強誘電体メモリの論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【０００８】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【０００９】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図７に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線５との第１の交点ｃが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線５との第２の交点ｄが、データ”０”に対するゲート電極１ｃの電位になる。尚、図７において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１０】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０4 秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１１】
図７に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１２】
このように、強誘電体キャパシタ２をＦＥＴ１のゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴ１のゲート電極１ｃに電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタ２の抵抗成分により、強誘電体キャパシタ２が放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１３】
また、半導体集積回路装置の高集積化及び微細化に伴って、半導体集積回路装置に搭載される半導体記憶装置の面積の低減が求められるが、従来の半導体記憶装置においては、各メモリセルが強誘電体キャパシタ２と該強誘電体キャパシタ２に記憶されているデータを読み出すためのＦＥＴ１とを有しているため、各メモリセルひいては半導体記憶装置の面積を充分に低減できないという問題もある。
【００１４】
前記に鑑み、本発明は、強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタを有する半導体記憶装置のリテンション特性を向上させることを第１の目的とし、前記構成の半導体記憶装置の面積の低減を図ることを第２の目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、複数の強誘電体キャパシタからデータの書き込み又は読み出しを行なう強誘電体キャパシタを選択する複数のワード線とを備えている。
【００１６】
本発明に係る半導体記憶装置によると、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する読み出しトランジスタのゲートは、ビット線方向に連続に接続された複数の強誘電体キャパシタの一端側に接続されているため、各メモリセル毎に読み出しトランジスタを配置する必要がないので、メモリセルひいては半導体記憶装置の面積を低減することができる。
【００１７】
また、ビット線と直交するように設けられた複数のワード線が複数の強誘電体キャパシタからデータの書き込み又は読み出しを行なう強誘電体キャパシタを選択するため、複数の強誘電体キャパシタに対して１つの読み出しトランジスタが接続されていても、選択された強誘電体キャパシタに対してデータの書き込み又は読み出しを確実に行なうことができる。
【００１８】
さらに、データを読み出す際に、読み出しトランジスタが有する増幅機能を利用できるので、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する感度が向上する。
【００１９】
本発明に係る半導体記憶装置は、複数の強誘電体キャパシタのそれぞれに並列に接続されていると共に、各ゲートが複数のワード線のそれぞれに接続された複数の選択トランジスタを備えていることが好ましい。
【００２０】
このようにすると、ワード線に印加する電圧を制御して選択トランジスタをオン・オフすることにより、データの書き込み及び読み出しをする強誘電体キャパシタを選択することができる。また、選択トランジスタをオン状態にして、強誘電体キャパシタの上電極と下電極との間に誘起されている電位差を取り除くことができるため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００２１】
本発明に係る半導体記憶装置において、読み出しトランジスタのゲートには、セット線に印加される読み出し電圧が強誘電体キャパシタの容量値と読み出しトランジスタのゲート容量値との比に基づき分割された第１の分割電圧が誘起され、読み出し電圧は、ＶＲ＞ＶＴ＞ＶＳ（但し、ＶＴは読み出しトランジスタのしきい値電圧であり、ＶＳは選択された強誘電体キャパシタにデータが書き込まれている場合に読み出しトランジスタのゲートに誘起される第１の分割電圧であり、ＶＲは選択された強誘電体キャパシタにデータが書き込まれていない場合に読み出しトランジスタのゲートに誘起される第１の分割電圧である。）の関係が成り立つような大きさに設定されていることが好ましい。
【００２２】
このように、読み出し電圧をＶＲ＞ＶＴ＞ＶＳの関係が成り立つ大きさに設定すると、強誘電体キャパシタの上電極と下電極との間に誘起されている電位差が取り除かれていても、強誘電体キャパシタに保持されているデータを支障無く読み出すことができる。
【００２３】
本発明に係る半導体記憶装置において、強誘電体キャパシタの上電極と下電極との間には、セット線に印加される読み出し電圧が、強誘電体キャパシタの容量値と読み出しトランジスタのゲート容量値との比に基づき分割された第２の分割電圧が誘起され、読み出し電圧は、第２の分割電圧が強誘電体キャパシタの抗電圧を超えない大きさに設定されていることが好ましい。
【００２４】
このように、読み出し電圧を、強誘電体キャパシタの上電極と下電極との間に印加される第２の分割電圧が強誘電体キャパシタの抗電圧を超えない大きさに設定すると、セット線に印加される読み出し電圧を除去したときに、強誘電体膜の分極の偏位をデータの読み出し前の偏位に確実に戻すことができる。
【００２５】
本発明に係る半導体記憶装置は、一端側がビット線の他端側に接続された抵抗性負荷を備えていることが好ましい。
【００２６】
このようにすると、セット線に読み出し電圧を印加したときに、読み出しトランジスタのドレインとソースとの間に流れる電流つまりビット線に流れる電流により抵抗性負荷の両端に生じる電圧変化を検知できるので、選択された強誘電体キャパシタに書き込まれているデータを検知することができる。また、抵抗性負荷による電圧変化は、容量性負荷による電圧変化とは異なり、読み出し電圧を印加している間はいつでも検知できるので、電圧変化の検知が容易になる。
【００２７】
本発明に係る半導体記憶装置が抵抗性負荷を備えている場合、該抵抗性負荷はＭＯＳ型トランジスタであることが好ましい。
【００２８】
このようにすると、抵抗性負荷をアクティブに駆動することができる。
【００２９】
本発明に係る半導体記憶装置が抵抗性負荷を備えている場合、該抵抗性負荷の他端には電源電圧が印加され、選択された強誘電体キャパシタの強誘電体膜の分極の偏位に応じて異なる読み出しトランジスタのドレインとソースとの間に流れる電流により抵抗性負荷の両端に生じる電圧変化と基準電圧とを比較する比較手段を備えていることが好ましい。
【００３０】
このようにすると、セット線に読み出し電圧を印加したときに、読み出しトランジスタのドレインとソースとの間に流れる電流つまりビット線に流れる電流により抵抗性負荷の両端に生じる電圧変化と、基準電圧とを比較することにより、選択された強誘電体キャパシタに書き込まれているデータを簡易且つ確実に検知することができる。
【００３１】
本発明に係る半導体記憶装置は、メモリセルブロックと同様の構成を有し且つメモリセルブロックのワード線方向に配置された他のメモリセルブロックと、一端側が、他のメモリセルブロックを構成する他の読み出しトランジスタのドレインに接続された他のビット線と、一端側がビット線の他端側に接続され且つ他端側が電源電圧に接続された一の抵抗性負荷と、一端側が他のビット線の他端側に接続され且つ他端側が電源電圧に接続された他の抵抗性負荷とを備え、セット線は、他のメモリセルブロックを構成する複数の強誘電体キャパシタの他端側にも接続されており、リセット線は、他のメモリセルブロックを構成する他の読み出しトランジスタのソースにも接続されており、セット線に読み出し電圧を印加したときに、読み出しトランジスタのドレインとソースとの間に流れる電流により一の抵抗性負荷の両端に生じる第１の電圧変化と、他の読み出しトランジスタのドレインとソースとの間に流れる電流により他の抵抗性負荷の両端に生じる第２の電圧変化とを比較する比較手段とを備えていることが好ましい。
【００３２】
このようにすると、データを読み出すメモリセルブロックを構成する読み出しトランジスタのドレインとソースとの間に流れる電流により一の抵抗性負荷の両端に生じる第１の電圧変化と、データを読み出さない他のメモリセルブロックを構成する他の読み出しトランジスタのドレインとソースとの間に流れる電流により他の抵抗性負荷の両端に生じる第２の電圧変化とを比較することによって、データを読み出すメモリセルブロックを構成する選択された強誘電体キャパシタに書き込まれているデータを確実に検知することができる。
【００３３】
本発明に係る第１の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタを選択する際又は選択された強誘電体キャパシタにデータを書き込む際に、セット線、リセット線及びワード線に印加する電圧は、電源電圧及び接地電圧のうちのいずれか１つの電圧である。
【００３４】
第１の半導体記憶装置の駆動方法によると、強誘電体キャパシタを選択する際又は選択された強誘電体キャパシタにデータを書き込む際に、セット線、リセット線及びワード線に印加する電圧は、電源電圧及び接地電圧のうちのいずれか１つの電圧であるため、強誘電体キャパシタの強誘電体膜の分極の偏位を反転させるための負電圧発生回路が不要になる。また、強誘電体キャパシタの上電極と下電極との間に逆バイアスの電圧を印加する際に読み出しトランジスタの第１のウェル領域に印加された電位を、読み出しトランジスタの第１のウェル領域と異なる第２のウェル領域に印加されている電位とを異ならせる必要がないので、第１のウェル領域と第２のウェル領域と分離する必要がなくなる。
【００３５】
従って、半導体記憶装置の面積を低減することができる。
【００３６】
本発明に係る第２の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、データを読み出す際に、メモリセルブロックを構成する複数の強誘電体キャパシタのいずれもが選択されていないときには、メモリセルブロックを構成する読み出しトランジスタをオフ状態にしておく。
【００３７】
第２の半導体記憶装置の駆動方法によると、データを読み出す際に、当該メモリセルブロックを構成する複数の強誘電体キャパシタのいずれもが選択されていないときに、当該メモリセルブロックを構成する読み出しトランジスタをオフ状態にしておくため、ビット線とリセット線との間に電流が流れない。このため、他のメモリセルブロックを構成する他の強誘電体キャパシタのデータを読み出す際に、当該メモリセルブロックを構成する強誘電体キャパシタの上電極と下電極との間に電圧が印加されても、他のメモリセルブロックを構成する強誘電体キャパシタのデータを読み出す際の妨げにはならない。
【００３８】
従って、データを読み出す際の動作マージンが大きくなるので、安定した動作を実現することができる。
【００３９】
本発明に係る第３の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタにデータを書き込む工程は、セット線に電源電圧を印加すると共にリセット線に接地電圧を印加して、選択された強誘電体キャパシタの上電極と下電極との間に、電源電圧から接地電圧を減じた電位差を与えることにより、選択された強誘電体キャパシタの強誘電体膜の分極の向きを電位差の電位勾配の方向に向ける工程と、その後、セット線に接地電圧を印加することにより、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えている。
【００４０】
第３の半導体記憶装置の駆動方法によると、選択された強誘電体キャパシタにデータを書き込む際に、選択された強誘電体キャパシタの上電極と下電極との間に電位差を与えてデータを書き込んだ後、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除くため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４１】
本発明に係る第４の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタに書き込まれているデータを消去する工程は、セット線に接地電圧を印加すると共にリセット線に電源電圧を印加して、選択された強誘電体キャパシタの上電極と下電極との間に、接地電圧から電源電圧を減じた電位差を与えることにより、選択された強誘電体キャパシタの強誘電体膜の分極の向きを電位差の電位勾配の方向に向ける工程と、その後、リセット線に接地電圧を印加することにより、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えている。
【００４２】
第４の半導体記憶装置の駆動方法によると、選択された強誘電体キャパシタに書き込まれているデータを消去する際に、選択された強誘電体キャパシタの上電極と下電極との間に、データを書き込んだときと逆の電位差を与えてデータを消去した後、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除くため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４３】
本発明に係る第５の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタからデータを読み出す工程は、ビット線に電源電圧を印加し且つリセット線に接地電位を印加するか又はビット線に接地電圧を印加し且つリセット線に電源電位を印加すると共に、セット線に読み出し電圧を印加したときに、ビット線に生じる電圧の変化を検知する工程と、その後、セット線に接地電圧を印加することにより、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えている。
【００４４】
第５の半導体記憶装置の駆動方法によると、選択された強誘電体キャパシタからデータを読み出す際に、セット線に読み出し電圧を印加してデータを読み出した後、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除くため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４５】
本発明に係る第５の半導体記憶装置の駆動方法は、電位差を取り除く工程の後に、読み出しトランジスタをオフ状態にする工程をさらに備えていることが好ましい。
【００４６】
このように、データを読み出した後に、読み出しトランジスタをオフ状態にすると、ビット線とリセット線との間に電流が流れないため、第２の半導体記憶装置の駆動方法と同様、他のメモリセルブロックを構成する強誘電体キャパシタのデータを読み出す動作が影響を受けないので、データを読み出す際の動作マージンが大きくなり、安定した動作を実現することができる。
【００４７】
本発明に係る第６の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、連続に接続された複数の強誘電体キャパシタの一端側に接続され、複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、連続に接続された複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が読み出しトランジスタのドレインに接続され且つ他端側が抵抗性負荷の一端側に接続されたビット線と、一端側が読み出しトランジスタのソースに接続されたリセット線と、複数の強誘電体キャパシタのそれぞれに対応すると共にビット線と直交するように設けられ、選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法を対象とし、選択された強誘電体キャパシタからデータを読み出す工程は、抵抗性負荷の他端に電源電圧を印加し且つリセット線に接地電圧を印加するか、又は抵抗性負荷の他端に接地電圧を印加し且つリセット線に接地電圧を印加すると共に、セット線に読み出し電圧を印加したときに、読み出しトランジスタのドレインとソースとの間に流れる電流により抵抗性負荷の両端に生じる電圧変化と基準電圧とを比較する工程と、その後、セット線に接地電圧を印加することにより、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えている。
【００４８】
第６の半導体記憶装置の駆動方法によると、選択された強誘電体キャパシタからデータを読み出す際に、セット線に読み出し電圧を印加したときにビット線に接続された抵抗性負荷の両端に生じる電圧変化と基準電圧とを比較するため、選択された強誘電体キャパシタに書き込まれているデータを確実に読み出すことができる。また、選択された強誘電体キャパシタからデータを読み出した後に、選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除くため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００４９】
第６の半導体記憶装置の駆動方法は、電位差を取り除く工程の後に、読み出しトランジスタをオフにする工程をさらに備えていることが好ましい。
【００５０】
このように、データを読み出した後に、読み出しトランジスタをオフ状態にすると、ビット線とリセット線との間に電流が流れないため、第２の半導体記憶装置の駆動方法と同様、他のメモリセルブロックを構成する強誘電体キャパシタのデータを読み出す動作が影響を受けないので、データを読み出す際の動作マージンが大きくなり、安定した動作を実現することができる。
【００５１】
本発明に係る第６の半導体記憶装置の駆動方法において、半導体記憶装置は、メモリセルブロックと同様の構成を有し且つメモリセルブロックのワード線方向に配置された他のメモリセルブロックと、一端側が他のメモリセルブロックを構成する他の読み出しトランジスタのドレインに接続され且つ他端側が他の抵抗性負荷の一端側に接続された他のビット線とを備え、セット線は他のメモリセルブロックを構成する複数の強誘電体キャパシタの他端側にも接続されていると共に、リセット線は、他のメモリセルブロックを構成する他の読み出しトランジスタのソースにも接続されており、基準電圧は、他の抵抗性負荷の他端側に電源電圧を印加し且つリセット線に接地電圧を印加するか、又は他の抵抗性負荷の他端側に接地電圧を印加し且つリセット線に接地電圧を印加すると共に、セット線に読み出し電圧を印加したときに、他の読み出しトランジスタのドレインとソースとの間に流れる電流により他の抵抗性負荷の両端に生じる電圧変化であることが好ましい。
【００５２】
このようにすると、データを読み出すメモリセルブロックを構成する読み出しトランジスタのドレインとソースとの間に流れる電流により一の抵抗性負荷の両端に生じる第１の電圧変化と、データを読み出さない他のメモリセルブロックを構成する他の読み出しトランジスタのドレインとソースとの間に流れる電流により他の抵抗性負荷の両端に生じる第２の電圧変化とを比較することによって、データを読み出すメモリセルブロックを構成する選択された強誘電体キャパシタに書き込まれているデータを確実に検知することができる。
【００５３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１（ａ）及び（ｂ）を参照しながら説明する。
【００５４】
図１（ａ）は、第１の実施形態に係る半導体記憶装置の等価回路を示しており、強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタ３０と、該強誘電体キャパシタ３０に並列に接続された選択電界効果型トランジスタ（以下、単に選択トランジスタと称する。）２０とによってメモリセルが構成されている。
【００５５】
複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の下端側には、複数個の強誘電体キャパシタ３０うち選択された強誘電体キャパシタ３０の強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出し電界効果型トランジスタ（以下、単に読み出しトランジスタと称する。）１０が接続されており、複数個の強誘電体キャパシタ３０、複数個の選択トランジスタ２０及び１個の読み出しトランジスタ１０によってメモリセルブロックが構成されており、同様の構成を有する複数個のメモリセルブロックがビット線方向と直交する方向（ワード線方向）に配置されることにより、メモリセルアレイが構成されている。
【００５６】
図１（ｂ）は、最下段のメモリセル及び読み出しトランジスタ１０の構成を示しており、読み出しトランジスタ１０はドレイン領域１１、ソース領域１２及びゲート電極１３を有し、選択トランジスタ２０はドレイン領域２１、ソース領域２２及びゲート電極２３を有し、強誘電体キャパシタ３０は上電極３１、下電極３２及び強誘電体膜３３を有している。尚、図１（ｂ）において、１４は読み出しトランジスタ１０が形成されている基板を示している。
【００５７】
図１（ａ）、（ｂ）に示すように、第１行のメモリセルを構成する選択トランジスタ２０のゲート電極２３は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成する選択トランジスタ２０のゲート電極２３は第２のワード線ＷＬ２に共通に接続され、第３行のメモリセルを構成する選択トランジスタ２０のゲート電極２３は第３のワード線ＷＬ３に共通に接続され、第４行のメモリセルを構成する選択トランジスタ２０のゲート電極２３は第４のワード線ＷＬ４に共通に接続されている。
【００５８】
第１列のメモリセルブロックにおいては、第１列の複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の上端部、つまり第１行の強誘電体キャパシタ３０の上電極３１が第１の制御線（第１のセット線）ＢＳ１に接続され、第１列の複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の下端部、つまり第４行の強誘電体キャパシタ３０の下電極３２が読み出しトランジスタ１０のゲート電極１３に接続され、読み出しトランジスタ１０のドレイン領域１１は第１のビット線ＢＬ１に接続されている。
【００５９】
第２列のメモリセルブロックにおいては、第２列の複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の上端部、つまり第１行の強誘電体キャパシタ３０の上電極３１が第２の制御線（第２のセット線）ＢＳ２に接続され、第２列の複数個の強誘電体キャパシタ３０がビット線方向に直列に接続されてなる直列回路の下端部、つまり第４行の強誘電体キャパシタ３０の下電極３２が読み出しトランジスタ１０のゲート電極１３に接続され、読み出しトランジスタ１０のドレイン領域１１は第２のビット線ＢＬ２に接続されている。
【００６０】
第１列の読み出しトランジスタ１０のソース領域１２及び第２列の読み出しトランジスタ２０のソース領域１２はリセット線ＲＳＴに共通に接続されている。
【００６１】
（データの書き込み動作）
第１の実施形態に係る半導体記憶装置における書き込み動作は以下の通りである。ここでは、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０にデータを書き込む場合について説明する。
【００６２】
まず、すべての読み出しトランジスタ１０の基板電位を接地電圧ＶＳＳ（０Ｖ）にすると共に、第１、第２の制御線ＢＳ１、ＢＳ２及び第１〜第４のワード線ＷＬ１〜ＷＬ４の電位もすべて接地電位ＶＳＳに設定しておいてから、第１の制御線ＢＳ１の電位を電源電位ＶＤＤ（５Ｖ）に上げる。
【００６３】
次に、第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧に上げる一方、第４のワード線ＷＬ４の電位を接地電位のままにしておく。
【００６４】
このようにすると、ゲートが第１〜第３のワード線ＷＬ１〜ＷＬ３に接続されている第１〜第３行の選択トランジスタ１０がオン状態になる一方、ゲートが第４のワード線ＷＬ４に接続されている第４行の選択トランジスタ１０はオフ状態のままであるから、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０が選択される。
【００６５】
また、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１と下電極３２との間に、電源電圧ＶＤＤと接地電圧ＶＳＳとの電位差が印加されるため、該強誘電体キャパシタ３０の強誘電体膜３３に下向きの分極が発生して、データ”１”が書き込まれる。尚、第１の制御線ＢＳ１の電位を接地電圧から負の電位（−５Ｖ）に下げると、第１列の第４行のメモリセルを構成する強誘電体膜３０に書き込まれていたデータ”１”が消去され、強誘電体キャパシタ３０の論理状態はデータ”０”になる。
【００６６】
（データの読み出し動作）
第１の実施形態に係る半導体記憶装置における読み出し動作は以下の通りである。ここでは、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０に書き込まれているデータを読み出す場合について説明する。
【００６７】
まず、すべての読み出しトランジスタ１０の基板電位を接地電圧ＶＳＳ（０Ｖ）にすると共に、第１、第２の制御線ＢＳ１、ＢＳ２及び第１〜第４のワード線ＷＬ１〜ＷＬ４の電位もすべて接地電位ＶＳＳに設定しておいてから、第１の制御線ＢＳ１の電位を電源電位ＶＤＤ（５Ｖ）に上げる。
【００６８】
次に、第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧に上げる一方、第４のワード線ＷＬ４の電位を接地電位のままにしておく。
【００６９】
このようにすると、ゲートが第１〜第３のワード線ＷＬ１〜ＷＬ３に接続されている第１〜第３行の選択トランジスタ１０がオン状態になる一方、ゲートが第４のワード線ＷＬ４に接続されている第４行の選択トランジスタ１０はオフ状態のままであるから、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０が選択される。
【００７０】
この状態で、第１のビット線ＢＬ１の電位を電源電圧ＶＤＤに設定すると共に、リセット線ＲＳＴの電位を接地電位ＶＳＳに設定すると、データ”１”が保持されているときには読み出しトランジスタ１０のドレイン領域１１とソース領域１２との間に電流が流れる一方、データ”０”が保持されているときには読み出しトランジスタ１０のドレイン領域１１とソース領域１２との間には電流が流れない。このようにして、第１列の第４行のメモリセルを構成する強誘電体キャパシタ３０に書き込まれているデータを読み出すことができる。
【００７１】
データの読み出しが完了すると、第４のワード線ＷＬ４の電位を電源電圧に上げて、ゲートが第４のワード線ＷＬ４に接続されている第４行の選択トランジスタ１０をオン状態にする。このようにすると、データが読み出された強誘電体キャパシタ３０の上電極３１と下電極３２とが導通するため、上電極３１と下電極３２との間に生じている電位差は取り除かれる。
【００７２】
第１の実施形態によると、選択された強誘電体キャパシタ３０の強誘電体膜３３の分極の偏位を検知する読み出しトランジスタ１０のゲート電極１３は、ビット線方向に直列に接続された複数の強誘電体キャパシタ３０の一端側に接続されているため、各メモリセル毎に読み出しトランジスタを配置する必要がないので、メモリセルひいては半導体記憶装置の面積を低減することができる。
【００７３】
また、ビット線と直交するように設けられた第１〜第４のワード線ＷＬ１〜ＷＬ４がデータの書き込み又は読み出しをする強誘電体キャパシタ３０を選択するため、直列に接続された複数の強誘電体キャパシタ３０に対して１つの読み出しトランジスタ１０が接続されていても、選択された強誘電体キャパシタ３０に対してデータの書き込み又は読み出しを確実に行なうことができる。
【００７４】
また、データを読み出す際に、読み出しトランジスタ１０が有する増幅機能を利用できるので、選択された強誘電体キャパシタ３０の強誘電体膜３３の分極の偏位を検知する感度が向上する。
【００７５】
また、データの読み出し後に、強誘電体キャパシタ３０上電極３１と下電極３２との間に生じている電位差が取り除かれるため、強誘電体キャパシタ３０の抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００７６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図２〜図４を参照しながら説明する。
【００７７】
ところで、第１の実施形態に係る半導体記憶装置においては、選択されたメモリセルの強誘電体キャパシタ３０にデータ”１”を書き込んだ後、データ”１”を消去してデータ”０”を保持させるためには、読み出しトランジスタ１０の基板１４に対して負となる電圧を第１の制御線ＢＳ１に印加するか、又は第１の制御線ＢＳ１に対して正となる電圧を読み出しトランジスタ１０の基板１４に印加する必要がある。
【００７８】
従って、前者の方法によると、負電圧発生回路を設ける必要があり、また、後者の方法によると、特定にメモリセルの基板の電位を制御できるように、ウェル領域を細かく分割する必要があるという問題がある。
【００７９】
また、第１の実施形態に係る半導体記憶装置によると、データを読み出す際に、読み出しトランジスタ１０のゲート電極１３に例えば正の電圧を印加した場合において、強誘電体キャパシタ３０がデータ”１”を保持しているときには正の電圧は強誘電体膜３３の分極を強調する方向に働くが、強誘電体キャパシタ３０がデータ”０”を保持しているときには正の電圧は強誘電体膜３３の分極を反転させる方向に働くので、読み出し動作を繰り返し行なううちにデータが消失してしまうという問題がある。
【００８０】
さらに、強誘電体キャパシタ３０の強誘電体膜３３の分極の方向に応じて、読み出しトランジスタ１０のドレイン領域１１とソース領域１２との間に電流が流れるか又は流れないかによりデータを検知するが、この際、ドレイン領域１１とソース領域１２との間の電流による電圧変化をどのようにして基準電圧を比較するかという問題、及びこの基準電圧をどのようにして発生させるかという問題が新たに発生する。
【００８１】
第２の実施形態は、第１の実施形態が有する前述の問題を解決するためになされたものである。
【００８２】
図２は、第２の実施形態に係る半導体記憶装置の等価回路を示しており、メモリセルブロックは、直列に接続された複数個の強誘電体キャパシタＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４と、各強誘電体キャパシタに並列に接続されていると共に互いに直列に接続された複数個のセル選択電界効果型トランジスタ（以下、単にセル選択トランジスタと称する。）Ｑ１、Ｑ２、Ｑ３、Ｑ４と、ゲートが、直列に接続された複数個の強誘電体キャパシタの一端に接続された読み出し電界効果型トランジスタ（以下、単に読み出しトランジスタと称する。）Ｑ７とを有している。
【００８３】
第１の強誘電体キャパシタＣＦ１及び第１のセル選択トランジスタＱ１により第１のメモリセルが構成され、第２の強誘電体キャパシタＣＦ２及び第２のセル選択トランジスタＱ２により第２のメモリセルが構成され、第３の強誘電体キャパシタＣＦ３及び第３のセル選択トランジスタＱ３により第３のメモリセルが構成され、第４の強誘電体キャパシタＣＦ４及び第４のセル選択トランジスタＱ４により第４のメモリセルが構成されている。
【００８４】
直列に接続された複数個のセル選択トランジスタの下端側は、読み出し選択電界効果型トランジスタ（以下、単に読み出し選択トランジスタと称する。）Ｑ６を介してリセット線ＲＳＴに接続されていると共に、直列に接続された複数個の強誘電体キャパシタの上端側及び直列に接続された複数個のセル選択トランジスタの上端側は、ブロック選択電界効果型トランジスタ（以下、単にブロック選択トランジスタと称する。）Ｑ５を介してセット線ＳＲＤに接続されている。尚、セル選択トランジスタＱ１〜Ｑ４、ブロック選択トランジスタＱ５、読み出し選択トランジスタＱ６及び読み出しトランジスタＱ７は、いずれもＮチャネル型トランジスタである。
【００８５】
第１のセル選択トランジスタＱ１のゲートには第１のワード線ＷＬ１が接続され、第２のセル選択トランジスタＱ２のゲートには第２のワード線ＷＬ２が接続され、第３のセル選択トランジスタＱ３のゲートには第３のワード線ＷＬ３が接続され、第４のセル選択トランジスタＱ４のゲートには第４のワード線ＷＬ４が接続されている。
【００８６】
読み出しトランジスタＱ７のゲートは、読み出し選択トランジスタＱ６を介してリセット線ＲＳＴに接続され、読み出しトランジスタＱ７のドレインはビット線ＢＬの下端側に接続され、読み出しトランジスタＱ７のソースはリセット線ＲＳＴに接続されている。
【００８７】
ブロック選択トランジスタＱ５のゲートはブロック選択線ＢＳに接続され、読み出し選択トランジスタＱ６のゲートは読み出し選択線／ＲＳに接続されている。尚、ビット線ＢＬの下端側の先端には、図示は省略しているが、センスアンプよりなる作動増幅回路が接続されている。
【００８８】
ビット線ＢＬの上端側には、抵抗性負荷としてのＰチャネル型電界効果型トランジスタ（以下、負荷トランジスタと称する。）Ｑ８のドレインが接続され、負荷トランジスタＱ８のソースは第１の制御線ＬＳに接続され、負荷トランジスタＱ８のゲートは第２の制御線ＬＧに接続されている。
【００８９】
第２の実施形態においては、第１〜第４の強誘電体キャパシタＣＦ１〜ＣＦ４のうちデータの書き込み又は読み出しをする強誘電体キャパシタを選択する際に第１〜第４のワード線ＷＬ１〜ＷＬ４に印加される電圧、及び、選択された強誘電体キャパシタにデータを書き込む際にセット線ＳＲＤ又はリセット線ＲＳＴに印加される電圧は、常に電源電圧ＶＤＤ（例えば５Ｖ）又は接地電圧ＶＳＳ（例えば０Ｖ）である。
【００９０】
また、第２の実施形態においては、読み出し選択線／ＲＥの電位は、読み出し動作時には接地電圧ＶＳＳに設定され、読み出し動作時以外は電源電圧ＶＤＤに設定されている。従って、読み出し選択トランジスタＱ６は、読み出し動作時のみオフ状態になって、選択された強誘電体キャパシタから読み出しトランジスタＱ７のゲートに電流が流れる一方、読み出し動作時以外は常にオン状態になって、セット線ＳＲＤとリセット線ＲＳＴとを選択された強誘電体キャパシタを介して接続して、データの書き込み動作及び消去動作に備えている。
【００９１】
このため、データの読み出し動作をする際に、当該メモリセルブロックを構成するいずれの強誘電体キャパシタも選択されていないときには、読み出しトランジスタＱ７のゲートには電圧が印加されず、該読み出しトランジスタＱ７はオフ状態である。従って、当該メモリセルブロックに接続されているビット線ＢＬと、リセット線ＲＳＴとの間に電流が流れないため、他のメモリセルブロックを構成する他の強誘電体キャパシタのデータを読み出す際に、当該メモリセルブロックを構成する強誘電体キャパシタの上電極と下電極との間に電圧が印加されても、他のメモリセルブロックを構成する強誘電体キャパシタのデータを読み出す際の妨げにはならない。
【００９２】
（データの書き込み動作）
以下、第４行の強誘電体キャパシタＣＦ４にデータ”１”を書き込む動作について説明する。
【００９３】
まず、ブロック選択線ＢＳの電位を電源電圧ＶＤＤに設定して、ブロック選択トランジスタＱ５をオン状態にする。
【００９４】
次に、データを書き込まない第１〜第３のメモリセルを構成する第１〜第３のセル選択トランジスタＱ１〜Ｑ３の各ゲートに接続されている第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧ＶＤＤに設定して、第１〜第３のセル選択トランジスタＱ１〜Ｑ３をオン状態にする一方、第４のセル選択トランジスタＱ４のゲートに接続されている第４のワード線ＷＬ４の電位を接地電圧ＶＳＳに設定して、第４のセル選択トランジスタＱ１〜Ｑ３をオフ状態にする。
【００９５】
このようにすると、選択された第４の強誘電体キャパシタＣＦ４の上電極はセット線ＳＲＤに接続されると共に下電極はリセット線ＲＳＴに接続される。
【００９６】
次に、リセット線ＲＳＴの電位は接地電圧ＶＳＳのままで、セット線ＳＲＤの電位を電源電圧ＶＤＤに上げる。
【００９７】
このようにすると、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に、＋（ＶＤＤ−ＶＳＳ）の電位差が与えられるので、第４の強誘電体キャパシタＣＦ４の強誘電体膜の分極は下向きになり、第４の強誘電体キャパシタＣＦ４にデータ”１”が書き込まれる。
【００９８】
その後、セット線ＳＲＤの電位を接地電圧ＶＳＳに設定して、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に印加されている＋（ＶＤＤ−ＶＳＳ）の電位差を取り除く。
【００９９】
以下、図３を参照しながら、前述のようにしてデータ”１”を書き込んだ後、強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除いたときの強誘電体キャパシタの振る舞いについて説明する。
【０１００】
図３において、縦軸は、強誘電体キャパシタの強誘電体膜に出し入れされる共に保持される電荷Ｑを示し、横軸は、強誘電体キャパシタの上電極と下電極との間に印加される電圧である。また、図３において、点ａは強誘電体キャパシタに＋（ＶＤＤ−ＶＳＳ）の電圧を印加したときの分極電荷を示し、点ｂは強誘電体キャパシタに−（ＶＤＤ−ＶＳＳ）の電圧を印加したときの分極電荷を示し、点ｃは、強誘電体キャパシタに＋（ＶＤＤ−ＶＳＳ）の電圧を印加した後、該電圧を取り除いた直後の分極電荷を示し、点ｄは、強誘電体キャパシタに−（ＶＤＤ−ＶＳＳ）の電圧を印加した後、該電圧を取り除いた直後の分極電荷を示しており、いずれもデータ”１”が書き込まれた場合である。
【０１０１】
書き込み動作の開始前においては、強誘電体キャパシタの両電極間の電位差は零であるから、選択された強誘電体キャパシタの分極は点ｃと点ｄとの間にある。例えば強誘電体キャパシタの分極が点ｅにある場合、書き込み動作によって、分極は点ｅから点ａに移動した後、点ｃに達する。また、例えば強誘電体キャパシタの分極が点ｆにある場合、書き込み動作によって、分極は点ｆから点ａに移動した後、点ｃに達する。このように、強誘電体キャパシタにデータ”１”が書き込まれると、分極の位置は、書き込み前の分極の位置とは無関係に点ｃに移動する。
【０１０２】
（データの消去動作）
以下、第４行の強誘電体キャパシタＣＦ４に書き込まれているデータ”１”を消去する動作、つまりデータ”１”をデータ”０”を書き換える動作について説明する。
【０１０３】
まず、ブロック選択線ＢＳの電位を電源電圧ＶＤＤに設定して、ブロック選択トランジスタＱ５をオン状態にする。
【０１０４】
次に、データを書き込まない第１〜第３のメモリセルを構成する第１〜第３のセル選択トランジスタＱ１〜Ｑ３の各ゲートに接続されている第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧ＶＤＤに設定して、第１〜第３のセル選択トランジスタＱ１〜Ｑ３をオン状態にする一方、第４のセル選択トランジスタＱ４のゲートに接続されている第４のワード線ＷＬ４の電位を接地電圧ＶＳＳに設定して、第４のセル選択トランジスタＱ１〜Ｑ３をオフ状態にする。
【０１０５】
このようにすると、選択された第４のメモリセルを構成する第４の強誘電体キャパシタＣＦ４の上電極はセット線ＳＲＤに接続されると共に下電極はリセット線ＲＳＴに接続される。
【０１０６】
次に、セット線ＳＲＤ線の電位は接地電圧ＶＳＳのままで、リセット線ＲＳＴの電位を電源電圧ＶＤＤに上げる。
【０１０７】
このようにすると、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に−（ＶＤＤ−ＶＳＳ）の電位差が与えられるので、第４の強誘電体キャパシタＣＦ４の強誘電体膜の分極は上向きになり、第４の強誘電体キャパシタＣＦ４にデータ”０”が書き込まれる。
【０１０８】
その後、リセット線ＲＳＴの電位を接地電圧ＶＳＳに設定して、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に印加されている−（ＶＤＤ−ＶＳＳ）の電位差を取り除く。
【０１０９】
以下、図３を参照しながら、前述のようにしてデータ”０”を書き込んだ後、強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除いたときの強誘電体キャパシタの振る舞いについて説明する。
【０１１０】
データ”０”を書き込む前、つまりデータ”１”を消去する前においては、強誘電体キャパシタの両電極間の電位差は零であるから、選択された強誘電体キャパシタの分極は点ｃと点ｄとの間にある。例えば、強誘電体キャパシタの分極が点ｇにある場合、消去動作によって、分極は点ｇから点ｂに移動した後、点ｄに達する。また、例えば、強誘電体キャパシタの分極が点ｈにある場合、消去動作によって、分極は点ｈから点ｂに移動した後、点ｄに達する。このように、強誘電体キャパシタに書き込まれているデータ”１”が消去されると、分極の位置は、消去前の分極の位置とは無関係に点ｄに移動する。
【０１１１】
（データの読み出し動作）
以下、第４行の強誘電体キャパシタＣＦ４に書き込まれているデータを読み出す動作について説明する。
【０１１２】
まず、ブロック選択線ＢＳの電位を電源電圧ＶＤＤに設定して、ブロック選択トランジスタＱ５をオン状態にする。
【０１１３】
次に、データを読み出さない第１〜第３のメモリセルを構成する第１〜第３のセル選択トランジスタＱ１〜Ｑ３の各ゲートに接続されている第１〜第３のワード線ＷＬ１〜ＷＬ３の電位を電源電圧ＶＤＤに設定して、第１〜第３のセル選択トランジスタＱ１〜Ｑ３をオン状態にする一方、第４のセル選択トランジスタＱ４のゲートに接続されている第４のワード線ＷＬ４の電位を接地電圧ＶＳＳに設定して、第４のセル選択トランジスタＱ１〜Ｑ３をオフ状態にする。
【０１１４】
このようにすると、選択された第４のメモリセルを構成する第４の強誘電体キャパシタＣＦ４の上電極はセット線ＳＲＤに接続されると共に下電極はリセット線ＲＳＴに接続される。
【０１１５】
次に、読み出し選択線／ＲＳの電位を接地電位ＶＳＳにして、読み出しトランジスタＱ６をオフ状態にした後、負荷トランジスタＱ８のソースに接続されている第１の制御線ＬＳの電位を電源電圧ＶＤＤに設定すると共に負荷トランジスタＱ８のゲートに接続されている第２の制御線ＬＧの電位を接地電圧ＶＳＳに設定して、負荷トランジスタＱ８をオン状態にする。
【０１１６】
次に、リセット線ＲＳＴの電位を接地電圧ＶＳＳにしたまま、セット線ＳＲＤの電位を読み出し電圧ＶＲＤに設定して、ビット線ＢＬにおける読み出しトランジスタＱ７に流れる電流による電圧変化と、基準電圧ＶＲＥＦとの差をセンスアンプにより検知して出力する。
【０１１７】
次に、セット線ＳＲＤの電位を接地電圧ＶＳＳに下げた後、読み出し選択線／ＲＳの電位を電源電圧ＶＤＤに設定して読み出し選択トランジスタＱ６をオン状態にする。
【０１１８】
以下、読み出し電圧ＶＲＤの大きさについて検討する。
【０１１９】
セット線ＳＲＤの電位を読み出し電圧ＶＲＤに設定すると、読み出し電圧ＶＲＤは、第４の強誘電体キャパシタＣＦ４の容量値と、読み出しトランジスタＱ７のゲート容量値との比に基づいて、第１の分割電圧と第２の分割電圧とに分割され、読み出しトランジスタＱ７のゲートには第１の分割電圧が誘起されると共に第４の強誘電体キャパシタＣＦ４の上電極と下電極との間には第２の分割電圧が誘起される。
【０１２０】
ここで、読み出しトランジスタＱ７のしきい値電圧をＶＴとし、第４の強誘電体キャパシタＣＦ４がデータ”１”を保持しているときに読み出しトランジスタＱ７のゲートに誘起される第１の分割電圧をＶＳとし、第４の強誘電体キャパシタＣＦ４がデータ”０”を保持しているときに読み出しトランジスタＱ７のゲートに誘起される第１の分割電圧をＶＲとしたときに、読み出し電圧ＶＲＤは、ＶＲ＞ＶＴ＞ＶＳの関係が成り立つような大きさに設定する。
【０１２１】
このようにすると、読み出しトランジスタＱ７により、第４の強誘電体キャパシタＣＦ４に保持されているデータ”１”又はデータ”０”を読み出す際に、読み出しトランジスタＱ７のドレインとソースとの間に流れる電流値の比を大きくすることができるので好ましい。
【０１２２】
以下、図４を参照しながら、前述の読み出し動作を、データ”１”が保持されている場合とデータ”０”が保持されている場合とに分けて説明する。図４において、縦軸は、強誘電体キャパシタＣＦ４の強誘電体膜に出し入れされる共に保持される電荷Ｑを示し、横軸は、強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量との直列回路に印加される電圧である。
【０１２３】
＜データ”１”が保持されているときの読み出し動作＞
まず、読み出しトランジスタＱ７が形成されている基板の電位を接地電圧ＶＳＳに設定する。
【０１２４】
第４の強誘電体キャパシタＣＦ４にデータ”１”が保持されているときには、第４の強誘電体キャパシタＣＦ４の分極電荷は点ｐの位置にある。
【０１２５】
次に、前述のメモリセル（強誘電体キャパシタ）の選択動作により、第４の強誘電体キャパシタＣＦ４の上電極をセット線ＳＲＤに接続すると共に下電極をリセット線ＲＳＴに接続した後、読み出し選択線／ＲＥの電位を接地電位ＶＳＳに設定して読み出し選択トランジスタＱ６をオフ状態にすると共に、第１の制御線ＬＳの電位を電源電圧ＶＤＤに設定する。
【０１２６】
この状態で、リセット線ＲＳＴの電位を接地電圧ＶＳＳにしたまま、セット線ＳＲＤの電位を読み出し電圧ＶＲＤに設定すると、セット線ＳＲＤと読み出しトランジスタＱ７の基板との間に、つまり第４の強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量とが直列に接続された直列回路に（ＶＲＤ−ＶＳＳ）の電圧が印加される。
【０１２７】
以下、この動作について図４を参照しながら説明する。
【０１２８】
第４の強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量との直列回路に（ＶＲＤ−ＶＳＳ）の電圧が印加されると、該電圧（ＶＲＤ−ＶＳＳ）は、読み出しトランジスタＱ７のゲートと基板との間に発生する、点ｒから点ｓまでの第１の分割電圧ＶＳと、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に発生する、点ｐから点ｓまでの第２の分割電圧（ＶＲＤ−ＶＳＳ−ＶＳ）とに分割される。
【０１２９】
図４において、８はデータ”１”の読み出し動作時における読み出しトランジスタＱ７のゲート容量負荷線であって、点ｓの位置つまり第１の分割電圧ＶＳの大きさは、読み出し動作における読み出しトランジスタＱ７のゲート容量の大きさに依存する。また、第１の分割電圧ＶＳにより、データ”１”を読み出したときの読み出しトランジスタＱ７のチャネルコンダクタンスが決まる。
【０１３０】
読み出しトランジスタＱ７のしきい値電圧ＶＴと、データ”１”が保持されているときの第１の分割電圧ＶＳとの間に、ＶＴ＞ＶＳの関係が成り立つように、第４の強誘電体キャパシタＣＦ４の容量値と読み出しトランジスタＱ７のゲート容量値との容量比を設定しておくと、リセット線ＲＳＴから、負荷トランジスタＱ８、ビット線ＢＬ及び読み出しトランジスタＱ７のチャネルを通じて、リセット線ＲＳＴに流れる電流値は比較的小さくなるので、ビット線ＢＬの電圧変化を小さくすることができる。そして、この電圧変化をビット線ＢＬに接続されているセンスアンプによって検知し、検知した電圧変化と予め設定した基準電圧と比較し、検知した電圧変化が基準電圧を超えなければ、データ”１”が保持されていると判定する。
【０１３１】
次に、セット線ＳＲＤの電位を接地電圧ＶＳＳに戻すと、第４の強誘電体キャパシタＣＦ４の分極電荷は、ヒステリシスループのほぼ最外周に沿って移動して点ｐに戻り、読み出しトランジスタＱ７のゲート容量負荷線７は点ｐで縦軸と交差する。
【０１３２】
その後、読み出し選択線／ＲＥの電位を電源電圧ＶＤＤに設定して読み出し選択トランジスタＱ６をＯＮ状態にしても、第４の強誘電体キャパシタＣＦ４に印加される電圧は零であるから、データ”１”を読み出した後に第４の強誘電体キャパシタＣＦ４に保持されている分極電荷の大きさは、データ”１”を読み出す前の分極電荷の大きさと殆ど変わらない。
【０１３３】
＜データ”０”が保持されているときの読み出し動作＞
第４の強誘電体キャパシタＣＦ４にデータ”０”が保持されているときには、第４の強誘電体キャパシタＣＦ４の分極電荷は点ｑの位置にある。
【０１３４】
次に、前述のメモリセル（強誘電体キャパシタ）の選択動作により、第４の強誘電体キャパシタＣＦ４の上電極をセット線ＳＲＤに接続すると共に下電極をリセット線ＲＳＴに接続した後、読み出し選択線／ＲＥの電位を接地電位ＶＳＳに設定して読み出し選択トランジスタＱ６をオフ状態にすると共に、第１の制御線ＬＳの電位を電源電圧ＶＤＤに設定する。
【０１３５】
この状態で、リセット線ＲＳＴの電位を接地電圧ＶＳＳにしたまま、セット線ＳＲＤの電位を読み出し電圧ＶＲＤに設定すると、セット線ＳＲＤと読み出しトランジスタＱ７の基板との間に、つまり第４の強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量とが直列に接続された直列回路に（ＶＲＤ−ＶＳＳ）の電圧が印加される。
【０１３６】
第４の強誘電体キャパシタＣＦ４の容量と読み出しトランジスタＱ７のゲート容量との直列回路に（ＶＲＤ−ＶＳＳ）の電圧が印加されると、該電圧（ＶＲＤ−ＶＳＳ）は読み出しトランジスタＱ７のゲートと基板との間に発生する、点ｕから点ｖまでの第１の分割電圧ＶＲと、第４の強誘電体キャパシタＣＦ４の上電極と下電極との間に発生する、点ｑから点ｖまでの第２の分割電圧（ＶＲＤ−ＶＳＳ−ＶＲ）とに分割される。
【０１３７】
図４において、７はデータ”０”の読み出し動作点における読み出しトランジスタＱ７のゲート容量負荷線であって、点ｖの位置つまり第１の分割電圧ＶＳの大きさは、読み出し動作における読み出しトランジスタＱ７のゲート容量の大きさに依存する。また、第１の分割電圧ＶＲにより、データ”０”を読み出したときの読み出しトランジスタＱ７のチャネルコンダクタンスが決まる。
【０１３８】
読み出しトランジスタＱ７のしきい値電圧ＶＴと、データ”０”が保持されているときの第１の分割電圧ＶＲとの間に、ＶＲ＞ＶＴの関係が成り立つように、第４の強誘電体キャパシタＣＦ４の容量値と読み出しトランジスタＱ７のゲート容量値との容量比を設定しておくと、リセット線ＲＳＴから、負荷トランジスタＱ８、ビット線ＢＬ及び読み出しトランジスタＱ７のチャネルを通じて、リセット線ＲＳＴに流れる電流値は比較的大きくなるので、ビット線ＢＬの電圧変化を大きくすることができる。そして、この電圧変化をビット線ＢＬに接続されているセンスアンプによって検知し、検知した電圧変化と予め設定した基準電圧と比較し、検知した電圧変化が基準電圧を超えると、データ”０”が保持されていると判定する。
【０１３９】
その後、読み出し選択線／ＲＥの電位を電源電圧ＶＤＤに設定して読み出し選択トランジスタＱ６をＯＮ状態にして、第４の強誘電体キャパシタＣＦ４に印加される電圧を零にすると、強誘電体キャパシタＣＦ４の分極電荷はヒステリシスループの内側の領域を辿って点ｗの位置に到達する。データ”０”を読み出した後に第４の強誘電体キャパシタＣＦ４に保持されている分極電荷の大きさは、データ”０”を読み出す前の分極電荷よりも明らかに小さくなる。
【０１４０】
そこで、読み出し選択トランジスタＱ６をＯＮ状態にして第４の強誘電体キャパシタＣＦ４に印加される電圧を零にするよりも前に、セット線ＳＲＤの電圧を強制的に接地電圧ＶＳＳに戻す。このようにすると、第４の強誘電体キャパシタＣＦ４の分極電荷はヒステリシスループの内側の領域を辿るものの、読み出しトランジスタＱ７のゲート容量負荷線８は、点ｑで縦軸と交差するように第４の強誘電体キャパシタＣＦ４に作用するので、分極電荷は点ｖから点ｘに速やかに移動する。
【０１４１】
ここで、読み出しトランジスタＱ７のゲート容量負荷線の傾きは十分に小さく設定されているので、点ｘの分極電荷は点ｑの分極電荷よりも僅かに小さいものの、点ｘの分極電荷と点ｑの分極電荷とは大きさがほぼ等しい。従って、その後、読み出し選択線／ＲＥの電位を電源電圧ＶＤＤに設定して、読み出し選択トランジスタをＯＮ状態にして、第４の強誘電体キャパシタＣＦ４に印加される電圧を零にしても、データ”０”を読み出した後に保持されている第４の強誘電体キャパシタＣＦ４の分極電荷の大きさは、データ”０”を読み出す前の分極の大きさと殆ど変わらない。
【０１４２】
もっとも、データ”０”の１回の読み出し動作による分極電荷の減少は僅かであっても、読み出し動作を多数回繰り返すと、点ｑにある分極電荷は点ｐの方に移動する恐れはあるが、データ”０”の読み出し動作時において、第４の強誘電体キャパシタＣＦ４に印加される電圧（ＶＲＤ−ＶＳＳ−ＶＲ）、つまり点ｑから点ｖまでの電圧の大きさが、第４の強誘電体キャパシタＣＦ４の抗電圧ＶＣを超えないように設定してあるので、データ”０”を多数回繰り返して読み出しても、点ｑにある分極電荷が原点Ｏよりも上に移動することはない。
【０１４３】
第４の強誘電体キャパシタＣＦ４に印加される電圧（ＶＲＤ−ＶＳＳ−ＶＲ）が第４の強誘電体キャパシタＣＦ４の抗電圧ＶＣを超えない条件で、ＶＲ＞ＶＴ＞ＶＳの関係が成り立つように、第４の強誘電体キャパシタＣＦ４の容量値と読み出しトランジスタＱ７のゲート容量値との容量比を設定しておくことは可能である。
【０１４４】
尚、以上の説明は、第４の強誘電体キャパシタＣＦ４に限らず、いずれの強誘電体キャパシタにおいても成り立つものである。
【０１４５】
また、本実施形態においては、４つのメモリセルで１つのメモリセルブロックを構成したが、メモリセルブロック内のメモリセルの数は任意に設定できる。
【０１４６】
以下、ビット線ＢＬの電圧変化と基準電圧とを比較することにより、データ”１”が保持されているか又はデータ”０”が保持されているかを判定する際に用いられる基準電圧を発生させる回路について、図５を参照しながら説明する。
【０１４７】
図５は、図２に示すメモリセルブロックと、リファレンスブロック０及びリファレンスブロック１よりなる基準電圧発生回路とを示しており、リファレンスブロック０及びリファレンスブロック１は、図２に示すメモリセルブロックと同じ回路構成である。
【０１４８】
尚、セット線ＳＲＤは、メモリセルブロックのブロック選択トランジスタＱ５、リファレンスブロック０のブロック選択トランジスタＱ５０及びリファレンスブロック１のブロック選択トランジスタＱ５１に共通に接続され、リセット線ＲＳＴは、メモリセルブロックの読み出し選択トランジスタＱ６、リファレンスブロック０の読み出し選択トランジスタＱ６０及びリファレンスブロック１の読み出し選択トランジスタＱ６１に共通に接続され、読み出し選択線／ＲＥは、メモリセルブロックの読み出し選択トランジスタＱ６、リファレンスブロック０の読み出し選択トランジスタＱ６０及びリファレンスブロック１の読み出し選択トランジスタＱ６１の各ゲートに共通に接続されている。さらに、メモリセルブロックのビット線ＢＬの一端側の先端部と、リファレンスブロック０のビット線ＢＬ０及びリファレンスブロック１のビット線ＢＬ１の各一端側の先端部とはセンスアンプＳＡに接続されている。
【０１４９】
リファレンスブロック０には、前述のデータ”０”の書き込み方法により予めデータ”０”が格納されていると共に、リファレンスブロック１には、前述のデータ”１”の書き込み方法により予めデータ”１”が格納されている。
【０１５０】
読み出し動作時においては、リファレンスブロック０及びリファレンスブロック１に対しては、前述の読み出し方法によりデータを読み出す。データ”０”の読み出し動作で発生するビット線電位をＶＢＬ０とし、データ”１”の読み出し動作で発生するビット線電位をＶＢＬ１とすると、リファレンスブロック０のビット線ＢＬ０及びリファレンスブロック１のビット線ＢＬ１には、（ＶＢＬ０＋ＶＢＬ１）×１／２である基準電位が発生する。この基準電位と、読み出し動作を行なうメモリセルブロックで発生するビット線電位とをセンスアンプＳＡで比較して、ビット線電位が基準電位を超えなければ、データ”１”が保持されていると判定し、ビット線電位が基準電位を超えていれば、データ”０”が保持されていると判定する。
【０１５１】
この場合、基準電位が、データ”０”が保持されているときのビット線電位ＶＢＬ０とデータ”１”が保持されているときのビット線電位ＶＢＬ１との中間の電位に設定されているため、動作範囲が広くなる。
【０１５２】
尚、メモリセルブロックにおけるデータを読み出す強誘電体キャパシタと同じ行に位置する、リファレンスブロック０の強誘電体キャパシタ及びリファレンスブロック１の強誘電体キャパシタから、ビット線電位ＶＢＬ０及びビット線電位ＶＢＬ１を発生させると、寄生容量等の影響を等しくできるので好ましい。具体的には、例えばメモリセルブロック内の第３の強誘電体キャパシタＣＦ３に保持されているデータを読み出す際には、リファレンスブロック０の第３の強誘電体キャパシタＣＦ３０及びリファレンスブロック１の第３の強誘電体キャパシタＣＦ３１に保持されているデータからビット線電位ＶＢＬ０、ＶＢＬ１を発生させることが好ましい。
【０１５３】
また、リファレンスブロック０，１のメモリセルブロックの数は、メモリセルアレイのメモリセルブロックの数と同じであることが好ましい。すなわち、図５に示す回路構成においては、ビット線ＢＬ、ビット線ＢＬ０及びビット線ＢＬ１には１つのメモリセルブロックしか接続されていないが、例えばビット線ＢＬに１０個のメモリセルブロックが接続されている場合には、ビット線ＢＬ０及びビット線ＢＬ１にも各１０個のメモリセルブロックを接続することが好ましい。このようにすると、安定した動作が可能になる。
【０１５４】
【発明の効果】
本発明に係る半導体記憶装置によると、各メモリセル毎に読み出しトランジスタを配置する必要がないので、メモリセルひいては半導体記憶装置の面積を低減することができると共に、選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知する感度が向上する。
【０１５５】
本発明に係る第１の半導体記憶装置の駆動方法によると、半導体記憶装置の面積を低減することができる。
【０１５６】
本発明に係る第２の半導体記憶装置の駆動方法によると、データを読み出す際の動作マージンが大きくなるので、安定した動作を実現することができる。
【０１５７】
本発明に係る第３、第４、第５又は第６の半導体記憶装置の駆動方法によると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【図面の簡単な説明】
【図１】（ａ）は第１の実施形態に係る半導体記憶装置の等価回路図であり、（ｂ）は第１の実施形態に係る半導体記憶装置の最下段のメモリセル及び読み出しトランジスタの構成を示す等価回路図である。
【図２】第２の実施形態に係る半導体記憶装置の等価回路図である。
【図３】第２の実施形態に係る半導体記憶装置にデータを書き込んだ後、強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除いたときの強誘電体キャパシタの振る舞いを説明する図である。
【図４】第２の実施形態に係る半導体記憶装置からデータを読み出したときの強誘電体キャパシタの振る舞いを説明する図である。
【図５】第２の実施形態に係る半導体記憶装置において、基準電位を発生させる回路を説明する等価回路図である。
【図６】従来の半導体記憶装置の回路図である。
【図７】従来の半導体記憶装置にデータを書き込むときの強誘電体キャパシタの振る舞いを説明する図である。
【符号の説明】
６ ゲート容量負荷線
７ ゲート容量負荷線
８ ゲート容量負荷線
１０ 読み出しトランジスタ
１１ ドレイン領域
１２ ソース領域
１３ ゲート電極
１４ 基板
２０ 選択トランジスタ
２１ ドレイン領域
２２ ソース領域
２３ ゲート電極
３０ 強誘電体キャパシタ
３１ 上電極
３２ 下電極
３３ 強誘電体キャパシタ
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＷＬ３ 第３のワード線
ＷＬ４ 第４のワード線
ＢＳ１ 第１の制御線（第１のセット線）
ＢＳ２ 第２の制御線（第２のセット線）
ＲＳＴ リセット線
ＢＬ１ 第１のビット線
ＢＬ２ 第２のビット線
Ｑ１ 第１のセル選択トランジスタ
Ｑ２ 第２のセル選択トランジスタ
Ｑ３ 第３のセル選択トランジスタ
Ｑ４ 第４のセル選択トランジスタ
Ｑ５ ブロック選択トランジスタ
Ｑ５０ ブロック選択トランジスタ
Ｑ５１ ブロック選択トランジスタ
Ｑ６ 読み出し選択トランジスタ
Ｑ６０ 読み出し選択トランジスタ
Ｑ６１ 読み出し選択トランジスタ
Ｑ７ 読み出しトランジスタ
Ｑ７０ 読み出しトランジスタ
Ｑ７１ 読み出しトランジスタ
Ｑ８ 負荷トランジスタ
Ｑ８０ 負荷トランジスタ
Ｑ８１ 負荷トランジスタ
ＣＦ１ 第１の強誘電体キャパシタ
ＣＦ２ 第２の強誘電体キャパシタ
ＣＦ３ 第３の強誘電体キャパシタ
ＣＦ４ 第４の強誘電体キャパシタ
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＷＬ３ 第３のワード線
ＷＬ４ 第４のワード線
ＳＲＤ セット線
ＲＳＴ リセット線
ＢＳ ブロック選択線
／ＢＳ 読み出し選択線
ＢＬ ビット線
ＢＬ０ ビット線
ＢＬ１ ビット線
ＬＳ 第１の制御線
ＬＧ 第２の制御線
ＳＡ センスアンプ
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
ＶＲＤ 読み出し電圧
Claims (17)
- ビット線方向に連続に接続された強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタと、ゲートが、前記複数の強誘電体キャパシタの一端側に接続され、前記複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、
前記複数の強誘電体キャパシタの他端側に接続されたセット線と、
一端側が前記読み出しトランジスタのドレインに接続され、他端側が制御線に接続されたビット線と、
一端側が前記読み出しトランジスタのソースに接続され、書き込み時には書き込み電圧が印加される一方、読み出し時には接地電位が印加されるリセット線と、
前記複数の強誘電体キャパシタのそれぞれに対応するように設けられ、前記複数の強誘電体キャパシタからデータの書き込み又は読み出しを行なう強誘電体キャパシタを選択する複数のワード線とを備えていることを特徴とする半導体記憶装置。 - ビット線方向に連続に接続された強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタと、ゲートが、前記複数の強誘電体キャパシタの一端側に接続され、前記複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、
前記複数の強誘電体キャパシタの他端側に接続されたセット線と、
一端側が前記読み出しトランジスタのドレインに接続され、他端側が制御線に接続されたビット線と、
一端側が前記読み出しトランジスタのソースに接続され、書き込み時には書き込み電圧が印加される一方、読み出し時には接地電位が印加されるリセット線と、
前記複数の強誘電体キャパシタのそれぞれに対応するように設けられ、前記複数の強誘電体キャパシタからデータの書き込み又は読み出しを行なう強誘電体キャパシタを選択する複数のワード線とを備え、
前記読み出しトランジスタのゲートには、前記セット線に印加される読み出し電圧が前記強誘電体キャパシタの容量値と前記読み出しトランジスタのゲート容量値との比に基づき分割された第１の分割電圧が誘起され、
前記読み出し電圧は、ＶＲ＞ＶＴ＞ＶＳ（但し、ＶＴは前記読み出しトランジスタのしきい値電圧であり、ＶＳは前記選択された強誘電体キャパシタにデータが書き込まれている場合に前記読み出しトランジスタのゲートに誘起される第１の分割電圧であり、ＶＲは前記選択された強誘電体キャパシタにデータが書き込まれていない場合に前記読み出しトランジスタのゲートに誘起される第１の分割電圧である。）の関係が成り立つような大きさに設定されていることを特徴とする半導体記憶装置。 - 前記複数の強誘電体キャパシタのそれぞれに並列に接続されていると共に、各ゲートが前記複数のワード線のそれぞれに接続された複数の選択トランジスタをさらに備えていることを特徴とする請求項１又は２に記載の半導体記憶装置。
- 前記強誘電体キャパシタの上電極と下電極との間には、前記セット線に印加される読み出し電圧が、前記強誘電体キャパシタの容量値と前記読み出しトランジスタのゲート容量値との比に基づき分割された第２の分割電圧が誘起され、
前記読み出し電圧は、前記第２の分割電圧が前記強誘電体キャパシタの抗電圧を超えない大きさに設定されていることを特徴とする請求項１又は２に記載の半導体記憶装置。 - 一端側が前記ビット線の他端側に接続された抵抗性負荷をさらに備えていることを特徴とする請求項１又は２に記載の半導体記憶装置。
- 前記抵抗性負荷はＭＯＳ型トランジスタであることを特徴とする請求項５に記載の半導体記憶装置。
- 前記抵抗性負荷の他端には電源電圧が印加され、
前記選択された強誘電体キャパシタの強誘電体膜の分極の偏位に応じて異なる前記読み出しトランジスタのドレインとソースとの間に流れる電流により前記抵抗性負荷の両端に生じる電圧変化と基準電圧とを比較する比較手段をさらに備えていることを特徴とする請求項５に記載の半導体記憶装置。 - 前記メモリセルブロックと同様の構成を有し且つ前記メモリセルブロックのワード線方向に配置された他のメモリセルブロックと、
一端側が、前記他のメモリセルブロックを構成する他の読み出しトランジスタのドレインに接続された他のビット線とを備え、
前記セット線は、前記他のメモリセルブロックを構成する前記複数の強誘電体キャパシタの他端側にも接続されており、
前記リセット線は、前記他のメモリセルブロックを構成する前記他の読み出しトランジスタのソースにも接続されており、
前記セット線に読み出し電圧を印加したときに、前記読み出しトランジスタのドレインとソースとの間に流れる電流により前記一の抵抗性負荷の両端に生じる第１の電圧変化と、前記他の読み出しトランジスタのドレインとソースとの間に流れる電流により前記他の抵抗性負荷の両端に生じる第２の電圧変化とを比較する比較手段を備えていることを特徴とする請求項１又は２に記載の半導体記憶装置。 - ビット線方向に連続に接続された強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタと、ゲートが、前記複数の強誘電体キャパシタの一端側に接続され、前記複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、前記複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が前記読み出しトランジスタのドレインに接続され、他端側が制御線に接続されたビット線と、一端側が前記読み出しトランジスタのソースに接続されたリセット線と、前記複数の強誘電体キャパシタのそれぞれに対応するように設けられ、前記選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法であって、
前記選択された強誘電体キャパシタにデータを書き込む際に、前記セット線及び前記リセット線に印加する電圧は、電源電圧及び接地電圧のいずれか１つの電圧がそれぞれ印加されることにより書き込む書き込み工程を備えていることを特徴とする半導体記憶装置の駆動方法。 - 前記書き込み工程の後に、前記セット線に接地電圧を印加することにより、前記選択された強誘電体キャパシタの上電極と下電極との間に印加されている前記電位差を取り除く工程をさらに備えていることを特徴とする請求項９に記載の半導体記憶装置の駆動方法。
- ビット線方向に連続に接続された強誘電体膜の分極の偏位によってデータを記憶しビット線方向に連続に接続された複数の強誘電体キャパシタと、ゲートが、前記複数の強誘電体キャパシタの一端側に接続され、前記複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、前記複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が前記読み出しトランジスタのドレインに接続され、他端側が制御線に接続されたビット線と、一端側が前記読み出しトランジスタのソースに接続され、書き込み時には書き込み電圧が印加される一方、読み出し時には接地電圧が印加されるリセット線と、前記複数の強誘電体キャパシタのそれぞれに対応するように設けられ、前記選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法であって、
前記選択された強誘電体キャパシタに書き込まれているデータを消去する工程は、
前記セット線に接地電圧を印加すると共に前記リセット線に電源電圧を印加して、前記選択された強誘電体キャパシタの上電極と下電極との間に、前記接地電圧から前記電源電圧を減じた電位差を与えることにより、前記選択された強誘電体キャパシタの前記強誘電体膜の分極の向きを前記電位差の電位勾配の方向に向ける工程と、
その後、前記リセット線に接地電圧を印加することにより、前記選択された強誘電体キャパシタの上電極と下電極との間に印加されている前記電位差を取り除く工程とを備えていることを特徴とする半導体記憶装置の駆動方法。 - ビット線方向に連続に接続された強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタと、ゲートが、前記複数の強誘電体キャパシタの一端側に接続され、前記複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、前記複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が前記読み出しトランジスタのドレインに接続され、他端側が制御線に接続されたビット線と、一端側が前記読み出しトランジスタのソースに接続され、書き込み時には書き込み電圧が印加されるリセット線と、前記複数の強誘電体キャパシタのそれぞれに対応するように設けられ、前記選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法であって、
前記選択された強誘電体キャパシタからデータを読み出す工程は、
前記ビット線に電源電圧を印加し且つ前記リセット線に接地電位を印加するか又は前記ビット線に接地電圧を印加し且つ前記リセット線に電源電位を印加すると共に、前記セット線に読み出し電圧を印加したときに、前記ビット線に生じる電圧の変化を検知する工程と、
その後、前記セット線に接地電圧を印加することにより、前記選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備えており、
前記読み出し電圧は、該読み出し電圧が除去されたときに前記強誘電体膜の分極が反転せずに、読み出したデータが破壊されない大きさであることを特徴とする半導体記憶装置の駆動方法。 - 前記電位差を取り除く工程の後に、前記読み出しトランジスタをオフ状態にする工程をさらに備えていることを特徴とする請求項１２に記載の半導体記憶装置の駆動方法。
- ビット線方向に連続に接続された強誘電体膜の分極の偏位によってデータを記憶する複数の強誘電体キャパシタと、ゲートが、前記複数の強誘電体キャパシタの一端側に接続され、前記複数の強誘電体キャパシタのうち選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタとを有するメモリセルブロックと、前記複数の強誘電体キャパシタの他端側に接続されたセット線と、一端側が前記読み出しトランジスタのドレインに接続され、他端側が制御線に接続されたビット線と、一端側が前記読み出しトランジスタのソースに接続され、書き込み時には書き込み電圧が印加されるリセット線と、前記複数の強誘電体キャパシタのそれぞれに対応するように設けられ、前記選択された強誘電体キャパシタを選択する複数のワード線とを備えている半導体記憶装置の駆動方法であって、
前記選択された強誘電体キャパシタからデータを読み出す工程は、前記抵抗性負荷の他端に電源電圧を印加し且つ前記リセット線に接地電圧を印加するか、又は前記抵抗性負荷の他端に接地電圧を印加し且つ前記リセット線に接地電圧を印加すると共に、前記セット線に読み出し電圧を印加したときに、前記読み出しトランジスタのドレインとソースとの間に流れる電流により前記抵抗性負荷の両端に生じる電圧変化と基準電圧とを比較する工程と、
その後、前記セット線に接地電圧を印加することにより、前記選択された強誘電体キャパシタの上電極と下電極との間に印加されている電位差を取り除く工程とを備え、
前記読み出し電圧は、該読み出し電圧が除去されたときに前記強誘電体膜の分極が反転せずに、読み出したデータが破壊されない大きさであることを特徴とする半導体記憶装置の駆動方法。 - 前記電位差を取り除く工程の後に、前記読み出しトランジスタをオフ状態にする工程をさらに備えていることを特徴とする請求項１４に記載の半導体記憶装置の駆動方法。
- 前記半導体記憶装置は、前記メモリセルブロックと同様の構成を有し且つ前記メモリセルブロックのワード線方向に配置された他のメモリセルブロックと、一端側が前記他のメモリセルブロックを構成する他の読み出しトランジスタのドレインに接続され且つ他端側が他の抵抗性負荷の一端側に接続された他のビット線とを備え、前記セット線は前記他のメモリセルブロックを構成する前記複数の強誘電体キャパシタの他端側にも接続されていると共に、前記リセット線は、前記他のメモリセルブロックを構成する前記他の読み出しトランジスタのソースにも接続されており、
前記基準電圧は、前記他の抵抗性負荷の他端側に電源電圧を印加し且つ前記リセット線に接地電圧を印加するか、又は前記他の抵抗性負荷の他端側に接地電圧を印加し且つ前記リセット線に接地電圧を印加すると共に、前記セット線に読み出し電圧を印加したときに、前記他の読み出しトランジスタのドレインとソースとの間に流れる電流により前記他の抵抗性負荷の両端に生じる電圧変化であることを特徴とする請求項１４に記載の半導体記憶装置の駆動方法。 - 前記データを読み出す工程は、データを読み出す際に、前記メモリセルブロックを構成する前記複数の強誘電体キャパシタのいずれもが選択されていないときには、前記メモリセルブロックを構成する前記読み出しトランジスタをオフ状態にしておくことを特徴とする請求項１２又は１４に記載の半導体記憶装置の駆動方法。
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