JP3620588B2 - 半導体記憶装置の駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置の駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置の第１の従来例としては、図１５に示すように、電界効果型トランジスタ（以下、ＦＥＴという）１と強誘電体キャパシタ２とを有し、ＦＥＴ１のドレイン領域１ａにビット線ＢＬを接続し、ＦＥＴ１のソース領域１ｂに強誘電体キャパシタ２の上電極を接続し、ＦＥＴ１のゲート電極１ｃにワード線ＷＬを接続してなるものが知られている。
【０００３】
この第１の従来例に係る半導体記憶装置は、データの読み出し時に、記録されていたデータが消える破壊読み出し方式である。このため、データの読み出し後に再書き込み動作が必要になるため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が必要になる。
【０００４】
ところで、強誘電体膜には分極疲労劣化という現象が発生するので、分極反転動作を繰り返し行なうと、強誘電体膜の分極発現特性が著しく劣化するという問題がある。
【０００５】
そこで、図１６に示すような第２の従来例に係る半導体記憶装置が提案されている。すなわち、第２の従来例は、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極１ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位を制御に用いる非破壊読み出し方式である。尚、図１６において、３は基板を示している。
【０００６】
この第２の従来例に係る半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００７】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００８】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００９】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このような強誘電体メモリの論理状態を例えば”０”と定義する。
【００１０】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【００１１】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【００１２】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図１７に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線７との第１の交点ｃが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線８との第２の交点ｄが、データ”０”に対するゲート電極１ｃの電位になる。尚、図１７において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１３】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０４ 秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１４】
図１７に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１５】
このように、強誘電体キャパシタをＦＥＴのゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴのゲート電極に電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタの抵抗成分により、強誘電体キャパシタが放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１６】
前記に鑑み、本発明は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタを有する半導体記憶装置のリテンション特性を向上させることを目的とする。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置の駆動方法は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタと、強誘電体キャパシタの上電極及び下電極のうちの一方の電極に接続され強誘電体膜の分極の偏位を検出する検出手段とを有する半導体記憶装置の駆動方法を対象とし、強誘電体キャパシタの上電極及び下電極のうちの他方の電極に読み出し電圧を印加し、検出手段により強誘電体膜の分極の偏位を検出することによって多値データを読み出す第１の工程と、他方の電極に印加されている読み出し電圧を除去する第２の工程とを備え、第１の工程において印加される読み出し電圧は、第２の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさである。
【００１８】
本発明に係る第１の半導体記憶装置の駆動方法によると、第１の工程において印加される読み出し電圧は、第２の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさであるため、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。このため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が不要になり、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【００１９】
第１の半導体記憶装置の駆動方法は、第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程をさらに備えていることが好ましい。
【００２０】
第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にすると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００２１】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程を備えている場合、該第３の工程は、一方の電極に読み出し電圧と極性が異なる電圧を印加した後、電位差を零にする工程を含むことが好ましい。
【００２２】
このようにすると、データの読み出し時に、強誘電体キャパシタの強誘電体膜の分極の方向を反転させる方向の電圧が印加されても、データの読み出し後の分極電荷の大きさはデータ読み出し前の分極電荷の大きさとほぼ等しくなるので、半導体記憶装置のディスターブ特性が大きく向上する。
【００２３】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程を備えている場合、半導体記憶装置は、強誘電体キャパシタの一方の電極と他方の電極との導通をオン・オフするスイッチを有し、第３の工程は、スイッチにより一方の電極と他方の電極とを導通させることにより、電位差を零にする工程を含むことが好ましい。
【００２４】
このようにすると、第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を簡易且つ確実に零にすることができる。
【００２５】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程を備えている場合、半導体記憶装置は、強誘電体キャパシタの一方の電極と所定電位との接続をオン・オフするスイッチを有し、第３の工程は、強誘電体キャパシタの他方の電極に所定電位を印加すると共にスイッチにより一方の電極を所定電位に接続させることにより、電位差を零にする工程を含むことが好ましい。
【００２６】
このようにすると、第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を簡易且つ確実に零にすることができる。
【００２７】
第１の半導体記憶装置の駆動方法において、第１の工程で印加される読み出し電圧は、該読み出し電圧が印加されたときに強誘電体キャパシタの一方の電極と他方の電極との間に印加される電圧が強誘電体キャパシタの抗電圧以下になるような大きさであることが好ましい。
【００２８】
このようにすると、第１の工程において印加される読み出し電圧を除去したときに、強誘電体膜の分極の偏位をデータの読み出し前の偏位に確実に戻すことができる。
【００２９】
第１の半導体記憶装置の駆動方法において、検出手段は容量負荷を有し、第１の工程は、強誘電体キャパシタと容量負荷とからなる直列回路の両端に読み出し電圧を印加する工程を含み、検出手段は、読み出し電圧が強誘電体キャパシタの容量値と容量負荷の容量値との比に基づき分割されることにより容量負荷に印加される電圧を検出することによって、強誘電体膜の分極の偏位を検出することが好ましい。
【００３０】
このようにすると、第１の工程で印加される読み出し電圧を、強誘電体キャパシタと容量負荷との容量比に基づいて分割できるため、強誘電体キャパシタに印加される電圧を、読み出し電圧が除去されたときに強誘電体膜の分極の偏位がデータの読み出し前の偏位に戻るような大きさに設定することが容易になる。
【００３１】
第１の半導体記憶装置の駆動方法において、検出手段は、基板上に形成され、ゲート電極が強誘電体キャパシタの一方の電極に接続された電界効果型トランジスタを有し、第１の工程は、強誘電体キャパシタの他方の電極と基板との間に読み出し電圧を印加する工程を含み、検出手段は、読み出し電圧が強誘電体キャパシタの容量値と電界効果型トランジスタのゲート容量値との比に基づき分割される電圧が電界効果型トランジスタのゲート電極に印加されるときに、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、強誘電体膜の分極の偏位を検出することが好ましい。
【００３２】
このようにすると、第１の工程で印加される読み出し電圧を、強誘電体キャパシタと電界効果型トランジスタとの容量比に基づいて分割できるため、強誘電体キャパシタに印加される電圧を、読み出し電圧が除去されたときに強誘電体膜の分極の偏位がデータの読み出し前の偏位に戻るような大きさに設定することが容易になると共に、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、強誘電体膜の分極の偏位を確実に検出することができる。
【００３３】
本発明に係る第２の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によって多値データを記憶し、互いに直列に接続された複数の強誘電体キャパシタと、複数個の強誘電体キャパシタのそれぞれに並列に接続され、多値データを読み出す強誘電体キャパシタを選択する複数の選択トランジスタと、直列に接続されている複数の強誘電体キャパシタの一端側に接続され、選択トランジスタにより選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検出することにより多値データを読み出す検出手段とを有する半導体記憶装置の駆動方法を対象とし、強誘電体キャパシタの上電極及び下電極のうちの一方の電極に読み出し電圧を印加する第１の工程と、一方の電極に印加されている読み出し電圧を除去する第２の工程とを備え、第１の工程において印加される読み出し電圧は、第２の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさである。
【００３４】
本発明に係る第２の半導体記憶装置の駆動方法によると、第１の半導体記憶装置の駆動方法と同様、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、データの再書き込み動作を行なう必要がないので、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難くなり、半導体記憶装置のリテンション特性が大きく向上する。
【００３５】
第２の半導体装置の駆動方法は、第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程をさらに備えていることが好ましい。
【００３６】
このようにすると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００３７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図４を参照しながら説明する。
【００３８】
図１は、第１の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路を示しており、第１の実施形態に係る半導体記憶装置は、ドレイン領域１１、ソース領域１２及びゲート電極１３を有する読み出しＦＥＴ１０と、ドレイン領域２１、ソース領域２２及びゲート電極２３を有する選択ＦＥＴ２０と、上電極３１、下電極３２及び強誘電体膜３３を有する強誘電体キャパシタ３０とを備え、読み出しＦＥＴ１０、選択ＦＥＴ２０及び強誘電体キャパシタ３０によりメモリセルが構成されている。
【００３９】
強誘電体キャパシタ３０の下電極３２は読み出しＦＥＴ１０のゲート電極１３及び選択ＦＥＴ２０のソース領域２２に接続され、強誘電体キャパシタ３０の上電極３１は選択ＦＥＴ２０のドレイン領域２１及びワード線ＷＬに接続され、読み出しＦＥＴ１０のドレイン領域１１はビット線ＢＬに接続され、読み出しＦＥＴ１０のソース領域１２はプレート線ＣＰに接続され、選択ＦＥＴ２０のゲート電極２３は制御線ＢＳに接続されている。尚、図１において、１４は読み出しＦＥＴ１０が形成されている基板を示している。
【００４０】
図２は、図１に示すメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路を示している。
【００４１】
図２に示すように、第１行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１は第２のワード線ＷＬ２に共通に接続され、第１列のメモリセルを構成する読み出しＦＥＴ１０のドレイン電極１１は第１のビット線ＢＬ１に共通に接続され、第２列のメモリセルを構成する読み出しＦＥＴ１０のドレイン電極１１は第２のビット線ＢＬ１に共通に接続され、第１行のメモリセルを構成する読み出しＦＥＴ１０のソース領域１２は第１のプレート線ＣＰ１に共通に接続され、第２行のメモリセルを構成する読み出しＦＥＴ１０のソース領域１２は第２のプレート線ＣＰ２に共通に接続され、第１列のメモリセルを構成する選択ＦＥＴ２０のゲート電極２３は第１の制御線ＢＳ１に共通に接続され、第２列のメモリセルを構成する選択ＦＥＴ２０のゲート電極２３は第２の制御線ＢＳ２に共通に接続されている。
【００４２】
以下、第１の実施形態に係る半導体記憶装置の駆動方法について説明する。
【００４３】
（データの書き込み動作）
第１の実施形態に係る半導体記憶装置における書き込み動作は以下の通りである。
【００４４】
読み出しＦＥＴ１０のゲート電位及び基板電位を接地電圧にしておいてから、ワード線ＷＬ、ビット線ＢＬ、プレート線ＣＰ及び制御線ＢＳのすべての信号線の電位を０Ｖにし、その後、ワード線ＷＬを正又は負の書き込み電圧に設定して強誘電体キャパシタ３０の強誘電体膜３３に下向き又は上向きの分極を発生させる。ここで、強誘電体膜３３に下向きの分極が発生している状態をデータ”１”と定義し、強誘電体膜３３に上向きの分極が発生している状態をデータ”０”と定義する。
【００４５】
以下、書き込み動作をする際の、電荷Ｑ（縦軸）と電圧Ｖ（横軸）との関係について図３を参照しながら説明する。尚、図３において、４はデータの書き込み時のヒステリシスループを示し、５はデータ”１”を書き込むときの第１のゲート容量負荷線を示し、６はデータ”０”を書き込むときの第２のゲート容量負荷線を示し、７はバイアス電圧が０Ｖであるときの第３のゲート容量負荷線を示している。
【００４６】
例えば、ワード線ＷＬの電位を６Ｖに設定した場合、強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、ヒステリシスループ４の上端点ａに対応し、ワード線ＷＬの電位を−６Ｖに設定した場合、強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、ヒステリシスループ４の下端点ｂに対応する。
【００４７】
書き込み動作が完了すると、ワード線ＷＬの電位を０Ｖに設定する。このようにすると、データ”１”（分極は下向きである）が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、ヒステリシスループ４と第３のゲート容量負荷線７との第１の交点ｃになり正の電位を保持しており、データ”０”（分極は上向きである）が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、ヒステリシスループ４と第３のゲート容量負荷線７との第２の交点ｄになり負の電位を保持している。
【００４８】
この状態で、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の上電極３１及び下電極３２の電位はいずれも０Ｖになるので、データ”１”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第１の交点ｃから縦軸上の第１の点ｅに移動し、データ”０”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第２の交点ｄから縦軸上の第２の点ｆに移動する。
【００４９】
その後、制御線ＢＳの電位を０Ｖにして選択ＦＥＴ２０をオフ状態にしても、上電極３１と下電極３２との間には電位差がないので、強誘電体膜３２の分極の大きさは保存される。
【００５０】
（データの読み出し動作）
第１の実施形態に係る半導体記憶装置における読み出し動作は以下の通りである。
【００５１】
前述のように、書き込み動作の後に、選択ＦＥＴ２０をオン状態にして、強誘電体キャパシタ３０の上電極３１及び下電極３２の電位をいずれも０Ｖにするので、図３に示すように、データ”１”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第１の交点ｃから縦軸上の第１の点ｅに移動し、データ”０”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第２の交点ｄから縦軸上の第２の点ｆに移動する。
【００５２】
ここで、図１に示すワード線ＷＬに例えば１．５Ｖの電圧を印加する。このようにすると、ワード線ＷＬと基板１４との間に１．５Ｖの電位差が生じ、この電位差は、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値の各大きさに応じて分割される。強誘電体キャパシタ３０の容量値の電圧依存性は、強誘電体膜３３の分極の向きによって、つまりデータが”１”であるか又は”０”であるかによって異なる。以下、このことを図４を参照しながら説明する。
【００５３】
ワード線ＷＬに１．５Ｖの電圧を加えた状態は、分極が保持されている点を原点に置き換えると共にゲート容量を負荷線としたとき、この負荷線が電圧軸（横軸）と１．５Ｖの点で交わることと等価である。このことは、図４に示すように、データ”１”に対しては第４のゲート容量負荷線８を与えることに等しく、データ”０”に対しては第５のゲート容量負荷線９を与えることに等しい。
【００５４】
ワード線ＷＬに電圧が印加されるときには、強誘電体キャパシタ３０にも電圧が印加される。このため、ワード線ＷＬの電位が１．５Ｖのときには、データ”１”に対しては分極は第１の曲線Ａに沿って変化して第１の曲線Ａと第４のゲート容量負荷線８との交点ｇで釣り合うと共に、データ”０”に対しては分極は第２の曲線Ｂに沿って変化して第２の曲線Ｂと第５のゲート容量負荷線９との交点ｈで釣り合う。
【００５５】
交点ｉ、交点ｊ及び交点ｋは、各分極状態のときの電位の配分を決めており、データ”１”に対しては交点ｉと交点ｊとの間の約０．７Ｖが読み出しＦＥＴ１０のゲート電位として配分されると共に、データ”０”に対しては交点ｉと交点ｋとの間の約０．９Ｖが読み出しＦＥＴ１０のゲート電位として配分される。
【００５６】
従って、読み出しＦＥＴ１０のしきい値電圧を０．７Ｖと０．９Ｖとの中間の値である０．８Ｖに設定しておけば、データ”１”を読み出すときには読み出しＦＥＴ１０はオフ状態になると共にデータ”０”を読み出すときには読み出しＦＥＴ１０はオン状態になる。
【００５７】
このため、図１に示すプレート線ＣＰとビット線ＢＬとの間に電位差を与えると、データ”１”が記憶されているときには読み出しＦＥＴ１０には電流が流れない一方、データ”０”が記憶されているときには読み出しＦＥＴ１０に電流が流れるので、別途設けられている電流検出手段により読み出しＦＥＴ１０に流れる電流を検出することによって、記憶されているデータが”１”であるか又は”０”であるかを判別することができる。
【００５８】
ところで、この読み出し動作においては、ワード線ＷＬへの電圧の印加は、データ”１”に対しては分極を増強する方向に作用するが、データ”０”に対しては分極が反転する方向に作用する。従って、強誘電体キャパシタ３０に印加される電圧がその抗電圧を超えると分極が反転してしまうが、本実施形態においては、データが”０”であるときに強誘電体キャパシタ３０に印加する電圧は０．６Ｖであって抗電圧となる点ｍよりも小さいため、分極が反転しないので、記憶されているデータが変化する恐れはない。
【００５９】
ここで、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値とを調整することにより、ワード線ＷＬと基板１４との間に印加される電圧を、強誘電体キャパシタ３０の上電極３１と下電極３２との間に印加される電圧と、読み出しＦＥＴ１０におけるゲート電極１３と基板１４との間に印加される電圧とに配分して、強誘電体キャパシタ３０に印加される電圧が該強誘電体キャパシタ３０の抗電圧を超えない値つまり分極が反転しないような値に設定することが好ましい。
【００６０】
尚、本実施形態においては、読み出し動作をする際に、強誘電体キャパシタ３０に印加する電圧は、該強誘電体キャパシタの抗電圧を超えない値に設定したが、これに限られず、強誘電体キャパシタ３０に印加された読み出し電圧を除去したときに、強誘電体膜３３の分極の偏位がデータを読み出す前の偏位に戻るような大きさであればよい。
【００６１】
このようにすると、読み出し動作を行なったときに強誘電体膜３３の分極が反転しないので、データの読み出し動作毎に強誘電体膜３３の分極の向きを変える動作（分極反転動作）が不要になる。このため、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【００６２】
（データ読み出し後の動作）
以下、データの読み出し後に、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第１の方法について図１を参照しながら説明する。
【００６３】
まず、ワード線ＷＬの電位を１．５Ｖに設定して、強誘電体キャパシタ３０に記憶されているデータを読み出した後、ワード線ＷＬの電位を０Ｖに下げる。
【００６４】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の上電極３１と下電極３２とが選択ＦＥＴ２０を介して接続されるので、上電極３１及び下電極３２の電位はいずれも０Ｖになる。
【００６５】
読み出し動作後の強誘電体膜３３の分極電荷は、読み出し前の分極電荷とほぼ等しく、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差が零であるので、強誘電体キャパシタ３０の抵抗成分に起因する電位の低下が抑制される。尚、このようになるメカニズムについては、第２の実施形態において、図９を参照しながら詳細に説明する。
【００６６】
以下、データの読み出し後に、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第２の方法について図５を参照しながら説明する。
【００６７】
図５は、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第２の方法を実現する回路を示しており、選択ＦＥＴ２０のドレイン領域２１は、強誘電体キャパシタ３０の下電極３２と読み出しＦＥＴ１０のゲート電極１３との間に接続され、選択ＦＥＴ２０のソース領域２２はプレート線ＣＰに接続されている。
【００６８】
まず、ワード線ＷＬの電位を１．５Ｖに設定して、強誘電体キャパシタ３０に記憶されているデータを読み出した後、ワード線ＷＬの電位を０Ｖに下げる。このようにすると、強誘電体キャパシタ３０の上電極３１の電位は０Ｖになる。
【００６９】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の下電極３２と０Ｖに設定されているプレート線ＣＰとが選択ＦＥＴ２０を介して接続されるので下電極３２の電位も０Ｖになる。
【００７０】
以下、データの読み出し後に、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第３の方法について図６を参照しながら説明する。
【００７１】
図６は、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第３の方法を実現する回路を示しており、選択ＦＥＴ２０のドレイン領域２１は、強誘電体キャパシタ３０の下電極３２と読み出しＦＥＴ１０のゲート電極１３との間に接続され、選択ＦＥＴ２０のソース領域２２は接地線ＧＮＤに接続されている。
【００７２】
まず、ワード線ＷＬの電位を１．５Ｖに設定して、強誘電体キャパシタ３０に記憶されているデータを読み出した後、ワード線ＷＬの電位を０Ｖに下げる。このようにすると、強誘電体キャパシタ３０の上電極３１の電位は０Ｖになる。
【００７３】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の下電極３２と接地線ＧＮＤとが選択ＦＥＴ２０を介して接続されるので下電極３２の電位も０Ｖになる。
【００７４】
以下、データの読み出し後に、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第４の方法について図７を参照しながら説明する。
【００７５】
図７は、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第４の方法を実現する回路を示しており、選択ＦＥＴ２０のドレイン領域２１は、強誘電体キャパシタ３０の下電極３２と読み出しＦＥＴ１０のゲート電極１３との間に接続され、選択ＦＥＴ２０のソース領域２２は読み出しＦＥＴ２０の基板１４に接続されている。
【００７６】
まず、ワード線ＷＬの電位を１．５Ｖに設定して、強誘電体キャパシタ３０に記憶されているデータを読み出した後、ワード線ＷＬの電位を０Ｖに下げる。このようにすると、強誘電体キャパシタ３０の上電極３１の電位は０Ｖになる。
【００７７】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の下電極３２と０Ｖに設定されている読み出しＦＥＴ１０の基板１４とが選択ＦＥＴ２０を介して接続されるので下電極３２の電位も０Ｖになる。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図８、図９、図１０（ａ）及び（ｂ）を参照しながら説明する。
【００７９】
図８は、第２の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路を示しており、第２の実施形態に係る半導体記憶装置は、ドレイン領域１１、ソース領域１２及びゲート電極１３を有する読み出しＦＥＴ（Ｎチャンネル型トランジスタ）１０と、上電極３１、下電極３２及び強誘電体膜３３を有する強誘電体キャパシタ３０と、ドレイン領域４１、ソース領域４２及びゲート電極４３を有する第１の選択ＦＥＴ（Ｐチャンネル型トランジスタ）４０と、ドレイン領域５１、ソース領域５２及びゲート電極５３を有する第２の選択ＦＥＴ（Ｐチャンネル型トランジスタ）５０とを備えている。
【００８０】
強誘電体キャパシタ３０の上電極３１は第１の選択ＦＥＴ４０のドレイン領域４１と共にワード線ＷＬに接続され、強誘電体キャパシタ３０の下電極３２は、読み出しＦＥＴ１０のゲート電極１３、第１の選択ＦＥＴ４０のソース領域４２及び第２の選択ＦＥＴ５０のドレイン領域５１に接続され、読み出しＦＥＴ１０のドレイン領域１１はビット線ＢＬに接続され、読み出しＦＥＴ１０のソース領域１２は第２の選択ＦＥＴ５０のソース領域５２と共にリセット線ＲＳＴに接続され、第１の選択ＦＥＴ４０のゲート電極４３はセル選択線ＢＳに接続され、第２の選択ＦＥＴ５０のゲート電極５３は読み出しセル選択線／ＲＥに接続されている。これにより、読み出しＦＥＴ１０のゲート電極１３は第２の選択ＦＥＴ５０を介してリセット線ＲＳＴに接続されている。
【００８１】
以下、第２の実施形態に係る半導体記憶装置の駆動方法について説明する。
【００８２】
第２の実施形態に係る半導体記憶装置においては、読み出しセル選択線／ＲＥは、読み出し動作時以外は常時Ｌレベル（例えば、０Ｖ）の電位に設定されており、第２の選択ＦＥＴ５０は読み出し動作時以外は常にオン状態である。このため、読み出し動作時においてのみ、強誘電体キャパシタ３０から読み出しＦＥＴ１０のゲート電極１３に電荷が流入する。また、読み出し動作時以外においては、第２の選択ＦＥＴ５０は、ワード線ＷＬとリセット線ＲＳＴとを第１の選択ＦＥＴ４０を介して接続しており、書き込み動作及び消去動作に備える。
【００８３】
（データの書き込み動作）
データの書き込み動作を行なう際には、まず、セル選択線ＢＳをＨレベル（例えば５Ｖ）にすることにより、第１の選択ＦＥＴ４０をオフ状態にして、強誘電体キャパシタ３０の上電極３１をワード線ＷＬに接続すると共に、強誘電体キャパシタ３０下電極３１を第２の選択ＦＥＴ５０を介してリセット線ＲＳＴに接続する。
【００８４】
その後、リセット線ＲＳＴの電位をＬレベル（例えば０Ｖ）にしたまま、ワード線ＷＬの電位をＨレベルに設定して、強誘電体キャパシタ３０の上電極３１と下電極３２との間に正の電位差を与えることにより、強誘電体膜３３の分極を下向きにすることにより、データ”１”を記憶する。
【００８５】
その後、ワード線ＷＬの電位をＬレベルに設定して、強誘電体キャパシタ３０の上電極３１と下電極３２との間の電位差を零にする。
【００８６】
（データの消去動作）
データの消去動作を行なう際には、セル選択線ＢＳをＨレベルに設定して第１の選択ＦＥＴ４０をオフ状態にすることにより強誘電体キャパシタ３０の上電極３１をワード線ＷＬに接続すると共に、強誘電体キャパシタ３０の下電極３２を第２の選択ＦＥＴ５０を介してリセット線ＲＳＴに接続する。
【００８７】
その後、ワード線ＷＬの電位をＬレベルに設定したまま、リセット線ＲＳＴの電位をＨレベルに上げて、強誘電体キャパシタ３０の上電極３１と下電極３２との間に負の電位差を与えることにより、強誘電体膜３３の分極を上向きにすることにより、データを”０”にリセットする。
【００８８】
（データの読み出し動作）
データの読み出し動作を行なう際には、セル選択線ＢＳの電位をＨレベルに設定して、第１の選択ＦＥＴ４０をオフ状態にしておいてから、読み出し選択線／ＲＳの電位をＨレベルに設定して第２の選択ＦＥＴ５０をオフ状態にすると共に、ビット線ＢＬの電位をＨレベルに設定し且つリセット線ＲＳＴの電位をＬレベルに設定する。このようにして、読み出しＦＥＴ１０のドレイン領域１１とソース領域１２との間に電位差を発生させておいて、ワード線ＷＬに正の読み出し電圧ＶＲＤを与えたときのビット線ＢＬの電圧変化をビット線ＢＬに接続されたセンスアンプ（図示は省略している）により検出することにより、強誘電体キャパシタ３０に記憶されているデータを読み出す。
【００８９】
ところで、読み出しＦＥＴ１０のしきい値電圧をＶＴ とし、強誘電体キャパシタ３０がデータ”１”を記憶しているときに読み出しＦＥＴ１０のゲート電極１３に印加されている電圧をＶＳ とし、強誘電体キャパシタ３０がデータ”０”を記憶しているときに読み出しＦＥＴ１０のゲート電極１３に印加されている電圧をＶＲ としたときに、ＶＲ ＞ＶＴ ＞ＶＳ の関係が成立するように、強誘電体キャパシタ３０の容量値及び読み出しＦＥＴ１０のゲート容量値を設定する。
【００９０】
以下、読み出し動作を、強誘電体キャパシタ３０にデータ”１”が記憶されている場合とデータ”０”が記憶されている場合とに分けて、図８及び図９を参照しながら説明する。
【００９１】
図９において、縦軸は強誘電体キャパシタ３０の強誘電体膜３３に保持される分極の電荷Ｑを示し、横軸は直列回路に印加される電圧を示している。また、図９において、Ｅは、データ”１”が記憶されているときにワード線ＷＬに読み出し電圧ＶＲＤを与えたときの読み出しＦＥＴ１０のゲート容量負荷線であり、Ｆは、データ”１”が記憶されているときにワード線ＷＬに与えられている読み出し電圧を０Ｖにしたときの読み出しＦＥＴ１０のゲート容量負荷線であり、Ｇは、データ”０”が記憶されているときにワード線ＷＬに読み出し電圧ＶＲＤを与えたときの読み出しＦＥＴ１０のゲート容量負荷線であり、Ｈは、データ”０”が記憶されているときにワード線ＷＬに与えられている読み出し電圧を０Ｖにしたときの読み出しＦＥＴ１０のゲート容量負荷線である。
【００９２】
まず、読み出しＦＥＴ１０が形成されている基板１４の電位をＬレベルに設定しておく。
【００９３】
次に、前述した一連の読み出し動作に従って、強誘電体キャパシタ３０の上電極３１をワード線ＷＬに接続すると共に強誘電体キャパシタの下電極３２をリセット線ＲＳＴに接続した後、読み出し選択線／ＲＥの電位をＨレベルに設定して第２の選択ＦＥＴ５０をオフ状態にすると共に、ビット線ＢＬの電位をＨレベルに設定し且つリセット線ＲＳＴの電位をＬレベルに設定する。
【００９４】
この状態で、ワード線ＷＬを正の読み出し電圧ＶＲＤに設定すると、ワード線ＷＬと読み出しＦＥＴ１０の基板１４との間に存在する、強誘電体キャパシタ３０と読み出しＦＥＴ１０とからなる直列回路（以下、単に直列回路と称する）に読み出し電圧ＶＲＤが印加される。
【００９５】
＜データ”１”が記憶されている場合＞
強誘電体キャパシタ３０にデータ”１”が記憶されているときには、強誘電体膜３３に保持される分極の電荷は点ｐの位置にある。その後、直列回路に読み出し電圧ＶＲＤが印加されると、該読み出し電圧ＶＲＤは、読み出しＦＥＴ１０のゲート電極１３と基板１４との間に生じる電位差ＶＳ （点ｑと点ｒとの間の電位差）と、強誘電体キャパシタ３０の上電極３１と下電極３２との間に生じる電位差（ＶＲＤ−ＶＳ ）（点ｒと点ｐとの電位差）とに分割される。
【００９６】
ところで、点ｒの位置ひいては電位差ＶＳ は読み出しＦＥＴ１０のゲート容量の大きさに依存し、この電位差ＶＳ により、データ”１”を読み出したときの読み出しＦＥＴ１０のチャネルコンダクタンスが決定される。
【００９７】
従って、読み出しＦＥＴ１０のしきい値電圧ＶＴ と、電位差ＶＳ との間に、
ＶＴ ＞ＶＳ の関係が成立するように、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値との比（容量比）を設定しておくと、Ｈレベルに設定されているビット線ＢＬから読み出しＦＥＴ１０のチャネル領域を介してリセット線ＲＳＴに流れる電流は比較的小さくなるので、ビット線ＢＬにおける電位降下は小さくなる。
【００９８】
このビット線ＢＬの電圧降下をビット線ＢＬに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さくなければデータ”１”が記憶されていると判定する。
【００９９】
＜データ”０”が記憶されている場合＞
強誘電体キャパシタ３０にデータ”０”が記憶されているときには、強誘電体膜３３に保持される分極の電荷は点ｓの位置にある。その後、直列回路に読み出し電圧ＶＲＤが印加されると、該読み出し電圧ＶＲＤは、読み出しＦＥＴ１０のゲート電極１３と基板１４との間に生じる電位差ＶＲ （点ｔと点ｕとの間の電位差）と、強誘電体キャパシタ３０の上電極３１と下電極３２との間に生じる電位差（ＶＲＤ−ＶＲ ）（点ｕと点ｓとの電位差）とに分割される。
【０１００】
ところで、点ｕの位置ひいては電位差ＶＲ は読み出しＦＥＴ１０のゲート容量の大きさに依存し、この電位差ＶＲ により、データ”０”を読み出したときの読み出しＦＥＴ１０のチャネルコンダクタンスが決定される。
【０１０１】
従って、読み出しＦＥＴ１０のしきい値電圧ＶＴ と、電位差ＶＲ との間に、
ＶＲ ＞ＶＴ の関係が成立するように、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値との比（容量比）を設定しておくと、Ｈレベルに設定されているビット線ＢＬから読み出しＦＥＴ１０のチャネル領域を介してリセット線ＲＳＴに流れる電流は比較的大きくなるので、ビット線ＢＬにおける電位降下は大きくなる。
【０１０２】
このビット線ＢＬの電圧降下をビット線ＢＬに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さければデータ”０”が記憶されていると判定する。
【０１０３】
このように、データ”１”又はデータ”０”を読み出すときに読み出しＦＥＴ１０のゲート電極１３に印加される電圧ＶＳ 又はＶＲ は、ワード線ＷＬに印加される読み出し電圧ＶＲＤと、強誘電体キャパシタ３０の容量値と、読み出しＦＥＴ１０のゲート容量値とによって決まる。
【０１０４】
一般的に、読み出しＦＥＴ１０のゲート容量値は強誘電体キャパシタ３０の容量値より小さくして、例えば１：４の容量比を選ぶことができる。
【０１０５】
このため、読み出し時には、読み出し電圧ＶＲＤの１／５の電圧しか強誘電体キャパシタ３０に印加されないことになる。
【０１０６】
そこで、容量比を１：４とし、読み出し電圧ＶＤＲ＝２．５Ｖとすると、強誘電体キャパシタ３０に印加される電圧は、僅かに０．５Ｖ程度になり、強誘電体キャパシタ３０の強誘電体膜３３の分極が反転するのに必要な電圧（抗電圧）よりも低い。従って、データ”０”が記憶されている場合、つまり読み出し電圧が強誘電体膜３３の分極を反転させる方向に印加される場合であっても、強誘電体膜３３において分極の反転は起こらないので、分極反転に伴う強誘電体膜３３の疲労は生じない。
【０１０７】
このように、ワード線ＷＬに印加される読み出し電圧ＶＲＤ、強誘電体キャパシタ３０の容量値、及び読み出しＦＥＴ１０のゲート容量値を適切に選択すると、読み出し電圧が強誘電体膜３３の分極を反転させる方向に印加される場合（データ”０”が記憶されている場合）であっても、分極の反転は起こらないが、分極の電荷の絶対値は、点ｓと点Ｕとの間の電位差だけ確実に減少する。
【０１０８】
そこで、本実施形態においては、読み出し動作の最終段階において、ワード線ＷＬの電位をＨレベルからＬレベルに下げると共に、読み出し選択線／ＲＥの電位をＨレベルにして第２の読み出しＦＥＴ５０をオン状態にすることにより、強誘電体キャパシタ３０の上電極３１と下電極３２との間の電位差を０Ｖにする。
【０１０９】
ワード線ＷＬの電位をＨレベルからＬレベルに下げるよりも前に、読み出し選択線／ＲＥをＨレベルにして第２の読み出しＦＥＴ５０をオン状態にした場合、強誘電体キャパシタ３０の強誘電体膜３３の分極電荷は飽和ヒステリシスループの内側領域を辿り、読み出し動作の最終段階が終了したときには、強誘電体膜３３の分極電荷の位置は点ｖになる。従って、読み出し後の分極電荷は、読み出し前の分極電荷に比べて明らかに小さくなる。
【０１１０】
このような駆動方法によってデータの読み出し動作を繰り返すと、データ”０”を読み出すときの分極電荷の絶対値は徐々に減少して零に近づいていく。
【０１１１】
そこで、本実施形態においては、第２の選択ＦＥＴ５０をオンにして強誘電体キャパシタ３０の上電極３１と下電極３２との間の電位差を０Ｖにするよりも前に、ワード線ＷＬの電位を強制的にＬレベルに設定する。
【０１１２】
このようにすると、強誘電体キャパシタ３０の強誘電体膜３３の分極電荷は飽和ヒステリシスループの内側領域を辿るが、ワード線ＷＬに与えられている読み出し電圧を０Ｖにしたときの読み出しＦＥＴ１０のゲート容量負荷線Ｈは、強誘電体膜３３の分極電荷が縦軸と点ｓで交差するように、強誘電体キャパシタ３０に作用する。すなわち、強誘電体キャパシタ３０には、読み出し時に印加される電圧とは逆の方向の電圧（点ｖと点ｗとの間の電位差）が印加される。このため、分極電荷は、点ｕから点ｖを経由して点ｗに速やかに移動する。
【０１１３】
ところで、読み出しＦＥＴ１０のゲート容量負荷線の傾き（つまりゲート容量値）は強誘電体キャパシタ３０の容量値に比べて十分に小さく設定されている（約１／４に設定されている）ので、点ｗの分極電荷と点ｓの分極電荷とはほぼ等しい。
【０１１４】
このため、その後に、読み出し選択線／ＲＥの電圧をＬレベルにして第２の選択ＦＥＴ５０をオン状態にして強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を０Ｖにしても、データ”０”を記憶している強誘電体キャパシタ３０の強誘電体膜３３の分極電荷の大きさは、読み出し前の分極電荷の大きさと殆ど変わらない。
【０１１５】
以下、読み出し動作のタイミングについて、図１０（ａ）及び（ｂ）を参照しながら説明する。尚、図１０（ａ）はデータ”１”が記憶されている場合のタイミングチャートであり、図１０（ｂ）はデータ”０”が記憶されている場合のタイミングチャートである。
【０１１６】
＜データ”１”が記憶されている場合＞
まず、時刻ｔ１で読み出し選択線／ＲＥの電位をＨレベルにして第２の選択ＦＥＴ５０をオフ状態にすると共に、ビット線ＢＬの電位をＨレベルにする。また、リセット線ＲＳＴの電位はＬレベルのままにしておく。
【０１１７】
次に、時刻ｔ２でワード線ＷＬの電位を読み出し電圧ＶＲＤに設定すると、ワード線ＷＬと読み出しＦＥＴ１０の基板１４との間に介在する直列回路に読み出し電圧ＶＲＤが印加される。このとき、強誘電体キャパシタ３０に分配される電圧をＶＦ とし、読み出しＦＥＴ１０に分配される電圧をＶＳ とすると、ＶＦ ＝ＶＲＤ−ＶＳ の関係が成立する。
【０１１８】
ここで、読み出しＦＥＴ１０のしきい値電圧ＶＴ と読み出しＦＥＴ１０に分配される電圧ＶＳ との間にＶＴ ＞ＶＳ の関係が成立するように、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値との比（容量比）を設定しているため、Ｈレベルに設定されたビット線ＢＬから読み出しＦＥＴ１０のチャネル領域を介してリセット線ＲＳＴに流れる電流が比較的小さくなるので、ビット線ＢＬの電圧降下は小さい。
【０１１９】
このビット線ＢＬの電圧降下をビット線ＢＬに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さくなければデータ”１”が記憶されていると判定する。
【０１２０】
次に、時刻ｔ３でワード線ＷＬの電位をＬレベルに下げると、強誘電体キャパシタ３０に分配される電圧ＶＦ は零になる。
【０１２１】
このため、時刻ｔ４で読み出し選択線／ＲＥをＬレベルに下げても、強誘電体キャパシタ３０に分配される電圧ＶＦ は零のままであるから、強誘電体キャパシタ３０の強誘電体膜３３の分極に変化はない。
【０１２２】
＜データ”０”が記憶されている場合＞
まず、時刻ｔ１で読み出し選択線／ＲＥの電位をＨレベルにして第２の選択ＦＥＴ５０をオフ状態にすると共に、ビット線ＢＬの電位をＨレベルにする。また、リセット線ＲＳＴの電位はＬレベルのままにしておく。
【０１２３】
次に、時刻ｔ２でワード線ＷＬの電位を読み出し電圧ＶＲＤに設定すると、ワード線ＷＬと読み出しＦＥＴ１０の基板１４との間に介在する直列回路に読み出し電圧ＶＲＤが印加される。このとき、強誘電体キャパシタ３０に分配される電圧をＶＦ とし、読み出しＦＥＴ１０に分配される電圧をＶＲ とすると、ＶＦ ＝ＶＲＤ−ＶＲ の関係が成立する。
【０１２４】
ここで、読み出しＦＥＴ１０のしきい値電圧ＶＴ と読み出しＦＥＴ１０に分配される電圧ＶＲ との間にＶＲ ＞ＶＴ の関係が成立するように、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値との比（容量比）を設定しているため、Ｈレベルに設定されたビット線ＢＬから読み出しＦＥＴ１０のチャネル領域を介してリセット線ＲＳＴに流れる電流は比較的大きくなるので、ビット線ＢＬの電圧降下は大きい。
【０１２５】
このビット線ＢＬの電圧降下をビット線ＢＬに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さければデータ”０”が記憶されていると判定する。
【０１２６】
次に、時刻ｔ３でワード線ＷＬの電位を強制的にＬレベルに戻すことにより、強誘電体キャパシタ３０の上電極３１と下電極３２との間に、読み出し電圧ＶＲＤとは逆極性の電圧を印加する。
【０１２７】
次に、時刻ｔ４で読み出し選択線／ＲＥの電位をＬレベルにして、強誘電体キャパシタ３０に印加される電圧を零にする。
【０１２８】
このようにして、時刻ｔ３から時刻ｔ４までの期間に、データ”０”と対応する分極が強誘電体キャパシタ３０の強誘電体膜３３に再書き込みされる。
【０１２９】
以上のようにすることにより、データ”０”に対応する強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、読み出し前と読み出し後との間で変化しないので、データ”０”を安定して繰り返し読み出すことができる。
【０１３０】
以下、第２の実施形態を評価するために行なったテストの結果について、図１１、図１２及び図１３を参照しながら説明する。
【０１３１】
評価テストは、図１１に示すように、３００ｋΩの抵抗が接続されたビット線ＢＬに５Ｖの電圧を印加すると共に、リセット線ＲＳＴを接地電位として、読み出しＦＥＴ１０のドレイン領域の電圧Ｖｏｕｔ を検出することにより行なった。
【０１３２】
図１２は、読み出し回数（Ｎ）と電圧Ｖｏｕｔ との関係を示しており、データ”１”が記憶されている場合及びデータ”０”が記憶されている場合のいずれにおいても、読み出し回数が少なくとも１０１２のときには、電圧Ｖｏｕｔ は低下しなかった。
【０１３３】
図１３は、リテンション時間（ｈ）と電圧Ｖｏｕｔ との関係を示しており、データ”１”が記憶されている場合及びデータ”０”が記憶されている場合のいずれにおいても、リテンション時間が１０００時間に近づいても電圧Ｖｏｕｔ は低下しなかった。
【０１３４】
尚、第２の実施形態においては、読み出しＦＥＴ１０をＮチャネル型ＭＯＳトランジスタとし、第１及び第２のＦＥＴ４０、５０をＰチャネル型ＭＯＳトランジスタとしたが、これに代えて、読み出しＦＥＴ１０をＰチャネル型ＭＯＳトランジスタとし、第１及び第２のＦＥＴ４０、５０をＮチャネル型ＭＯＳトランジスタとしてもよいし、読み出しＦＥＴ１０、第１及び第２のＦＥＴ４０、５０を同じチャネル型にして、読み出しＦＥＴ１０のウェル領域と、第１及び第２のＦＥＴ４０、５０のウェル領域とを異ならせてもよい。
【０１３５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその駆動方法について、図１４を参照しながら説明する。
【０１３６】
図１４に示すように、第１の実施形態と同様、強誘電体キャパシタ３０に選択ＦＥＴ２０が並列に接続されてなる複数個のメモリセルが直列に接続されており、直列に接続された複数の強誘電体キャパシタ３０からなるビット列の一端に読み出しＦＥＴ１０が接続されている。また、複数の強誘電体キャパシタ３０からなる複数のビット列が行方向に複数列配置されることによって、メモリセルアレイが構成されている。
【０１３７】
第３の実施形態における、読み出しＦＥＴ１０、選択ＦＥＴ２０及び強誘電体キャパシタ３０の各構成は第１の実施形態と同様である。
【０１３８】
図１４に示すように、第１行のメモリセルを構成する選択ＦＥＴ２０のゲート電極に第１のワード線ＷＬ１が接続され、第２行のメモリセルを構成する選択ＦＥＴ２０のゲート電極に第２のワード線ＷＬ２が接続され、以下、同様にして、第３のワード線ＷＬ３及び第４のワード線ＷＬ４が接続されている。
【０１３９】
複数の強誘電体キャパシタ３０からなる第１のビット列の一端側に第１の制御線ＢＳ１が接続され且つ他端側に読み出しＦＥＴ１０のゲート電極が接続されていると共に、該読み出しＦＥＴ１０のドレイン領域に第１のビット線ＢＬ１が接続されている。また、複数の強誘電体キャパシタ３０からなる第２のビット列の一端側に第２の制御線ＢＳ２が接続され且つ他端側に読み出しＦＥＴ１０のゲート電極が接続されていると共に、該読み出しＦＥＴ１０のドレイン領域に第２のビット線ＢＬ２が接続されている。また、第１列及び第２列の読み出しＦＥＴ１０のソース領域はプレート線ＣＰに共通に接続されている。
【０１４０】
第３の実施形態においては、例えば第１の制御線ＢＳ１が接続されている第１のビット列の第１行のメモリセルを選択する場合には、第１のワード線ＷＬ１の電位をＬレベルに設定すると共に第２〜第４のワード線ＷＬ２〜ＷＬ４の電位をＨレベルに設定して、第２行〜第４行の強誘電体キャパシタ３０の上電極と下電極とを短絡する。これにより、第１のビット列の第１行のメモリセルを構成する強誘電体キャパシタ３０と第１のビット列の読み出しＦＥＴ１０とが直列に接続されるので、第１の実施形態に係る半導体記憶装置と等価になる。
【０１４１】
従って、第１の実施形態と同様の、データの書き込み動作、データの読み出し動作及びデータ読み出し後の動作を行なうことにより、第１の実施形態と同様の効果を得ることができる。
【０１４２】
尚、第１〜第３の実施形態においては、読み出し動作時において、記憶されているデータが”１”であるか又は“０”であるかによって読み出しＦＥＴ１０のゲート電極の電位が異なることを利用して、読み出しＦＥＴ１０の変調を論理判断に反映させているが、これに代えて、読み出しＦＥＴ１０のゲート電圧をセンスアンプに導き、該ゲート電圧と基準電圧とを比較したりこれらの電圧差を増幅したりして論理判断を行なってもよい。
【０１４３】
【発明の効果】
本発明に係る半導体記憶装置及びその駆動方法によると、読み出し電圧は、該読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさであるため、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。従って、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が不要になり、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図２】第１の実施形態に係る半導体記憶装置を構成するメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路図である。
【図３】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図４】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図５】第１の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第２の方法を実現する等価回路図である。
【図６】第１の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第３の方法を実現する等価回路図である。
【図７】第１の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第４の方法を実現する等価回路図である。
【図８】第２の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図９】第２の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図１０】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置の読み出し動作のタイミングを示す図であって、（ａ）はデータ”１”が記憶されている場合のタイミングチャートであり、（ｂ）はデータ”０”が記憶されている場合のタイミングチャートである。
【図１１】第２の実施形態に係る半導体記憶装置の評価テストを説明する等価回路図である。
【図１２】第２の実施形態に係る半導体記憶装置の評価テストの結果である、データ読み出し回数と電圧との関係を示す図である。
【図１３】第２の実施形態に係る半導体記憶装置の評価テストの結果である、リテンション時間と電圧との関係を示す図である。
【図１４】第３の実施形態に係る半導体記憶装置のメモリアレイの等価回路図である。
【図１５】第１の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図１６】第２の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図１７】第２の従来例に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【符号の説明】
１０ 読み出しＦＥＴ
１１ ドレイン領域
１２ ソース領域
１３ ゲート電極
１４ 基板
２０ 選択ＦＥＴ
２１ ドレイン領域
２２ ソース領域
２３ ゲート電極
３０ 強誘電体キャパシタ
３１ 上電極
３２ 下電極
３３ 強誘電体膜
４０ 第１の選択ＦＥＴ
４１ ドレイン領域
４２ ソース領域
４３ ゲート電極
５０ 第１の選択ＦＥＴ
５１ ドレイン領域
５２ ソース領域
５３ ゲート電極
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置の駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置の第１の従来例としては、図１５に示すように、電界効果型トランジスタ（以下、ＦＥＴという）１と強誘電体キャパシタ２とを有し、ＦＥＴ１のドレイン領域１ａにビット線ＢＬを接続し、ＦＥＴ１のソース領域１ｂに強誘電体キャパシタ２の上電極を接続し、ＦＥＴ１のゲート電極１ｃにワード線ＷＬを接続してなるものが知られている。
【０００３】
この第１の従来例に係る半導体記憶装置は、データの読み出し時に、記録されていたデータが消える破壊読み出し方式である。このため、データの読み出し後に再書き込み動作が必要になるため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が必要になる。
【０００４】
ところで、強誘電体膜には分極疲労劣化という現象が発生するので、分極反転動作を繰り返し行なうと、強誘電体膜の分極発現特性が著しく劣化するという問題がある。
【０００５】
そこで、図１６に示すような第２の従来例に係る半導体記憶装置が提案されている。すなわち、第２の従来例は、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極１ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位を制御に用いる非破壊読み出し方式である。尚、図１６において、３は基板を示している。
【０００６】
この第２の従来例に係る半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００７】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００８】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００９】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このような強誘電体メモリの論理状態を例えば”０”と定義する。
【００１０】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【００１１】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【００１２】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図１７に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線７との第１の交点ｃが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線８との第２の交点ｄが、データ”０”に対するゲート電極１ｃの電位になる。尚、図１７において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１３】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０４ 秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１４】
図１７に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１５】
このように、強誘電体キャパシタをＦＥＴのゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴのゲート電極に電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタの抵抗成分により、強誘電体キャパシタが放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１６】
前記に鑑み、本発明は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタを有する半導体記憶装置のリテンション特性を向上させることを目的とする。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置の駆動方法は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタと、強誘電体キャパシタの上電極及び下電極のうちの一方の電極に接続され強誘電体膜の分極の偏位を検出する検出手段とを有する半導体記憶装置の駆動方法を対象とし、強誘電体キャパシタの上電極及び下電極のうちの他方の電極に読み出し電圧を印加し、検出手段により強誘電体膜の分極の偏位を検出することによって多値データを読み出す第１の工程と、他方の電極に印加されている読み出し電圧を除去する第２の工程とを備え、第１の工程において印加される読み出し電圧は、第２の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさである。
【００１８】
本発明に係る第１の半導体記憶装置の駆動方法によると、第１の工程において印加される読み出し電圧は、第２の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさであるため、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。このため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が不要になり、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【００１９】
第１の半導体記憶装置の駆動方法は、第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程をさらに備えていることが好ましい。
【００２０】
第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にすると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００２１】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程を備えている場合、該第３の工程は、一方の電極に読み出し電圧と極性が異なる電圧を印加した後、電位差を零にする工程を含むことが好ましい。
【００２２】
このようにすると、データの読み出し時に、強誘電体キャパシタの強誘電体膜の分極の方向を反転させる方向の電圧が印加されても、データの読み出し後の分極電荷の大きさはデータ読み出し前の分極電荷の大きさとほぼ等しくなるので、半導体記憶装置のディスターブ特性が大きく向上する。
【００２３】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程を備えている場合、半導体記憶装置は、強誘電体キャパシタの一方の電極と他方の電極との導通をオン・オフするスイッチを有し、第３の工程は、スイッチにより一方の電極と他方の電極とを導通させることにより、電位差を零にする工程を含むことが好ましい。
【００２４】
このようにすると、第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を簡易且つ確実に零にすることができる。
【００２５】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程を備えている場合、半導体記憶装置は、強誘電体キャパシタの一方の電極と所定電位との接続をオン・オフするスイッチを有し、第３の工程は、強誘電体キャパシタの他方の電極に所定電位を印加すると共にスイッチにより一方の電極を所定電位に接続させることにより、電位差を零にする工程を含むことが好ましい。
【００２６】
このようにすると、第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を簡易且つ確実に零にすることができる。
【００２７】
第１の半導体記憶装置の駆動方法において、第１の工程で印加される読み出し電圧は、該読み出し電圧が印加されたときに強誘電体キャパシタの一方の電極と他方の電極との間に印加される電圧が強誘電体キャパシタの抗電圧以下になるような大きさであることが好ましい。
【００２８】
このようにすると、第１の工程において印加される読み出し電圧を除去したときに、強誘電体膜の分極の偏位をデータの読み出し前の偏位に確実に戻すことができる。
【００２９】
第１の半導体記憶装置の駆動方法において、検出手段は容量負荷を有し、第１の工程は、強誘電体キャパシタと容量負荷とからなる直列回路の両端に読み出し電圧を印加する工程を含み、検出手段は、読み出し電圧が強誘電体キャパシタの容量値と容量負荷の容量値との比に基づき分割されることにより容量負荷に印加される電圧を検出することによって、強誘電体膜の分極の偏位を検出することが好ましい。
【００３０】
このようにすると、第１の工程で印加される読み出し電圧を、強誘電体キャパシタと容量負荷との容量比に基づいて分割できるため、強誘電体キャパシタに印加される電圧を、読み出し電圧が除去されたときに強誘電体膜の分極の偏位がデータの読み出し前の偏位に戻るような大きさに設定することが容易になる。
【００３１】
第１の半導体記憶装置の駆動方法において、検出手段は、基板上に形成され、ゲート電極が強誘電体キャパシタの一方の電極に接続された電界効果型トランジスタを有し、第１の工程は、強誘電体キャパシタの他方の電極と基板との間に読み出し電圧を印加する工程を含み、検出手段は、読み出し電圧が強誘電体キャパシタの容量値と電界効果型トランジスタのゲート容量値との比に基づき分割される電圧が電界効果型トランジスタのゲート電極に印加されるときに、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、強誘電体膜の分極の偏位を検出することが好ましい。
【００３２】
このようにすると、第１の工程で印加される読み出し電圧を、強誘電体キャパシタと電界効果型トランジスタとの容量比に基づいて分割できるため、強誘電体キャパシタに印加される電圧を、読み出し電圧が除去されたときに強誘電体膜の分極の偏位がデータの読み出し前の偏位に戻るような大きさに設定することが容易になると共に、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、強誘電体膜の分極の偏位を確実に検出することができる。
【００３３】
本発明に係る第２の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によって多値データを記憶し、互いに直列に接続された複数の強誘電体キャパシタと、複数個の強誘電体キャパシタのそれぞれに並列に接続され、多値データを読み出す強誘電体キャパシタを選択する複数の選択トランジスタと、直列に接続されている複数の強誘電体キャパシタの一端側に接続され、選択トランジスタにより選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検出することにより多値データを読み出す検出手段とを有する半導体記憶装置の駆動方法を対象とし、強誘電体キャパシタの上電極及び下電極のうちの一方の電極に読み出し電圧を印加する第１の工程と、一方の電極に印加されている読み出し電圧を除去する第２の工程とを備え、第１の工程において印加される読み出し電圧は、第２の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさである。
【００３４】
本発明に係る第２の半導体記憶装置の駆動方法によると、第１の半導体記憶装置の駆動方法と同様、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、データの再書き込み動作を行なう必要がないので、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難くなり、半導体記憶装置のリテンション特性が大きく向上する。
【００３５】
第２の半導体装置の駆動方法は、第２の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にする第３の工程をさらに備えていることが好ましい。
【００３６】
このようにすると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【００３７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図４を参照しながら説明する。
【００３８】
図１は、第１の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路を示しており、第１の実施形態に係る半導体記憶装置は、ドレイン領域１１、ソース領域１２及びゲート電極１３を有する読み出しＦＥＴ１０と、ドレイン領域２１、ソース領域２２及びゲート電極２３を有する選択ＦＥＴ２０と、上電極３１、下電極３２及び強誘電体膜３３を有する強誘電体キャパシタ３０とを備え、読み出しＦＥＴ１０、選択ＦＥＴ２０及び強誘電体キャパシタ３０によりメモリセルが構成されている。
【００３９】
強誘電体キャパシタ３０の下電極３２は読み出しＦＥＴ１０のゲート電極１３及び選択ＦＥＴ２０のソース領域２２に接続され、強誘電体キャパシタ３０の上電極３１は選択ＦＥＴ２０のドレイン領域２１及びワード線ＷＬに接続され、読み出しＦＥＴ１０のドレイン領域１１はビット線ＢＬに接続され、読み出しＦＥＴ１０のソース領域１２はプレート線ＣＰに接続され、選択ＦＥＴ２０のゲート電極２３は制御線ＢＳに接続されている。尚、図１において、１４は読み出しＦＥＴ１０が形成されている基板を示している。
【００４０】
図２は、図１に示すメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路を示している。
【００４１】
図２に示すように、第１行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１は第２のワード線ＷＬ２に共通に接続され、第１列のメモリセルを構成する読み出しＦＥＴ１０のドレイン電極１１は第１のビット線ＢＬ１に共通に接続され、第２列のメモリセルを構成する読み出しＦＥＴ１０のドレイン電極１１は第２のビット線ＢＬ１に共通に接続され、第１行のメモリセルを構成する読み出しＦＥＴ１０のソース領域１２は第１のプレート線ＣＰ１に共通に接続され、第２行のメモリセルを構成する読み出しＦＥＴ１０のソース領域１２は第２のプレート線ＣＰ２に共通に接続され、第１列のメモリセルを構成する選択ＦＥＴ２０のゲート電極２３は第１の制御線ＢＳ１に共通に接続され、第２列のメモリセルを構成する選択ＦＥＴ２０のゲート電極２３は第２の制御線ＢＳ２に共通に接続されている。
【００４２】
以下、第１の実施形態に係る半導体記憶装置の駆動方法について説明する。
【００４３】
（データの書き込み動作）
第１の実施形態に係る半導体記憶装置における書き込み動作は以下の通りである。
【００４４】
読み出しＦＥＴ１０のゲート電位及び基板電位を接地電圧にしておいてから、ワード線ＷＬ、ビット線ＢＬ、プレート線ＣＰ及び制御線ＢＳのすべての信号線の電位を０Ｖにし、その後、ワード線ＷＬを正又は負の書き込み電圧に設定して強誘電体キャパシタ３０の強誘電体膜３３に下向き又は上向きの分極を発生させる。ここで、強誘電体膜３３に下向きの分極が発生している状態をデータ”１”と定義し、強誘電体膜３３に上向きの分極が発生している状態をデータ”０”と定義する。
【００４５】
以下、書き込み動作をする際の、電荷Ｑ（縦軸）と電圧Ｖ（横軸）との関係について図３を参照しながら説明する。尚、図３において、４はデータの書き込み時のヒステリシスループを示し、５はデータ”１”を書き込むときの第１のゲート容量負荷線を示し、６はデータ”０”を書き込むときの第２のゲート容量負荷線を示し、７はバイアス電圧が０Ｖであるときの第３のゲート容量負荷線を示している。
【００４６】
例えば、ワード線ＷＬの電位を６Ｖに設定した場合、強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、ヒステリシスループ４の上端点ａに対応し、ワード線ＷＬの電位を−６Ｖに設定した場合、強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、ヒステリシスループ４の下端点ｂに対応する。
【００４７】
書き込み動作が完了すると、ワード線ＷＬの電位を０Ｖに設定する。このようにすると、データ”１”（分極は下向きである）が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、ヒステリシスループ４と第３のゲート容量負荷線７との第１の交点ｃになり正の電位を保持しており、データ”０”（分極は上向きである）が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、ヒステリシスループ４と第３のゲート容量負荷線７との第２の交点ｄになり負の電位を保持している。
【００４８】
この状態で、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の上電極３１及び下電極３２の電位はいずれも０Ｖになるので、データ”１”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第１の交点ｃから縦軸上の第１の点ｅに移動し、データ”０”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第２の交点ｄから縦軸上の第２の点ｆに移動する。
【００４９】
その後、制御線ＢＳの電位を０Ｖにして選択ＦＥＴ２０をオフ状態にしても、上電極３１と下電極３２との間には電位差がないので、強誘電体膜３２の分極の大きさは保存される。
【００５０】
（データの読み出し動作）
第１の実施形態に係る半導体記憶装置における読み出し動作は以下の通りである。
【００５１】
前述のように、書き込み動作の後に、選択ＦＥＴ２０をオン状態にして、強誘電体キャパシタ３０の上電極３１及び下電極３２の電位をいずれも０Ｖにするので、図３に示すように、データ”１”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第１の交点ｃから縦軸上の第１の点ｅに移動し、データ”０”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第２の交点ｄから縦軸上の第２の点ｆに移動する。
【００５２】
ここで、図１に示すワード線ＷＬに例えば１．５Ｖの電圧を印加する。このようにすると、ワード線ＷＬと基板１４との間に１．５Ｖの電位差が生じ、この電位差は、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値の各大きさに応じて分割される。強誘電体キャパシタ３０の容量値の電圧依存性は、強誘電体膜３３の分極の向きによって、つまりデータが”１”であるか又は”０”であるかによって異なる。以下、このことを図４を参照しながら説明する。
【００５３】
ワード線ＷＬに１．５Ｖの電圧を加えた状態は、分極が保持されている点を原点に置き換えると共にゲート容量を負荷線としたとき、この負荷線が電圧軸（横軸）と１．５Ｖの点で交わることと等価である。このことは、図４に示すように、データ”１”に対しては第４のゲート容量負荷線８を与えることに等しく、データ”０”に対しては第５のゲート容量負荷線９を与えることに等しい。
【００５４】
ワード線ＷＬに電圧が印加されるときには、強誘電体キャパシタ３０にも電圧が印加される。このため、ワード線ＷＬの電位が１．５Ｖのときには、データ”１”に対しては分極は第１の曲線Ａに沿って変化して第１の曲線Ａと第４のゲート容量負荷線８との交点ｇで釣り合うと共に、データ”０”に対しては分極は第２の曲線Ｂに沿って変化して第２の曲線Ｂと第５のゲート容量負荷線９との交点ｈで釣り合う。
【００５５】
交点ｉ、交点ｊ及び交点ｋは、各分極状態のときの電位の配分を決めており、データ”１”に対しては交点ｉと交点ｊとの間の約０．７Ｖが読み出しＦＥＴ１０のゲート電位として配分されると共に、データ”０”に対しては交点ｉと交点ｋとの間の約０．９Ｖが読み出しＦＥＴ１０のゲート電位として配分される。
【００５６】
従って、読み出しＦＥＴ１０のしきい値電圧を０．７Ｖと０．９Ｖとの中間の値である０．８Ｖに設定しておけば、データ”１”を読み出すときには読み出しＦＥＴ１０はオフ状態になると共にデータ”０”を読み出すときには読み出しＦＥＴ１０はオン状態になる。
【００５７】
このため、図１に示すプレート線ＣＰとビット線ＢＬとの間に電位差を与えると、データ”１”が記憶されているときには読み出しＦＥＴ１０には電流が流れない一方、データ”０”が記憶されているときには読み出しＦＥＴ１０に電流が流れるので、別途設けられている電流検出手段により読み出しＦＥＴ１０に流れる電流を検出することによって、記憶されているデータが”１”であるか又は”０”であるかを判別することができる。
【００５８】
ところで、この読み出し動作においては、ワード線ＷＬへの電圧の印加は、データ”１”に対しては分極を増強する方向に作用するが、データ”０”に対しては分極が反転する方向に作用する。従って、強誘電体キャパシタ３０に印加される電圧がその抗電圧を超えると分極が反転してしまうが、本実施形態においては、データが”０”であるときに強誘電体キャパシタ３０に印加する電圧は０．６Ｖであって抗電圧となる点ｍよりも小さいため、分極が反転しないので、記憶されているデータが変化する恐れはない。
【００５９】
ここで、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値とを調整することにより、ワード線ＷＬと基板１４との間に印加される電圧を、強誘電体キャパシタ３０の上電極３１と下電極３２との間に印加される電圧と、読み出しＦＥＴ１０におけるゲート電極１３と基板１４との間に印加される電圧とに配分して、強誘電体キャパシタ３０に印加される電圧が該強誘電体キャパシタ３０の抗電圧を超えない値つまり分極が反転しないような値に設定することが好ましい。
【００６０】
尚、本実施形態においては、読み出し動作をする際に、強誘電体キャパシタ３０に印加する電圧は、該強誘電体キャパシタの抗電圧を超えない値に設定したが、これに限られず、強誘電体キャパシタ３０に印加された読み出し電圧を除去したときに、強誘電体膜３３の分極の偏位がデータを読み出す前の偏位に戻るような大きさであればよい。
【００６１】
このようにすると、読み出し動作を行なったときに強誘電体膜３３の分極が反転しないので、データの読み出し動作毎に強誘電体膜３３の分極の向きを変える動作（分極反転動作）が不要になる。このため、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【００６２】
（データ読み出し後の動作）
以下、データの読み出し後に、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第１の方法について図１を参照しながら説明する。
【００６３】
まず、ワード線ＷＬの電位を１．５Ｖに設定して、強誘電体キャパシタ３０に記憶されているデータを読み出した後、ワード線ＷＬの電位を０Ｖに下げる。
【００６４】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の上電極３１と下電極３２とが選択ＦＥＴ２０を介して接続されるので、上電極３１及び下電極３２の電位はいずれも０Ｖになる。
【００６５】
読み出し動作後の強誘電体膜３３の分極電荷は、読み出し前の分極電荷とほぼ等しく、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差が零であるので、強誘電体キャパシタ３０の抵抗成分に起因する電位の低下が抑制される。尚、このようになるメカニズムについては、第２の実施形態において、図９を参照しながら詳細に説明する。
【００６６】
以下、データの読み出し後に、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第２の方法について図５を参照しながら説明する。
【００６７】
図５は、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第２の方法を実現する回路を示しており、選択ＦＥＴ２０のドレイン領域２１は、強誘電体キャパシタ３０の下電極３２と読み出しＦＥＴ１０のゲート電極１３との間に接続され、選択ＦＥＴ２０のソース領域２２はプレート線ＣＰに接続されている。
【００６８】
まず、ワード線ＷＬの電位を１．５Ｖに設定して、強誘電体キャパシタ３０に記憶されているデータを読み出した後、ワード線ＷＬの電位を０Ｖに下げる。このようにすると、強誘電体キャパシタ３０の上電極３１の電位は０Ｖになる。
【００６９】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の下電極３２と０Ｖに設定されているプレート線ＣＰとが選択ＦＥＴ２０を介して接続されるので下電極３２の電位も０Ｖになる。
【００７０】
以下、データの読み出し後に、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第３の方法について図６を参照しながら説明する。
【００７１】
図６は、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第３の方法を実現する回路を示しており、選択ＦＥＴ２０のドレイン領域２１は、強誘電体キャパシタ３０の下電極３２と読み出しＦＥＴ１０のゲート電極１３との間に接続され、選択ＦＥＴ２０のソース領域２２は接地線ＧＮＤに接続されている。
【００７２】
まず、ワード線ＷＬの電位を１．５Ｖに設定して、強誘電体キャパシタ３０に記憶されているデータを読み出した後、ワード線ＷＬの電位を０Ｖに下げる。このようにすると、強誘電体キャパシタ３０の上電極３１の電位は０Ｖになる。
【００７３】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の下電極３２と接地線ＧＮＤとが選択ＦＥＴ２０を介して接続されるので下電極３２の電位も０Ｖになる。
【００７４】
以下、データの読み出し後に、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第４の方法について図７を参照しながら説明する。
【００７５】
図７は、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を零にする第４の方法を実現する回路を示しており、選択ＦＥＴ２０のドレイン領域２１は、強誘電体キャパシタ３０の下電極３２と読み出しＦＥＴ１０のゲート電極１３との間に接続され、選択ＦＥＴ２０のソース領域２２は読み出しＦＥＴ２０の基板１４に接続されている。
【００７６】
まず、ワード線ＷＬの電位を１．５Ｖに設定して、強誘電体キャパシタ３０に記憶されているデータを読み出した後、ワード線ＷＬの電位を０Ｖに下げる。このようにすると、強誘電体キャパシタ３０の上電極３１の電位は０Ｖになる。
【００７７】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の下電極３２と０Ｖに設定されている読み出しＦＥＴ１０の基板１４とが選択ＦＥＴ２０を介して接続されるので下電極３２の電位も０Ｖになる。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図８、図９、図１０（ａ）及び（ｂ）を参照しながら説明する。
【００７９】
図８は、第２の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路を示しており、第２の実施形態に係る半導体記憶装置は、ドレイン領域１１、ソース領域１２及びゲート電極１３を有する読み出しＦＥＴ（Ｎチャンネル型トランジスタ）１０と、上電極３１、下電極３２及び強誘電体膜３３を有する強誘電体キャパシタ３０と、ドレイン領域４１、ソース領域４２及びゲート電極４３を有する第１の選択ＦＥＴ（Ｐチャンネル型トランジスタ）４０と、ドレイン領域５１、ソース領域５２及びゲート電極５３を有する第２の選択ＦＥＴ（Ｐチャンネル型トランジスタ）５０とを備えている。
【００８０】
強誘電体キャパシタ３０の上電極３１は第１の選択ＦＥＴ４０のドレイン領域４１と共にワード線ＷＬに接続され、強誘電体キャパシタ３０の下電極３２は、読み出しＦＥＴ１０のゲート電極１３、第１の選択ＦＥＴ４０のソース領域４２及び第２の選択ＦＥＴ５０のドレイン領域５１に接続され、読み出しＦＥＴ１０のドレイン領域１１はビット線ＢＬに接続され、読み出しＦＥＴ１０のソース領域１２は第２の選択ＦＥＴ５０のソース領域５２と共にリセット線ＲＳＴに接続され、第１の選択ＦＥＴ４０のゲート電極４３はセル選択線ＢＳに接続され、第２の選択ＦＥＴ５０のゲート電極５３は読み出しセル選択線／ＲＥに接続されている。これにより、読み出しＦＥＴ１０のゲート電極１３は第２の選択ＦＥＴ５０を介してリセット線ＲＳＴに接続されている。
【００８１】
以下、第２の実施形態に係る半導体記憶装置の駆動方法について説明する。
【００８２】
第２の実施形態に係る半導体記憶装置においては、読み出しセル選択線／ＲＥは、読み出し動作時以外は常時Ｌレベル（例えば、０Ｖ）の電位に設定されており、第２の選択ＦＥＴ５０は読み出し動作時以外は常にオン状態である。このため、読み出し動作時においてのみ、強誘電体キャパシタ３０から読み出しＦＥＴ１０のゲート電極１３に電荷が流入する。また、読み出し動作時以外においては、第２の選択ＦＥＴ５０は、ワード線ＷＬとリセット線ＲＳＴとを第１の選択ＦＥＴ４０を介して接続しており、書き込み動作及び消去動作に備える。
【００８３】
（データの書き込み動作）
データの書き込み動作を行なう際には、まず、セル選択線ＢＳをＨレベル（例えば５Ｖ）にすることにより、第１の選択ＦＥＴ４０をオフ状態にして、強誘電体キャパシタ３０の上電極３１をワード線ＷＬに接続すると共に、強誘電体キャパシタ３０下電極３１を第２の選択ＦＥＴ５０を介してリセット線ＲＳＴに接続する。
【００８４】
その後、リセット線ＲＳＴの電位をＬレベル（例えば０Ｖ）にしたまま、ワード線ＷＬの電位をＨレベルに設定して、強誘電体キャパシタ３０の上電極３１と下電極３２との間に正の電位差を与えることにより、強誘電体膜３３の分極を下向きにすることにより、データ”１”を記憶する。
【００８５】
その後、ワード線ＷＬの電位をＬレベルに設定して、強誘電体キャパシタ３０の上電極３１と下電極３２との間の電位差を零にする。
【００８６】
（データの消去動作）
データの消去動作を行なう際には、セル選択線ＢＳをＨレベルに設定して第１の選択ＦＥＴ４０をオフ状態にすることにより強誘電体キャパシタ３０の上電極３１をワード線ＷＬに接続すると共に、強誘電体キャパシタ３０の下電極３２を第２の選択ＦＥＴ５０を介してリセット線ＲＳＴに接続する。
【００８７】
その後、ワード線ＷＬの電位をＬレベルに設定したまま、リセット線ＲＳＴの電位をＨレベルに上げて、強誘電体キャパシタ３０の上電極３１と下電極３２との間に負の電位差を与えることにより、強誘電体膜３３の分極を上向きにすることにより、データを”０”にリセットする。
【００８８】
（データの読み出し動作）
データの読み出し動作を行なう際には、セル選択線ＢＳの電位をＨレベルに設定して、第１の選択ＦＥＴ４０をオフ状態にしておいてから、読み出し選択線／ＲＳの電位をＨレベルに設定して第２の選択ＦＥＴ５０をオフ状態にすると共に、ビット線ＢＬの電位をＨレベルに設定し且つリセット線ＲＳＴの電位をＬレベルに設定する。このようにして、読み出しＦＥＴ１０のドレイン領域１１とソース領域１２との間に電位差を発生させておいて、ワード線ＷＬに正の読み出し電圧ＶＲＤを与えたときのビット線ＢＬの電圧変化をビット線ＢＬに接続されたセンスアンプ（図示は省略している）により検出することにより、強誘電体キャパシタ３０に記憶されているデータを読み出す。
【００８９】
ところで、読み出しＦＥＴ１０のしきい値電圧をＶＴ とし、強誘電体キャパシタ３０がデータ”１”を記憶しているときに読み出しＦＥＴ１０のゲート電極１３に印加されている電圧をＶＳ とし、強誘電体キャパシタ３０がデータ”０”を記憶しているときに読み出しＦＥＴ１０のゲート電極１３に印加されている電圧をＶＲ としたときに、ＶＲ ＞ＶＴ ＞ＶＳ の関係が成立するように、強誘電体キャパシタ３０の容量値及び読み出しＦＥＴ１０のゲート容量値を設定する。
【００９０】
以下、読み出し動作を、強誘電体キャパシタ３０にデータ”１”が記憶されている場合とデータ”０”が記憶されている場合とに分けて、図８及び図９を参照しながら説明する。
【００９１】
図９において、縦軸は強誘電体キャパシタ３０の強誘電体膜３３に保持される分極の電荷Ｑを示し、横軸は直列回路に印加される電圧を示している。また、図９において、Ｅは、データ”１”が記憶されているときにワード線ＷＬに読み出し電圧ＶＲＤを与えたときの読み出しＦＥＴ１０のゲート容量負荷線であり、Ｆは、データ”１”が記憶されているときにワード線ＷＬに与えられている読み出し電圧を０Ｖにしたときの読み出しＦＥＴ１０のゲート容量負荷線であり、Ｇは、データ”０”が記憶されているときにワード線ＷＬに読み出し電圧ＶＲＤを与えたときの読み出しＦＥＴ１０のゲート容量負荷線であり、Ｈは、データ”０”が記憶されているときにワード線ＷＬに与えられている読み出し電圧を０Ｖにしたときの読み出しＦＥＴ１０のゲート容量負荷線である。
【００９２】
まず、読み出しＦＥＴ１０が形成されている基板１４の電位をＬレベルに設定しておく。
【００９３】
次に、前述した一連の読み出し動作に従って、強誘電体キャパシタ３０の上電極３１をワード線ＷＬに接続すると共に強誘電体キャパシタの下電極３２をリセット線ＲＳＴに接続した後、読み出し選択線／ＲＥの電位をＨレベルに設定して第２の選択ＦＥＴ５０をオフ状態にすると共に、ビット線ＢＬの電位をＨレベルに設定し且つリセット線ＲＳＴの電位をＬレベルに設定する。
【００９４】
この状態で、ワード線ＷＬを正の読み出し電圧ＶＲＤに設定すると、ワード線ＷＬと読み出しＦＥＴ１０の基板１４との間に存在する、強誘電体キャパシタ３０と読み出しＦＥＴ１０とからなる直列回路（以下、単に直列回路と称する）に読み出し電圧ＶＲＤが印加される。
【００９５】
＜データ”１”が記憶されている場合＞
強誘電体キャパシタ３０にデータ”１”が記憶されているときには、強誘電体膜３３に保持される分極の電荷は点ｐの位置にある。その後、直列回路に読み出し電圧ＶＲＤが印加されると、該読み出し電圧ＶＲＤは、読み出しＦＥＴ１０のゲート電極１３と基板１４との間に生じる電位差ＶＳ （点ｑと点ｒとの間の電位差）と、強誘電体キャパシタ３０の上電極３１と下電極３２との間に生じる電位差（ＶＲＤ−ＶＳ ）（点ｒと点ｐとの電位差）とに分割される。
【００９６】
ところで、点ｒの位置ひいては電位差ＶＳ は読み出しＦＥＴ１０のゲート容量の大きさに依存し、この電位差ＶＳ により、データ”１”を読み出したときの読み出しＦＥＴ１０のチャネルコンダクタンスが決定される。
【００９７】
従って、読み出しＦＥＴ１０のしきい値電圧ＶＴ と、電位差ＶＳ との間に、
ＶＴ ＞ＶＳ の関係が成立するように、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値との比（容量比）を設定しておくと、Ｈレベルに設定されているビット線ＢＬから読み出しＦＥＴ１０のチャネル領域を介してリセット線ＲＳＴに流れる電流は比較的小さくなるので、ビット線ＢＬにおける電位降下は小さくなる。
【００９８】
このビット線ＢＬの電圧降下をビット線ＢＬに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さくなければデータ”１”が記憶されていると判定する。
【００９９】
＜データ”０”が記憶されている場合＞
強誘電体キャパシタ３０にデータ”０”が記憶されているときには、強誘電体膜３３に保持される分極の電荷は点ｓの位置にある。その後、直列回路に読み出し電圧ＶＲＤが印加されると、該読み出し電圧ＶＲＤは、読み出しＦＥＴ１０のゲート電極１３と基板１４との間に生じる電位差ＶＲ （点ｔと点ｕとの間の電位差）と、強誘電体キャパシタ３０の上電極３１と下電極３２との間に生じる電位差（ＶＲＤ−ＶＲ ）（点ｕと点ｓとの電位差）とに分割される。
【０１００】
ところで、点ｕの位置ひいては電位差ＶＲ は読み出しＦＥＴ１０のゲート容量の大きさに依存し、この電位差ＶＲ により、データ”０”を読み出したときの読み出しＦＥＴ１０のチャネルコンダクタンスが決定される。
【０１０１】
従って、読み出しＦＥＴ１０のしきい値電圧ＶＴ と、電位差ＶＲ との間に、
ＶＲ ＞ＶＴ の関係が成立するように、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値との比（容量比）を設定しておくと、Ｈレベルに設定されているビット線ＢＬから読み出しＦＥＴ１０のチャネル領域を介してリセット線ＲＳＴに流れる電流は比較的大きくなるので、ビット線ＢＬにおける電位降下は大きくなる。
【０１０２】
このビット線ＢＬの電圧降下をビット線ＢＬに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さければデータ”０”が記憶されていると判定する。
【０１０３】
このように、データ”１”又はデータ”０”を読み出すときに読み出しＦＥＴ１０のゲート電極１３に印加される電圧ＶＳ 又はＶＲ は、ワード線ＷＬに印加される読み出し電圧ＶＲＤと、強誘電体キャパシタ３０の容量値と、読み出しＦＥＴ１０のゲート容量値とによって決まる。
【０１０４】
一般的に、読み出しＦＥＴ１０のゲート容量値は強誘電体キャパシタ３０の容量値より小さくして、例えば１：４の容量比を選ぶことができる。
【０１０５】
このため、読み出し時には、読み出し電圧ＶＲＤの１／５の電圧しか強誘電体キャパシタ３０に印加されないことになる。
【０１０６】
そこで、容量比を１：４とし、読み出し電圧ＶＤＲ＝２．５Ｖとすると、強誘電体キャパシタ３０に印加される電圧は、僅かに０．５Ｖ程度になり、強誘電体キャパシタ３０の強誘電体膜３３の分極が反転するのに必要な電圧（抗電圧）よりも低い。従って、データ”０”が記憶されている場合、つまり読み出し電圧が強誘電体膜３３の分極を反転させる方向に印加される場合であっても、強誘電体膜３３において分極の反転は起こらないので、分極反転に伴う強誘電体膜３３の疲労は生じない。
【０１０７】
このように、ワード線ＷＬに印加される読み出し電圧ＶＲＤ、強誘電体キャパシタ３０の容量値、及び読み出しＦＥＴ１０のゲート容量値を適切に選択すると、読み出し電圧が強誘電体膜３３の分極を反転させる方向に印加される場合（データ”０”が記憶されている場合）であっても、分極の反転は起こらないが、分極の電荷の絶対値は、点ｓと点Ｕとの間の電位差だけ確実に減少する。
【０１０８】
そこで、本実施形態においては、読み出し動作の最終段階において、ワード線ＷＬの電位をＨレベルからＬレベルに下げると共に、読み出し選択線／ＲＥの電位をＨレベルにして第２の読み出しＦＥＴ５０をオン状態にすることにより、強誘電体キャパシタ３０の上電極３１と下電極３２との間の電位差を０Ｖにする。
【０１０９】
ワード線ＷＬの電位をＨレベルからＬレベルに下げるよりも前に、読み出し選択線／ＲＥをＨレベルにして第２の読み出しＦＥＴ５０をオン状態にした場合、強誘電体キャパシタ３０の強誘電体膜３３の分極電荷は飽和ヒステリシスループの内側領域を辿り、読み出し動作の最終段階が終了したときには、強誘電体膜３３の分極電荷の位置は点ｖになる。従って、読み出し後の分極電荷は、読み出し前の分極電荷に比べて明らかに小さくなる。
【０１１０】
このような駆動方法によってデータの読み出し動作を繰り返すと、データ”０”を読み出すときの分極電荷の絶対値は徐々に減少して零に近づいていく。
【０１１１】
そこで、本実施形態においては、第２の選択ＦＥＴ５０をオンにして強誘電体キャパシタ３０の上電極３１と下電極３２との間の電位差を０Ｖにするよりも前に、ワード線ＷＬの電位を強制的にＬレベルに設定する。
【０１１２】
このようにすると、強誘電体キャパシタ３０の強誘電体膜３３の分極電荷は飽和ヒステリシスループの内側領域を辿るが、ワード線ＷＬに与えられている読み出し電圧を０Ｖにしたときの読み出しＦＥＴ１０のゲート容量負荷線Ｈは、強誘電体膜３３の分極電荷が縦軸と点ｓで交差するように、強誘電体キャパシタ３０に作用する。すなわち、強誘電体キャパシタ３０には、読み出し時に印加される電圧とは逆の方向の電圧（点ｖと点ｗとの間の電位差）が印加される。このため、分極電荷は、点ｕから点ｖを経由して点ｗに速やかに移動する。
【０１１３】
ところで、読み出しＦＥＴ１０のゲート容量負荷線の傾き（つまりゲート容量値）は強誘電体キャパシタ３０の容量値に比べて十分に小さく設定されている（約１／４に設定されている）ので、点ｗの分極電荷と点ｓの分極電荷とはほぼ等しい。
【０１１４】
このため、その後に、読み出し選択線／ＲＥの電圧をＬレベルにして第２の選択ＦＥＴ５０をオン状態にして強誘電体キャパシタ３０の上電極３１と下電極３２との電位差を０Ｖにしても、データ”０”を記憶している強誘電体キャパシタ３０の強誘電体膜３３の分極電荷の大きさは、読み出し前の分極電荷の大きさと殆ど変わらない。
【０１１５】
以下、読み出し動作のタイミングについて、図１０（ａ）及び（ｂ）を参照しながら説明する。尚、図１０（ａ）はデータ”１”が記憶されている場合のタイミングチャートであり、図１０（ｂ）はデータ”０”が記憶されている場合のタイミングチャートである。
【０１１６】
＜データ”１”が記憶されている場合＞
まず、時刻ｔ１で読み出し選択線／ＲＥの電位をＨレベルにして第２の選択ＦＥＴ５０をオフ状態にすると共に、ビット線ＢＬの電位をＨレベルにする。また、リセット線ＲＳＴの電位はＬレベルのままにしておく。
【０１１７】
次に、時刻ｔ２でワード線ＷＬの電位を読み出し電圧ＶＲＤに設定すると、ワード線ＷＬと読み出しＦＥＴ１０の基板１４との間に介在する直列回路に読み出し電圧ＶＲＤが印加される。このとき、強誘電体キャパシタ３０に分配される電圧をＶＦ とし、読み出しＦＥＴ１０に分配される電圧をＶＳ とすると、ＶＦ ＝ＶＲＤ−ＶＳ の関係が成立する。
【０１１８】
ここで、読み出しＦＥＴ１０のしきい値電圧ＶＴ と読み出しＦＥＴ１０に分配される電圧ＶＳ との間にＶＴ ＞ＶＳ の関係が成立するように、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値との比（容量比）を設定しているため、Ｈレベルに設定されたビット線ＢＬから読み出しＦＥＴ１０のチャネル領域を介してリセット線ＲＳＴに流れる電流が比較的小さくなるので、ビット線ＢＬの電圧降下は小さい。
【０１１９】
このビット線ＢＬの電圧降下をビット線ＢＬに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さくなければデータ”１”が記憶されていると判定する。
【０１２０】
次に、時刻ｔ３でワード線ＷＬの電位をＬレベルに下げると、強誘電体キャパシタ３０に分配される電圧ＶＦ は零になる。
【０１２１】
このため、時刻ｔ４で読み出し選択線／ＲＥをＬレベルに下げても、強誘電体キャパシタ３０に分配される電圧ＶＦ は零のままであるから、強誘電体キャパシタ３０の強誘電体膜３３の分極に変化はない。
【０１２２】
＜データ”０”が記憶されている場合＞
まず、時刻ｔ１で読み出し選択線／ＲＥの電位をＨレベルにして第２の選択ＦＥＴ５０をオフ状態にすると共に、ビット線ＢＬの電位をＨレベルにする。また、リセット線ＲＳＴの電位はＬレベルのままにしておく。
【０１２３】
次に、時刻ｔ２でワード線ＷＬの電位を読み出し電圧ＶＲＤに設定すると、ワード線ＷＬと読み出しＦＥＴ１０の基板１４との間に介在する直列回路に読み出し電圧ＶＲＤが印加される。このとき、強誘電体キャパシタ３０に分配される電圧をＶＦ とし、読み出しＦＥＴ１０に分配される電圧をＶＲ とすると、ＶＦ ＝ＶＲＤ−ＶＲ の関係が成立する。
【０１２４】
ここで、読み出しＦＥＴ１０のしきい値電圧ＶＴ と読み出しＦＥＴ１０に分配される電圧ＶＲ との間にＶＲ ＞ＶＴ の関係が成立するように、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値との比（容量比）を設定しているため、Ｈレベルに設定されたビット線ＢＬから読み出しＦＥＴ１０のチャネル領域を介してリセット線ＲＳＴに流れる電流は比較的大きくなるので、ビット線ＢＬの電圧降下は大きい。
【０１２５】
このビット線ＢＬの電圧降下をビット線ＢＬに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さければデータ”０”が記憶されていると判定する。
【０１２６】
次に、時刻ｔ３でワード線ＷＬの電位を強制的にＬレベルに戻すことにより、強誘電体キャパシタ３０の上電極３１と下電極３２との間に、読み出し電圧ＶＲＤとは逆極性の電圧を印加する。
【０１２７】
次に、時刻ｔ４で読み出し選択線／ＲＥの電位をＬレベルにして、強誘電体キャパシタ３０に印加される電圧を零にする。
【０１２８】
このようにして、時刻ｔ３から時刻ｔ４までの期間に、データ”０”と対応する分極が強誘電体キャパシタ３０の強誘電体膜３３に再書き込みされる。
【０１２９】
以上のようにすることにより、データ”０”に対応する強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、読み出し前と読み出し後との間で変化しないので、データ”０”を安定して繰り返し読み出すことができる。
【０１３０】
以下、第２の実施形態を評価するために行なったテストの結果について、図１１、図１２及び図１３を参照しながら説明する。
【０１３１】
評価テストは、図１１に示すように、３００ｋΩの抵抗が接続されたビット線ＢＬに５Ｖの電圧を印加すると共に、リセット線ＲＳＴを接地電位として、読み出しＦＥＴ１０のドレイン領域の電圧Ｖｏｕｔ を検出することにより行なった。
【０１３２】
図１２は、読み出し回数（Ｎ）と電圧Ｖｏｕｔ との関係を示しており、データ”１”が記憶されている場合及びデータ”０”が記憶されている場合のいずれにおいても、読み出し回数が少なくとも１０１２のときには、電圧Ｖｏｕｔ は低下しなかった。
【０１３３】
図１３は、リテンション時間（ｈ）と電圧Ｖｏｕｔ との関係を示しており、データ”１”が記憶されている場合及びデータ”０”が記憶されている場合のいずれにおいても、リテンション時間が１０００時間に近づいても電圧Ｖｏｕｔ は低下しなかった。
【０１３４】
尚、第２の実施形態においては、読み出しＦＥＴ１０をＮチャネル型ＭＯＳトランジスタとし、第１及び第２のＦＥＴ４０、５０をＰチャネル型ＭＯＳトランジスタとしたが、これに代えて、読み出しＦＥＴ１０をＰチャネル型ＭＯＳトランジスタとし、第１及び第２のＦＥＴ４０、５０をＮチャネル型ＭＯＳトランジスタとしてもよいし、読み出しＦＥＴ１０、第１及び第２のＦＥＴ４０、５０を同じチャネル型にして、読み出しＦＥＴ１０のウェル領域と、第１及び第２のＦＥＴ４０、５０のウェル領域とを異ならせてもよい。
【０１３５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその駆動方法について、図１４を参照しながら説明する。
【０１３６】
図１４に示すように、第１の実施形態と同様、強誘電体キャパシタ３０に選択ＦＥＴ２０が並列に接続されてなる複数個のメモリセルが直列に接続されており、直列に接続された複数の強誘電体キャパシタ３０からなるビット列の一端に読み出しＦＥＴ１０が接続されている。また、複数の強誘電体キャパシタ３０からなる複数のビット列が行方向に複数列配置されることによって、メモリセルアレイが構成されている。
【０１３７】
第３の実施形態における、読み出しＦＥＴ１０、選択ＦＥＴ２０及び強誘電体キャパシタ３０の各構成は第１の実施形態と同様である。
【０１３８】
図１４に示すように、第１行のメモリセルを構成する選択ＦＥＴ２０のゲート電極に第１のワード線ＷＬ１が接続され、第２行のメモリセルを構成する選択ＦＥＴ２０のゲート電極に第２のワード線ＷＬ２が接続され、以下、同様にして、第３のワード線ＷＬ３及び第４のワード線ＷＬ４が接続されている。
【０１３９】
複数の強誘電体キャパシタ３０からなる第１のビット列の一端側に第１の制御線ＢＳ１が接続され且つ他端側に読み出しＦＥＴ１０のゲート電極が接続されていると共に、該読み出しＦＥＴ１０のドレイン領域に第１のビット線ＢＬ１が接続されている。また、複数の強誘電体キャパシタ３０からなる第２のビット列の一端側に第２の制御線ＢＳ２が接続され且つ他端側に読み出しＦＥＴ１０のゲート電極が接続されていると共に、該読み出しＦＥＴ１０のドレイン領域に第２のビット線ＢＬ２が接続されている。また、第１列及び第２列の読み出しＦＥＴ１０のソース領域はプレート線ＣＰに共通に接続されている。
【０１４０】
第３の実施形態においては、例えば第１の制御線ＢＳ１が接続されている第１のビット列の第１行のメモリセルを選択する場合には、第１のワード線ＷＬ１の電位をＬレベルに設定すると共に第２〜第４のワード線ＷＬ２〜ＷＬ４の電位をＨレベルに設定して、第２行〜第４行の強誘電体キャパシタ３０の上電極と下電極とを短絡する。これにより、第１のビット列の第１行のメモリセルを構成する強誘電体キャパシタ３０と第１のビット列の読み出しＦＥＴ１０とが直列に接続されるので、第１の実施形態に係る半導体記憶装置と等価になる。
【０１４１】
従って、第１の実施形態と同様の、データの書き込み動作、データの読み出し動作及びデータ読み出し後の動作を行なうことにより、第１の実施形態と同様の効果を得ることができる。
【０１４２】
尚、第１〜第３の実施形態においては、読み出し動作時において、記憶されているデータが”１”であるか又は“０”であるかによって読み出しＦＥＴ１０のゲート電極の電位が異なることを利用して、読み出しＦＥＴ１０の変調を論理判断に反映させているが、これに代えて、読み出しＦＥＴ１０のゲート電圧をセンスアンプに導き、該ゲート電圧と基準電圧とを比較したりこれらの電圧差を増幅したりして論理判断を行なってもよい。
【０１４３】
【発明の効果】
本発明に係る半導体記憶装置及びその駆動方法によると、読み出し電圧は、該読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさであるため、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。従って、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作（分極反転動作）が不要になり、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図２】第１の実施形態に係る半導体記憶装置を構成するメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路図である。
【図３】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図４】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図５】第１の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第２の方法を実現する等価回路図である。
【図６】第１の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第３の方法を実現する等価回路図である。
【図７】第１の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第４の方法を実現する等価回路図である。
【図８】第２の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図９】第２の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図１０】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置の読み出し動作のタイミングを示す図であって、（ａ）はデータ”１”が記憶されている場合のタイミングチャートであり、（ｂ）はデータ”０”が記憶されている場合のタイミングチャートである。
【図１１】第２の実施形態に係る半導体記憶装置の評価テストを説明する等価回路図である。
【図１２】第２の実施形態に係る半導体記憶装置の評価テストの結果である、データ読み出し回数と電圧との関係を示す図である。
【図１３】第２の実施形態に係る半導体記憶装置の評価テストの結果である、リテンション時間と電圧との関係を示す図である。
【図１４】第３の実施形態に係る半導体記憶装置のメモリアレイの等価回路図である。
【図１５】第１の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図１６】第２の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図１７】第２の従来例に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【符号の説明】
１０ 読み出しＦＥＴ
１１ ドレイン領域
１２ ソース領域
１３ ゲート電極
１４ 基板
２０ 選択ＦＥＴ
２１ ドレイン領域
２２ ソース領域
２３ ゲート電極
３０ 強誘電体キャパシタ
３１ 上電極
３２ 下電極
３３ 強誘電体膜
４０ 第１の選択ＦＥＴ
４１ ドレイン領域
４２ ソース領域
４３ ゲート電極
５０ 第１の選択ＦＥＴ
５１ ドレイン領域
５２ ソース領域
５３ ゲート電極
Claims (5)
- 強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタと、前記強誘電体キャパシタの上電極及び下電極のうちの一方の電極に接続され前記強誘電体膜の分極の偏位を検出する検出手段とを有する半導体記憶装置の駆動方法であって、
前記検出手段は容量負荷を有し、
１回のデータ読み出しが、
前記強誘電体キャパシタと前記容量負荷とからなる直列回路の両端に読み出し電圧を印加し、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記容量負荷の容量値との比に基づき分割された前記容量負荷に印加される電圧を検出して前記強誘電体膜の分極の偏位を検出し、前記データを読み出す第１の工程を備え、
前記第１の工程で印加される前記読み出し電圧は、前記強誘電体キャパシタの前記一方の電極と前記他方の電極との間に印加される電圧が前記強誘電体キャパシタの抗電圧以下となる大きさであって、
前記第１の工程後、前記読み出し電圧を除去する第２の工程を備え、
前記第２の工程後の分極の偏位が、前記第１の工程前の分極の偏位と同じであって、
前記第２の工程後、前記第２の工程後に発生している前記強誘電体キャパシタの前記上電極と前記下電極との間の電位差を零にする第３の工程とを備えたことを特徴とする半導体記憶装置の駆動方法。 - 前記半導体記憶装置は、前記強誘電体キャパシタの前記一方の電極と前記他方の電極との導通をオン・オフするスイッチを有し、
前記第３の工程は、前記スイッチにより前記一方の電極と前記他方の電極とを導通させることにより、前記電位差を零にする工程を含むことを特徴とする請求項１記載の半導体記憶装置の駆動方法。 - 前記半導体記憶装置は、前記強誘電体キャパシタの前記一方の電極と所定電位との接続をオン・オフするスイッチを有し、
前記第３の工程は、前記強誘電体キャパシタの前記他方の電極に前記所定電位を印加すると共に前記スイッチにより前記一方の電極を前記所定電位に接続させることにより、前記電位差を零にする工程を含むことを特徴とする請求項１記載の半導体記憶装置の駆動方法。 - 前記検出手段は、基板上に形成され、ゲート電極が前記強誘電体キャパシタの前記一方の電極に接続された電界効果型トランジスタを有し、
前記第１の工程は、前記強誘電体キャパシタの前記他方の電極と前記基板との間に前記読み出し電圧を印加する工程を含み、
前記検出手段は、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記電界効果型トランジスタのゲート容量値との比に基づき分割される電圧が前記電界効果型トランジスタのゲート電極に印加されるときに、前記電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、前記強誘電体膜の分極の偏位を検出することを特徴とする請求項１に記載の半導体記憶装置の駆動方法。 - それぞれが強誘電体膜の分極の偏位によってデータを記憶し、互いに直列に接続された複数の強誘電体キャパシタと、前記複数個の強誘電体キャパシタのそれぞれに並列に接続され、前記データを読み出す前記強誘電体キャパシタを選択する複数の選択トランジスタと、直列に接続されている前記複数の強誘電体キャパシタの一端側に接続され、前記選択トランジスタにより選択された前記強誘電体キャパシタの前記強誘電体膜の分極の偏位を検出することにより前記データを読み出す検出手段とを有する半導体記憶装置の駆動方法であって、
前記検出手段は容量負荷を有し、
１回のデータ読み出しが、
前記強誘電体キャパシタと前記容量負荷とからなる直列回路の両端に読み出し電圧を印加し、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記容量負荷の容量値との比に基づき分割された前記容量負荷に印加される電圧を検出して前記強誘電体膜の分極の 偏位を検出し、前記データを読み出す第１の工程を備え、
前記第１の工程で印加される前記読み出し電圧は、前記強誘電体キャパシタの前記一方の電極と前記他方の電極との間に印加される電圧が前記強誘電体キャパシタの抗電圧以下となる大きさであって、
前記第１の工程後、前記読み出し電圧を除去する第２の工程を備え、
前記第２の工程後の分極の偏位は、前記第 1 の工程前の分極の偏位と同じであり、
前記第２の工程後、前記第２の工程後に発生している前記強誘電体キャパシタの前記上電極と前記下電極との間の電位差を零にする第３の工程とを備えたことを特徴とする半導体記憶装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163826A JP3620588B2 (ja) | 2000-06-19 | 2001-05-31 | 半導体記憶装置の駆動方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182642 | 2000-06-19 | ||
| JP2000-182642 | 2000-06-19 | ||
| JP2000-268270 | 2000-09-05 | ||
| JP2000268270 | 2000-09-05 | ||
| JP2001163826A JP3620588B2 (ja) | 2000-06-19 | 2001-05-31 | 半導体記憶装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002157879A JP2002157879A (ja) | 2002-05-31 |
| JP3620588B2 true JP3620588B2 (ja) | 2005-02-16 |
Family
ID=27343760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001163826A Expired - Fee Related JP3620588B2 (ja) | 2000-06-19 | 2001-05-31 | 半導体記憶装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3620588B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487920B1 (ko) | 2002-09-06 | 2005-05-06 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| CN1637930B (zh) | 2003-12-24 | 2011-03-30 | 精工爱普生株式会社 | 存储电路、半导体装置及电子设备 |
-
2001
- 2001-05-31 JP JP2001163826A patent/JP3620588B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2002157879A (ja) | 2002-05-31 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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